DE102020118818A1

DE102020118818A1 - Flipflop, master-slave-flipflop und betriebsverfahren dafür

Info

Publication number: DE102020118818A1
Application number: DE102020118818.8A
Authority: DE
Inventors: Jongwoo Kim; Minsu Kim; Yonggeol Kim; Hyun Lee; Hyunchul Hwang
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2019-11-14
Filing date: 2020-07-16
Publication date: 2021-05-20
Also published as: US20210152161A1; US11528018B2; KR20210058564A; SG10202010738XA; US20230084175A1

Abstract

Ein Flipflop umfasst eine Eingangsschaltschaltung, die dazu ausgebildet ist, ein Zwischensignal auszugeben, das auf einem Eingangssignal und wenigstens einem von Folgenden, einer Phase eines Taktsignals oder einer Phase eines invertierten Taktsignals, wobei die Phase des invertierten Taktsignals der Phase des Taktsignals entgegengesetzt ist, basiert, und das Anlegen einer Steuerspannung an wenigstens ein Schaltungselement der Eingangsschaltschaltung als Reaktion auf das Empfangen eines Rücksetzsignals, das eine Rücksetzoperation des Flipflops darstellt, zu sperren, und eine Latch-Schaltung, die dazu ausgebildet ist, ein Ausgangssignal, das auf dem Zwischensignal basiert, entsprechend des wenigstens einen von Folgenden, der Phase des Taktsignals oder der Phase des invertierten Taktsignals, zu generieren.

Description

QUERVERWEIS AUF VERWANDTE ANMELDUNG
Diese Anmeldung beansprucht den Prioritätsvorteil der koreanischen Patentanmeldung 10-2019-0146173, eingereicht am 14. November 2019 beim Korean Intellectual Property Office, deren Offenbarung durch Bezugnahme hier in ihrer Gänze aufgenommen ist.
HINTERGRUND
Die erfindungsgemäßen Konzepte beziehen sich auf ein Flipflop, ein Master-Slave-Flipflop und ein Betriebsverfahren dafür und insbesondere auf ein Flipflop zum Betrieb mit geringer Leistung, ein Master-Slave-Flipflop und ein Betriebsverfahren dafür.
In letzter Zeit hat eine Zunahme des Markts für mobile Einrichtungen, wie zum Beispiel Smartphones und Tablet Personal Computers (PCs), den Bedarf an Kleinleistungs-Chips erhöht. Die Kleinleistungs-Chips zeichnen sich dadurch aus, dass mobile Einrichtungen, die einen Kleinleistungs-Chip umfassen, auf Basis geeigneter Performance für lange Zeit mit beschränkter Energie arbeiten.
Zu den Kleinleistungs-Chips zur Verarbeitung digitaler Signale zählen Flipflops. Die Flipflops werden als Datenspeichereinrichtungen verwendet, und die Datenspeichereinrichtungen werden zum Speichern eines Zustands verwendet. Jedes der Flipflops ist eine elektronische Schaltung zum Speichern und Erhalten von 1-Bit-Informationen und ist ein Grundelement einer sequentiellen Logikschaltung.
Mit der Zunahme der Leistung, die von Flipflops, die in einem Kleinleistungs-Chip enthalten sind, verbraucht wird, erhöht sich der Leistungsverbrauch einer mobilen Einrichtung, die den Kleinleistungs-Chip umfasst. Daher wird ein Design eines Flipflops mit reduziertem Leistungsverbrauch zum Sicherstellen der Performance mobiler Einrichtungen gewünscht.
KURZDARSTELLUNG
Die erfindungsgemäßen Konzepte stellen ein Verfahren und eine Vorrichtung zur Verringerung des Leistungsverbrauchs eines Flipflop, in einem Flipflop, einem Master-Slave-Flipflop und ein Betriebsverfahren dafür bereit.
Entsprechend einem Aspekt der erfindungsgemäßen Konzepte wird Folgendes bereitgestellt: ein Flipflop, das eine Eingangsschaltschaltung umfasst, die dazu ausgebildet ist, ein Zwischensignal auszugeben, das auf einem Eingangssignal und wenigstens einem von Folgenden, einer Phase eines Taktsignals oder einer Phase eines invertierten Taktsignals, wobei die Phase des invertierten Taktsignals der Phase des Taktsignals entgegengesetzt ist, basiert, und das Anlegen einer Steuerspannung an wenigstens ein Schaltungselement der Eingangsschaltschaltung als Reaktion auf das Empfangen eines Rücksetzsignals, das eine Rücksetzoperation des Flipflops darstellt, zu sperren, und eine Latch-Schaltung, die dazu ausgebildet ist, ein Ausgangssignal, das auf dem Zwischensignal basiert, entsprechend des wenigstens einen von Folgenden, der Phase des Taktsignals oder der Phase des invertierten Taktsignals, zu generieren.
Entsprechend einem Aspekt der erfindungsgemäßen Konzepte wird Folgendes bereitgestellt: ein Flipflop, das eine Eingangsschaltschaltung umfasst, die dazu ausgebildet ist, ein Zwischensignal auszugeben, das auf einem Eingangssignal und wenigstens einem von Folgenden, einer Phase eines Taktsignals oder einer Phase eines invertierten Taktsignals, wobei die Phase des invertierten Taktsignals der Phase des Taktsignals entgegengesetzt ist, basiert, eine Latch-Schaltung, die dazu ausgebildet ist, ein Ausgangssignal zu generieren, das auf dem Zwischensignal entsprechend dem wenigstens einen von Folgenden, der Phase des Taktsignals oder der Phase des invertierten Taktsignals, basiert, und eine Sperrschaltung, die dazu ausgebildet ist, das Anlegen einer Steuerspannung an wenigstens einen ersten Transistor, der in der Eingangsschaltschaltung enthalten ist, und wenigstens einen zweiten Transistor, der in der Latch-Schaltung enthalten ist, als Reaktion auf das Empfangen eines Rücksetzsignals, das eine Rücksetzoperation des Flipflops darstellt, zu sperren.
Entsprechend einem Aspekt der erfindungsgemäßen Konzepte wird Folgendes bereitgestellt: ein Master-Slave-Flipflop, das ein Master-Latch umfasst, das eine Master-Eingangsschaltschaltung umfasst, die dazu ausgebildet ist, ein Master-Zwischensignal an einen Master-Mittelknoten auszugeben, das auf einen Master-Eingangssignal und wenigstens einer Phase eines Taktsignals oder einer Phase eines invertierten Taktsignals basiert, wobei die Phase des invertierten Taktsignals der Phase des Taktsignals entgegengesetzt ist, und das Aufladen des Master-Mittelknotens als Reaktion auf das Empfangen eines Rücksetzsignals zu sperren, das einen Logikpegel aufweist, und eine Master-Latch-Schaltung, die mit dem Master-Mittelknoten verbunden ist, wobei die Master-Latch-Schaltung dazu ausgebildet ist, ein Slave-Eingangssignal auszugeben, das auf dem Master-Zwischensignal basiert, und ein Slave-Latch, das dazu ausgebildet ist, ein Ausgangssignal auszugeben, das mit dem wenigstens einem von Folgenden, dem Taktsignal oder dem invertierten Taktsignal, synchronisiert ist und das auf dem Slave-Eingangssignal basiert, das vom Master-Latch bereitgestellt wird.
Entsprechend einem Aspekt der erfindungsgemäßen Konzepte wird Folgendes bereitgestellt: ein Master-Slave-Flipflop, das ein Master-Latch umfasst, das eine Eingangsschaltschaltung umfasst, die wenigstens einen ersten Transistor umfasst, wobei die Eingangsschaltschaltung dazu ausgebildet ist, ein Zwischensignal an einen Mittelknoten auszugeben, das auf einem Master-Eingangssignal und wenigstens einem von Folgenden, einer Phase eines Taktsignals oder einer Phase eines invertierten Taktsignals, wobei die Phase des invertierten Taktsignals der Phase des Taktsignals entgegengesetzt ist, basiert, eine Latch-Schaltung, die wenigstens einen zweiten Transistor umfasst, wobei die Latch-Schaltung mit dem Mittelknoten verbunden ist und die Latch-Schaltung dazu ausgebildet ist, ein Slave-Eingangssignal auszugeben, das auf dem Zwischensignal basiert, und eine Sperrschaltung, die dazu ausgebildet ist, das Anlegen einer Steuerspannung an den wenigstens einen ersten Transistor und den wenigstens einen zweiten Transistor als Reaktion auf das Empfangen eines Rücksetzsignals, das einen Logikpegel darstellt, zu sperren und ein Slave-Latch, das dazu ausgebildet ist, ein Ausgangssignal auszugeben, das mit dem wenigstens einem von Folgenden, dem Taktsignal oder dem invertierten Taktsignal, synchronisiert ist und das auf dem Slave-Eingangssignal basiert, das vom Master-Latch bereitgestellt wird.
Entsprechend einem Aspekt der erfindungsgemäßen Konzepte wird ein Betriebsverfahren für ein Master-Slave-Flipflop, das einen Master-Latch und einen Slave-Latch umfasst, bereitgestellt, wobei das Betriebsverfahren umfasst: einen Steuerspannungsknoten von wenigstens einem Schaltungselement einer Eingangsschaltschaltung, die im Master-Latch enthalten ist, basierend auf einem empfangenen Rücksetzsignal zu trennen, das eine Rücksetzoperation des Master-Slave-Flipflop darstellt, und Aufladen und Entladen eines Ausgangsknoten der Eingangsschaltschaltung und elektrischer Knoten, die im Slave-Latch enthalten sind, basierend auf dem Trennen zu sperren.
Figurenliste
Ausführungsformen der erfindungsgemäßen Konzepte werden besser anhand der folgenden ausführlichen Beschreibung in Verbindung mit den zugehörigen Zeichnungen verstanden werden, wobei gilt:

1 ist eine grafische Darstellung, die ein Flipflop entsprechend einer Ausführungsform veranschaulicht;
2A und 2B sind grafische Darstellungen, die jeweils eine Latch-Schaltung entsprechend einer Ausführungsform veranschaulichen;
3 ist eine grafische Darstellung, die eine Eingangsschaltschaltung entsprechend einer Ausführungsform veranschaulicht;
4A veranschaulicht als ein Symbol eine Ausführungsform, in der eine Schaltschaltung mit einem Tri-State-Inverter implementiert ist, und die 4B veranschaulicht eine Ausführungsform eines Schaltplans auf Transistorebene der Eingangsschaltschaltung;
5 ist eine grafische Darstellung, die eine Eingangsschaltschaltung, die eine Masseverbindungsschaltung umfasst, entsprechend einer Ausführungsform veranschaulicht;
6 ist eine grafische Darstellung, die ein Flipflop, das eine Sperrschaltung zum Sperren einer Verbindung zwischen einer Spannungsquelle und sowohl einer Eingangsschaltschaltung als auch einer Latch-Schaltung umfasst, entsprechend einer Ausführungsform veranschaulicht;
7 ist eine grafische Darstellung, die eine Ausführungsform eines Schaltplans auf Transistorebene des Flipflops der 6 entsprechend einer Ausführungsform veranschaulicht;
8 ist ein Flussdiagramm eines Betriebsverfahrens eines Flipflops entsprechend einer Ausführungsform;
9 ist eine grafische Darstellung, die ein Master-Slave-Flipflop entsprechend einer Ausführungsform veranschaulicht;
10 ist eine grafische Darstellung, die ein Master-Latch und ein Slave-Latch entsprechend einer Ausführungsform veranschaulicht, wobei eine erste Eingangsschaltschaltung des Master-Latch eine Sperrschaltung und eine Schaltschaltung umfasst;
11 ist eine grafische Darstellung, die das Master-Latch und das Slave-Latch der 10 einschließlich eines Schaltplans auf Transistorebene des Master-Latch entsprechend einer Ausführungsform veranschaulicht;
12 ist eine grafische Darstellung, die ein Master-Latch und ein Slave-Latch entsprechend einer Ausführungsform veranschaulicht, wobei das Master-Latch eine Masseverbindungsschaltung umfasst;
13 ist eine grafische Darstellung, die ein Master-Slave-Flipflop entsprechend einer Ausführungsform veranschaulicht, das ein Master-Latch und ein Slave-Latch aufweist, wobei das Master-Latch eine Sperrschaltung zum Sperren einer Verbindung zwischen einer Spannungsquelle und sowohl einer ersten Eingangsschaltschaltung als auch einer ersten Latch-Schaltung umfasst;
14 ist eine grafische Darstellung, die das Master-Latch und das Slave-Latch der 13 einschließlich eines Schaltplans auf Transistorebene des Master-Latch entsprechend einer Ausführungsform veranschaulicht; und
15 ist ein Flussdiagramm eines Betriebsverfahrens eines Master-Slave-Flipflops entsprechend einer Ausführungsform.

AUSFÜHRLICHE BESCHREIBUNG
Nachstehend werden hier Ausführungsformen ausführlich mit Bezug auf die beigefügten Zeichnungen beschrieben.
Die 1 veranschaulicht ein Flipflop 10 entsprechend einer Ausführungsform. Das Flipflop 10 kann eine Eingangsschaltschaltung 100, eine Latch-Schaltung 200 und/oder eine Taktsignalinverterschaltung 300 umfassen. Das Flipflop 10 kann in verschiedenen elektronischen Schaltungen, integrierten Schaltungen, Chips und/oder Einrichtungen enthalten sein, die digitale Signale verarbeiten.
Das Flipflop 10 kann bei einer ansteigenden Flanke eines Taktsignals CK getriggert werden. Zum Beispiel kann das Flipflop 10 als ein Ausgangssignal OUT ein Eingangssignal IN ausgeben, das an der ansteigenden Flanke des Taktsignals CK gelatcht worden ist. Das Flipflop 10 kann als ein Flipflop mit einem Bit oder als ein Mehrbit-Flipflop mit zwei oder mehr Bits implementiert sein. Das Flipflop 10 kann eine Setzfunktion des Setzens des Ausgangssignals OUT auf einen ersten Logikpegel (zum Beispiel ,1') aufweisen und kann eine Rücksetzfunktion des Rücksetzens des Ausgangssignals OUT auf einen zweiten Logikpegel (zum Beispiel ,0') aufweisen. In einer Ausführungsform kann das Flipflop 10 eine Haltefunktion des Erhaltens von Daten umfassen. Auch ist oben beschrieben worden, dass das Flipflop 10 als das Ausgangssignal OUT das Eingangssignal IN ausgibt, das an der ansteigenden Flanke des Taktsignals CK gelatcht worden ist, jedoch sind einige beispielhafte Ausführungsformen nicht darauf beschränkt. Entsprechend einigen beispielhaften Ausführungsformen kann das Flipflop 10 als das Ausgangssignal OUT das Eingangssignal IN ausgeben, das an einer abfallenden Flanke des Taktsignals CK (z. B. einer ansteigenden Flanke eines invertierten Taktsignals CKB) gelatcht worden ist.
Die Taktsignalinverterschaltung 300 kann das invertierte Taktsignal CKB auf der Basis des Taktsignals CK generieren und das invertierte Taktsignal CKB ausgeben. Zum Beispiel kann die Taktsignalinverterschaltung 300 das invertierte Taktsignal CKB der Eingangsschaltschaltung 100 und/oder der Latch-Schaltung 200 bereitstellen. Dazu kann die Taktsignalinverterschaltung 300 mit einem Inverter implementiert sein, der dazu ausgebildet ist, das Taktsignal CK zu invertieren.
Die Eingangsschaltschaltung 100 kann ein erstes Signal Sig_1 an einen Mittelknoten Node_M auf der Basis eines Eingangssignals IN, das in das Flipflop 10 eingegeben worden ist, ausgeben. Hier kann der Mittelknoten Node_M ein elektrischer Knoten sein, der mit der Eingangsschaltschaltung 100 und der Latch-Schaltung 200 gemeinsam verbunden ist, und kann einen elektrischen Knoten darstellen, an den das erste Signal Sig_1 übertragen wird. Hier kann das erste Signal Sig_1 als ein Zwischensignal bezeichnet werden. Das erste Signal Sig_1 kann ein Signal sein, das mit dem Taktsignal CK oder dem invertierten Taktsignal CKB synchronisiert ist, und kann das Eingangssignal IN oder ein invertiertes Eingangssignal IN sein. Mit anderen Worten kann die Eingangsschaltschaltung 100 das Eingangssignal IN als das erste Signal Sig_1 auf der Basis von Phasen des Taktsignals CK und/oder des invertierten Taktsignals CKB ausgeben, oder sie kann das Eingangssignal IN auf der Basis der Phasen des Taktsignals CK oder des invertierten Taktsignals CKB invertieren, um das erste Signal Sig_1 auszugeben. Dazu kann die Eingangsschaltschaltung 100 ein Transmissions-Gate, einen Tri-State-Inverter usw. umfassen. Dies wird nachstehend ausführlicher mit Bezug auf die 4A-4B beschrieben.
Wie oben beschrieben worden ist, kann die Eingangsschaltschaltung 100 wenigstens einen Transistor umfassen, um das erste Signal Sig_1 auf der Basis der Phasen des Taktsignals CK und/oder des invertierten Taktsignals CKB auszugeben. Der wenigstens eine Transistor kann mit einer Steuerspannung angesteuert werden. Auch kann der wenigstens eine Transistor zwischen einem Steuerspannungsknoten zum Bereitstellen der Steuerspannung und einem Masseknoten zum Bereitstellen einer Massespannung verbunden sein. Die Eingangsschaltschaltung 100 kann den wenigstens einen Transistor, der zwischen dem Steuerspannungsknoten und dem Masseknoten verbunden ist, ein- und/oder ausschalten, um den Mittelknoten Node M aufzuladen und/oder zu entladen, wodurch das erste Signal Sig_1 ausgegeben wird.
Da das Ausgangssignal OUT unabhängig vom Eingangssignal IN in einer Rücksetzoperation des Flipflops 10 fest ist, kann die Eingangsschaltschaltung 100 das erste Signal Sig_1, das sich basierend auf dem Eingangssignal IN ändert, während der Rücksetzoperation an den Mittelknoten Node_M ausgeben, und somit kann das Aufladen oder Entladen des Mittelknotens Node M nicht zweckmäßig sein. Aufgrund eines parasitären Kondensators des Mittelknotens Node_M kann andererseits das Aufladen oder Entladen des Mittelknotens Node_M unerwünschten Leistungsverbrauch bewirken.
Daher kann die Eingangsschaltschaltung 100 entsprechend einer Ausführungsform ein Rücksetzsignal RST empfangen. Als Reaktion auf eine Eingabe des Rücksetzsignals RST, das den ersten Logikpegel aufweist (zum Beispiel ,1'), der die Rücksetzoperation des Flipflops 10 darstellt, kann die Eingangsschaltschaltung 100 verhindern, dass die Steuerspannung an wenigstens ein Schaltungselement (zum Beispiel der wenigstens eine Transistor), das zwischen dem Steuerspannungsknoten und dem Masseknoten verbunden ist, angelegt wird, oder sie kann die Größe der an das Schaltungselement angelegten Steuerspannung reduzieren. Dazu kann die Eingangsschaltschaltung 100 in einer Ausführungsform eine Sperrschaltung umfassen (120 der 3), die dazu ausgebildet ist, eine Verbindung zwischen dem wenigstens einen Transistor und dem Steuerspannungsknoten auf der Basis eines Logikpegels des Rücksetzsignals RST selektiv zu sperren. In einer Ausführungsform kann die Sperrschaltung einen PMOS-Transistor umfassen, der ein Gate umfasst, an das das Rücksetzsignal RST angelegt wird.
Die Latch-Schaltung 200 kann das Ausgangssignal OUT auf der Basis des ersten Signals Sig_1 ausgeben. Entsprechend einer Ausführungsform kann die Latch-Schaltung 200 als das Ausgangssignal OUT das erste Signal Sig_1 ausgeben, das an der ansteigenden Flanke oder der abfallenden Flanke des Taktsignals CK gelatcht ist, und kann als das Ausgangssignal OUT ein invertiertes erstes Signal Sig_1 ausgeben, das an der ansteigenden Flanke oder der abfallenden Flanke des Taktsignals CK gelatcht ist. Dazu kann die Latch-Schaltung 200 eine Inverterschaltung und/oder eine Halteschaltung umfassen. Dies wird nachstehend ausführlicher mit Bezug auf die 2A und 2B beschrieben. In einer Ausführungsform kann die Latch-Schaltung 200 wenigstens einen Transistor umfassen, der zwischen dem Steuerspannungsknoten und dem Masseknoten verbunden ist, und außerdem kann die Latch-Schaltung 200 eine zweite Sperrschaltung umfassen, die dazu ausgebildet ist, eine Verbindung zwischen dem wenigstens einen Transistor und dem Steuerspannungsknoten in der Rücksetzoperation des Flipflops 10 selektiv zu sperren. In einer Ausführungsform kann die zweite Sperrschaltung einen PMOS-Transistor umfassen, der ein Gate umfasst, an dem das Rücksetzsignal RST eingegeben wird. Entsprechend einigen beispielhaften Ausführungsformen können das Eingangssignal IN, das Taktsignal CK und/oder das Rücksetzsignal RST von unterschiedlichen Komponenten eingegeben werden, und/oder das Ausgangssignal OUT kann an eine andere Komponente innerhalb und/oder außerhalb einer Einrichtung (z. B. eine mobile Einrichtung), die das Flipflop 10 umfasst, ausgegeben werden. Zum Beispiel können das Eingangssignal IN, das Taktsignal CK und/oder das Rücksetzsignal RST von Verarbeitungsschaltkreisen eingegeben werden, und/oder das Ausgangssignal OUT kann an Verarbeitungsschaltkreise ausgegeben werden. Der Begriff „Verarbeitungsschaltkreise‟, wie er in der vorliegenden Offenbarung verwendet wird, kann sich zum Beispiel auf Hardware, die Logikschaltungen umfasst, eine Hardware-Software-Kombination, wie zum Beispiel einen Prozessor, der Software ausführt, oder eine Kombination daraus beziehen. Zum Beispiel können die Verarbeitungsschaltkreise genauer gesagt Folgendes umfassen, ohne darauf beschränkt zu sein: eine zentrale Recheneinheit (Central Processing Unit, CPU), eine Arithmetik-Logik-Einheit (Arithmetic Logic Unit, ALU), einen Digitalsignalprozessor, einen Mikrocomputer, ein Field Programmable Gate Array (FPGA), ein System-on-Chip (SoC), eine programmierbare Logikeinheit, einen Mikroprozessor, eine anwendungsspezifische integrierte Schaltung (Application Specific Integrated Circuit, ASIC) usw. Entsprechend einigen beispielhaften Ausführungsformen kann das Taktsignal CK von einer lokalen Oszillatorschaltung ausgegeben werden, die in einer Einrichtung, die das Flipflop 10 umfasst, enthalten ist oder die außerhalb davon liegt.
Im Flipflop 10 entsprechend einer Ausführungsform kann, wenn die Eingangsschaltschaltung 100 das Rücksetzsignal RST empfängt, das die Rücksetzoperation darstellt, das Aufladen und/oder Entladen des Mittelknotens Node M verhindert oder reduziert werden, und somit kann das Aufladen und/oder Entladen aller elektrischen Knoten, die in Bezug auf eine Signalübertragungsrichtung an einem hinteren Ende des Mittelknotens Node_M angeordnet sind, gesperrt werden. Daher kann unerwünschtes Aufladen und/oder Entladen, das im Flipflop 10 durchgeführt wird, in der Rücksetzoperation des Flipflops 10 stoppen, wodurch der Leistungsverbrauch verringert wird, der durch das unerwünschte Aufladen und/oder Entladen bewirkt wird. Dementsprechend kann die durch das Flipflop 10 verbrauchte Gesamtleistung reduziert werden. Wie er hier verwendet wird, kann sich der Begriff „gesperrt“ auf das vollständige Sperren oder das teilweise Sperren (z. B. im Wesentlichen) beziehen, und der Begriff „Stoppen“ kann sich auf das vollständige Stoppen oder das teilweise Stoppen (z. B. im Wesentlichen) beziehen.
Die 2A und 2B sind grafische Darstellungen, welche die Latch-Schaltung 200a bzw. 200b entsprechend einer Ausführungsform veranschaulichen. Die 2A und 2B werden nachstehend in Verbindung mit der 1 beschrieben.
Mit Bezug auf die 2A kann die Latch-Schaltung 200a eine Inverterschaltung 220a und/oder eine Halteschaltung 240a umfassen.
Die Inverterschaltung 220a kann das erste Signal Sig_1 invertieren, um ein zweites Signal Sig_2 zu generieren, und kann das zweite Signal Sig_2 als das Ausgangssignal OUT ausgeben (z. B. an eine andere Komponente innerhalb und/oder außerhalb einer Einrichtung, die das Flipflop 10 umfasst). Auch kann die Inverterschaltung 220a der Halteschaltung 240a das zweite Signal Sig_2 bereitstellen. In einer Ausführungsform kann die Inverterschaltung 220a einen Inverter umfassen, der dazu ausgebildet ist, das erste Signal Sig_1 zu invertieren, um das zweite Signal Sig_2 zu generieren.
Die Halteschaltung 240a kann das zweite Signal Sig_2 invertieren, um das erste Signal Sig_1 auszugeben. In einer Ausführungsform kann die Halteschaltung 240a basierend auf dem Taktsignal CK und/oder dem invertierten Taktsignal CKB arbeiten und kann mit einem Tri-State-Inverter implementiert sein, der dazu ausgebildet ist, das zweite Signal Sig_2 zu invertieren, um das erste Signal Sig_1 auszugeben.
Mit Bezug auf die 2B kann die Latch-Schaltung 200b eine Inverterschaltung 220b und/oder eine Halteschaltung 240b umfassen.
Die Latch-Schaltung 220b kann das erste Signal Sig_1 als das Ausgangssignal OUT ausgeben (z. B. an eine andere Komponente innerhalb oder außerhalb einer Einrichtung, die das Flipflop 10 umfasst).
Die Inverterschaltung 220b kann das erste Signal Sig_1 invertieren, um das zweite Signal Sig_2 zu generieren, und kann der Halteschaltung 240b das zweite Signal Sig_2 bereitstellen. In einer Ausführungsform kann die Inverterschaltung 220b mit einem Inverter implementiert sein, der dazu ausgebildet ist, das erste Signal Sig_1 zu invertieren, um das zweite Signal Sig_2 auszugeben.
Die Halteschaltung 240b kann das zweite Signal Sig_2 invertieren, um das erste Signal Sig_1 auszugeben. In einer Ausführungsform kann die Halteschaltung 240b basierend auf dem Taktsignal CK und/oder dem invertierten Taktsignal CKB arbeiten und kann mit einem Tri-State-Inverter implementiert sein, der dazu ausgebildet ist, das zweite Signal Sig_2 zu invertieren, um das erste Signal Sig_1 auszugeben.
Die 3 veranschaulicht eine Eingangsschaltschaltung 100 entsprechend einer Ausführungsform. Die 3 wird nachstehend in Verbindung mit der 1 beschrieben.
Die Eingangsschaltschaltung 100 kann eine Sperrschaltung 120 und/oder eine Schaltschaltung 140 umfassen.
Die Schaltschaltung 140 kann das erste Signal Sig_1 auf der Basis des Eingangssignals IN an den Mittelknoten Node_M entsprechend den Phasen des Taktsignals CK und/oder des invertierten Taktsignals CKB ausgeben. Zum Beispiel kann die Schaltschaltung 140 als das erste Signal Sig_1 das Eingangssignal IN ausgeben, das an der ansteigenden Flanke des Taktsignals CK gelatcht ist. Allerdings sind einige beispielhafte Ausführungsformen nicht darauf beschränkt, und die Schaltschaltung 140 kann als das erste Signal Sig_1 ein invertiertes Eingangssignal IN ausgeben, das an der ansteigenden Flanke des Taktsignals CK gelatcht ist. In einer Ausführungsform kann die Schaltschaltung 140 mit einem Transmissions-Gate, einem Tri-State-Inverter und/oder dergleichen implementiert sein. In einer Ausführungsform kann die Schaltschaltung 140 auch wenigstens einen Transistor umfassen.
Die Sperrschaltung 120 kann zwischen einem Steuerspannungsknoten VDD und der Schaltschaltung 140 verbunden sein. Insbesondere kann die Sperrschaltung 120 zwischen dem Steuerspannungsknoten VDD und dem wenigstens einen Transistor der Schaltschaltung 140 verbunden sein. Die Sperrschaltung 120 kann eine elektrische Verbindung zwischen dem Steuerspannungsknoten VDD und der Schaltschaltung 140 auf der Basis eines Rücksetzsignals RST selektiv sperren. Mit anderen Worten kann die Sperrschaltung 120 auf der Basis eines Pegels, der durch das Rücksetzsignal RST dargestellt wird, den Steuerspannungsknoten VDD mit der Schaltschaltung 140 elektrisch verbinden und/oder den Steuerspannungsknoten VDD von der Schaltschaltung 140 trennen (oder öffnen). Zum Beispiel kann die Sperrschaltung 120 den Steuerspannungsknoten VDD von der Schaltschaltung 140 als Reaktion darauf trennen, dass das Rücksetzsignal RST empfangen wird, das die Rücksetzoperation des Flipflops 10 darstellt, und kann somit eine elektrische Verbindung zwischen dem Steuerspannungsknoten VDD und dem wenigstens einen Transistor der Schaltschaltung 140 sperren. Hier kann das Rücksetzsignal RST, das die Rücksetzoperation darstellt, dem Rücksetzsignal RST entsprechen, das den ersten Logikpegel (zum Beispiel , 1') darstellt. Wenn andererseits das Rücksetzsignal RST eingegeben wird, das den zweiten Logikpegel (zum Beispiel ,0') aufweist, der nicht die Rücksetzoperation darstellt, kann die Sperrschaltung 120 eine elektrische Verbindung zwischen dem Steuerspannungsknoten VDD und der Schaltschaltung 140 bilden.
In der Eingangsschaltschaltung 100 entsprechend einer Ausführungsform kann eine elektrische Verbindung zwischen dem Steuerspannungsknoten VDD und dem wenigstens einen Transistor der Schaltschaltung 140 in der Rücksetzoperation des Flipflops 10 gesperrt werden, und somit kann die Schaltschaltung 140 den Mittelknoten Node_M nicht aufladen und/oder entladen. In einer Ausführungsform kann zu diesem Zeitpunkt das erste Signal Sig_1 einen Massespannungspegel oder einen Spannungspegel, der in der Nähe des Massespannungspegels schwankt, darstellen. Daher kann ein unerwünschter Leistungsverbrauch, der durch unerwünschtes Aufladen und/oder Entladen bewirkt wird, in der Rücksetzoperation des Flipflops 10 reduziert werden.
Die 4A-4B veranschaulichen eine Schaltschaltung 140 und eine Eingangsschaltschaltung 100 entsprechend einer Ausführungsform.
Insbesondere veranschaulicht die 4A als ein Symbol eine Ausführungsform, in der die Schaltschaltung 140 mit einem Tri-State-Inverter implementiert ist, und die 4B veranschaulicht eine Ausführungsform eines Schaltplans auf Transistorebene der Eingangsschaltschaltung 100.
Die Schaltschaltung 140 kann einen Tri-State-Inverter umfassen, der ein Eingangssignal IN auf der Basis von Phasen eines Taktsignals CK oder eines invertierten Taktsignals CKB invertiert, um ein erstes Signal Sig_1 auszugeben. In einer Ausführungsform kann die Schaltschaltung 140 auch einen PMOS-Transistor P2, einen PMOS-Transistor P3, einen NMOS-Transistor N1 und/oder einen NMOS-Transistor N2 umfassen, die seriell miteinander verbunden sind. Der PMOS-Transistor P2, der PMOS-Transistor P3, der NMOS-Transistor N1 und/oder der NMOS-Transistor N2 können miteinander durch Verwenden einer Kaskodenverbindungsart verbunden sein. Das Eingangssignal IN kann an Gates des PMOS-Transistors P2 und des NMOS-Transistors N2 eingegeben werden, das Taktsignal CK kann an einem Gate des PMOS-Transistors P3 eingegeben werden, und das invertierte Taktsignal CKB kann an einem Gate des NMOS-Transistors N1 eingegeben werden. Eine Source des NMOS-Transistors N2 kann mit einem Masseknoten VSS verbunden sein. Ein Drain des PMOS-Transistors P3 und ein Drain des NMOS-Transistors N1 können mit einem Mittelknoten Node_M verbunden sein. Eine Source des PMOS-Transistors P2 kann mit einer Sperrschaltung 120 verbunden sein.
Die Sperrschaltung 120 kann einen PMOS-Transistor P1 umfassen. Ein Rücksetzsignal RST kann an einem Gate des PMOS-Transistors P1 eingegeben werden. Wenn das Rücksetzsignal RST, das einen ersten Logikpegel aufweist, der eine Rücksetzoperation eines Flipflops darstellt, am Gate des PMOS-Transistors P1 eingegeben wird, kann der PMOS-Transistor P1 ausgeschaltet werden, und eine elektrische Verbindung zwischen einem Steuerspannungsknoten VDD und dem PMOS-Transistor P2 kann gesperrt werden. Mit anderen Worten: In der Rücksetzoperation des Flipflops kann eine Source des PMOS-Transistors P2 floatend sein. Daher kann Aufladen und/oder Entladen des Mittelknotens Node_M gesperrt sein.
Mit Bezug auf die 4B kann der PMOS-Transistor P1, der in der Sperrschaltung 120 enthalten ist, mit den Transistoren, die in der Schaltschaltung 140 enthalten sind, in einer Kaskodenform verbunden sein. Zum Beispiel kann der PMOS-Transistor P1 mit dem PMOS-Transistor P2 in der Kaskodenform verbunden sein. Entsprechend einigen beispielhaften Ausführungsformen kann ein Drain des PMOS-Transistors P1 mit einer Source des PMOS-Transistors P2 verbunden sein, und eine Source des PMOS-Transistors P1 kann mit dem Steuerspannungsknoten VDD verbunden sein.
Die 5 veranschaulicht eine Eingangsschaltschaltung 100 entsprechend einer Ausführungsform. Die 5 wird nachstehend in Verbindung mit den 1 und 4 beschrieben.
Wie oben mit Bezug auf die 4B beschrieben worden ist, kann die Eingangsschaltschaltung 100 eine Sperrschaltung 120 und/oder eine Schaltschaltung 140 umfassen. Die Sperrschaltung 120 kann einen PMOS-Transistor P1 umfassen, und die Schaltschaltung 140 kann mit einem Tri-State-Inverter implementiert sein, der einen PMOS-Transistor P2, einen PMOS-Transistor P3, einen NMOS-Transistor N1 und/oder einen NMOS-Transistor N2 umfasst, die miteinander in einer Kaskodenform verbunden sind. Beim Beschreiben der Sperrschaltung 120 und der Schaltschaltung 140 werden Beschreibungen, welche die gleichen oder ähnlich den Beschreibungen der 4B sind, weggelassen.
Die Eingangsschaltschaltung 100 kann des Weiteren eine Masseverbindungsschaltung 160 umfassen. In einer Rücksetzoperation des Flipflops 10 kann die Masseverbindungsschaltung 160 einen Mittelknoten Node_M mit einem Masseknoten VSS verbinden, um eine Spannung des Mittelknotens Node_M zu einer Massespannung zu verschieben. Mit anderen Worten kann die Masseverbindungsschaltung 160 selektiv eine elektrische Verbindung zwischen dem Mittelknoten Node_M und dem Masseknoten VSS auf der Basis eines Rücksetzsignals RST bilden. Zum Beispiel kann die Masseverbindungsschaltung 160 den Mittelknoten Node_M mit dem Masseknoten VSS als Reaktion auf eine Eingabe des Rücksetzsignals RST, das einen ersten Logikpegel aufweist, der die Rücksetzoperation darstellt, elektrisch verbinden (oder kurzschließen). In einer Ausführungsform kann die Masseverbindungsschaltung 160 einen NMOS-Transistor N3 umfassen. Das Rücksetzsignal RST kann an einem Gate des NMOS-Transistors N3 eingegeben werden, ein Drain des NMOS-Transistors N3 kann mit dem Mittelknoten Node_M verbunden sein, und eine Source des NMOS-Transistors N3 kann mit dem Masseknoten VSS verbunden sein. Als Reaktion darauf, dass das Rücksetzsignal RST, das den ersten Logikpegel aufweist, der die Rücksetzoperation darstellt, am Gate des NMOS-Transistors N3 eingegeben wird, kann der NMOS-Transistor N3 eingeschaltet werden und den Mittelknoten Node_M elektrisch mit dem Masseknoten VSS verbinden.
In der Eingangsschaltschaltung 100 entsprechend einer Ausführungsform kann die Sperrschaltung 120 in der Rücksetzoperation des Flipflops 10 das Aufladen und/oder Entladen des Mittelknotens Node M sperren, und zeitgleich oder gleichzeitig kann die Masseverbindungsschaltung 160 den Mittelknoten Node_M mit dem Masseknoten VSS verbinden, wodurch gestattet wird, dass der Mittelknoten Node_M die Massespannung hält. Daher kann der Leistungsverbrauch, der im Mittelknoten Node M auftritt, effektiv reduziert werden.
Die 6 veranschaulicht ein Flipflop 20 entsprechend einer Ausführungsform. Das Flipflop 20 kann eine Eingangsschaltschaltung 500, eine Latch-Schaltung 200, eine Taktsignalinverterschaltung 300 und/oder eine Sperrschaltung 400 umfassen. Beim Beschreiben des Flipflops 20 der 6 werden Beschreibungen, welche die gleichen oder ähnlich den Beschreibungen sind, die oben mit Bezug auf die 1 bis 5 gegeben worden sind, weggelassen, und ein Implementierungsunterschied zu dem Flipflop 10, das oben mit Bezug auf die 1 bis 5 beschrieben worden ist, wird hauptsächlich beschrieben.
Die Eingangsschaltschaltung 500 und die Latch-Schaltung 200 des Flipflops 20 können die Sperrschaltung 400 gemeinsam nutzen. Mit anderen Worten kann die Eingangsschaltschaltung 500 wenigstens einen ersten Transistor umfassen, der zwischen einem Steuerspannungsknoten VDD und einem Masseknoten verbunden ist, und die Latch-Schaltung 200 kann wenigstens einen zweiten Transistor umfassen, der zwischen dem Steuerspannungsknoten VDD und dem Masseknoten verbunden ist. In einer Rücksetzoperation des Flipflops 20 kann die Sperrschaltung 400 eine Verbindung zwischen dem Steuerspannungsknoten VDD und dem wenigstens einen ersten Transistor sperren und kann zeitgleich oder gleichzeitig eine Verbindung zwischen dem Steuerspannungsknoten VDD und dem wenigstens einen zweiten Transistor sperren. Ein Implementierungsbeispiel eines Schaltplans auf Transistorebene wird nachstehend ausführlicher mit Bezug auf die 7 beschrieben.
Die Eingangsschaltschaltung 500 des Flipflops 20 kann der Schaltschaltung 140 entsprechen, die oben mit Bezug auf die 1 bis 5 beschrieben worden ist, und kann ein erstes Signal Sig_1 auf der Basis eines Eingangssignals IN entsprechend einer Phase eines Taktsignals CK und/oder einer Phase eines invertierten Taktsignals CKB ausgeben. Die Latch-Schaltung 200 kann der Latch-Schaltung 200 entsprechen, die oben mit Bezug auf die 1 bis 5 beschrieben worden ist, und kann ein Ausgangssignal OUT auf der Basis des ersten Signals Sig_1 ausgeben.
Das Flipflop 20 entsprechend einer Ausführungsform kann unerwünschtes Aufladen und/oder Entladen des Mittelknotens Node_M verhindern oder reduzieren und kann zeitgleich oder gleichzeitig unerwünschtes Aufladen und/oder Laden eines elektrischen Knotens der Latch-Schaltung 200 verhindern oder reduzieren. Daher kann der unerwünschte Leistungsverbrauch des Flipflops 20 reduziert werden.
Die 7 veranschaulicht ein Flipflop 20 entsprechend einer Ausführungsform. Insbesondere veranschaulicht die 7 einen Schaltplan auf Transistorebene des Flipflops 20 der 6. Die 7 wird nachstehend in Verbindung mit der 6 beschrieben.
Eine Eingangsschaltschaltung 500 kann mit einem Tri-State-Inverter implementiert sein, der einen PMOS-Transistor P2, einen PMOS-Transistor P3, einen NMOS-Transistor N1 und/oder einen NMOS-Transistor N2 umfasst, die miteinander in einer Kaskodenform verbunden sind. Die Eingangsschaltschaltung 500 kann so implementiert sein, dass sie im Wesentlichen gleich der Schaltschaltung 140 der 4B ist.
In Bezug auf eine Latch-Schaltung 200 veranschaulicht die 7 eine Ausführungsform, die in der gleichen oder einer ähnlichen Form wie die 2A implementiert ist. Die Latch-Schaltung 200 kann eine Inverterschaltung 220 und/oder eine Halteschaltung 240 umfassen.
Die Inverterschaltung 220 kann mit einem Inverter, der einen PMOS-Transistor P21 und einen NMOS-Transistor N21 umfasst, implementiert sein, die seriell zwischen einem Steuerspannungsknoten VDD und einem Masseknoten VSS verbunden sind. Ein erstes Signal Sig_1 kann an Gates des PMOS-Transistors P21 und des NMOS-Transistors N21 eingegeben werden. Die Inverterschaltung 220 kann ein zweites Signal Sig_2 über einen Knoten ausgeben, der mit einem Drain des PMOS-Transistors P21 und einem Drain des NMOS-Transistors N21 gemeinsam verbunden ist. Eine Source des PMOS-Transistors P21 kann mit dem Steuerspannungsknoten VDD verbunden sein, und eine Source des NMOS-Transistors N21 kann mit dem Masseknoten VSS verbunden sein.
Die Halteschaltung 240 kann mit einem Tri-State-Inverter implementiert sein, der einen PMOS-Transistor P31, einen PMOS-Transistor P32, einen NMOS-Transistor N31 und einen NMOS-Transistor N32 umfasst, die miteinander in einer Kaskodenform verbunden sind. Das zweite Signal Sig_2 kann an Gates des PMOS-Transistors P31 und des NMOS-Transistors N32 eingegeben werden, ein invertiertes Taktsignal CKB kann an einem Gate des PMOS-Transistors P32 eingegeben werden, und ein Taktsignal CK kann an einem Gate des NMOS-Transistors N31 eingegeben werden. Eine Source des NMOS-Transistors N32 kann mit dem Masseknoten VSS verbunden sein, und eine Source des PMOS-Transistors P31 kann mit der Sperrschaltung 400 verbunden sein. Ein Drain des PMOS-Transistors P32 und ein Drain des NMOS-Transistors N31 können mit dem Mittelknoten Node_M verbunden sein.
Die Sperrschaltung 400 kann einen PMOS-Transistor P1 umfassen, der ein Gate umfasst, an dem ein Rücksetzsignal RST eingegeben wird. Ein Drain des PMOS-Transistors P1 kann mit einer Source des PMOS-Transistors P2 und einer Source des PMOS-Transistors P31 verbunden sein, und eine Source des PMOS-Transistors P1 kann mit dem Steuerspannungsknoten VDD verbunden sein.
Im Flipflop 20 entsprechend einer Ausführungsform können die Eingangsschaltschaltung 500 und die Latch-Schaltung 200 die Sperrschaltung 400 gemeinsam nutzen, wodurch sich der Flächenwirkungsgrad bei der Chip-Implementierung erhöht.
Die 8 ist ein Flussdiagramm eines Betriebsverfahrens eines Flipflops entsprechend einer Ausführungsform. Die 8 wird nachstehend in Verbindung mit den 1 und 3 beschrieben.
In der Operation S120 kann das Rücksetzsignal RST, das den ersten Logikpegel aufweist (zum Beispiel ,1'), der die Rücksetzoperation darstellt, an das Flipflop 10 angelegt werden. Im Flipflop 10 entsprechend einer Ausführungsform kann die Eingangsschaltschaltung 100 das Rücksetzsignal RST empfangen, das den ersten Logikpegel aufweist. Zum Beispiel kann die Sperrschaltung 120, die in der Eingangsschaltschaltung 100 enthalten ist, entsprechend dem Empfangen des Rücksetzsignals RST, das den ersten Logikpegel aufweist, ausgeschaltet werden.
In der Operation S 140 kann das Anlegen der Steuerspannung an die Schaltschaltung 140 durch die Sperrschaltung 120 gesperrt werden. Zum Beispiel kann die Sperrschaltung 120 mit wenigstens einem Transistor, der in der Schaltschaltung 140 enthalten ist, verbunden sein und kann das Anlegen der Steuerspannung an wenigstens einen Transistor sperren, der zwischen einem Steuerspannungsknoten und einem Masseknoten verbunden ist. Mit anderen Worten kann die Sperrschaltung 120 eine elektrische Verbindung zwischen dem wenigstens einen Transistor, der in der Schaltschaltung 140 enthalten ist, und dem Steuerspannungsknoten VDD als Reaktion auf das Empfangen des Rücksetzsignals RST, das den ersten Logikpegel aufweist, sperren.
In der Operation S160 kann das Aufladen und/oder Entladen des Mittelknotens Node M stoppen. Basierend auf der Operation S140 kann eine Verbindung zwischen dem wenigstens einen Transistor und dem Steuerspannungsknoten VDD gesperrt werden, und somit kann der Mittelknoten Node M nicht aufgeladen werden. Daher kann das Aufladen und/oder Entladen des Mittelknotens Node_M in der Rücksetzoperation des Flipflops 10 nicht durchgeführt werden.
Die 9 veranschaulicht ein Master-Slave-Flipflop 30 entsprechend einer Ausführungsform. Das Master-Slave-Flipflop 30 kann eine Scan-Schaltung 1000, ein Master-Latch 2000, ein Slave-Latch 3000 und/oder eine Taktsignalinverterschaltung 4000 umfassen.
Die Taktsignalinverterschaltung 4000 kann ein invertiertes Taktsignal CKB auf der Basis eines Taktsignals CK generieren und das invertierte Taktsignal CKB ausgeben. Zum Beispiel kann die Taktsignalinverterschaltung 4000 das invertierte Taktsignal CKB dem Master-Latch 2000 und/oder dem Slave-Latch 3000 bereitstellen. Dazu kann die Taktsignalinverterschaltung 4000 mit einem Inverter implementiert sein, der dazu ausgebildet ist, das Taktsignal CK zu invertieren.
Die Abtastschaltung 1000 kann eines von Folgenden ausgeben, ein Datensignal D und/oder ein Scan-Eingangssignal SI als ein Master-Eingangssignal MIN auf der Basis des Datensignals D, ein Scan-Enable-Signal SE und/oder das Scan-Eingangssignal SI und kann das Master-Eingangssignal MIN dem Master-Latch 2000 bereitstellen. Wenn zum Beispiel das Scan-Enable-Signal SE einen ersten Logikpegel aufweist (zum Beispiel, 1'), kann die Scan-Schaltung 1000 das Scan-Eingangssignal SI als das Master-Eingangssignal MIN ausgeben, und wenn das Scan-Enable-Signal SE einen zweiten Logikpegel aufweist (zum Beispiel ,0'), kann die Scan-Schaltung 1000 das Datensignal D als das Master-Eingangssignal MIN ausgeben.
Dazu kann die Scan-Schaltung 1000 mit wenigstens einem Inverter, einem Tri-State-Inverter, einem Transmissions-Gate und/oder einem Multiplexer implementiert sein. Allerdings kann die Scan-Schaltung 1000 entsprechend Ausführungsformen im Master-Slave-Flipflop 30 weggelassen sein. In einer Ausführungsform kann das Datensignal D dem Master-Latch 2000 als das Master-Eingangssignal MIN bereitgestellt werden.
Das Master-Latch 2000 kann ein Slave-Eingangssignal SIN auf der Basis des Master-Eingangssignals MIN, des Taktsignals CK und/oder des invertierten Taktsignals CKB ausgeben, die jeweils dort eingegeben werden. Zum Beispiel kann das Master-Latch 2000 das Master-Eingangssignal MIN als das Slave-Eingangssignal SIN entsprechend den Phasen des Taktsignals CK und/oder des invertierten Taktsignals CKB ausgeben, oder es kann das Master-Eingangssignal MIN invertieren, um das Slave-Eingangssignal SIN auszugeben.
Das Master-Latch 2000 kann eine erste Eingangsschaltschaltung 2100 (z. B. „Eingangsschaltschaltung 1“) und/oder eine erste Latch-Schaltung 2200 (z. B. „Latch-Schaltung 1“) umfassen.
Die erste Eingangsschaltschaltung 2100 kann ein erstes Signal Sig_1 auf der Basis des Mast-Eingangssignals MIN entsprechend den Phasen des Taktsignals CK und/oder des invertierten Taktsignals CKB generieren und kann das erste Signal Sig_1 an einen Mittelknoten Node_M ausgeben, um das erste Signal Sig_1 der ersten Latch-Schaltung 2200 bereitzustellen. Die erste Latch-Schaltung 2200 kann das Slave-Eingangssignal SIN auf der Basis des ersten Signals Sig_1 ausgeben und kann das Slave-Eingangssignal SIN dem Slave-Latch 3000 bereitstellen.
In einer Ausführungsform kann die erste Eingangsschaltschaltung 2100 der Eingangsschaltschaltung 100 entsprechen, die oben mit Bezug auf die 1 bis 5 beschrieben worden ist, und die erste Latch-Schaltung 2200 kann der Latch-Schaltung 200 entsprechen, die oben mit Bezug auf die 1 bis 5 beschrieben worden ist.
Das Slave-Latch 3000 kann ein Ausgangssignal OUT auf der Basis des Slave-Eingangssignals SIN, des Taktsignals CK und/oder des invertierten Taktsignals CKB ausgeben. Zum Beispiel kann das Slave-Latch 3000 das Slave-Eingangssignal SIN als das Ausgangssignal OUT entsprechend den Phasen des Taktsignals CK und/oder des invertierten Taktsignals CKB ausgeben, oder es kann das Slave-Eingangssignal SIN invertieren, um das Ausgangssignal OUT auszugeben.
Das Slave-Latch 3000 kann eine zweite Eingangsschaltschaltung 3100 (z. B. „Eingangsschaltschaltung 2“) und/oder eine zweite Latch-Schaltung 3200 (z. B. „Latch-Schaltung 2“) umfassen.
Die zweite Eingangsschaltschaltung 3100 kann ein zweites Signal Sig_2 auf der Basis des Slave-Eingangssignals SIN entsprechend den Phasen des Taktsignals CK und/oder des invertierten Taktsignals CKB generieren und kann das zweite Signal Sig_2 der zweiten Latch-Schaltung 3200 bereitstellen. Die zweite Latch-Schaltung 3200 kann das Ausgangssignal OUT auf der Basis des zweiten Signals Sig_2 ausgeben. Entsprechend einigen beispielhaften Ausführungsformen kann die zweite Eingangsschaltschaltung 3100 der Eingangsschaltschaltung 100 entsprechen (kann z. B. gleich öder ähnlich implementiert sein), die oben mit Bezug auf die 1 bis 5 beschrieben worden ist, und die zweite Latch-Schaltung 3200 kann der Latch-Schaltung 200 entsprechen (kann z. B. gleich oder ähnlich implementiert sein), die oben mit Bezug auf die 1 bis 5 beschrieben worden ist.
In einer Ausführungsform kann die zweite Eingangsschaltschaltung 3100 des Slave-Latch 3000 wie die erste Eingangsschaltschaltung 2100 des Master-Latch 2000 implementiert sein, um eine elektrische Verbindung zwischen einem Steuerspannungsknoten und wenigstens einem Schaltungselement davon auf der Basis eines Rücksetzsignals RST zu sperren. Von einer anderen Komponente innerhalb und/oder außerhalb einer Einrichtung, die das Master-Slave-Flipflop 30 umfasst, können entsprechend einigen beispielhaften Ausführungsformen das Eingangssignal IN, das Taktsignal CK, das Datensignal D, das Scan-Eingangssignal SI, das Scan-Enable-Signal SE und/oder das Rücksetzsignal RST eingegeben und/oder das Ausgangssignal OUT kann an diese ausgegeben werden. Zum Beispiel können das Eingangssignal IN, das Taktsignal CK, das Datensignal D, das Scan-Eingangssignal SI, das Scan-Enable-Signal SE und/oder das Rücksetzsignal RST von Verarbeitungsschaltkreisen eingegeben werden, und/oder das Ausgangssignal OUT kann an Verarbeitungsschaltkreise ausgegeben werden. Entsprechend einigen beispielhaften Ausführungsformen kann das Taktsignal CK von einer lokalen Oszillatorschaltung ausgegeben werden, die innerhalb oder außerhalb einer Einrichtung, die das Master-Slave-Flipflop 30 umfasst, enthalten ist.
Im Master-Slave-Flipflop 30 entsprechend einer Ausführungsform kann die erste Eingangsschaltschaltung 2100 des Master-Latch 2000 eine elektrische Verbindung zwischen dem Steuerspannungsknoten und wenigstens einem Schaltungselement der ersten Eingangsschaltschaltung 2100 als Reaktion auf das Rücksetzsignal RST sperren, das einen ersten Logikpegel aufweist, der eine Rücksetzoperation darstellt. Daher kann das Aufladen und/oder Entladen des Mittelknotens Node M in der Rücksetzoperation des Master-Slave-Flipflops 30 gesperrt werden. Daher kann das Aufladen und/oder Entladen aller elektrischen Knoten gesperrt werden, die in Bezug auf eine Signalübertragungsrichtung an einem hinteren Ende des Mittelknotens Node M angeordnet sind. Mit anderen Worten kann zusätzlich zum Mittelknoten Node M das Aufladen und/oder Entladen von elektrischen Knoten, die in der ersten Latch-Schaltung 2200 und dem Slave-Latch 3000 enthalten sind, gesperrt werden. Daher kann unerwünschtes Aufladen und/oder Entladen, das im Master-Slave-Flipflop 30 durchgeführt wird, in der Rücksetzoperation des Master-Slave-Flipflops 30 stoppen, wodurch der Leistungsverbrauch verringert wird, der durch das unerwünschte Aufladen und/oder Entladen bewirkt wird. Dementsprechend kann die durch das Master-Slave-Flipflop 30 verbrauchte Gesamtleistung reduziert werden.
Die 10 ist eine grafische Darstellung, die ein Master-Latch 2000 und ein Slave-Latch 3000 entsprechend einer Ausführungsform veranschaulicht. Die 10 wird nachstehend in Verbindung mit der 9 beschrieben.
Die erste Eingangsschaltschaltung 2100 des Master-Latch 2000 kann eine Sperrschaltung 2120 und/oder eine Schaltschaltung 2140 umfassen. Operationen der Sperrschaltung 2120 und/oder der Schaltschaltung 2140 können jeweils Operationen der Sperrschaltung 120 und/oder der Schaltschaltung 140 entsprechen, die oben mit Bezug auf die 3 beschrieben worden ist.
Daher kann die Sperrschaltung 2120 entsprechend einer Ausführungsform eine elektrische Verbindung zwischen dem Steuerspannungsknoten VDD und der Schaltschaltung 2140 in einer Rücksetzoperation des Master-Slave-Flipflops 30 sperren. Dementsprechend kann das Aufladen und/oder Entladen des Mittelknotens Node M im Master-Latch 2000 gesperrt werden. Außerdem kann das Aufladen und/oder Entladen von elektrischen Knoten eines in Bezug auf eine Signalübertragungsrichtung hinteren Endes des Mittelknotens Node_M gesperrt werden.
Die 11 veranschaulicht ein Master-Latch 2000 und ein Slave-Latch 3000 entsprechend einer Ausführungsform. Insbesondere veranschaulicht die 11 einen Schaltplan auf Transistorebene des Master-Latch 2000 der 10.
Schaltungen der Sperrschaltung 2120 und/oder der Schaltschaltung 2140 können jeweils Schaltungen der Sperrschaltung 120 und/oder der Schaltschaltung 140 entsprechen, die oben mit Bezug auf die 4B beschrieben worden sind. Mit anderen Worten kann die Sperrschaltung 2120 einen PMOS-Transistor P1 umfassen, der ein Gate umfasst, an dem ein Rücksetzsignal RST eingegeben wird, und/oder die Schaltschaltung 2140 kann einen PMOS-Transistor P2, einen PMOS-Transistor P3, einen NMOS-Transistor N1 und/oder einen NMOS-Transistor N2 umfassen, die miteinander in einer Kaskodenform verbunden sind.
Die erste Latch-Schaltung 2200 kann eine Inverterschaltung 2220, eine Halteschaltung 2240 und/oder eine zweite Sperrschaltung 2260 umfassen.
Die Inverterschaltung 2220 kann mit einem Inverter, der einen PMOS-Transistor P21 und einen NMOS-Transistor N21 umfasst, implementiert sein, die seriell zwischen einem Steuerspannungsknoten VDD und einem Masseknoten VSS verbunden sind. Ein erstes Signal Sig_1 kann an Gates des PMOS-Transistors P21 und des NMOS-Transistors N21 eingegeben werden. Die Inverterschaltung 2220 kann ein Zwischensignal Sig_M über einen Knoten ausgeben, der mit einem Drain des PMOS-Transistors P21 und einem Drain des NMOS-Transistors N21 gemeinsam verbunden ist. Eine Source des PMOS-Transistors P21 kann mit dem Steuerspannungsknoten VDD verbunden sein, und eine Source des NMOS-Transistors N21 kann mit dem Masseknoten VSS verbunden sein.
Die Halteschaltung 2240 kann mit einem Tri-State-Inverter implementiert sein, der einen PMOS-Transistor P31, einen PMOS-Transistor P32, einen NMOS-Transistor N31 und/oder einen NMOS-Transistor N32 umfasst, die miteinander in einer Kaskodenform verbunden sind. Das Zwischensignal Sig_M kann an Gates des PMOS-Transistors P31 und des NMOS-Transistors N32 eingegeben werden, ein invertiertes Taktsignal CKB kann an einem Gate des PMOS-Transistors P32 eingegeben werden, und ein Taktsignal CK kann an einem Gate des NMOS-Transistors N31 eingegeben werden. Eine Source des NMOS-Transistors N32 kann mit dem Masseknoten VSS verbunden sein, und eine Source des PMOS-Transistors P31 kann mit der zweiten Sperrschaltung 2260 verbunden sein. Ein Drain des PMOS-Transistors P32 und ein Drain des NMOS-Transistors N31 können mit einem Mittelknoten Node_M verbunden sein.
Die zweite Sperrschaltung 2260 kann eine elektrische Verbindung zwischen dem Steuerspannungsknoten VDD und dem PMOS-Transistor P31, der in der Halteschaltung 2240 enthalten ist, auf der Basis des Rücksetzsignals RST selektiv sperren. Zum Beispiel kann die zweite Sperrschaltung 2260 eine elektrische Verbindung zwischen dem PMOS-Transistor P31 und dem Steuerspannungsknoten VDD in einer Rücksetzoperation des Master-Slave-Flipflops 30 sperren. Entsprechend einigen beispielhaften Ausführungsformen kann die zweite Sperrschaltung 2260 eine elektrische Verbindung zwischen dem PMOS-Transistor P31 und dem Steuerspannungsknoten VDD als Reaktion auf das Empfangen des Rücksetzsignals RST sperren, das einen ersten Logikpegel aufweist (zum Beispiel ,1').
In einer Ausführungsform kann die zweite Sperrschaltung 2260 einen PMOS-Transistor P4 umfassen, der ein Gate umfasst, an dem das Rücksetzsignal RST eingegeben wird. Eine Source des PMOS-Transistors P4 kann mit dem Steuerspannungsknoten VDD verbunden sein, und ein Drain des PMOS-Transistors P4 kann mit einer Source des PMOS-Transistors P31 verbunden sein. Der PMOS-Transistor P4 kann als Reaktion auf das Rücksetzsignal RST, das den ersten Logikpegel aufweist und das an einem Gate davon eingegeben wird, ausgeschaltet werden und kann somit eine elektrische Verbindung zwischen dem Steuerspannungsknoten VDD und dem PMOS-Transistor P31 sperren.
Die 12 veranschaulicht ein Master-Latch 2000 und ein Slave-Latch 3000 entsprechend einer Ausführungsform. Die 12 wird nachstehend in Verbindung mit den 9 und 11 beschrieben.
Beim Beschreiben einer ersten Eingangsschaltschaltung 2100, einer ersten Latch-Schaltung 2200 und/oder eines Slave-Latch 3000 der 12 werden Beschreibungen, die die gleichen oder ähnlich den Beschreibungen der 11 sind, weggelassen.
Das Master-Latch 2000 kann des Weiteren eine Masseverbindungsschaltung 2300 umfassen. In einer Rücksetzoperation eines Master-Slave-Flipflops kann die Masseverbindungsschaltung 2300 einen Mittelknoten Node_M mit einem Masseknoten VSS verbinden, um eine Spannung des Mittelknotens Node_M zu einer Massespannung zu verschieben. Mit anderen Worten kann die Masseverbindungsschaltung 2300 selektiv eine elektrische Verbindung zwischen dem Mittelknoten Node_M und dem Masseknoten VSS auf der Basis eines Rücksetzsignals RST bilden. Zum Beispiel kann die Masseverbindungsschaltung 2300 den Mittelknoten Node_M elektrisch mit dem Masseknoten VSS als Reaktion auf eine Eingabe des Rücksetzsignals RST, das einen ersten Logikpegel aufweist, der die Rücksetzoperation darstellt, verbinden (oder kurzschließen). In einer Ausführungsform kann die Masseverbindungsschaltung 2300 einen NMOS-Transistor N5 umfassen. Das Rücksetzsignal RST kann an einem Gate des NMOS-Transistors N5 eingegeben werden, ein Drain des NMOS-Transistors N5 kann mit dem Mittelknoten Node_M verbunden sein, und eine Source des NMOS-Transistors N5 kann mit dem Masseknoten VSS verbunden sein. Als Reaktion darauf, dass das Rücksetzsignal RST, das den ersten Logikpegel aufweist, der die Rücksetzoperation darstellt, am Gate des NMOS-Transistors N5 eingegeben wird, kann der NMOS-Transistor N5 eingeschaltet werden und den Mittelknoten Node_M elektrisch mit dem Masseknoten VSS verbinden. Entsprechend einigen beispielhaften Ausführungsformen kann die Masseverbindungsschaltung 2300 in der ersten Eingangsschaltschaltung 2100 und/oder der Schaltschaltung 2140 enthalten sein.
Im Master-Latch 2000 entsprechend einer Ausführungsform kann die Sperrschaltung 2120 in der Rücksetzoperation des Master-Slave-Flipflops 30 das Aufladen und/oder Entladen des Mittelknotens Node_M sperren, und zeitgleich oder gleichzeitig kann die Masseverbindungsschaltung 2300 den Mittelknoten Node_M mit dem Masseknoten VSS verbinden, wodurch gestattet wird, dass der Mittelknoten Node_M die Massespannung hält. Daher kann der Leistungsverbrauch, der im Mittelknoten Node_M auftritt, effektiv reduziert werden.
Die 13 veranschaulicht ein Master-Slave-Flipflop 40 entsprechend einer Ausführungsform. Die 13 veranschaulicht nur ein Master-Latch 2000 und ein Slave-Latch 3000 von den Elementen des Master-Slave-Flipflops 40. Beim Beschreiben des Master-Latch 2000 und des Slave-Latch 3000 der 13 werden Beschreibungen, welche die gleichen oder ähnlich den oben mit Bezug auf die 9 bis 12 gegebenen Beschreibungen sind, weggelassen, und ein Implementierungsunterschied zum Master-Latch 2000, das oben mit Bezug auf die 9 bis 12 beschrieben worden ist, wird hauptsächlich beschrieben.
Das Master-Latch 2000 kann eine erste Eingangsschaltschaltung 2500, eine erste Latch-Schaltung 2200 und/oder eine Sperrschaltung 2400 umfassen.
Die erste Eingangsschaltschaltung 2500 und die erste Latch-Schaltung 2200 können die Sperrschaltung 2400 gemeinsam nutzen. Mit anderen Worten kann die erste Eingangsschaltschaltung 2500 wenigstens einen ersten Transistor umfassen, der zwischen einem Steuerspannungsknoten VDD und einem Masseknoten verbunden ist, und die erste Latch-Schaltung 2200 kann wenigstens einen zweiten Transistor umfassen, der zwischen dem Steuerspannungsknoten VDD und dem Masseknoten verbunden ist. In einer Rücksetzoperation des Master-Slave-Flipflops 40 kann die Sperrschaltung 2400 eine Verbindung zwischen dem Steuerspannungsknoten VDD und dem wenigstens einen ersten Transistor sperren und kann zeitgleich oder gleichzeitig eine Verbindung zwischen dem Steuerspannungsknoten VDD und dem wenigstens einen zweiten Transistor sperren. Ein Implementierungsbeispiel eines Schaltplans auf Transistorebene wird nachstehend ausführlicher mit Bezug auf die 14 beschrieben.
Das Master-Slave-Flipflop 40 entsprechend einer Ausführungsform kann unerwünschtes Aufladen und/oder Entladen eines Mittelknotens Node_M verhindern oder reduzieren und kann zeitgleich oder gleichzeitig unerwünschtes Aufladen und/oder Laden eines elektrischen Knotens der ersten Latch-Schaltung 2200 verhindern oder reduzieren. Daher kann der unerwünschte Leistungsverbrauch des Master-Slave-Flipflops 40 reduziert werden.
Die 14 veranschaulicht ein Master-Latch 2000 und ein Slave-Latch 3000 entsprechend einer Ausführungsform. Die 14 wird nachstehend in Verbindung mit der 13 beschrieben.
Schaltungen einer ersten Eingangsschaltschaltung 2500, einer ersten Latch-Schaltung 2200 und/oder einer Sperrschaltung 2400 des Master-Latch 2000 können jeweils den Schaltungen der ersten Eingangsschaltschaltung 500, der Latch-Schaltung 200 und/oder der Sperrschaltung 400 entsprechen, die oben mit Bezug auf die 7 beschrieben worden sind.
Im Master-Slave-Flipflop 40 entsprechend einer Ausführungsform können die erste Eingangsschaltschaltung 2500 und die erste Latch-Schaltung 2200 die Sperrschaltung 2400 gemeinsam nutzen, wodurch sich der Flächenwirkungsgrad bei der Chip-Implementierung erhöht.
Die 15 ist ein Flussdiagramm eines Betriebsverfahrens eines Master-Slave-Flipflops entsprechend einer Ausführungsform. Die 15 wird nachstehend in Verbindung mit den 9 bis 12 beschrieben.
In der Operation S220 kann das Rücksetzsignal RST, das den ersten Logikpegel aufweist (zum Beispiel ,1'), der die Rücksetzoperation darstellt, an das Master-Slave-Flipflop 30 angelegt werden. Im Master-Slave-Flipflop 30 entsprechend einer Ausführungsform kann die erste Eingangsschaltschaltung 2100, die im Master-Latch 2000 enthalten ist, das Rücksetzsignal RST empfangen, das den ersten Logikpegel aufweist. Zum Beispiel kann die Sperrschaltung 2120, die in der ersten Eingangsschaltschaltung 2100 enthalten ist, entsprechend dem Empfangen des Rücksetzsignals RST, das den ersten Logikpegel aufweist, ausgeschaltet werden.
In der Operation S240 kann das Anlegen der Steuerspannung an die Schaltschaltung 2140, die im Master-Latch 2000 enthalten ist, durch die Sperrschaltung 2120 gesperrt werden. Zum Beispiel kann die Sperrschaltung 2120 mit wenigstens einem Transistor, der in der Schaltschaltung 2140 enthalten ist, verbunden sein und kann das Anlegen der Steuerspannung an wenigstens einen Transistor sperren, der zwischen einem Steuerspannungsknoten und einem Masseknoten verbunden ist. Mit anderen Worten kann die Sperrschaltung 2120 eine elektrische Verbindung zwischen dem wenigstens einen Transistor, der in der Schaltschaltung 2140 enthalten ist, und dem Steuerspannungsknoten VDD als Reaktion auf das Empfangen des Rücksetzsignals RST, das den ersten Logikpegel aufweist, sperren.
In der Operation S260 können das Aufladen und/oder Entladen des Mittelknotens Node_M des Master-Latch 2000 und der Schaltungselemente, die an einem hinteren Ende des Mittelknotens Node M angeordnet sind, stoppen. Basierend auf der Operation S240 kann eine Verbindung zwischen dem wenigstens einen Transistor und dem Steuerspannungsknoten VDD gesperrt werden, und somit kann der Mittelknoten Node_M nicht aufgeladen werden. Daher kann das Aufladen und/oder Entladen des Mittelknotens Node_M und der Schaltungselemente, die in Bezug auf eine Signalübertragungsrichtung am hinteren Ende des Mittelknotens Node_M angeordnet sind und die in der ersten Latch-Schaltung 2200 und dem Slave-Latch 3000 enthalten sind, in der Rücksetzoperation des Master-Slave-Flipflops 30 nicht durchgeführt werden.
Beispielhafte Ausführungsformen können mit Bezug auf Vorgänge und symbolische Darstellungen von Operationen (z. B. in der Form von Ablaufplänen, Flussdiagrammen, Datenflussdiagrammen, Strukturdiagrammen, Blockdiagrammen usw.) beschrieben werden, die in Verbindung mit oben ausführlicher erörterten Einheiten und/oder Einrichtungen umgesetzt werden können. Eine Funktion oder Operation, die in einem spezifischen Block spezifiziert wird, kann, obwohl sie auf eine spezielle Art und Weise erörtert wird, anders als der in einem Ablaufplan, Flussdiagramm usw. spezifizierten Ablauf durchgeführt werden. Zum Beispiel können Funktionen oder Operationen, die so veranschaulicht sind, dass sie seriell in zwei aufeinanderfolgenden Blöcken durchgeführt werden, tatsächlich gleichzeitig, zeitgleich oder in einigen Fällen in umgekehrter Reihenfolge durchgeführt werden.
Es versteht sich, dass, wenn ein Element als mit einem anderen Element „verbunden“ oder „gekoppelt“ bezeichnet wird, dieses mit dem anderen Element direkt verbunden oder gekoppelt sein kann oder dass zwischengeschaltete Elemente vorhanden sein können. Der Begriff „und/oder“, wie er hier verwendet wird, umfasst jede und alle Kombinationen aus einem oder mehreren der verknüpften aufgelisteten Gegenstände.
Obwohl die erfindungsgemäßen Konzepte insbesondere mit Bezug auf Ausführungsformen davon gezeigt und beschrieben worden sind, versteht es sich, dass daran verschiedene Änderungen in Form und Details vorgenommen werden können, ohne vom Gedanken und Schutzumfang der folgenden Ansprüche abzuweichen.

Claims

Flipflop, umfassend: eine Eingangsschaltschaltung, die dazu ausgebildet ist, ein Zwischensignal auszugeben, das auf einem Eingangssignal und wenigstens einem von Folgenden, einer Phase eines Taktsignals oder einer Phase eines invertierten Taktsignals, wobei die Phase des invertierten Taktsignals der Phase des Taktsignals entgegengesetzt ist, basiert, und das Anlegen einer Steuerspannung an wenigstens ein Schaltungselement der Eingangsschaltschaltung als Reaktion auf das Empfangen eines Rücksetzsignals zu sperren, das eine Rücksetzoperation des Flipflops darstellt; und eine Latch-Schaltung, die dazu ausgebildet ist, ein Ausgangssignal, das auf dem Zwischensignal basiert, entsprechend des wenigstens einen von Folgenden, der Phase des Taktsignals oder der Phase des invertierten Taktsignals, zu generieren.
Flipflop nach Anspruch 1, wobei die Eingangsschaltschaltung umfasst: eine Schaltschaltung, die dazu ausgebildet ist, das Zwischensignal auszugeben, das auf dem Eingangssignal und dem wenigstens einen von Folgenden, der Phase des Taktsignals oder der Phase des invertierten Taktsignals, basiert; und eine Sperrschaltung, die dazu ausgebildet ist, das Anlegen der Steuerspannung an die Schaltschaltung entsprechend einem Logikpegel des Rücksetzsignals selektiv zu sperren.
Flipflop nach Anspruch 2, wobei die Sperrschaltung umfasst: einen PMOS-Transistor, der ein Gate, das dazu ausgebildet ist, das Rücksetzsignal zu empfangen, eine Source, die mit einem Steuerspannungsknoten verbunden ist, und ein Drain, das mit der Schaltschaltung verbunden ist, umfasst.
Flipflop nach Anspruch 2, wobei die Schaltschaltung umfasst: einen Tri-State-Inverter, der dazu ausgebildet ist, das Eingangssignal, das auf Basis des Taktsignals und des invertierten Taktsignals invertiert wird, als das Zwischensignal auszugeben.
Flipflop nach Anspruch 1, wobei die Eingangsschaltschaltung umfasst: eine Masseverbindungsschaltung, die zwischen einem Masseknoten und einem Mittelknoten verbunden ist, wobei der Mittelknoten mit der Eingangsschaltschaltung und der Latch-Schaltung verbunden ist und die Masseverbindungsschaltung dazu ausgebildet ist, den Mittelknoten selektiv mit dem Masseknoten entsprechend einem Logikpegel des Rücksetzsignals zu verbinden.
Flipflop nach Anspruch 5, wobei die Masseverbindungsschaltung umfasst: einen NMOS-Transistor, der ein Gate, das dazu ausgebildet ist, das Rücksetzsignal zu empfangen, eine Source, die mit einem Masseknoten verbunden ist, und ein Drain, das mit dem Mittelknoten verbunden ist, umfasst.
Flipflop, umfassend: eine Eingangsschaltschaltung, die dazu ausgebildet ist, ein Zwischensignal auszugeben, das auf einem Eingangssignal und wenigstens einem von Folgenden, einer Phase eines Taktsignals oder einer Phase eines invertierten Taktsignals, wobei die Phase des invertierten Taktsignals der Phase des Taktsignals entgegengesetzt ist, basiert; eine Latch-Schaltung, die dazu ausgebildet ist, ein Ausgangssignal zu generieren, das auf dem Zwischensignal entsprechend dem wenigstens einen von Folgenden, der Phase des Taktsignals oder der Phase des invertierten Taktsignals, basiert; und eine Sperrschaltung, die dazu ausgebildet ist, das Anlegen einer Steuerspannung an wenigstens einen ersten Transistor, der in der Eingangsschaltschaltung enthalten ist, und wenigstens einen zweiten Transistor, der in der Latch-Schaltung enthalten ist, als Reaktion auf das Empfangen eines Rücksetzsignals, das eine Rücksetzoperation des Flipflops darstellt, zu sperren.
Flipflop nach Anspruch 7, wobei die Sperrschaltung umfasst: einen PMOS-Transistor, der ein Gate, das dazu ausgebildet ist, das Rücksetzsignal zu empfangen, eine Source, die mit einem Steuerspannungsknoten verbunden ist, und ein Drain, das mit der Eingangsschaltschaltung und der Latch-Schaltung verbunden ist, umfasst.
Flipflop nach Anspruch 7, wobei die Eingangsschaltschaltung umfasst: einen Tri-State-Inverter, der dazu ausgebildet ist, das Eingangssignal, das basierend auf dem Taktsignal und dem invertierten Taktsignal invertiert wird, als das Zwischensignal auszugeben.
Flipflop nach Anspruch 7, wobei die Eingangsschaltschaltung umfasst: eine Masseverbindungsschaltung, die zwischen einem Masseknoten und einem Mittelknoten verbunden ist, wobei der Mittelknoten mit der Eingangsschaltschaltung und der Latch-Schaltung verbunden ist und die Masseverbindungsschaltung dazu ausgebildet ist, den Mittelknoten selektiv mit dem Masseknoten entsprechend einem Logikpegel des Rücksetzsignals zu verbinden.
Master-Slave-Flipflop, umfassend: ein Master-Latch, das umfasst: eine Master-Eingangsschaltschaltung, die dazu ausgebildet ist, ein Master-Zwischensignal an einen Master-Mittelknoten auszugeben, das auf einem Eingangssignal und wenigstens einem von Folgenden, einer Phase eines Taktsignals oder einer Phase eines invertierten Taktsignals, wobei die Phase des invertierten Taktsignals der Phase des Taktsignals entgegengesetzt ist, basiert, und das Aufladen des Master-Mittelknotens als Reaktion auf das Empfangen eines Rücksetzsignals, das einen Logikpegel aufweist, zu sperren und eine Master-Latch-Schaltung, die mit dem Master-Mittelknoten verbunden ist, wobei die Master-Latch-Schaltung dazu ausgebildet ist, ein Slave-Eingangssignal auszugeben, das auf dem Master-Zwischensignal basiert; und ein Slave-Latch, das dazu ausgebildet ist, ein Ausgangssignal auszugeben, das mit dem wenigstens einem von Folgenden, dem Taktsignal oder dem invertierten Taktsignal, synchronisiert ist und das auf dem Slave-Eingangssignal basiert, das vom Master-Latch bereitgestellt wird.
Master-Slave-Flipflop nach Anspruch 11, wobei die Master-Eingangsschaltschaltung umfasst: eine Master-Schaltschaltung, die dazu ausgebildet ist, das Master-Zwischensignal auszugeben, das auf dem Master-Eingangssignal und dem wenigstens einen von Folgenden, der Phase des Taktsignals oder der Phase des invertierten Taktsignals, basiert; und eine erste Sperrschaltung, die dazu ausgebildet ist, das Anlegen einer Steuerspannung an die Master-Schaltschaltung entsprechend dem Logikpegel des Rücksetzsignals selektiv zu sperren.
Master-Slave-Flipflop nach Anspruch 12, wobei die erste Sperrschaltung umfasst: einen PMOS-Transistor, der ein Gate, das dazu ausgebildet ist, das Rücksetzsignal zu empfangen, eine Source, die mit einem Steuerspannungsknoten verbunden ist, und ein Drain, das mit der Master-Schaltschaltung verbunden ist, umfasst.
Master-Slave-Flipflop nach Anspruch 12, wobei die Master-Schaltschaltung umfasst: einen Tri-State-Inverter, der dazu ausgebildet ist, das Master-Eingangssignal, das basierend auf dem Taktsignal und dem invertierten Taktsignal invertiert wird, als das Master-Zwischensignal auszugeben.
Master-Slave-Flipflop nach Anspruch 11, wobei das Slave-Latch umfasst: eine Slave-Eingangsschaltschaltung, die dazu ausgebildet ist, ein Slave-Zwischensignal an einen Slave-Mittelknoten auszugeben, das auf dem Slave-Eingangssignal und dem wenigstens einen von Folgenden, der Phase des Taktsignals oder der Phase des invertierten Taktsignals, basiert; und eine Slave-Latch-Schaltung, die mit dem Slave-Mittelknoten verbunden ist, wobei die Slave-Latch-Schaltung dazu ausgebildet ist, das Ausgangssignal auszugeben, das auf dem Slave-Zwischensignal basiert.
Master-Slave-Flipflop nach Anspruch 15, wobei die Slave-Eingangsschaltschaltung umfasst: eine Slave-Schaltschaltung, die dazu ausgebildet ist, das Slave-Zwischensignal auszugeben, das auf dem Slave-Eingangssignal und dem wenigstens einen von Folgenden, der Phase des Taktsignals oder der Phase des invertierten Taktsignals, basiert; und eine zweite Sperrschaltung, die dazu ausgebildet ist, das Anlegen einer Steuerspannung an die Slave-Schaltschaltung entsprechend dem Logikpegel des Rücksetzsignals selektiv zu sperren.
Master-Slave-Flipflop nach Anspruch 11, wobei das Master-Latch umfasst: eine Masseverbindungsschaltung, die zwischen einem Masseknoten und dem Master-Mittelknoten verbunden ist, wobei der Master-Mittelknoten mit der Master-Eingangsschaltschaltung und der Master-Latch-Schaltung verbunden ist und die Masseverbindungsschaltung dazu ausgebildet ist, den Master-Mittelknoten selektiv mit dem Masseknoten entsprechend dem Logikpegel des Rücksetzsignals zu verbinden.
Master-Slave-Flipflop nach Anspruch 17, wobei die Masseverbindungsschaltung umfasst: einen NMOS-Transistor, der ein Gate, das dazu ausgebildet ist, das Rücksetzsignal zu empfangen, eine Source, die mit einem Masseknoten verbunden ist, und ein Drain, das mit dem Master-Mittelknoten verbunden ist, umfasst.
Master-Slave-Flipflop nach Anspruch 11, wobei die Master-Latch-Schaltung umfasst: eine dritte Sperrschaltung, die dazu ausgebildet ist, das Anlegen einer Steuerspannung an wenigstens ein Schaltungselement der Master-Latch-Schaltung als Reaktion auf das Empfangen des Rücksetzsignals zu sperren, das eine Rücksetzoperation des Master-Slave-Flipflops darstellt.
Master-Slave-Flipflop nach Anspruch 19, wobei die dritte Sperrschaltung umfasst: einen PMOS-Transistor, der ein Gate, das dazu ausgebildet ist, das Rücksetzsignal zu empfangen, eine Source, die mit einem Steuerspannungsknoten verbunden ist, und ein Drain, das mit wenigstens einem Transistor der Master-Latch-Schaltung verbunden ist, umfasst.