DE112019002319T5

DE112019002319T5 - Niederleistungstakt-gate-schaltung

Info

Publication number: DE112019002319T5
Application number: DE112019002319.5T
Authority: DE
Inventors: Steven K. Hsu; Amit Agarwal; Simeon REALOV; Iqbal R. Rajwani; Ram Krishnamurthy
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2018-08-09
Filing date: 2019-06-25
Publication date: 2021-02-18
Also published as: CN112514258A; US20190044511A1; US10491217B2; WO2020033064A1

Abstract

Eine Vorrichtung ist bereitgestellt, die aufweist: einen ersten Inverter, um einen Takt zu empfangen; ein Pass-Gate, das mit dem ersten Inverter gekoppelt ist; einen zweiten Inverter, der mit dem Pass-Gate gekoppelt ist und einen Ausgangstakt bereitstellt; und ein Bauelement, das mit dem zweiten Inverter und dem Pass-Gate gekoppelt ist, wobei der Transistor und das Pass-Gate von einer Logik gesteuert werden können, die von Logikwerten mindestens zweier Signale abhängt (z.B. eine Aktivierung und dem Takt).

Description

PRIORITÄTSANSPRUCH
Diese Anmeldung beansprucht die Priorität der US-Patentanmeldung Nr. 16/059,905 , eingereicht am 09.August 2018 und „LOW-POWER CLOCK GATE CIRCUIT“ betitelt und die durch Bezugnahme in ihrer Gesamtheit aufgenommen wird.
STAND DER TECHNIK
Eine Hauptkomponente von Digitalsystemverlustleistung ist durch Laden und Entladen von Ladekapazität von Schaltungsknoten bedingt, auch als dynamische Leistung bekannt. In aktuellen synchron getakteten Systemen - Mikroprozessoren, Digitalsignalprozessoren (DSPs, Digital Signal Processor) und System-auf-Chips (SoCs, System-on-Chips) in Smartphones, Tablets, Laptops und Servern, ist ein großer Prozentsatz der Gesamtverlustleistung (z.B. größer als 45%) in dem Taktverteilungsgitter und der vom Takt gesehenen finalen sequenziellen Last.
Figurenliste
Die Ausführungsformen der Offenbarung werden anhand der ausführlichen Beschreibung, die unten angeführt ist, und der begleitenden Zeichnungen verschiedener Ausführungsformen der Offenbarung, die jedoch nicht aufgefasst werden sollten, die Offenbarung auf die bestimmten Ausführungsformen zu begrenzen, sondern nur zur Erklärung und zum Verständnis, vollständig verstanden.

1 veranschaulicht eine integrierte Takt-Gate- (ICG, Integrated Clock Gate) -Schaltung mit UND-Logik.
2 veranschaulicht eine ICG-Schaltung mit ODER-Logik.
3 veranschaulicht eine Pass-Gate-basierte ICG-Schaltung mit UND-Logik in Übereinstimmung mit manchen Ausführungsformen.
4 veranschaulicht eine Pass-Gate-basierte ICG-Schaltung mit ODER-Logik in Übereinstimmung mit manchen Ausführungsformen.
5 veranschaulicht eine Tabelle, die Zeitablaufvergleich zwischen verschiedenen ICG-Typen zeigt, in Übereinstimmung mit manchen Ausführungsformen.
6 veranschaulicht einen Plot, der Leistungsvergleich zwischen Schaltungen von 1-4 zeigt, in Übereinstimmung mit manchen Ausführungsformen.
7 veranschaulicht eine Tabelle, die verschiedene Leistungsparameter zwischen verschiedenen ICG-Typen zeigt, in Übereinstimmung mit manchen Ausführungsformen.
8 veranschaulicht ein Taktverteilungsnetzwerk mit Takttastpuffern in Übereinstimmung mit manchen Ausführungsformen.
9 veranschaulicht eine Pass-Gate-basierte ICG-Schaltung mit UND-Logik in Übereinstimmung mit manchen Ausführungsformen.
10 veranschaulicht eine Pass-Gate-basierte ICG-Schaltung mit UND-Logik in Übereinstimmung mit manchen Ausführungsformen.
11 veranschaulicht eine ICG-Schaltung, die eine Kombination der ICG-Schaltungen von 9 und 10 ist, in Übereinstimmung mit manchen Ausführungsformen der Offenbarung.
12 veranschaulicht ein smartes Gerät oder ein Computersystem oder ein SoC (System-auf-Chip) mit Pass-Gate-basierter integrierter Takt-Gate-Schaltung mit UND- und/oder ODER-Logik in Übereinstimmung mit manchen Ausführungsformen.

AUSFÜHRLICHE BESCHREIBUNG
Um Leistung zu reduzieren, werden integrierte Takt-Gates (ICG) in vielen synchronen Schaltungen verwendet, um dynamische Verlustleistung zu reduzieren. Takt-Gating reduziert Leistung, indem Logik aufgewiesen ist, um Abschnitte des Taktbaums, Flip-Flops und Logikdatenpfads abzuschalten, wenn sie nicht aktiv sind. Der Ausdruck „Takt-Gate“ bezieht sich im Allgemeinen auf einen Schaltkreis, der verwendet wird, um das Schalten eines Taktsignals (z.B. eines periodischen Signals) unter Verwendung eines Steuersignals zu stoppen. Indem das Schalten des Taktsignals gestoppt wird oder die Taktausbreitung abgeschaltet wird, wird dynamische Leistung in Schaltungen (z.B. Flip-Flops in den Ausschaltlogikabschnitten), die dieses Taktsignal verwenden, reduziert. Die Flip-Flops in den Ausschaltlogikabschnitten müssen Zustände oder Knoten nicht umschalten, wodurch Leistung gespart wird. Deshalb ist es wünschenswert, diese integrierten Takt-Gates für niedrigen Leistungsverbrauch zu gestalten, da sie einen zunehmenden Leistungsmehraufwand verbrauchen, um Takt-Gating zu ermöglichen.
Jedoch fügen diese Takt-Gates zusätzliche Taktlast zu den ungesteuerten Hochaktivitätsabschnitten des Taktgitters hinzu, womit der Taktleistungsbeitrag sehr hoch ist, selbst, obwohl es weniger ICG-Instanzen gibt. Oft sind Zeitablaufpfade mit aktivem Clock-Gating schwierig und kompliziert im Design, womit die Einrichtungszeit relevant ist, um maximale Takt-Gating-Effizienz zu erzielen und Frequenzziele zu erfüllen.
Manche Ausführungsformen beschreiben eine Familie integrierter Takt-Gate-(ICG) -Schaltungen unter Verwendung von Pass-Gates, um UND- und ODER-Funktionen durchzuführen, um Taktleistung und/oder Pin-Kapazität (Pin-Kap) zu reduzieren und Einrichtungszeit zu verbessern. Die integrierten Takt-Gate-Schaltungen verschiedener Ausführungsformen sind vollständig konfliktfrei zu unterbrechen. In manchen Ausführungsformen, wenn integrierte Takt-Gate-Schaltungen als komplementäre Metalloxidhalbleiter- (CMOS, Complementary Metal Oxide Semiconductor) -Bauelemente implementiert sind, ermöglichen sie robusten Niederspannungsbetrieb und eine Toleranz für Prozessschwankungen. Das Pass-Gate-basierte UND-ICG kombiniert die Vorteile der herkömmlichen UND- und ODER-ICGs, ohne deren jeweilige Nachteile. Auch ist in manchen Fällen das neue Pass-Gate-ODER-ICG das am schnellsten einzurichtende ICG und weist die niedrigste Takt-Pin-Kap auf.
Es gibt viele technische Effekte verschiedener Ausführungsformen. Zum Beispiel reduziert die Pass-Gate-basierte ICG-UND-Schaltung Taktleistung um bis zu 23% niedrigere Leistung gegenüber dem herkömmlichen ODER-ICG. Die Pass-Gate-basierte ICG-UND-Schaltung reduziert Takt-Pin-Kap. Zum Beispiel wird die Takt-Pin-Kap von sieben Diffusionsgittern (7 DG) auf 4 DG (gleichviele wie herkömmliches ODER-ICG) gegenüber dem herkömmlichen UND-ICG reduziert. Die Pass-Gate-basierte ICG-UND-Schaltung verbessert Einrichtungszeiten gegenüber herkömmlichem UND-ICG (vergleichbar mit dem herkömmlichen ODER-ICG). Die Pass-Gate-basierte-ICG-UND-Schaltung stellt ähnliche Ausgangsantriebsstärke wie ein herkömmliches UND-ICG bereit, da der Ausgangstreiber der Pass-Gate-basierten ICG-UND-Schaltung ein Inverter ist. Die Pass-Gate-basierte ICG-ODER-Schaltung stellt die am schnellsten einzurichtende ICG mit der niedrigsten Takt-Pin-Kap bereit, die für kritische Pfade geeignet ist und Takt-Gating-Effizienz erhöht. Die Pass-Gate-basierte ICG-UND-Schaltung und Pass-Gate-basierte ICG-ODER-Schaltung, wenn mit den gleich bemessenen Zellen wie eine herkömmliche ICG-Schaltung implementiert, ist für das herkömmliche ODER-ICG flächenneutral und kleiner (z.B. 23% kleiner) als die herkömmliche UND-ICG-Schaltung. Andere technische Effekte werden aus den verschiedenen Ausführungsformen und Figuren ersichtlich.
In der folgenden Beschreibung werden zahlreiche Details besprochen, um eine tiefgreifende Erklärung von Ausführungsformen der vorliegenden Offenbarung bereitzustellen. Es wird für den Fachkundigen jedoch ersichtlich, dass Ausführungsformen der vorliegenden Offenbarung ohne diese bestimmten Details ausgeübt werden können. In anderen Instanzen werden wohlbekannte Strukturen und Bauelemente in Blockdiagrammform anstatt im Detail gezeigt, um zu verhindern, Ausführungsformen der vorliegenden Offenbarung zu verschleiern.
Es wird festgehalten, dass in den entsprechenden Zeichnungen der Ausführungsformen Signale mit Linien dargestellt sind. Manche Linien können dicker sein, um grundlegendere Signalpfade anzugeben, und/oder Pfeile an einem oder mehreren Enden aufweisen, um eine primäre Informationsflussrichtung anzugeben. Solche Angaben sind nicht beabsichtigt, begrenzend zu sein. Eher werden diese Linien in Verbindung mit einer oder mehreren beispielhaften Ausführungsformen verwendet, um leichteres Verständnis einer Schaltung oder einer logischen Einheit zu ermöglichen. Jegliches dargestelltes Signal, wie durch Designanforderungen oder Präferenzen vorgegeben, kann tatsächlich ein oder mehrere Signale aufweisen, die sich in jeder Richtung bewegen können und mit einem beliebigen geeigneten Typ von Signalschema implementiert sein können.
Über die Beschreibung hinweg und in den Ansprüchen bedeutet der Ausdruck „verbunden“ eine direkte Verbindung, wie elektrische, mechanische oder magnetische Verbindung, zwischen den verbundenen Dingen, ohne irgendwelche dazwischenliegende Bauelemente.
Der Ausdruck „gekoppelt“ bedeutet eine direkte oder indirekte Verbindung, wie eine direkte elektrische, mechanische oder magnetische Verbindung zwischen den Dingen, die verbunden sind, oder eine indirekte Verbindung, durch eine oder mehrere passive oder aktive dazwischenliegende Bauelemente.
Der Ausdruck „angrenzend“ bezieht sich hier im Allgemeinen auf eine Position eines Dings, das neben (z.B. unmittelbar neben oder nahe, mit einem oder mehreren Dingen dazwischen) oder nebeneinanderliegend (z.B. daran anliegend) mit einem anderen Ding ist.
Der Ausdruck „Schaltung“ oder „Modul“ kann sich auf eine oder mehrere passive und/oder aktive Komponenten beziehen, die angeordnet sind, miteinander zusammenzuwirken, um eine gewünschte Funktion bereitzustellen.
Der Ausdruck „Signal“ kann sich auf mindestens ein Stromsignal, Spannungssignal, magnetisches Signal oder Daten/Taktsignal beziehen. Die Bedeutung von „ein“, „eine“ und „der/die/das“ enthalten Verweise auf den Plural. Die Bedeutung von „in“ beinhaltet „in“ und „auf“.
Der Ausdruck „Skalierung“ bezieht sich im Allgemeinen darauf, ein Design (Schema und Gestaltung) von einer Prozesstechnologie zu einer anderen Prozesstechnologie umzuwandeln und nachfolgend in Gestaltungsfläche reduziert zu werden. Der Ausdruck „Skalierung“ bezieht sich im Allgemeinen auf eine Verkleinerung von Gestaltung und Bauelementen innerhalb desselben Technologieknotens. Der Ausdruck „Skalierung“ kann sich auch darauf beziehen, eine Signalfrequenz relativ zu einem anderen Parameter, zum Beispiel Leistungszufuhrstufe, anzupassen (z.B. zu verlangsamen oder zu beschleunigen - d.h. hochskalieren beziehungsweise herabskalieren).
Die Ausdrücke „im Wesentlichen“, „fast“, „ungefähr“, „nahezu“ und „etwa“ beziehen sich im Allgemeinen darauf, innerhalb von +/- 10% eines Zielwerts zu sein. Zum Beispiel, außer anders in dem ausdrücklichen Kontext ihrer Verwendung bestimmt, bedeuten die Ausdrücke „im Wesentlichen gleich“, „etwa gleich“ und „ungefähr gleich“, dass es nicht mehr als zufällige Schwankungen zwischen so beschriebenen Dingen gibt. Am Stand der Technik ist solch eine Schwankung nicht mehr als +/- 10% eines vorgegebenen Zielwerts.
Außer anders bestimmt, gibt die Verwendung der aufzählenden Adjektive „erstes“, „zweites“ und „drittes“ usw., um ein gemeinsames Objekt zu beschreiben, bloß an, dass unterschiedliche Instanzen ähnlicher Objekte bezeichnet werden und sind nicht angedacht zu implizieren, dass die so beschriebenen Objekte in einer gegebenen Abfolge, egal ob zeitlich, räumlich, in Reihung oder auf irgendeine andere Weise sein müssen.
Zu Zwecken der vorliegenden Offenbarung bedeuten Phrasen „A und/oder B“ und „A oder B“ (A), (B) oder (A und B). Für diese Zwecke der vorliegenden Offenbarung meint die Phrase „A, B und/oder C“ (A), (B), (C), (A und B), (A und C), (B und C) oder (A, B und C).
Der Ausdruck „zwischen“ kann in dem Kontext der z-Achse, x-Achse oder y-Achse eines Bauelements eingesetzt werden. Ein Material, das zwischen zwei anderen Materialien ist, kann in Kontakt mit einem oder beiden dieser Materialien sein, oder es kann von beiden der anderen zwei Materialien um ein oder mehr dazwischenliegende Materialien getrennt sein. Ein Material „zwischen“ zwei anderen Materialien kann deshalb in Kontakt mit jedem der anderen zwei Materialien sein, oder es kann mit den anderen zwei Materialien durch ein dazwischenliegendes Material gekoppelt sein. Ein Bauelement, das zwischen zwei anderen Bauelementen ist, kann direkt mit einem oder beiden dieser Bauelemente verbunden sein, oder es kann von beiden der anderen zwei Bauelemente um ein oder mehrere dazwischenliegende Bauelemente getrennt sein.
Es wird hingewiesen, dass diese Elemente der Figuren, die dieselben Referenznummern (oder -namen) wie die Elemente einer beliebigen anderen Figur aufweisen, auf eine beliebige Weise ähnlich der beschriebenen arbeiten oder funktionieren können, aber nicht dahin begrenzt sind.
Hier bezieht sich der Ausdruck „Einrichtungszeit“ im Allgemeinen auf die Mindestzeitdauer, die der Dateneingang vor dem Taktereignis bereitgehalten werden sollte, sodass die Daten zuverlässig von dem Takt abgetastet werden.
Hier ist der Ausdruck „Haltezeit“ die Mindestzeitdauer, für die der Dateneingang nach dem Taktereignis bereitgehalten werden sollte, sodass die Daten zuverlässig von dem Takt abgetastet werden.
Zu Zwecken der Ausführungsformen sind die hier beschriebenen Transistoren in verschiedenen Schaltungen und Logikblöcken Metalloxidhalbleiter- (MOS, Metal Oxid Semiconductor) -transistoren oder deren Weiterentwicklungen, wo die MOS-Transistoren Drain, Source, Gate und Bulk-Anschlüsse aufweisen. Die Transistoren und/oder die MOS-Transistor-Weiterentwicklungen weisen auch Drei-Gate- und FinFET-Transistoren, zylindrische Gate-All-Around-Transistoren, Tunnel-FET (TFET, Tunneling FET),
Square Wire oder Rechteckbandtransistoren (Rectangular Ribbon Transistors), ferroelektrische FETs (FeFETs) oder andere Bauelemente, die Transistorfunktionalität ähnlich Kohlenstoffnanoröhren oder spintronischen Bauelementen implementieren, auf. Symmetrische MOSFET-Source- und Drain-Anschlüsse, d.h. identische Anschlüsse, sind hierin austauschbar verwendet. Ein TFET-Bauelement weist andererseits asymmetrische Source- und Drain-Anschlüsse auf. Fachkundige werden begrüßen, dass andere Transistoren, zum Beispiel Bi-Pol-Übergangstransistoren-BJT PNP/NPN, BiCMOS, CMOS usw., verwendet werden können, ohne vom Umfang der Offenbarung abzuweichen. Der Ausdruck „MN“ gibt einen n-Transistor (z.B. NMOS, NPN BJT usw.) an und der Ausdruck „MP“ gibt einen p-Transistor (z.B. PMOS, PNP BJT usw.) an.
1 veranschaulicht eine integrierte Takt-Gate- (ICG) Schaltung 100 mit UND-Logik. ICG 100 weist Inverter 101, 102, 103 und 104, dreizustandsfähigen Inverter 105, NUND-Gate 106, NODER-Gate 107 und Pass-Gate 108 wie gezeigt miteinander gekoppelt auf. Das ICG 100 empfängt drei Eingangssignale - Takt (clk, Clock), Testaktivierung (te, test enable) und Aktivierung (en, enable); und stellt einen Taktausgang (clkout, Clock output) bereit. Hier wird aus dreizustandsfähigem Inverter 105, Knoten nk1, Pass-Gate 108, Knoten nk3, Inverter 102 und Knoten nk2 ein Auffangregister gebildet, wobei das Auffangregister in Durchpass-Gate 108 geschrieben wird. Das NODER-Gate 107 stellt Hooks zur Testbarkeit bereit, während das UND-Gate (als NUND 106 gemeinsam mit Inverter 104 implementiert) einen Ausgangstreiber bereitstellt, um clkout anzutreiben.
Wenn en=0, schaltet der ungesteuerte Taktknoten clk aufgrund des Auffangregisters, lokalen Taktinverters 101, der Knoten nc3 antreibt, und NUND-Gate 106 neun Diffusionsgitter (DG). Wenn en=1, schaltet der Takt clk insgesamt 13 DG, weil das gesamte UND-Gate (Knoten n9 und clkout) zusätzlich zu dem Auffangregister schaltet. Das NODER-Gate 107 mit dem te-Signaleingang ist enthalten, um einen Testmodus während Debug zu erlauben, um das Takt-Gating-Merkmal auszuschalten. Wenn te=0, ist der Testmodus ausgeschalten, damit das en-Signal (aktiv) das Takt-Gate unabhängig steuert. Wenn te=1, ist das Takt-Gate gezwungen, dem Takt immer zu erlauben sich auszubreiten, ungeachtet des en-Signalwerts. Die Takt-Pin-Kap (clk) ist sieben DG und sie verursacht zurück ausgebreitete Taktleistungszunahme und trägt zu einer höheren ungesteuerten Hochaktivitätstaktleistung bei. Ein Vorteil dieses Typs von ICG ist, dass sie eine gute Ausgangsantriebstärke für höhere Fan-out-Taktknoten hat, da clkout mit Inverter 104 angetrieben wird.
2 veranschaulicht ICG 200 mit ODER-Logik. ICG 200 weist Inverter 101 und 102, dreizustandsfähigen Inverter 105, NODER-Gates 107 und 206 und Pass-Gate 108 wie gezeigt miteinander gekoppelt auf. Das ICG 200 empfängt drei Eingangssignale - Takt (clk), Testaktivierung (te) und Aktivierung (en); und stellt einen Taktausgang (clkout) bereit. Hier ist ein Auffangregister durch dreizustandsfähigen Inverter 105, Knoten nk1, Pass-Gate 108, Knoten nk3, Inverter 102 und Knoten nk2 gebildet, wo das Auffangregister in Durchpass-Gate 108 geschrieben wird. Das NODER-Gate 107 stellt Hooks für Testbarkeit bereit, während das NODER-Gate 206 einen Ausgangstreiber bereitstellt, um clkout anzutreiben.
Wenn en=0, schaltet der ungesteuerte Taktknoten clk aufgrund des Auffangregisters, lokalen Taktinverters 101, der Knoten nc3 antreibt, und Eingangs-Pin-Kap von NODER-Gate 206 10 Diffusionsgitter (DG). Wenn en=1, schaltet der Takt clk insgesamt 10 DG, aber das clkout Signal schaltet zusätzlich. Da der lokale Taktinverter 101 den invertierten Takt (nc3) für das Auffangregister erzeugt und auch den Eingang von NODER-Gate 206 antreibt, reduziert dies die Takt-Pin-Kap (clk) auf 4 DG und die zurück ausgebreitete Taktleistung. Außerdem schaltet das ICG 200 weniger Takt-Gate-DG, wenn en=0 ist, gegenüber dem UND-ICG 100. Dies spart Leistung, abhängig von der Aktivierungswahrscheinlichkeit und Aktivität. Darüber hinaus verbessert dieser Typ von Takt-Gate die Einrichtungszeit gegenüber dem UND-ICG 100.
Jedoch resultiert UND-ICG 100 in hoher Takt-Pin-Kap (bei Schaltungsknoten clk) und der höchsten Zahl an Takttransistoren. Das UND-ICG 100 kann die Funktionalität des lokalen Taktinverters (der Knoten nc3 antreibt) ähnlich den anderen Schaltungen nicht teilen. Außerdem ist die Einrichtungszeit für das UND-ICG 100 langsamer als die anderen Typen. Ein Nachteil des ODER-ICG 200 ist, dass es eine schlechte Ausgangsantriebsstärke aufweist und bloß geeignet ist, kleinere Taktlasten auf dem Knoten clkout anzutreiben.
Verschiedene Ausführungsformen offenbaren eine Familie integrierter Takt-Gate-Schaltungen, die Pass-Gates verwenden, um UND- und ODER-Funktionen durchzuführen, um Taktleistung/Pin-Kap zu reduzieren und die Einrichtungszeit zu verbessern. Die ICGs verschiedener Ausführungsformen sind vollständig konfliktfrei zu unterbrechen und statische CMOS-Implementierung ermöglicht robusten Niederspannungsbetrieb und Toleranz für Prozessschwankungen. Das Pass-Gate UND-ICG mancher Ausführungsformen kombiniert die Vorteile der UND- und ODER-ICGs 100 beziehungsweise 200 ohne deren Nachteile. Außerdem stellt das Pass-Gate ODER-ICG mancher Ausführungsformen das am schnellsten einzurichtende ICG bereit und weist die niedrigste Takt-Pin-Kap auf.
3 veranschaulicht eine Pass-Gate-basierte ICG-Schaltung 300 mit UND-Logik in Übereinstimmung mit manchen Ausführungsformen. In manchen Ausführungsformen weist ICG 300 Inverter 101, 102 und 104, dreizustandsfähigen Inverter 105, NODER-Gate 107, Pass-Gates 108 und 306 und p-Transistor MP1 wie gezeigt miteinander gekoppelt auf. ICG 300 weist ein Auffangregister mit einem NODER-Eingang für Testbarkeit und ein UND-Gate, um den Taktausgang anzutreiben, auf. Jedoch ist das UND-Gate mit einem CMOS-Pass-Gate und einem Pullup-p-Bauelement MP1, das mit Knoten n9 verbunden ist, implementiert. Dies erlaubt dem lokalen Taktinverter 101 des Auffangregisters, der Knoten nc3 antreibt, auch das Pass-Gate 306 zu speisen, um die korrekte Logikfunktion durchzuführen, was die Zahl von Taktbauelementen reduziert.
Wenn en=0, schaltet der ungesteuerte Taktknoten clk sechs Diffusionsgitter (DG) aufgrund des Auffangregisters. Wenn en=1, schaltet der Takt insgesamt zehn DG, weil das Pass-Gate 306 offen ist und der Ausgangsinverter 104 schaltet, was dem Takt erlaubt, sich abhängig von dem Auffangregisterzustand hindurch auszubreiten. Die Takt-Pin-Kap (clk) ist vier DG und weist eine verbesserte Einrichtungszeit ähnlich dem ODER-ICG 200 auf. Außerdem weist ICG 300 eine gute Antriebsstärke auf, da der Ausgangstreiber ein Inverter 104 ähnlich dem UND-ICG 100 ist. In manchen Ausführungsformen ist die Testaktivierung (te) oder der Testmodus deaktiviert. Zum Beispiel ist der te-Knoten hart an Masse oder Zufuhr gebunden, abhängig von dem Typ von Logik 107 (NUND, NODER, XOR usw.). In manchen Ausführungsformen kann te oder Testmodus dynamisch unter Verwendung eines Betriebssystems, einer Abtastkette oder anderer Debugging-Schaltkreise dynamisch geändert werden.
4 veranschaulicht eine Pass-Gate-basierte ICG 400 Schaltung mit ODER-Logik in Übereinstimmung mit manchen Ausführungsformen. In manchen Ausführungsformen weist ICG 400 Inverter 101, 102 und 401, dreizustandsfähigen Inverter 105, NODER-Gate 107, Pass-Gates 108 und 306 und n-Transistor MN1 wie gezeigt miteinander gekoppelt auf. ICG 400 weist ein Auffangregister mit einem NODER-Eingang zur Testbarkeit und ein ODER-Gate, um den Taktausgang anzutreiben, auf. Jedoch ist das ODER-Gate unter Verwendung eines Pass-Gates 306 und eines Pulldown-n-Bauelements MN1, das mit dem clkout-Knoten verbunden ist, implementiert. Dies erlaubt den zwei lokalen Invertern 101 und 401 (die Knoten nc3 beziehungsweise nc4 antreiben) des Auffangregisters auch das Pass-Gate 306 zu speisen, um die korrekte Logikfunktion durchzuführen, was die Takt-Pin-Kap auf bloß einen einzelnen Taktinverter reduziert.
Wenn en=0, schaltet der ungesteuerte Taktknoten clk zehn Diffusionsgitter (DG) aufgrund des Auffangregisters. Wenn en=1, schaltet der Takt insgesamt zehn DG und der clkout-Knoten schaltet auch. Die Takt-Pin-Kap (clk) ist bei zwei DG die niedrigste und weist von den vier Schaltungen die beste Einrichtungszeit auf.
5 veranschaulicht Tabelle 500, die Zeitablaufvergleich zwischen verschiedenen ICG-Typen veranschaulicht, in Übereinstimmung mit manchen Ausführungsformen. Tabelle 500 zeigt eine Zusammenfassung des clock2out, Aktivierungs- und Deaktivierungseinrichtungszeit für en und Ausgangssteilheiten auf clkout aller vier unterschiedlichen Typen integrierter Takt-Gates für einen bestimmten Prozess, eine Temperatur und einen Spannungszustand unter Verwendung extrahierter Gestaltungs-Parasitärkapazitäten. Hier bezieht sich der Ausdruck „T_dslope“ auf die Steilheit eines Signals in Pikosekunden (ps), „T_clkslope“ bezieht sich auf die Steilheit des Takts in ps, „T_clk2out0→1“ bezieht sich auf die Ausbreitungsverzögerung vom Knoten clk, Übergänge von niedrig (0) zu hoch (1) als den Takt auszugeben, „T_{clk2out1
→0}“ bezieht sich auf die Ausbreitungsverzögerung vom Knoten clk, um Übergänge von hoch (1) zu niedrig (0) als den Takt auszugeben, „T_{dtsetupps0
→1}“ bezieht sich auf die Einrichtungszeit, wenn Daten von niedrig (0) zu hoch (1) übergehen, „T_{dtsetupps1
→0}“ bezieht sich auf die Einrichtungszeit, wenn Daten von hoch (1) zu niedrig (0) übergehen, „BHT_0
→1“ bezieht sich auf die Blocklochzeit (BHT, Block Hole Time), wenn Daten von niedrig (0) zu hoch (1) übergehen, und „T_{clkslope0
→1}“ bezieht sich auf die Taktsteilheit, wenn der Takt von niedrig (0) zu hoch (1) übergeht, und „T_{clkslope1
→0}“ bezieht sich auf die Taktsteilheit, wenn der Takt von hoch (1) zu niedrig (0) übergeht.
Die Simulationen zeigen, dass das schnellste ICG das PG ODER-ICG 400 ist. Die Simulationen zeigen auch, dass das PG UND-ICG 300 vergleichbare Einrichtungszeiten mit dem ODER-ICG 200 aufweist, aber mit verbesserten Ausgangstaktsteilheiten, die ähnlich dem UND-ICG 100 sind.
6 veranschaulicht Plot 600, das Leistungsvergleich zwischen Schaltungen von 1-4 zeigt, in Übereinstimmung mit manchen Ausführungsformen. Hier ist die x-Achse die Aktivierungsaktivität in Prozenten, während die y-Achse Leistungsreduktion mit Aktivierungswahrscheinlichkeit von 0,2 ist. Die Aktivierungswahrscheinlichkeit ist der Bruchteil der gesamten Zeit, die die Aktivierung 1 ist. Das Diagramm zeigt, dass für niedrigere Aktivierungsaktivitäten das UND-ICG 100 niedrigere Leistung braucht als das ODER-ICF 200 (z.B. im Vergleich von Wellenformen 602 und 603). Das PG UND-ICG 300 verbraucht die niedrigste Leistung aller vier Schaltungen, ungeachtet der Aktivierungsaktivität, wie durch Wellenform 601 angegeben. Das PG ODER ISG 400 verbraucht mehr Leistung, wie durch Wellenform 604 angegeben, aber dies enthält nicht alle Ersparnisse aus der zurück ausgebreiteten Taktleistung aufgrund der Takt-Pin-Kap-Reduktion.
7 veranschaulicht Tabelle 700, die verschiedene Arbeitsleistungsparameter zwischen verschiedenen ICG-Typen zeigt, in Übereinstimmung mit manchen Ausführungsformen. Tabelle 700 zeigt eine Zusammenfassung der normalisierten Durchschnittsverzögerung (Einrichtungszeit), Durchschnittsleistung, Takt-Pin-Kap, Fläche und Antriebsstärke. Hier bezieht sich der Ausdruck „Durchschnittsverzögerung“ im Allgemeinen auf die Durchschnittseinrichtungszeit, der Ausdruck „Durchschnittsleistung“ bezieht sich auf die Durchschnittsleistung in Watt für die Schaltung bei einer Aktivierungswahrscheinlichkeit von 0,2 und Aktivierungsaktivität von 0,1, der Ausdruck „Takt-Pin-Kap“ bezieht sich auf die Kapazität bei dem Takt-Pin oder Schaltungsknoten, der Ausdruck „Fläche“ bezieht sich auf die Fläche der Schaltung oder Standardzelle und der Ausdruck „Antriebsstärke“ bezieht sich auf die Steilheit von hoch zu niedrig bei dem Ausgangsknoten. Der Ausdruck „Antriebsstärke“ kann sich auch auf die relative Stärke des Ausgangs, abhängig davon, ob die Konfiguration eine gestapelte Konfiguration ist, beziehen.
Wie die Tabelle zeigt, weist das UND-ICG 100 eine gute Antriebsstärke auf, während das ODER-ICG 200 gute Verzögerung, Takt-Pin-Kap und Fläche aufweist. Jedoch weist das PG UND-ICFG 300 die beste Durchschnittsverzögerung, Takt-Pin-Kap, Fläche und Antriebsstärke zwischen sowohl den ICGs 100 als auch 200 auf, während es die niedrigste Leistung verbraucht. Für integrierte Takt-Gates ist die Einrichtungszeit die kritischste Verzögerungsmetrik, da die Takt-Q-Verzögerung für alle Takt-Gates zwischen Pipeline-Phasen abgestimmt ist. Da das PG ODER-ICG 400 das schnellste ICG ist, kann es potenziell verwendet werden, wo Takt-Gating aufgrund dessen, dass eine Aktivierungseinrichtungszeit kritisch ist, nicht durchgeführt werden könnte, was zu niedrigerer Gesamtleistung für das System führt.
8 veranschaulicht ein Taktverteilungsnetzwerk 800 mit Takt-Gating-Puffern in Übereinstimmung mit manchen Ausführungsformen. 8 veranschaulicht eine typische Verwendung des Takt-Gating-Puffers. In diesem Beispiel wird ein Abschnitt eines Taktverteilungsnetzwerks mit einem Taktverteilungszweig 801 gezeigt, der einen ungesteuerten Takt an lokale Taktpuffer 802₁ und 802₂ bereitstellt. Zur Vereinfachung sind zwei lokale Taktpuffer gezeigt. Jedoch können die Ausführungsformen auf eine beliebige Zahl von Taktpuffern erweitert werden. In manchen Ausführungsformen sind die Taktpuffer eines der ICGs 300 und 400. Jedoch können in manchen Ausführungsformen andere ICGs 100 und 200 auch in demselben Prozessor wie ICGs 300 und 400 kombiniert werden. Die Taktpuffer werden verwendet, um Takt-Gating-Funktionalität für Logik 803 beziehungsweise 804 bereitzustellen, die Schaltungen (z.B. Auffangregister, Flip-Flops, Register usw.) aufweisen, die die Taktausgänge von den jeweiligen Puffern verwenden. Daher kann der dynamische Leistungsverbrauch der Logik 802 beziehungsweise 803 durch Gating der Takte zu ihnen durch Taktpuffer 802_1-2 reduziert werden. Die ICGs in dem Taktverteilungsnetzwerk 800 können auch Ausführungsformen von ICGs aufweisen, die in Bezug auf 9-11 besprochen werden.
9 veranschaulicht eine Pass-Gate-basierte ICG-Schaltung 900 mit UND-Logik in Übereinstimmung mit manchen Ausführungsformen. ICG 900 ist ähnlich ICG 300, außer zusätzlicher Inverterverzögerung, die vom Inverter 902 hinzugefügt wird, um Pass-Gate 306 zu steuern. In manchen Ausführungsformen ist Ausgang nk2 von Inverter 102 mit Eingang von Inverter 902 gekoppelt und der Ausgang nk2b von Inverter 902 wird verwendet, um den p-Transistor von Pass-Gate 306 anzutreiben. In manchen Ausführungsformen wird Ausgang nk2 verwendet, um Transistor MP1 und n-Transistor 306 von Pass-Gate 306 anzutreiben. Daher kann die Transistorgröße von Dreizustandsinverter 105 reduziert werden, um Taktlast auf Knoten clk weiter zu reduzieren. Betriebsweise arbeitet ICG-Schaltung 900 ähnlich ICG-Schaltung 300.
10 veranschaulicht eine Pass-Gate-basierte ICG-Schaltung 1000 mit UND-Logik in Übereinstimmung mit manchen Ausführungsformen. ICG-Schaltung 1000 ist ähnlich ICG-Schaltung 300, außer dass ein zusätzlicher Inverter 1001 sich bei Knoten nc3 mit Inverter 101 koppelt. In manchen Ausführungsformen wird Ausgang nc4 von Inverter 1001 zum Steuern von Pass-Gate 108 und Dreizustandsinverter 105 verwendet. Betriebsweisearbeitet ICG-Schaltung 1000 ähnlich ICG-Schaltung 300.
11 veranschaulicht eine ICG-Schaltung 1100, die eine Kombination der ICG-Schaltungen von 9 und 10 ist, in Übereinstimmung mit manchen Ausführungsformen der Offenbarung. Zum Beispiel ist Inverter 902 hinzugefügt, um Pass-Gate 306 anzutreiben und Inverter 1001 ist hinzugefügt, um dreizustandsfähigen Inverter 105 und Pass-Gate 108 zu steuern. Betriebsweise arbeitet ICG-Schaltung 1100 ähnlich ICG-Schaltung 300.
12 veranschaulicht ein smartes Gerät oder ein Computersystem oder ein SoC (System-auf-Chip) mit Pass-Gate-basierter integrierter Takt-Gate-Schaltung mit UND- und/oder ODER-Logik in Übereinstimmung mit manchen Ausführungsformen.
In manchen Ausführungsformen stellt Rechengerät 2100 ein mobiles Rechengerät, wie ein Rechentablet, ein Mobiltelefon oder Smartphone, einen funkfähigen E-Reader oder ein anders Funkmobilgerät dar. Es ist zu verstehen, dass gewisse Komponenten im Allgemeinen nicht gezeigt sind und nicht alle Komponenten eines solchen Geräts im Rechengerät 2100 gezeigt sind.
In manchen Ausführungsformen weist Rechengerät 2100 einen ersten Prozessor 2110 mit Pass-Gate-basierter integrierter Takt-Gate-Schaltung mit UND- und/oder ODER-Logik gemäß manchen besprochenen Ausführungsformen auf. Andere Blöcke des Rechengeräts 2100 können auch die Pass-Gate-basierte integrierte Takt-Gate-Schaltung mit UND- und/oder ODER-Logik gemäß manchen Ausführungsformen aufweisen. Die verschiedenen Ausführungsformen der vorliegenden Offenbarung können auch eine Netzwerkschnittstelle innerhalb 2170, wie eine Funkschnittstelle, aufweisen, sodass eine Systemausführungsform in ein Funkgerät, zum Beispiel Mobiltelefon oder persönlicher digitaler Assistent, eingegliedert werden kann.
In einer Ausführungsform kann Prozessor 2110 (und/oder Prozessor 2190) ein oder mehrere physische Bauelemente, wie Mikroprozessoren, Anwendungsprozessoren, Mikrosteuerungen, programmierbare Logikbauelemente oder andere Verarbeitungsmittel aufweisen. Die Verarbeitungsbetriebe, die von Prozessor 2110 durchgeführt werden, enthalten die Ausführung einer Betriebsplattform oder eines Betriebssystems, auf dem die Anwendungen und/oder Gerätfunktionen ausgeführt werden. Die Verarbeitungsbetriebe enthalten Betriebe bezüglich I/O (Eingang/Ausgang (Input/Output)) eines menschlichen Anwenders oder mit anderen Geräten, Betriebe bezüglich Leistungsverwaltung und/oder Betriebe bezüglich Verbindung des Rechengeräts 2100 mit einem anderen Gerät. Die Verarbeitungsbetriebe können auch Betriebe bezüglich Audio-I/O und/oder Anzeige-I/O enthalten.
In einer Ausführungsformen weist Rechengerät 2100 Audiosubsystem 2120 auf, das Hardware- (z.B. Audiohardware und Audioschaltungen) und Software- (z.B. Treiber, Codecs) Komponenten darstellt, die damit verknüpft sind, Audiofunktionen an das Rechengerät bereitzustellen. Audiofunktionen können Lautsprecher- und/oder Kopfhörerausgang, wie auch Mikrofoneingang enthalten. Bauelemente für solche Funktionen können in Rechengerät 2100 integriert, oder mit dem Rechengerät 2100 verbunden sein. In einer Ausführungsform interagiert ein Anwender mit dem Rechengerät 2100, um Audiobefehle bereitzustellen, die von Prozessor 2110 empfangen und verarbeitet werden.
Anzeigesubsystem 2130 stellt Hardware- (z.B. Anzeigegeräte) und Software-(z.B. Treiber) Komponenten dar, die eine visuelle und/oder taktile Anzeige für einen Anwender bereitstellen, um mit dem Rechengerät 2100 zu interagieren. Anzeigesubsystem 2130 weist Anzeigeschnittstelle 2132 auf, die das bestimmte Bildschirm- oder Hardwaregerät aufweist, das verwendet wird, um einem Anwender eine Anzeige bereitzustellen. In einer Ausführungsform weist Anzeigeschnittstelle 2132 Logik getrennt von Prozessor 2110 auf, um mindestens manche Verarbeitung bezüglich der Anzeige durchzuführen. In einer Ausführungsform weist Anzeigesubsystem 2130 ein Berührungsbildschirm- (oder Berührungsfeld-) -gerät auf, das dem Anwender sowohl Eingang als auch Ausgang bereitstellt.
I/O-Steuerung 2140 stellt Hardwarebauelemente und Softwarekomponenten bezüglich Interaktion mit einem Anwender dar. I/O-Steuerung ist betriebsfähig, Hardware zu verwalten, die Teil von Audiosubsystem 2120 und/oder Anzeigesubsystem 2130 ist. Zusätzlich veranschaulicht I/O-Steuerung 2140 einen Verbindungspunkt für zusätzliche Geräte, die sich mit Rechengerät 2100 verbinden, durch die ein Anwender mit dem System interagieren könnte. Zum Beispiel können Geräte, die an das Rechengerät 2100 angeschlossen werden können, Mikrofongeräte, Lautsprecher- oder Stereosysteme, Videosysteme oder andere Anzeigegeräte, Tastatur- oder Tastenfeldgeräte oder andere I/O-Geräte zur Verwendung mit bestimmten Anwendungen, wie Kartenleser oder andere Geräte, aufweisen.
Wie zuvor erwähnt, kann I/O-Steuerung 2140 mit Audiosubsystem 2120 und/oder Anzeigesubsystem 2130 interagieren. Zum Beispiel kann Eingang durch ein Mikrofon oder anderes Audiogerät Eingang oder Befehle für eine oder mehrere Anwendungen oder Funktionen des Rechengeräts 2100 bereitstellen. Zusätzlich kann Audioausgang anstelle von oder zusätzlich zu Anzeigeausgang bereitgestellt sein. In einem anderen Beispiel, falls Anzeigesubsystem 2130 einen Berührungsbildschirm aufweist, agiert das Anzeigegerät auch als ein Eingangsgerät, das mindestens teilweise von I/O-Steuerung 2140 verwaltet werden kann. Es kann auch zusätzliche Knöpfe oder Schalter an dem Rechengerät 2100 geben, um I/O-Funktionen bereitzustellen, die von I/O-Steuerung 2140 verwaltet werden.
In einer Ausführungsform verwaltet I/O-Steuerung 2140 Bauelemente, wie Beschleunigungsmesser, Kameras, Lichtsensoren oder andere Umgebungssensoren, oder andere Hardware, die in dem Rechengerät 2100 aufgewiesen sein können. Der Eingang kann Teil von direkter Anwenderinteraktion sein, wie auch Umgebungseingang an das System bereitstellen, um seine Betriebe zu beeinflussen (wie Ausfiltern von Lärm, Anpassen von Anzeigen zur Helligkeitserfassung, Anwenden eines Blitzlichts für eine Kamera oder andere Merkmale).
In einer Ausführungsform weist Rechengerät 2100 Leistungsverwaltung 2150 auf, die Batterieleistungsnutzung; Ladung der Batterie und Merkmale bezüglich Leistungssparbetrieb verwaltet. Speichersubsystem 2160 weist Speicherbauelemente zum Speichern von Informationen in Rechengerät 2100 auf. Speicher kann nichtflüchtige (Zustand ändert sich nicht, falls Leistung zu dem Speicherbauelement unterbrochen wird) und/oder flüchtige (Zustand ist unbestimmt, falls Leistung zu dem Speicherbauelement unterbrochen ist) Speicherbauelemente aufweisen. Speichersubsystem 2160 kann Anwendungsdaten, Anwenderdaten, Musik, Fotos, Dokumente oder andere Daten speichern, wie auch Systemdaten (ob Langzeit oder vorübergehend) bezüglich der Ausführung der Anwendungen und Funktionen des Rechengeräts 2100.
Elemente von Ausführungsformen sind auch als ein maschinenlesbares Medium (z.B. Speicher 2160) zum Speichern der computerausführbaren Anweisungen (z.B. Anweisungen, irgendwelche andern hierin besprochenen Prozessor zu implementieren) bereitgestellt. Das maschinenlesbare Medium (z.B. Speicher 2160) kann Flashspeicher, optische Datenträger, CD-ROMs, DVD-ROMs, RAMs, EPROMs, EEPROMs, magnetische oder optische Karten, Phasenänderungsspeicher (PCM, Phase Change Memory) oder andere Typen von maschinenlesbaren Medien, die geeignet sind elektronische oder computerausführbare Anweisungen zu speichern, aufweisen, ist aber nicht darauf begrenzt. Zum Beispiel können Ausführungsformen der Offenbarung als ein Computerprogramm (z.B. BIOS) heruntergeladen werden, das von einem fernen Computer (z.B. einem Server) an einen anfragenden Computer (z.B. einen Client) mittels Datensignalen über eine Kommunikationsverbindung (z.B. ein Modem oder eine Netzwerkverbindung) übertragen wird.
Konnektivität 2170 weist Hardwarebauelemente (z.B. drahtlose und/oder kabelgebundene Verbinder und Kommunikationshardware) und Softwarekomponenten (z.B. Treiber, Protokollstapel) auf, um dem Rechengerät 2100 zu ermöglichen, mit externen Geräten zu kommunizieren. Das Rechengerät 2100 könnte separate Geräte, wie andere Rechengeräte, Funkzugangspunkte oder Basisstationen, wie auch periphere Geräte, wie Headsets, Drucker oder andere Geräte, sein.
Konnektivität 2170 kann mehrere unterschiedliche Konnektivitätstypen aufweisen. Allgemein ist das Rechengerät 2100 mit Zellkonnektivität 2172 und Funkkonnektivität 2174 veranschaulicht. Zellkonnektivität 2172 bezieht sich im Allgemeinen auf Zellnetzwerkkonnektivität, die von Funkträgern bereitgestellt ist, wie über GSM (Global System for Mobile communications) oder Variationen oder Weiterentwicklungen, CDMA (Code Division Multiple Access) oder Variationen oder Weiterentwicklungen, TDM (Time Division Multiplexing) oder Variationen oder Weiterentwicklungen oder andere Zelldienststandards. Funkkonnektivität (oder Funkschnittstelle) 2174 bezieht sich auf Funkkonnektivität, die nicht zellulär ist, und kann persönliche Netzwerke (wie Bluetooth, Near Field usw.), Lokalnetzwerke (wie Wi-Fi) und/oder Großraumnetzwerke (wie WiMax) oder andere Funkkommunikation aufweisen.
Periphere Verbindungen 2180 weisen Hardwareschnittstellen und Verbinder auf, wie auch Softwarekomponenten (z.B. Treiber, Protokollstapel), um periphere Verbindungen herzustellen. Es wird verstanden, dass das Rechengerät 2100 sowohl ein peripheres Gerät („zu“ 2182) zu andern Rechengeräten sein kann, wie auch periphere Geräte („von“ 2184) damit verbunden aufweisen kann. Das Rechengerät 2100 weist für gewöhnlich einen „Andock“-Verbinder auf, um andere Rechengeräte zum Zweck vom Verwalten (z.B. Herunterladen und/oder Hochladen, Ändern, Synchronisieren) von Inhalt auf Rechengerät 2100 zu verbinden. Zusätzlich kann ein Andockverbinder Rechengerät 2100 gestatten, sich mit gewissen peripheren Geräten zu verbinden, die dem Rechengerät 2100 gestatten, Inhaltsausgang, zum Beispiel zu audiovisuellen oder anderen Systemen, zu steuern.
Zusätzlich zu einem proprietären Andockverbinder oder anderer proprietärer Verbindungshardware kann das Rechengerät 2100 periphere Verbindungen 1680 über herkömmliche oder standardisierte Verbinder herstellen. Herkömmliche Typen können einen Universal Serial Bus (USB) Verbinder (der eine beliebige Zahl unterschiedlicher Hardwareschnittstellen aufweisen kann), DisplayPort, enthaltend MiniDisplayPort (MDP), High Definition Multimedia Interface (HDMI), Firewire, oder andere Typen enthalten.
Bezug in der Beschreibung auf „irgendeine Ausführungsform“, „eine Ausführungsform“, „manche Ausführungsformen“ oder „andere Ausführungsformen“ bedeutet, dass ein bestimmtes Merkmal, eine Struktur oder Eigenschaft, das/die in Verbindung mit den Ausführungsformen beschrieben wird, in mindestens manchen Ausführungsformen, aber nicht unbedingt allen Ausführungsformen aufgewiesen ist. Die verschiedenen Erscheinungen von „irgendeiner Ausführungsform“, „einer Ausführungsform“ oder „manchen Ausführungsformen“ beziehen sich nicht unbedingt alle auf dieselben Ausführungsformen. Falls die Beschreibung besagt, dass eine Komponente, ein Merkmal, eine Struktur oder Eigenschaft aufgewiesen sein „kann“, „könnte“ oder „sollte“, muss diese bestimmte Komponente, dieses Merkmal, diese Struktur oder Eigenschaft nicht unbedingt aufgewiesen sein. Falls die Beschreibung oder der Anspruch sich auf „ein“ oder „eine“ Element bezieht, bedeutet das nicht, dass es nur eines dieser Elemente gibt. Falls die Beschreibung oder Ansprüche sich auf „ein zusätzliches“ Element beziehen, schließt dies nicht aus, dass es mehr als eines dieses zusätzlichen Elements gibt.
Darüber hinaus können die bestimmten Merkmale, Strukturen, Funktionen oder Eigenschaften auf eine beliebige Weise in einer oder mehreren Ausführungsformen kombiniert werden. Zum Beispiel kann eine erste Ausführungsform mit einer zweiten Ausführungsform kombiniert werden, wo immer die bestimmten Merkmale, Strukturen, Funktionen oder Eigenschaften, die mit den zwei Ausführungsformen verknüpft sind, sich nicht gegenseitig ausschließen.
Während die Offenbarung in Verbindung mit bestimmten Ausführungsformen davon beschrieben wurde, werden viele Alternativen, Modifikationen und Variationen solcher Ausführungsformen Durchschnittsfachleuten im Licht der vorstehenden Beschreibung ersichtlich. Die Ausführungsformen der Offenbarung sind angedacht, alle solche Alternativen, Modifikationen und Variationen zu berücksichtigen, in den breiten Umfang der angehängten Ansprüche zu fallen.
Zusätzlich können wohlbekannte Leistungs-/Masseverbindungen mit integrierter Schaltung (IC, Integrated Circuit) Chips und anderen Komponenten innerhalb der vorliegenden Figuren zur Vereinfachung von Veranschaulichung und Besprechung, und um die Offenbarung nicht zu verschleiern, gezeigt oder nicht gezeigt sein. Weiter können Anordnungen in Blockdiagrammform gezeigt sein, um zu vermeiden, die Offenbarung zu verschleiern und auch in Anbetracht der Tatsache, dass Besonderheiten in Bezug auf Implementierung solcher Blockdiagrammanordnungen von der Plattform innerhalb derer die vorliegende Offenbarung implementiert werden soll hochgradig abhängig ist (d.h. solche Besonderheiten sollten wohl innerhalb der Reichweite eines Fachkundigen sein). Wo bestimmte Details (z.B. Schaltungen) vorgebracht sind, um Beispielausführungsformen der Offenbarung zu beschreiben, sollte einem Fachkundigen ersichtlich sein, dass die Offenbarung ohne di oder mit Variationen dieser bestimmten Details ausgeübt werden kann. Die Beschreibung wird daher als veranschaulichend anstatt begrenzend angesehen.
Die folgenden Beispiele beziehen sich auf weitere Ausführungsformen. Besonderheiten der Beispiele können irgendwo in einer oder mehreren Ausführungsformen verwendet werden. Alle optionalen Merkmale der hierin beschriebenen Vorrichtung können auch in Bezug auf ein Verfahren oder einen Prozess implementiert werden. Die verschiedenen mit jedem Beispielsatz verknüpften Beispiele können Merkmal von andern Beispielen desselben Satzes aufweisen, genauso wie mehrere abhängige Ansprüche eines Anspruchssatzes.
Beispiel 1. Eine Vorrichtung, aufweisend: einen ersten Inverter, um einen Takt zu empfangen; ein Pass-Gate, das mit dem ersten Inverter gekoppelt ist; einen zweiten Inverter, der mit dem Pass-Gate gekoppelt ist und einen Ausgangstakt bereitstellt; und ein Bauelement, das mit dem zweiten Inverter und dem Pass-Gate gekoppelt ist, wobei das Bauelement und das Pass-Gate durch eine Logik gesteuert werden können, die von Logikwerten mindestens zweier Signale abhängt, eine Aktivierung und den Takt enthaltend.
Beispiel 2. Die Vorrichtung von Beispiel 1, wobei das Pass-Gate ein erstes Pass-Gate ist, wobei die Vorrichtung ein zweites Pass-Gate aufweist, das von dem Takt gesteuert werden kann und wobei das zweite Pass-Gate mit einem Eingang des zweiten Inverters gekoppelt ist.
Beispiel 3. Die Vorrichtung von Beispiel 2 weist ein NODER-Gate mit dem zweiten Pass-Gate gekoppelt auf, wobei das NODER-Gate einen Ausgang an das zweite Pass-Gate gemäß einem Testmodus und der Aktivierung bereitstellen soll.
Beispiel 4. Die Vorrichtung von Beispiel 2 weist einen dreizustandsfähigen Inverter auf, der einen Ausgang mit dem ersten Pass-Gate gekoppelt aufweist, wobei der dreizustandsfähige Inverter durch den Takt gesteuert werden kann.
Beispiel 5. Die Vorrichtung von Beispiel 4, wobei der zweite Inverter mit dem dreizustandsfähigen Inverter gekoppelt ist.
Beispiel 6. Die Vorrichtung von Beispiel 1, wobei das Bauelement ein p-Bauelement ist.
Beispiel 7. Die Vorrichtung von Beispiel 1, wobei das Pass-Gate ein erstes Pass-Gate ist und wobei die Logik ein NODER-Gate, einen dreizustandsfähigen Inverter und ein zweites Pass-Gate aufweist.
Beispiel 8. Eine Vorrichtung, aufweisend: einen ersten Inverter, um einen Takt zu empfangen; einen zweiten Inverter, der in Reihe mit dem ersten Inverter gekoppelt ist; ein Pass-Gate, das mit dem zweiten Inverter gekoppelt ist; und ein Bauelement, das mit dem Pass-Gate gekoppelt ist, wobei das Bauelement und das Pass-Gate durch eine Logik gesteuert werden können, die von Logikwerten mindestens zweier Signale abhängt, eine Aktivierung und den Takt enthaltend.
Beispiel 9. Die Vorrichtung von Beispiel 8, wobei das Bauelement ein p-Bauelement ist.
Beispiel 10. Die Vorrichtung von Beispiel 8, wobei das Pass-Gate ein erstes Pass-Gate ist und wobei die Logik ein NODER-Gate, einen dreizustandsfähigen Inverter und ein zweites Pass-Gate aufweist.
Beispiel 11. Die Vorrichtung von Beispiel 8, wobei das Pass-Gate ein erstes Pass-Gate ist und wobei die Vorrichtung ein zweites Pass-Gate aufweist, das mit einem Ausgang des zweiten Inverters gekoppelt ist.
Beispiel 12. Die Vorrichtung von Beispiel 11 weist ein NODER-Gate mit dem zweiten Pass-Gate gekoppelt auf, wobei das NODER-Gate einen Ausgang an das zweite Pass-Gate gemäß einem Testmodus und der Aktivierung bereitstellen soll.
Beispiel 13. Die Vorrichtung von Beispiel 11 weist einen dreizustandsfähigen Inverter auf, der einen Ausgang mit dem ersten Pass-Gate und dem Bauelement gekoppelt aufweist, wobei der dreizustandsfähige Inverter von einem Ausgang des zweiten Takts gesteuert werden kann.
Beispiel 14. Ein System, aufweisend: einen Speicher; einen Prozessor, der mit dem Speicher gekoppelt ist, wobei der Prozessor aufweist: ein Taktverteilungsnetzwerk, das einen Takt-Gating-Schaltkreis aufweist, der aufweist: einen ersten Inverter, um einen Takt zu empfangen; ein Pass-Gate, das mit dem ersten Inverter gekoppelt ist; einen zweiten Inverter, der mit dem Pass-Gate gekoppelt ist und einen Ausgangstakt bereitstellt; und ein Bauelement, das mit dem zweiten Inverter und dem Pass-Gate gekoppelt ist, wobei das Bauelement und das Pass-Gate von einer Logik gesteuert werden können, die von Logikwerten mindestens zweier Signale abhängt, eine Aktivierung und den Takt enthaltend; einen Flip-Flop, um den Ausgangstakt zu empfangen, um Daten abzutasten; und eine Funkschnittstelle, um dem Prozessor zu gestatten, mit einem anderen Bauelement zu kommunizieren.
Beispiel 15. Das System von Beispiel 14, wobei das Pass-Gate ein erstes Pass-Gate ist, wobei die Vorrichtung ein zweites Pass-Gate aufweist, das von dem Takt gesteuert werden kann und wobei das zweite Pass-Gate mit einem Eingang des zweiten Inverters gekoppelt ist.
Beispiel 16. Das System von Beispiel 15 weist ein NODER-Gate auf, das mit dem zweiten Pass-Gate gekoppelt ist, wobei das NODER-Gate einen Ausgang an das zweite Pass-Gate gemäß einem Testmodus und der Aktivierung bereitstellt.
Beispiel 17. Das System von Beispiel 15 weist einen dreizustandsfähigen Inverter auf, der einen Ausgang mit dem ersten Pass-Gate gekoppelt aufweist, wobei der dreizustandsfähige Inverter durch den Takt gesteuert werden kann.
Beispiel 18. Das System von Beispiel 14, wobei der zweite Inverter mit dem dreizustandsfähigen Inverter gekoppelt ist.
Beispiel 19. Das System von Beispiel 14, wobei das Bauelement ein p-Bauelement ist.
Beispiel 20. Das System von Beispiel 14, wobei das Pass-Gate ein erstes Pass-Gate ist und wobei die Logik ein NODER-Gate, einen dreizustandsfähigen Inverter und ein zweites Pass-Gate aufweist.
Eine Zusammenfassung ist bereitgestellt, die dem Leser gestattet, das Wesen und den Umfang der technischen Offenbarung zu erfassen. Die Zusammenfassung ist mit dem Verständnis eingereicht, dass sie nicht dazu verwendet wird, den Umfang oder die Bedeutung der Ansprüche zu begrenzen. Die folgenden Ansprüche sind hiermit in die ausführliche Beschreibung aufgenommen, wobei jeder Anspruch für sich als eine separate Ausführungsform steht.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

US 16/059905 [0001]

Claims

Vorrichtung, aufweisend: einen ersten Inverter, um einen Takt zu empfangen; ein Pass-Gate, das mit dem ersten Inverter gekoppelt ist; einen zweiten Inverter, der mit dem Pass-Gate gekoppelt ist und einen Ausgangstakt bereitstellt; und einen Transistor, der mit dem zweiten Inverter und dem Pass-Gate gekoppelt ist, wobei der Transistor und das Pass-Gate durch eine Logik gesteuert werden können, die von Logikwerten mindestens zweier Signale abhängt, eine Aktivierung und den Takt enthaltend.
Vorrichtung nach Anspruch 1, wobei das Pass-Gate ein erstes Pass-Gate ist, wobei die Vorrichtung ein zweites Pass-Gate aufweist, das von dem Takt gesteuert werden kann und wobei das zweite Pass-Gate mit einem Eingang des zweiten Inverters gekoppelt ist.
Vorrichtung nach Anspruch 2 weist ein NODER-Gate mit dem zweiten Pass-Gate gekoppelt auf, wobei das NODER-Gate einen Ausgang an das zweite Pass-Gate gemäß einem Testmodus und der Aktivierung bereitstellen soll.
Vorrichtung nach Anspruch 2 weist einen dreizustandsfähigen Inverter auf, der einen Ausgang mit dem ersten Pass-Gate gekoppelt aufweist, wobei der dreizustandsfähige Inverter durch den Takt gesteuert werden kann.
Vorrichtung nach Anspruch 4, wobei der zweite Inverter mit dem dreizustandsfähigen Inverter gekoppelt ist.
Vorrichtung nach einem der Ansprüche 1 bis 5, wobei das Bauelement ein p-Bauelement aufweist.
Vorrichtung nach einem der Ansprüche 1 bis 5, wobei das Pass-Gate ein erstes Pass-Gate ist und wobei die Logik ein NODER-Gate, einen dreizustandsfähigen Inverter und ein zweites Pass-Gate aufweist.
Vorrichtung, aufweisend: einen ersten Inverter, um einen Takt zu empfangen; einen zweiten Inverter, der in Reihe mit dem ersten Inverter gekoppelt ist; ein Pass-Gate, das mit dem zweiten Inverter gekoppelt ist; und ein Bauelement, das mit dem Pass-Gate gekoppelt ist, wobei das Bauelement und das Pass-Gate durch eine Logik gesteuert werden können, die von Logikwerten mindestens zweier Signale abhängt, eine Aktivierung und den Takt enthaltend.
Vorrichtung nach Anspruch 8, wobei das Pass-Gate ein erstes Pass-Gate ist und wobei die Logik ein NODER-Gate, einen dreizustandsfähigen Inverter und ein zweites Pass-Gate aufweist.
Vorrichtung nach Anspruch 8, wobei das Pass-Gate ein erstes Pass-Gate ist und wobei die Vorrichtung ein zweites Pass-Gate aufweist, das mit einem Ausgang des zweiten Inverters gekoppelt ist.
Vorrichtung nach Anspruch 11 weist ein NODER-Gate mit dem zweiten Pass-Gate gekoppelt auf, wobei das NODER-Gate einen Ausgang an das zweite Pass-Gate gemäß einem Testmodus und der Aktivierung bereitstellen soll.
Vorrichtung nach Anspruch 11 weist einen dreizustandsfähigen Inverter auf, der einen Ausgang mit dem ersten Pass-Gate und dem Bauelement gekoppelt aufweist, wobei der dreizustandsfähige Inverter von einem Ausgang des zweiten Takts gesteuert werden kann.
Vorrichtung gemäß einem der Ansprüche 8 bis 12, wobei das Bauelement ein p-Bauelement ist.
System, aufweisend: einen Speicher; einen Prozessor, der mit dem Speicher gekoppelt ist, wobei der Prozessor aufweist: ein Taktverteilungsnetzwerk, das einen Takt-Gating-Schaltkreis aufweist, der aufweist: einen ersten Inverter, um einen Takt zu empfangen; ein Pass-Gate, das mit dem ersten Inverter gekoppelt ist; einen zweiten Inverter, der mit dem Pass-Gate gekoppelt ist und einen Ausgangstakt bereitstellt; und einen Transistor, der mit dem zweiten Inverter und dem Pass-Gate gekoppelt ist, wobei der Transistor und das Pass-Gate von einer Logik gesteuert werden können, die von Logikwerten mindestens zweier Signale abhängt, eine Aktivierung und den Takt enthaltend; einen Flip-Flop, um den Ausgangstakt zu empfangen, um Daten abzutasten; und eine Funkschnittstelle, um dem Prozessor zu gestatten, mit einem anderen Bauelement zu kommunizieren.
System nach Anspruch 14, wobei der Takt-Gating-Schaltkreis eine Vorrichtung gemäß einem der Ansprüche 2 bis 7 aufweist.
System, aufweisend: einen Speicher; einen Prozessor, der mit dem Speicher gekoppelt ist, wobei der Prozessor ein Taktverteilungsnetzwerk aufweist, das einen Takt-Gating-Schaltkreis aufweist, aufweisend: einen ersten Inverter, um einen Takt zu empfangen; einen zweiten Inverter, der in Reihe mit dem ersten Inverter gekoppelt ist; ein Pass-Gate, das mit dem zweiten Inverter gekoppelt ist; und ein Bauelement, das mit dem Pass-Gate gekoppelt ist, wobei das Bauelement und das Pass-Gate von einer Logik gesteuert werden können, die von Logikwerten mindestens zweier Signale abhängt, eine Aktivierung und den Takt enthaltend; einen Flip-Flop, um den Ausgangstakt zu empfangen, um Daten abzutasten; und eine Funkschnittstelle, um dem Prozessor zu gestatten, mit einem anderen Bauelement zu kommunizieren.
System nach Anspruch 16, wobei der Takt-Gating-Schaltkreis eine Vorrichtung gemäß einem der Ansprüche 8 bis 13 aufweist.
Verfahren, aufweisend: Empfangen eines Takts durch einen ersten Inverter; Koppeln eines Pass-Gates mit dem ersten Inverter; Koppeln eines zweiten Inverters mit dem Pass-Gate; Bereitstellen von Bereitstellen eines Ausgangstakts durch den zweiten Inverter; und Koppeln eines Transistors mit dem zweiten Inverter und dem Pass-Gate, wobei der Transistor und das Pass-Gate durch eine Logik gesteuert werden können, die von Logikwerten mindestens zweier Signale abhängt, eine Aktivierung und den Takt enthaltend.
Verfahren nach Anspruch 18, wobei das Pass-Gate ein erstes Pass-Gate ist, wobei das Verfahren aufweist, ein zweites Pass-Gate mit einem Eingang des zweiten Inverters zu koppeln, wobei das zweite Pass-Gate durch den Takt gesteuert werden kann.
Verfahren nach Anspruch 19, aufweisend: Koppeln eines NODER-Gates mit dem zweiten Pass-Gate; und Bereitstellen eines Ausgangs durch das NODER-Gate an das zweite Pass-Gate gemäß einem Testmodus und der Aktivierung.
Verfahren nach Anspruch 19 weist auf, einen Ausgang eines dreizustandsfähigen Inverters mit dem ersten Pass-Gate zu koppeln, wobei der dreizustandsfähige Inverter durch den Takt gesteuert werden kann.
Verfahren nach Anspruch 21 weist auf, den zweiten Inverter mit dem dreizustandsfähigen Inverter zu koppeln.
Verfahren gemäß einem der Ansprüche 18 bis 22, wobei das Bauelement ein p-Bauelement aufweist.
Verfahren gemäß einem der Ansprüche 18 bis 22, wobei das Pass-Gate ein erstes Pass-Gate ist und wobei die Logik ein NODER-Gate, einen dreizustandsfähigen Inverter und ein zweites Pass-Gate aufweist.
Vorrichtung umfasst Mittel zum Durchführen eines Verfahrens gemäß einem der Ansprüche 18 bis 22.