DE102012112352A1 - Scan-Flip-Flop, Verfahren davon und Vorrichtung mit demselben - Google Patents

Scan-Flip-Flop, Verfahren davon und Vorrichtung mit demselben Download PDF

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DE102012112352A1 DE102012112352A DE102012112352A DE102012112352A1 DE 102012112352 A1 DE102012112352 A1 DE 102012112352A1 DE 102012112352 A DE102012112352 A DE 102012112352A DE 102012112352 A DE102012112352 A DE 102012112352A DE 102012112352 A1 DE102012112352 A1 DE 102012112352A1
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Abstract

Ein Scan-Flip-Flop (10, 10-1 bis 10-30, 10'), welches einen Normalbetrieb, der eine Dateneingabe (DIN) latcht, und einen Scan-Betrieb, der eine Scan-Eingabe (INC) latcht, durchführt, weist eine erste Schaltung (20), eine zweite Schaltung (30) und ein Latch (40) auf. Die erste Schaltung (20) bestimmt eine Spannung eines Zwischenknotens (FB) basierend auf einem Taktsignal (CK), einem der Dateneingabe (DIN) und der Scan-Eingabe (INC) und Daten (VZZ) eines Latch-Eingabeknotens. Die zweite Schaltung (30) bestimmt die Daten (VZZ) basierend auf dem Taktsignal (CK), der Zwischenknotenspannung (VFB) und der Dateneingabe (DIN) während des Normalbetriebs, und sie bestimmt die Daten (VZZ) basierend auf dem Taktsignal (CK) und der Zwischenknotenspannung (VFB) während des Scan-Betriebs bestimmt. Das Latch (40) latcht die Daten (VZZ) basierend auf dem Taktsignal (CK).

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNG
  • Diese Anmeldung beansprucht unter 35 U.S.C. § 119(a) die Priorität der koreanischen Patentanmeldung Nr. 10-2012-0027387 , welche am 16. März 2012 eingereicht wurde, deren Offenbarung hierin durch Bezugnahme in ihrer Gesamtheit eingebunden ist.
  • HINTERGRUND
  • 1. Gebiet
  • Vorrichtungen und Verfahren, welche konsistent mit beispielhaften Ausführungsformen des erfinderischen Konzepts sind, beziehen sich auf ein Scan-Flip-Flop und genauer auf ein Hochgeschwindigkeits-Kleinleistungs- bzw. -Niedrigenergieverbrauchs-Scan-Flip-Flop, ein Betriebsverfahren davon und Datenverarbeitungsvorrichtungen, welche dasselbe aufweisen.
  • 2. Beschreibung des Standes der Technik
  • Um einen Hochgeschwindigkeitsbetriebs-Chip zu entwickeln, kann eine Entwicklung eines Hochgeschwindigkeits-Flip-Flops notwendig sein. Ein Master-Slave-Flip-Flop des Standes der Technik wird weit verbreitet aufgrund seiner kleinen Größe und seiner niedrigen Leistungsaufnahme verwendet. Ein Verwenden des Master-Slave-Flip-Flop in dem Hochgeschwindigkeitsbetriebs-Chip jedoch erreicht eine Grenze aufgrund einer Daten-Ausgabe-Latenzzeit. Um die Beschränkung des Master-Slave-Flip-Flop zu verbessern, wird ein Puls-Flip-Flop oder ein semi-dynamisches Flip-Flop entwickelt. Eine Leistung eines Chips, welcher das Puls-Flip-Flop oder das semi-dynamische Flip-Flop verwendet, ist jedoch aufgrund unstabiler Charakteristiken eines Pulses nicht gut, und es ist aufgrund einer langen Haltezeit nicht leicht, das Puls-Flip-Flop oder das semi-dynamische Flip-Flop auf dem Chip zu integrieren.
  • KURZFASSUNG
  • Eine oder mehrere beispielhafte Ausführungsformen sehen ein Betriebsverfahren eines Scan-Flip-Flops vor, welches einen Normal-Betrieb, der eine Dateneingabe latcht bzw. einrastet und einen Scan-Betrieb, der eine Scan-Eingabe latcht bzw. einrastet, durchführt, wobei das Verfahren, wenn das Scan-Flip-Flop den Scan-Betrieb durchführt, ein Bestimmen einer Zwischenknotenspannung, welche eine Spannung an einem Zwischenknoten des Scan-Flip-Flop ist, basierend auf einem Taktsignal, der Scan-Eingabe und den Daten eines Latch-Eingabeknotens, ein Bestimmen der Daten basierend auf dem Taktsignal und der Zwischenknotenspannung und ein Latchen der Daten basierend auf dem Taktsignal aufweist.
  • Das Bestimmen der Zwischenknotenspannung kann Folgendes aufweisen: ein Halten einer Zwischenknotenspannung bei einer ersten Phase des Taktsignals auf einer Zwischenknotenspannung, wenn das Taktsignal einen Übergang aufweist; und ein Bestimmen einer Zwischenknotenspannung bei einer zweiten Phase des Taktsignals, um mit der Scan-Eingabe synchronisiert zu sein. Die erste Phase und die zweite Phase haben entgegengesetzte Signalpegel.
  • Eine Überlapp-Sektion des Taktsignals und der Zwischenknotenspannung kann einem Halbzyklus des Taktsignals entsprechen.
  • Das Bestimmen von Daten kann Folgendes aufweisen: ein Beziehen einer Versorgungsspannung zu dem Latch-Eingabeknoten basierend auf dem Taktsignal und der Zwischenknotenspannung; und ein Niederbringen bzw. Senken einer Spannung des Latch-Eingangsknotens auf eine Masse basierend auf dem Taktsignal, der Zwischenknotenspannung und der Dateneingabe während des Normalbetriebs und ein Niederbringen bzw. Senken der Spannung des Latch-Eingangsknotens auf die Masse basierend auf dem Taktsignal und der Zwischenknotenspannung während des Scan-Betriebs.
  • Eine oder mehrere beispielhafte Ausführungsformen sehen ein Scan-Flip-Flop vor, welches einen Normalbetrieb eines Latchens einer Dateneingabe und einen Scan-Betrieb eines Latchens einer Scan-Eingabe durchführt, das eine erste Schaltung, eine zweite Schaltung und ein Latch aufweist.
  • Die erste Schaltung kann eine Zwischenknotenspannung basierend auf einem Taktsignal, einem der Dateneingabe und der Scan-Eingabe, und Daten eines Latch-Eingabeknotens bestimmen.
  • Die zweite Schaltung kann die Daten basierend auf dem Taktsignal, der Zwischenknotenspannung und der Dateneingabe während des Normalbetriebs bestimmen, und sie bestimmt die Daten basierend auf dem Taktsignal und der Zwischenknotenspannung während des Scan-Betriebs. Das Latch kann die Daten basierend auf dem Taktsignal latchen. Der Zwischenknoten kann ein Knoten sein, welcher zwischen der ersten Schaltung und der zweiten Schaltung angeordnet ist.
  • Wenn das Scan-Flip-Flop den Scan-Betrieb durchführt, kann die erste Schaltung eine Zwischenknotenspannung zu einer ersten Phase des Taktsignals auf einer Zwischenknotenspannung halten, wenn das Taktsignal einen Übergang aufweist, es bestimmt eine Zwischenknotenspannung zu einer zweiten Phase des Taktsignals um mit der Scan-Eingabe synchronisiert zu sein. Die erste Phase und die zweite Phase können entgegengesetzte Signalpegel haben. Die zweite Schaltung kann eine Quellschaltung und eine Senkenschaltung aufweisen.
  • Die Quellschaltung kann eine Versorgungsspannung für den Latch-Eingabeknoten basierend auf dem Taktsignal und der Zwischenknotenspannung bereitstellen. Die Senkenschaltung kann eine Spannung des Latch-Eingabeknotens auf eine Masse basierend auf dem Taktsignal, der Zwischenknotenspannung und den Daten, welche während des Normalbetriebs eingegeben werden, niederbringen bzw. senken und die Spannung des Latch-Eingabeknotens auf die Masse basierend auf dem Taktsignal und der Zwischenknotenspannung während des Scan-Betriebs niederbringen.
  • Gemäß einem Aspekt einer beispielhaften Ausführungsform kann die erste Schaltung eine Quellschaltung aufweisen, welche eine erste Unterquellschaltung, welche eine Verbindung zwischen einem Leistungsknoten und dem Zwischenknoten in Antwort auf das Taktsignal und die Scan-Eingabe steuert, und eine zweite Unterquellschaltung aufweist, welche die Verbindung zwischen dem Leistungsknoten und dem Zwischenknoten in Antwort auf die Daten steuert.
  • Gemäß einem Aspekt einer anderen beispielhaften Ausführungsform kann die erste Schaltung eine erste Verbindungsschaltung, welche eine Verbindung zwischen dem Zwischenknoten und einem Masseknoten basierend auf der Scan-Eingabe und den Daten steuert, und eine zweite Verbindungsschaltung aufweisen, welche die Verbindung zwischen dem Zwischenknoten und dem Masseknoten basierend auf einem logischen Kombinationssignal eines Scan-Aktivierungssignals und der Dateneingabe, den Daten und dem Taktsignal steuert.
  • Gemäß einem Aspekt noch einer anderen beispielhaften Ausführungsform kann die erste Schaltung eine erste Verbindungsschaltung, welche eine Verbindung zwischen dem Zwischenknoten und einem Masseknoten in Antwort auf die Scan-Eingabe und die Daten steuert, und eine zweite Verbindungsschaltung aufweisen, welche die Verbindung zwischen der ersten Verbindungsschaltung und dem Masseknoten in Antwort auf ein logisches Kombinationssignal eines Scan-Aktivierungssignals und der Dateneingabe und dem Taktsignal steuert.
  • Gemäß einem Aspekt noch einer anderen beispielhaften Ausführungsform kann die erste Schaltung eine erste Verbindungsschaltung, welche eine Verbindung zwischen dem Zwischenknoten und einem Masseknoten in Antwort auf die Scan-Eingabe und die Daten steuert, und eine zweite Verbindungsschaltung aufweisen, welche eine Verbindung zwischen dem Zwischenknoten und der ersten Verbindungsschaltung in Antwort auf ein logisches Kombinationssignal eines Scan-Aktivierungssignals und der Dateneingabe und des Taktsignals steuert.
  • Das Scan-Flip-Flop kann weiterhin eine Logikschaltung aufweisen, welche die Scan-Eingabe durch ein Durchführen einer logischen Operation auf einem Scan-Aktivierungssignal, welches den Normalbetrieb und den Scan-Betrieb anzeigt, und Scan-Daten durchführt. Die Dateneingabe können parallele Daten einschließlich 1-Bit oder mehr sein.
  • Gemäß einem Aspekt noch einer anderen beispielhaften Ausführungsform kann die erste Schaltung eine Halte-Schaltung (keeper circuit) zum Entladen (discharge) der Daten basierend auf dem Taktsignal und den Daten und eine zweite Halte-Schaltung zum Entladen der Zwischenknotenspannung basierend auf dem Taktsignal und der Zwischenknotenspannung aufweisen.
  • Gemäß einem Aspekt noch einer anderen beispielhaften Ausführungsform kann die erste Schaltung eine Halte-Schaltung zum Entladen der Daten durch die zweite Schaltung basierend auf dem Taktsignal, den Daten und der Zwischenknotenspannung aufweisen.
  • Eine oder mehrere beispielhafte Ausführungsformen sehen ein anderes Scan-Flip-Flop vor, welches einen Normalbetrieb des Latchens einer Dateneingabe und einen Scan-Betrieb eines Latchens einer Scan-Eingabe durchführt, das eine erste Schaltung, eine zweite Schaltung, ein Latch und eine Reset-Schaltung bzw. Rücksetz-Schaltung aufweist.
  • Die erste Schaltung kann eine Zwischenknotenspannung basierend auf einem Taktsignal, einem der Dateneingabe und der Scan-Eingabe und Daten eines Latch-Eingabeknotens bestimmen. Die zweite Schaltung kann die Daten basierend auf dem Taktsignal, der Zwischenknotenspannung und der Dateneingabe während des Normalbetriebs bestimmen, und sie bestimmt die Daten basierend auf dem Taktsignal und der Zwischenknotenspannung während des Scan-Betriebs. Das Latch kann die Daten basierend auf dem Taktsignal latchen.
  • Die Rücksetz-Schaltung kann die Zwischenknotenspannung auf eine Masse in Antwort auf ein Anzeigesignal herabziehen, welches eine Rücksetz-Operation bzw. einen Rücksetz-Betrieb anzeigt.
  • Gemäß einer beispielhaften Ausführungsform ist eine Datenverarbeitungsvorrichtung vorgesehen, welche eine Datenquelle, welche wenigstens eines von Scan-Daten und einer Dateneingabe ausgibt, und ein Scan-Flip-Flop aufweisen kann, welches einen Scan-Betrieb, welcher eine Scan-Eingabe, welche auf die Scan-Daten bezogen ist, latcht, und einen Normalbetrieb durchführen kann, welcher die Dateneingabe latcht.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist ein schematisches Blockschaltbild eines Scan-Flip-Flop gemäß einer beispielhaften Ausführungsform;
  • 2 ist ein Schaltbild, welches eine beispielhafte Ausführungsform des Scan-Flip-Flop, welches in 1 veranschaulicht ist, gemäß einer beispielhaften Ausführungsform abbildet;
  • 3 bildet eine Verbindungsrelation von Elementen in einem Normalbetrieb des Scan-Flip-Flop, welches in 2 veranschaulicht ist, gemäß einer beispielhaften Ausführungsform ab;
  • 4 ist ein Zeitdiagramm von Eingabe-/Ausgabesignalen in einem Normalbetrieb des Scan-Flip-Flop, welches in 3 veranschaulicht ist, gemäß einer beispielhaften Ausführungsform;
  • 5 bildet eine Verbindungsrelation von Elementen bei einem Scan-Betrieb des Scan-Flip-Flop, welches in 2 veranschaulicht ist, gemäß einer beispielhaften Ausführungsform ab;
  • 6 ist ein Zeitdiagramm von Eingabe-/Ausgabesignalen in einem Scan-Betrieb des Scan-Flip-Flop, welches in 5 veranschaulicht ist, gemäß einer beispielhaften Ausführungsform;
  • 7 bis 25 sind Schaltbilder, welche andere beispielhafte Ausführungsformen des Scan-Flip-Flop, welches in 1 veranschaulicht ist, abbilden;
  • 26A ist ein schematisches Blockschaltbild des Scan-Flip-Flop gemäß einer anderen beispielhaften Ausführungsform;
  • 26B bis 28 sind Schaltbilder, welche beispielhafte Ausführungsformen des Scan-Flip-Flop, welches in 26A veranschaulicht ist, abbilden;
  • 29 bis 32 sind Schaltbilder, welche noch andere beispielhafte Ausführungsformen des Scan-Flip-Flop, welches in 1 veranschaulicht ist, abbilden;
  • 33 ist ein Schaltbild, welches noch eine andere beispielhafte Ausführungsform des Scan-Flip-Flop, welches in 26A veranschaulicht ist, abbilden;
  • 34 bis 38 sind Blockschaltbilder, welche beispielhafte Ausführungsformen einer Datenverarbeitungsvorrichtung abbilden, welche das Scan-Flip-Flop, welches in 1 oder 26A veranschaulicht ist, aufweisen; und
  • 39 ist ein Flussdiagramm zum Erklären eines Scan-Betriebs des Scan-Flip-Flop, welches in den 1 oder 26A veranschaulicht ist, gemäß einer beispielhaften Ausführungsform.
  • DETAILLIERTE BESCHREIBUNG DER BEISPIELHAFTEN AUSFÜHRUNGSFORMEN
  • Eine Scan-Eingabe des erfinderischen Konzepts bedeutet ein Signal, welches gemäß einer logischen Kombination von Scan-Daten SIN und einem Scan-Aktivierungssignal SE erzeugt wird, oder die Scan-Daten SIN selbst.
  • 1 ist ein schematisches Blockschaltbild eines Scan-Flip-Flop gemäß einer beispielhaften Ausführungsform. Bezug nehmend auf 1 kann ein Scan-Flip-Flop 10 eine erste Schaltung 20, eine zweite Schaltung 30 und ein Latch bzw. Auffangregister 40 aufweisen.
  • Das Scan-Flip-Flop 10 kann wahlweise einen Normalbetrieb, beispielsweise ein Latchen einer Dateneingabe DIN, und einen Scan-Betrieb, beispielsweise ein Latchen von Scan-Daten SIN basierend auf einem Pegel eines Scan-Aktivierungssignals SE durchführen. Gemäß einer beispielhaften Ausführungsform kann die Dateneingabe DIN parallele Daten, die 1-Bit oder mehr aufweisen, sein. Wenn beispielsweise der Pegel des Scan-Aktivierungssignals SE ein erster Pegel ist, beispielsweise ein niedriger Pegel bzw. low-Pegel oder eine logische 0, kann das Scan-Flip-Flop 10 einen Normalbetrieb durchführen. Zusätzlich kann, wenn der Pegel des Scan-Aktivierungssignals SE ein zweiter Pegel ist, beispielsweise ein hoher Pegel bzw. high-Pegel oder eine logische 1, das Scan-Flip-Flop 10 eine Scan-Operation durchführen.
  • Hierin nachstehend wird zur Zweckmäßigkeit der Erklärung auf den ersten Pegel als „L-Pegel” Bezug genommen und auf den zweiten Pegel wird Bezug genommen als „H-Pegel”.
  • Die erste Schaltung 20 kann eine Zwischenknotenspannung (oder einen Spannungspegel VFB) eines Zwischenknotens basierend auf einem Taktsignal CK, einem von Scan-Daten SIN und einer Dateneingabe DIN und Daten VZZ eines Latch-Eingabeknotens bestimmen.
  • Die zweite Schaltung 30 kann die Daten VZZ des Latch-Eingabeknotens basierend auf dem Taktsignal CK, der Zwischenknotenspannung VFB des Zwischenknotens und der Dateneingabe DIN während eines Normalsbetriebs bestimen. Zusätzlich kann die zweite Schaltung 30 die Daten VZZ des Latch-Eingabeknotens basierend auf dem Taktsignal CK und der Zwischenknotenspannung VFB des Zwischenknotens während eines Scan-Betriebs bestimmen.
  • Das Latch 40 kann die Daten VZZ des Latch-Eingabeknotens basierend auf dem Taktsignal CK, beispielsweise einer ansteigenden Flanke, latchen. Beispielsweise weist das Latch 40 einen Eingangsanschluss IN, welcher die Daten VZZ, welche von dem Latch-Eingabeknoten ausgegeben werden, empfängt, einen Steueranschluss CK_IN, welcher das Taktsignal CK empfängt, und einen Ausgabeanschluss bzw. Ausgangsanschluss OUT, welcher Ausgabedaten Q ausgibt auf. Gemäß einer beispielhaften Ausführungsform kann das Latch 40 die Ausgabedaten Q durch den Ausgabeanschluss OUT ausgeben und invertierte Ausgabedaten QB durch einen invertierten Ausgabeanschluss OUTB ausgeben.
  • Hier bedeuten die Daten VZZ einen L-Pegel oder einen H-Pegel bestimmt basierend auf einem Spannungspegel des Latch-Eingabeknotens.
  • 2 ist ein Schaltbild, welches eine beispielhafte Ausführungsform des Scan-Flip-Flop, welches in 1 veranschaulicht ist, abbildet.
  • Ein Scan-Flip-Flop 10-1 gemäß einer beispielhaften Ausführungsform des Scan-Flip-Flop 10 der 1 weist eine erste Schaltung 20-1, eine zweite Schaltung 30-1 und das Latch 40 auf.
  • Jede Schaltung 20-1, 30-1 und 40 kann abgewandelt oder verschieden geändert werden, wie in den 7 bis 33 gezeigt ist.
  • Die erste Schaltung 20-1 weist eine erste Logikschaltung 20a, eine erste Source-Schaltung bzw. Quellschaltung 20b eine erste Verbindungsschaltung CC1, eine zweite Verbindungsschaltung CC2, eine erste Halte-Schaltung (keeper circuit) KC1, eine zweite Halte-Schaltung KC2 und eine zweite Logikschaltung G0 auf.
  • Die erste Logikschaltung 20a erzeugt eine Scan-Eingabe INC durch ein Durchführen einer logischen Kombination auf Scan-Daten SIN und einem Scan-Aktiviersignal SE.
  • Zur Zweckmäßigkeit der Erklärung veranschaulicht 2 die erste Logikschaltung 20a, die ein NAND-Gatter G3 und einen Inverter bzw. Umrichter G4 aufweist; eine Struktur der ersten Logikschaltung 20a kann jedoch verschieden gemäß beispielhaften Ausführungsformen geändert werden.
  • Die erste Logikschaltung 20a kann die Scan-Daten SIN gemäß einem Pegel des Scan-Aktivierungssignals SE maskieren bzw. ausblenden bzw. abdecken. Beispielsweise kann, wenn das Scan-Aktiviersignal SE auf einem L-Pegel ist, d. h. während eines Normalbetriebs, die erste Logikschaltung 20a eine Übertragung der Scan-Daten SIN blockieren. Hier kann ein Ausgabesignal INC der ersten Logikschaltung 20a, beispielsweise eine Scan-Eingabe auf L-Pegel sein.
  • Wenn das Scan-Aktivierungssignal SE auf einem H-Pegel ist, d. h. während eines Scan-Betriebs, kann die erste Logikschaltung 20a die Scan-Daten SIN zu der ersten Schaltung 20-1 als die Scan-Eingabe INC übertragen. Demzufolge können ohne ein Berücksichtigen einer Verzögerung und Elementcharakteristiken der ersten Logikschaltung 20a die Scan-Daten SIN und die Scan-Eingabe INC ein identisches Signal während eines Scan-Betriebs sein.
  • Während eines Normalbetriebs, welcher unter Bezugnahme auf 3 zu erklären ist, kann eine erste Quellschaltung 20b eine Versorgungsspannung Vdd für den Zwischenknoten FB gemäß dem Taktsignal CK und Daten VZZ eines Latch-Eingabeknotens ZZ bereitstellen. Zusätzlich kann während eines Scan-Betriebs, welcher unter Bezugnahme auf 5 zu erklären ist, die erste Quellschaltung 20b die Versorgungsspannung Vdd für den Zwischenknoten FB gemäß dem Taktsignal CK, den Daten VZZ des Latch-Eingabeknotens ZZ und der Scan-Eingabe INC bereitstellen.
  • Die erste Quellschaltung 20b weist eine erste Unterquellschaltung P10 und P11 und eine zweite Unterquellschaltung P12 auf. Die erste Unterquellschaltung P10 und P11 steuert die Verbindung eines Leistungsknotens und des Zwischenknotens FB gemäß einem Pegel der Scan-Eingabe INC und einem Pegel des Taktsignals CK. Hier bedeutet der „Leistungsknoten” einen Knoten zum Bereitstellen einer Versorgungsspannung Vdd.
  • Eine zweite Unterquellschaltung P12 steuert die Verbindung des Leistungsknotens und des Zwischenknotens FB gemäß den Daten VZZ des Latch-Eingabeknotens ZZ. Jede Unterquellschaltung kann eine Funktion einer Schaltschaltung oder einer Pullup-Schaltung durchführen.
  • Die erste Verbindungsschaltung CC1 kann eine Verbindung zwischen dem Zwischenknoten FB und Masse (oder einem „Masseknoten”, welcher mit Masse verbunden ist) gemäß der Scan-Eingabe INC und den Daten VZZ des Latch-Eingabeknotens ZZ steuern. Die erste Verbindungsschaltung CC1 weist einen Transistor N10 auf, welcher basierend auf der Scan-Eingabe INC angesteuert (gated) ist und den Transistor N11, welcher basierend auf den Daten VZZ des Latch-Eingabeknotens ZZ angesteuert ist.
  • Die zweite Verbindungsschaltung CC2 steuert die Verbindung zwischen der ersten Verbindungsschaltung CC1 und dem Masseknoten basierend auf einem Ausgabesignal B der zweiten Logikschaltung G0 und dem Taktsignal CK. Die zweite Verbindungsschaltung CC2 weist einen Transistor N12 auf, welcher gemäß dem Ausgangssignal B der zweiten Logikschaltung G0 angesteuert ist, und einen Transistor N13, welcher gemäß dem Taktsignal CK angesteuert ist.
  • Wie in den 11 bis 19 veranschaulicht ist, können Verbindungen und eine Struktur jeder Verbindungsschaltung CC1 und CC2 verschiedenartig geändert werden.
  • Die erste Halteschaltung KC1 kann eine Spannung (oder die Daten VZZ) des Latch-Eingabeknotens ZZ, welcher gegen Masse entladen wird, zurückhalten oder aufrechterhalten. Beispielsweise weist die erste Halteschaltung KC1 einen Inverter G1 und einen NMOS-Transistor N21 auf. Wenn das Taktsignal CK auf H-Pegel ist und die Daten VZZ des Latch-Eingabeknotens ZZ auf L-Pegel sind, kann die erste Halteschaltung KC1 die Daten VZZ des Latch-Eingabeknotens ZZ auf L-Pegel, beispielsweise der Masse, halten.
  • Wie in den 7 bis 9 veranschaulicht ist, können Verbindungen und eine Struktur der ersten Halteschaltung KC1 verschiedentlich geändert werden.
  • Die zweite Halteschaltung KC2 kann eine Spannung eines Zwischenknotens FB, welcher zu Masse hin entladen wird, zurückhalten. Beispielsweise weist die zweite Halteschaltung KC2 einen Inverter G2 und einen NMOS-Transistor N22 auf. Wenn das Taktsignal CK auf H-Pegel ist und die Spannung des Zwischenknotens FB auf L-Pegel ist, kann die zweite Halteschaltung KC2 die Spannung des Zwischenknotens FB auf L-Pegel halten.
  • Wie in den 14 und 16 veranschaulicht ist, können Verbindungen und eine Struktur der zweiten Halteschaltung KC2 verschiedentlich geändert werden.
  • Eine zweite Logikschaltung G0 führt eine logische Kombination auf dem Scan-Aktivierungssignal SE und der Dateneingabe DIN durch und erzeugt ein Ausgabesignal B in Übereinstimmung mit einem logischen Kombinationsergebnis. Beispielsweise kann die zweite Logikschaltung G0 in einem NOR-Gatter ausgeführt werden.
  • Wie in 29 und 30 veranschaulicht ist, können Verbindungen und eine Struktur der zweiten Logikschaltung G0 verschiedentlich geändert werden.
  • Die zweite Schaltung 30-1 weist eine zweite Quellschaltung 30a und eine Senkenschaltung 30b auf. Die zweite Quellschaltung 30a kann die Versorgungsspannung Vdd für den Latch-Eingabeknoten ZZ basierend auf dem Taktsignal CK und der Spannung des Zwischenknotens FB bereitstellen. Die zweite Quellschaltung 30a weist eine erste Unterquellschaltung P0 und eine zweite Unterquellschaltung P1 auf.
  • Die erste Unterquellschaltung P0 kann die Versorgungsspannung Vdd für den Latch-Eingabeknoten ZZ in Antwort auf den Pegel des Taktsignals CK bereitstellen. Die zweite Unterquellschaltung P1 kann die Versorgungsspannung Vdd für den Latch-Eingabeknoten ZZ in Antwort auf die Spannung des Zwischenknotens FB bereitstellen. Gemäß einer beispielhaften Ausführungsform können die erste Unterquellschaltung P0 und die zweite Unterquellschaltung P1 parallel verbunden sein.
  • Während eines Normalbetriebs kann die Senkenschaltung 30b das Absenken der Daten VZZ des Latch-Eingabeknotens ZZ zu der Masse basierend auf dem Taktsignal CK, der Spannung des Zwischenknotens FB und der Dateneingabe DIN steuern. Während eines Scan-Betriebs kann die Senkenschaltung 30b das Absenken der Daten VZZ des Latch-Eingabeknotens zu der Masse basierend auf dem Taktsignal CK und der Spannung des Zwischenknotens FB steuern.
  • Wie in den 20 bis 24 veranschaulicht ist, können Verbindungen und eine Struktur der Senkenschaltung 30b verschiedentlich geändert werden. Gemäß einer beispielhaften Ausführungsform kann ein PMOS-Transistor, welcher als „P” in den beispielhaften Ausführungsformen ausgedrückt ist, durch einen NMOS-Transistor ersetzt werden, und ein NMOS-Transistor, welcher als „N” ausgedrückt ist, kann durch einen PMOS-Transistor ersetzt werden.
  • Eine Quellschaltung kann eine Pullup-Schaltung oder eine Verbindungsschaltung genannt werden. Zusätzlich kann eine Senkenschaltung eine Pulldown-Schaltung oder eine Verbindungsschaltung genannt werden.
  • 3 bildet eine Verbindungsbeziehung von Elementen in einem Normalbetrieb des Scan-Flip-Flop, welches in 2 veranschaulicht ist, ab, und 4 ist ein Zeitdiagramm von Eingabe-/Ausgabesignalen in dem Normalbetrieb des Scan-Flip-Flop, welches in 3 veranschaulicht ist.
  • Ein Normalbetrieb des Scan-Flip-Flop 10 wird im Detail unter Bezugnahme auf die 1 bis 4 erklärt. Jede Schaltung 20-2 und 30-2, welche in 3 veranschaulicht ist, veranschaulicht eine Verbindungsbeziehung von Elementen (oder Komponenten), welche in jeder Schaltung 20-1 und 30-1 der 2, welche den Normalbetrieb durchführt, enthalten sind.
  • Hierin nachstehend wird angenommen, dass eine „erste Phase” eines eines L-Pegels und eines H-Pegels ist, insbesondere der H-Pegel, und eine „zweite Phase” das andere des L-Pegels und H-Pegels, weiterhin insbesondere der L-Pegel ist.
  • Zu einem Zeitpunkt T1, wenn das Taktsignal auf L-Pegel ist und jedes des Scan-Aktivierungssignals SE und der Dateneingabe DIN auf L-Pegel ist, ist jeder Transistor N0, N1, N2, N10 und N13 abgeschaltet und jeder Transistor P0, P10, P11 und P12 angeschaltet. Demzufolge hat jedes der Daten VZZ des Latch-Eingabeknotens ZZ und der Zwischenknotenspannung VFB des Zwischenknotens FB H-Pegel. Hier wird angenommen, dass das Latch 40 Ausgabedaten Q, welche L-Pegel haben, ausgibt.
  • Zu einem Zeitpunkt T2 hält, obwohl die Dateneingabe DIN auf H-Pegel ist, jeder Transistor N2 und N13 einen Aus-Zustand. Demnach hält jedes der Daten VZZ und der Zwischenknotenspannung FB H-Pegel und das Latch 40 hält die Ausgabedaten Q, welche L-Pegel haben.
  • Zu einem Zeitpunkt T3, wenn die Dateneingabe DIN auf H-Pegel ist und das Taktsignal CK von L-Pegel zu H-Pegel übergeht, wird jeder Transistor N1, N2 und N3 angeschaltet. Demzufolge gehen die Daten VZZ vom H-Pegel zum L-Pegel über.
  • Zu einem Zeitpunkt T4 werden die Daten VZZ durch die erste Halteschaltung KC1 auf L-Pegel zurückgehalten. Hier hält die Zwischenknotenspannung VFB den H-Pegel, obwohl eine Störung bzw. Störimpulse in der Dateneingabe DIN auftreten, unabhängig von der Störung auf H-Pegel.
  • Da die Daten VZZ L-Pegel aufrechterhalten, wird ein Transistor P12 eingeschaltet und der Transistor N11 wird abgeschaltet. Demzufolge hält die Zwischenknotenspannung VFB den H-Pegel aufrecht.
  • Das Latch 40 latcht die Daten VZZ, welche L-Pegel haben, in Antwort auf eine ansteigende Flanke des Taktsignals CK und gibt Ausgabedaten Q aus, welche H-Pegel haben.
  • Das Latch 40 ist dargestellt, so dass es Ausgabedaten Q, welche dieselbe Phase haben wie die Dateneingabe DIN, in Antwort auf eine ansteigende Flanke des Taktsignals CK ausgibt; es kann jedoch Ausgabedaten, welche dieselbe Phase haben wie die die Dateneingabe DIN, oder invertierte Ausgabedaten, welche eine entgegengesetzte Phase haben, in Antwort auf eines einer ansteigenden Flanke und einer abfallenden Flanke des Taktsignals CK gemäß einer beispielhaften Ausführungsform ausgegeben.
  • Zu einem Zeitpunkt T5, wenn beispielsweise die Dateneingabe DIN den H-Pegel beibehält und das Taktsignal CK auf L-Pegel ist, wird der Transistor P0 angeschaltet und der Transistor N2 abgeschaltet. Die Daten VZZ gehen durch den Transistor P0 zu H-Pegel über. Eine Zwischenknotenspannung VFB hält den H-Pegel durch jeden Transistor P10 und P11 bei.
  • Zu einem Zeitpunkt T6, wenn das Taktsignal CK von L-Pegel zu H-Pegel übergeht, wird der Transistor N2 angeschaltet und die Daten VZZ gehen zu L-Pegel über. Die Zwischenknotenspannung VFB bleibt durch den Transistor P12 auf H-Pegel. Hier behalten die Daten VZZ, welche L-Pegel haben, den L-Pegel durch die erste Halteschaltung KC1.
  • Das Latch 40 gibt Ausgabedaten Q aus, welche H-Pegel haben, basierend auf den Daten VZZ, welche L-Pegel haben, und einer ansteigenden Flanke des Taktsignals CK.
  • Zu einem Zeitpunkt T7 wird, wenn die Dateneingabe DIN auf H-Pegel ist und das Taktsignal CK auf L-Pegel ist, der Transistor P0 angeschaltet und der Transistor N2 wird abgeschaltet. Die Daten VZZ gehen durch den Transistor P0 zu H-Pegel über. Die Zwischenknotenspannung VFB behält H-Pegel durch jeden Transistor P10 und P11 bei. Zu einem Zeitpunkt T8 wird, wenn die Dateneingabe DIN zu L-Pegel übergeht, während das Taktsignal CK L-Pegel beibehält, der Transistor N1 abgeschaltet und die Daten ZZ und die Zwischenknotenspannung VFB behalten H-Pegel bei.
  • Zu einem Zeitpunkt T9 behält, wenn das Taktsignal CK von L-Pegel zu H-Pegel übergeht, der Transistor N1 einen Aus-Zustand bei und die Daten VZZ behalten H-Pegel bei. Jeder Transistor N11, N12 und N13 jedoch wird angeschaltet, so dass die Zwischenknotenspannung VFB zu L-Pegel übergeht. Wenn der Transistor P1 angeschaltet wird, behalten die Daten VZZ H-Pegel bei.
  • Das Latch 40 latcht die Daten VZZ, welche H-Pegel haben, basierend auf einer ansteigenden Flanke des Taktsignals CK und gibt Ausgabedaten Q, welche L-Pegel haben, aus.
  • Zu einem Zeitpunkt T10 behält die Zwischenknotenspannung VFB, welche L-Pegel hat, den L-Pegel durch die zweite Halteschaltung KC2 bei. Obwohl Störungen in der Dateneingabe DIN auftreten, behält die Zwischenknotenspannung VFB L-Pegel durch die zweite Halteschaltung KC2 unabhängig von den Störungen bei. Zu einem Zeitpunkt T11, wenn das Taktsignal CK L-Pegel ist, geht die Zwischenknotenspannung VFB durch jeden Transistor zu H-Pegel P10 und P11 über. Wenn die Dateneingabe DIN L-Pegel beibehält, behält der Transistor N1 einen Aus-Zustand bei. Demnach werden die Daten VZZ nicht entladen und behalten H-Pegel bei.
  • Zu einem Zeitpunkt T12 wird jeder Transistor N11, N12 und N13 angeschaltet, so dass die Zwischenknotenspannung VFB auf L-Pegel entladen wird.
  • 5 bildet eine Verbindungsrelation von Elementen in einem Scan-Betrieb des Scan-Flip-Flop, welches in 2 veranschaulicht ist, ab, und 6 ist ein Zeitdiagramm von Eingabe-/Ausgabesignalen in dem Scan-Betrieb, welcher in 5 veranschaulicht ist. Ein Scan-Betrieb des Scan-Flip-Flop 10 wird im Detail unter Bezugnahme auf die 1, 2, 5 und 6 erklärt. Während des Scan-Betriebs sind die Scan-Daten SIN und die Scan-Eingabe INC im Wesentlichen dieselben Signale.
  • Jede Schaltung 20-3 und 30-3, welche in 5 veranschaulicht ist, veranschaulicht eine Verbindungsrelation von Elementen, welche in jeder Schaltung 20-1 und 30-1 der 2, welche den Scan-Betrieb durchführt, enthalten sind.
  • Zu einem Zeitpunkt Ta ist, wenn das Taktsignal CK auf L-Pegel ist und die Scan-Eingabe INC, d. h. die Scan-Daten SIN, auf H-Pegel ist, jeder Transistor N2, N13 und P10 abgeschaltet und jeder Transistor P9 und N10 ist angeschaltet. Da die Daten VZZ des Latch-Eingabeknotens ZZ auf H-Pegel sind, ist der Transistor N11 angeschaltet. Demzufolge erhält die Zwischenknotenspannung VFB des Zwischenknotens FB L-Pegel. Demzufolge wird der Transistor N3 abgeschaltet und ein Transistor P1 wird angeschaltet. Hier wird angenommen, dass der Latch 40 Ausgabedaten Q, welche L-Pegel haben, ausgibt.
  • Zu einem Zeitpunkt Tb ist, wenn die Scan-Daten SIN auf L-Pegel sind, ein Transistor N10 abgeschaltet und ein Transistor P10 ist angeschaltet. Die Zwischenknotenspannung VFB geht durch jeden Transistor P10 und P11 zu H-Pegel über. Demzufolge wird der Transistor N3 angeschaltet und der Transistor P1 wird abgeschaltet. Hier behalten die Daten VZZ H-Pegel gemäß dem Taktsignal CK, welches L-Pegel hat, bei.
  • Zu einem Zeitpunkt Tc wird, wenn das Taktsignal CK von L-Pegel zu H-Pegel übergeht, jeder Transistor P0 und P11 abgeschaltet und jeder Transistor N2 und N13 wird angeschaltet. Demzufolge gehen die Daten VCC von H-Pegel zu L-Pegel über. Die Daten VZZ behalten L-Pegel durch die erste Halteschaltung KC1 bei.
  • Das Latch 40 latcht die Daten VZZ, welche L-Pegel haben, basierend auf einer ansteigenden Flanke des Taktsignals CK und gibt Ausgabedaten Q, welche H-Pegel haben, aus. Wie obenstehend beschrieben ist, kann das Latch 40 Ausgabedaten Q, welche eine Phase haben, welche im Gegensatz zu den Scan-Daten SIN ist, jedoch identisch zu den Daten VZZ ist, haben.
  • Zu einem Zeitpunkt Td können, da jeder Transistor N10 und P11 einen Aus-Zustand beibehält, obwohl Störungen in den Scan-Daten SIN auftreten, die Störungen die Zwischenknotenspannung VFB nicht beeinflussen. Zu einem Zeitpunkt Te, d. h. wenn das Taktsignal CK auf L-Pegel ist, wird der Transistor P0 angeschaltet und der Transistor N2 wird abgeschaltet. Die Daten VZZ gehen durch den Transistor P0 zu H-Pegel über.
  • In Antwort auf das Taktsignal CK, welches L-Pegel hat, wird der Transistor N13 abgeschaltet und der Transistor P11 wird angeschaltet. Die Zwischenknotenspannung VFB behält durch jeden Transistor P10 und P11 H-Pegel bei. Wenn jedoch die Scan-Eingabe SIN von L-Pegel zu H-Pegel durch Störungen übergeht, wird der Transistor P10 abgeschaltet und der Transistor N10 angeschaltet.
  • Wenn der Transistor N10 durch Störungen angeschaltet wird, während der Transistor N11 einen An-Zustand beibehält, wird die Zwischenknotenspannung VFB durch die Transistoren N10 und N11 zu Masse entladen. Das heißt, wenn das Taktsignal CK auf L-Pegel ist, beeinflussen Störungen, die in den Scan-Daten SIN enthalten sind, die Zwischenknotenspannung VFB.
  • Wenn das Taktsignal auf H-Pegel ist, beispielsweise zu einem Zeitpunkt Td ist die Zwischenknotenspannung FVB nicht mit den Scan-Daten SIN synchronisiert; die Zwischenknotenspannung FVB ist jedoch mit den Scan-Daten SIN synchronisiert, wenn das Taktsignal CK auf L-Pegel ist, beispielsweise zu einem Zeitpunkt Te. Hier schließt die Synchronisation einen Fall ein, wenn jede Phase von zwei Signalen identisch oder entgegengesetzt zueinander ist.
  • Zu einem Zeitpunkt Tf gehen, wenn das Taktsignal CK von L-Pegel auf H-Pegel übergeht, die Daten VZZ durch jeden Transistor N2 und N3 zu L-Pegel über. Die Daten VZZ behalten den L-Pegel durch die erste Halteschaltung KC1 bei. Die Zwischenknotenspannung VFB behält den H-Pegel durch den Transistor P12 bei. Das Latch 40 latcht die Daten VZZ, welche L-Pegel haben, in Antwort auf eine ansteigende Flanke des Taktsignals CK und gibt Ausgabedaten Q aus, welche H-Pegel haben.
  • Ein Betrieb eines Scan-Flip-Flop 10-3 zu einem Zeitpunkt Tg ist derselbe wie ein Betrieb des Scan-Flip-Flop 10-3 zu einem Zeitpunkt Td. Wenn das Taktsignal CK auf L-Pegel ist, und die Scan-Daten SIN zu einem Zeitpunkt Th auf L-Pegel sind, wird der Transistor P0 angeschaltet und der Transistor N2 wird abgeschaltet. Die Daten VZZ gehen durch den Transistor P0 zu H-Pegel über. Die Zwischenknotenspannung VFB behält den H-Pegel durch jeden Transistor P10 und P11 bei. Zwischen einem Zeitpunkt Th und einem Zeitpunkt Ti jedoch, wenn die Scan-Daten SIN von L-Pegel zu H-Pegel übergehen während das Taktsignal CK L-Pegel beibehält, wird der Transistor P10 abgeschaltet und der Transistor N10 wird angeschaltet.
  • Jeder Transistor N10 und N11 wird angeschaltet, so dass die Zwischenknotenspannung VFB von H-Pegel zu L-Pegel entladen wird. Demzufolge wird der Transistor N3 abgeschaltet und der Transistor P1 wird angeschaltet, so dass die Daten VZZ H-Pegel beibehalten.
  • Zu einem Zeitpunkt Tj behalten, da der Transistor N3 einen Aus-Zustand beibehält, wenn das Taktsignal CK vom L-Pegel zu H-Pegel übergeht, die Daten VZZ den H-Pegel bei. Jeder Transistor N10, N11 und N13 jedoch wird angeschaltet, so dass die Zwischenknotenspannung VFB auf L-Pegel entladen wird. Hier hält die zweite Halteschaltung KC2 die Zwischenknotenspannung auf L-Pegel.
  • Das zweite Latch 40 latcht die Daten VZZ, welche H-Pegel haben, in Antwort auf eine ansteigende Flanke des Taktsignals CK und gibt Ausgabedaten Q, welche L-Pegel haben, aus.
  • Zu einem Zeitpunkt Tk behält die Zwischenknotenspannung VFB L-Pegel durch die zweite Halteschaltung KC2 bei, auch wenn Störungen in den Scan-Daten SIN auftreten. Zu einem Zeitpunkt T1, wenn das Taktsignal CK auf L-Pegel ist, behalten die Daten VZZ den H-Pegel durch den Transistor P0 bei. Hier behält die Zwischenknotenspannung VFB den L-Pegel durch jeden Transistor N10 und N1 und die zweite Halteschaltung KC2 bei. Wenn die Scan-Daten SIN jedoch aufgrund von Störungen vom H-Pegel zu L-Pegel übergehen, wird der Transistor N10 abgeschaltet und der Transistor P10 wird angeschaltet. Da jeder Transistor P10 und P11 angeschaltet ist, wird dem Zwischenknoten FB eine Versorgungsspannung Vdd zur Verfügung gestellt. Demzufolge wird die Zwischenknotenspannung VFB aufgrund von Störungen welche in den Scan-Daten SIN enthalten sind, geändert.
  • Wie obenstehend beschrieben ist, wird die Zwischenknotenspannung VFB mit den Scan-Daten SIN nicht synchronisiert, wenn das Taktsignal CK auf H-Pegel ist, beispielsweise zu einem Zeitpunkt Tk, die Zwischenknotenspannung VFB wird jedoch mit den Scan-Daten SIN synchronisiert, wenn das Taktsignal CK auf L-Pegel ist, beispielsweise zu einem Zeitpunkt T1. Hier ist jede Phase von zwei Signalen SIN und VFB entgegengesetzt zueinander; Störungen der Scan-Daten SIN jedoch beeinflussen die Zwischenknotenspannung VFB.
  • Zu einem Zeitpunkt Tm, wenn das Taktsignal CK von L-Pegel zu H-Pegel übergeht, behalten die Daten VZZ den H-Pegel durch den Transistor P1 bei und die Zwischenknotenspannung VFB behält den L-Pegel durch die Transistoren N10 und N11 bei.
  • Das Latch 40 latcht die Daten VZZ, welche H-Pegel haben, in Antwort auf eine ansteigende Flagge des Taktsignals CK und gibt Ausgabedaten Q, welche L-Pegel haben, aus.
  • Wie in 6 veranschaulicht ist, entspricht ein Ergebnis des Durchführens einer AND bzw. UND-Operation auf dem Taktsignal CK und der Zwischenknotenspannung VFB, beispielsweise einer Überlapp-Sektion, einem Halbzyklus des Taktsignals CK.
  • Die 7 bis 25 sind Schaltbilder, welche andere beispielhafte Ausführungsformen des Scan-Flip-Flop, welches in 1 veranschaulicht ist, abbilden. Mit Ausnahme eines Teils, welcher in einer dicken Linie markiert ist, sind eine Struktur und ein Betrieb des Scan-Flip-Flop 10-1 der 2 im Wesentlichen dieselben wie eine Struktur und ein Betrieb jedes Scan-Flip-Flop 10-4 bis 10-22, welche in den 7 bis 25 veranschaulicht sind.
  • Zur Erleichterung der Erklärung ist kein Latch in den Scan-Flip-Flops 10-4 bis 10-22, welche in den 7 bis 25 veranschaulicht sind, veranschaulicht. Ein Latch-Eingabeknoten ZZ ist jedoch mit einem Eingabeanschluss IN des Latch 40 verbunden und ein Taktsignal CK wird einem Steueranschluss zur Verfügung gestellt.
  • Die erste Halteschaltung KC1, welche in 7 veranschaulicht ist, weist einen Inverter G1 und einen NMOS-Transistor N21 auf. Bezug nehmend auf die 2, 3 und 7 kann eine erste Logikschaltung 20a eine Scan-Eingabe INC, welche L-Pegel hat, basierend auf einem Scan-Aktivierungssignal INB (= SE), welches L-Pegel während eines Normalbetriebs hat, ausgeben. Zusätzlich kann die erste Logikschaltung 20a eine Scan-Eingabe INC, welche dieselbe Phase wie die Scan-Daten SIN habt, basierend auf dem Scan-Aktivierungssignal INB (= SE), welches H-Pegel während eines Scan-Betriebs hat, ausgeben.
  • Die erste Logikschaltung 20a weist alle Logikschaltungen auf, welche die Scan-Eingabe INC, welche L-Pegel hat, oder die Scan-Eingabe INC, welche dieselbe Phase hat die Scan-Daten SIN gemäß einem Pegel des Scan-Aktivierungssignals INB (= SE) ausgeben können.
  • Ein NMOS-Transistor N21 der 7 wird in Antwort auf ein Ausgabesignal bzw. Ausgangssignal des Inverters G1 angesteuert und zwischen einem Latch-Eingabeknoten ZZ und einem ersten Knoten ND1 verbunden. Der erste Knoten ND1 ist ein gemeinsamer Knoten von Transistoren N12 und N13.
  • Eine erste Halteschaltung KC1-1, welche in 8 veranschaulicht ist, weist den Inverter G1 und den NMOS-Transistor N21 auf. Der NMOS-Transistor N21 wird in Antwort auf ein Ausgabesignal des Inverters G1 angesteuert und ist zwischen dem Latch-Eingabeknoten ZZ und einem zweiten Knoten ND2 verbunden. Bezug nehmend auf die 2 und 8 ist der zweite Knoten ND2 ein gemeinsamer Knoten von Transistoren N0, N1 und N2.
  • Bezug nehmend auf die 2 und 8 kann die erste Halteschaltung KC1-1 die Daten VZZ durch die zweite Schaltung 30-1 entladen.
  • Eine erste Halteschaltung KC1-2, welche in 9 veranschaulicht ist, weist den Inverter G1 und den NMOS-Transistor N21 auf. Der NMOS-Transistor N21 wird in Antwort auf ein Ausgabesignal des Inverters G1 angesteuert und ist zwischen dem Latch-Eingabeknoten ZZ und einem dritten Knoten ND3 verbunden. Bezug nehmend auf die 2 und 9 ist der dritte Knoten ND3 ein gemeinsamer Knoten von Transistoren N2 und N3.
  • Bezug nehmend auf die 2 und 9 kann die erste Halteschaltung KC1-2 die Daten VZZ durch die zweite Schaltung 30-1 entladen.
  • 10 ist ein Schaltbild, welches eine andere beispielhafte Ausführungsform des Scan-Flip-Flop, welches in 1 veranschaulicht ist, abbildet. Bezug nehmend auf 2 wird die Scan-Eingabe INC dem Transistor P10 der ersten Source-Schaltung 20b zur Verfügung gestellt, und das Taktsignal CK wird dem Transistor P11 der ersten Source-Schaltung 20b zur Verfügung gestellt. Die Scan-Eingabe INC der 10 jedoch wird einem Transistor P11' einer Quellschaltung 20b-1 zur Verfügung gestellt und ein Taktsignal CK wird einem Transistor P10' der ersten Quellschaltung 20b-1 zur Verfügung gestellt.
  • 11 ist ein Schaltbild, welches noch eine andere beispielhafte Ausführungsform des Scan-Flip-Flop, welches in 1 veranschaulicht ist, abbildet. Bezug nehmend auf die 2 und 11 steuert eine erste Verbindungsschaltung CC1-1 der 11 die Verbindung zwischen dem Zwischenknoten FB und dem Masseknoten basierend auf der Scan-Eingabe INC und den Daten VZZ des Latch-Eingabeknotens ZZ.
  • Die erste Verbindungsschaltung CC1-1 weist Transistoren N10 und N11', welche in Serie verbunden sind, zwischen dem Zwischenknoten FB und dem Masseknoten auf. Die Daten VZZ werden einem Gate eines Transistors N11' zur Verfügung gestellt und die Scan-Eingabe INC wird einem Gate eines Transistors N10 zur Verfügung gestellt.
  • Eine zweite Verbindungsschaltung CC2-1 steuert eine Verbindung zwischen dem Zwischenknoten FB und dem Masseknoten basierend auf den Daten VZZ, einem Ausgabesignal einer zweiten Logikschaltung G0 und dem Taktsignal CK. Die zweite Verbindungsschaltung CC2-1 weist Transistoren N11 bis N13 auf, welche in Serie zwischen dem Zwischenknoten FB und dem Masseknoten verbunden sind. Die Daten VZZ werden einem Gate eines Transistors N11 zur Verfügung gestellt, ein Ausgabesignal der zweiten Logikschaltung G0 wird einem Gate eines Transistors N12 zur Verfügung gestellt und das Taktsignal CK wird einem Gate eines Transistors N13 zur Verfügung gestellt.
  • 12 ist ein Schaltbild, welches noch eine andere beispielhafte Ausführungsform des Scan-Flip-Flop, welches in 1 veranschaulicht ist, abbildet. Bezug nehmend auf die 2 und 12 steuert eine erste Verbindungsschaltung CC1-2 der 12 eine Verbindung zwischen dem Zwischenknoten FB und dem Masseknoten basierend auf einer Scan-Eingabe INC und Daten VZZ des Latch-Eingabeknotens ZZ.
  • Die erste Verbindungsschaltung CC1-2 weist Transistoren N10 und N31 auf, welche in Serie zwischen dem Zwischenknoten FB und dem Masseknoten verbunden sind. Die Scan-Eingabe INC wird einem Gate eines Transistors N10 zur Verfügung gestellt und die Daten VZZ werden einem Gate eines Transistors N31 zur Verfügung gestellt.
  • Eine zweite Verbindungsschaltung CC2-2 steuert die Verbindung zwischen dem Zwischenknoten FB und dem Masseknoten basierend auf den Daten VZZ, einem Ausgabesignal der zweiten Logikschaltung G0 und dem Taktsignal CK. Die zweite Verbindungsschaltung CC2-2 weist Transistoren N11 bis N13 auf, welche in Serie zwischen dem Zwischenknoten FB und dem Masseknoten verbunden sind. Die Daten VZZ werden einem Gate des Transistors N11 zur Verfügung gestellt, ein Ausgabesignal der zweiten Logikschaltung G0 wird einem Gate des Transistors N12 zur Verfügung gestellt, und das Taktsignal CK wird einem Gate des Transistors N13 zur Verfügung gestellt.
  • 13 ist ein Schaltbild, welches noch eine andere Ausführungsform des Scan-Flip-Flop, welches in 1 veranschaulicht ist, abbildet. Bezug nehmend auf die 2 und 13 steuert eine erste Verbindungsschaltung CC1-3 der 13 eine Verbindung zwischen dem Zwischenknoten FB und dem Masseknoten basierend auf der Scan-Eingabe INC und den Daten VZZ des Latch-Eingabeknotens ZZ.
  • Die erste Verbindungsschaltung CC1-3 weist Transistoren N31 und N10 auf, welche in Serie zwischen dem Zwischenknoten FB und dem Masseknoten verbunden sind. Die Daten VZZ werden einem Gate eines Transistors N31 zur Verfügung gestellt, und die Scan-Eingabe INC wird einem Gate eines Transistors N10 zur Verfügung gestellt.
  • Eine zweite Verbindungsschaltung CC2-3 steuert die Verbindung zwischen dem Zwischenknoten FB und dem Masseknoten basierend auf einem Ausgabesignal der zweiten Logikschaltung G0, den Daten VZZ und dem Taktsignal CK. Die zweite Verbindungsschaltung CC2-3 weist Transistoren N11 bis N13, welche in Serie zwischen dem Zwischenknoten FB und dem Masseknoten verbunden sind, auf. Ein Ausgabesignal der zweiten Logikschaltung G0 wird einem Gate des Transistors N11 zur Verfügung gestellt, die Daten VZZ werden einem Gate des Transistors N12 zur Verfügung gestellt und das Taktsignal CK wird einem Gate des Transistors N13 zur Verfügung gestellt.
  • 14 ist ein Schaltbild, welches noch eine andere beispielhafte Ausführungsform des Scan-Flip-Flop, welches in 1 veranschaulicht ist, abbildet. Bezug nehmend auf die 13 und 14 ist mit Ausnahme der Verbindung einer zweiten Halteschaltung KC2-1 eine Struktur eines Scan-Flip-Flop 10-10 der 13 im Wesentlichen dieselbe wie eine Struktur eines Scan-Flip-Flop 10-11 der 14. Ein Transistor N22 der 13 ist zwischen einem gemeinsamen Knoten von Transistoren N12 und N13 und dem Zwischenknoten FB verbunden. Der Transistor N22 jedoch der 14 ist zwischen einem gemeinsamen Knoten von Transistoren N11 und N12 und dem Zwischenknoten verbunden.
  • 15 ist ein Schaltbild, welches noch eine andere beispielhafte Ausführungsform des Scan-Flip-Flop, welches in 1 veranschaulicht ist, abbildet. Bezug nehmend auf die 14 und 15 hat, mit Ausnahme einer Verbindung einer zweiten Verbindungsschaltung CC2-4 und einer Verbindung der ersten Halteschaltung KC1-1 das Scan-Flip-Flop 10-11 der 14 im Wesentlichen dieselbe Struktur wie das Scan-Flip-Flop 10-12 der 15.
  • Die zweite Verbindungsschaltung CC2-4 der 15 steuert eine Verbindung zwischen dem Zwischenknoten FB und dem Masseknoten basierend auf einem Ausgabesignal der zweiten Logikschaltung G0, einem Taktsignal CK und Daten VZZ.
  • Die zweite Verbindungsschaltung CC2-4 weist Transistoren N11 bis N13 auf, welche in Serie zwischen dem Zwischenknoten FB und dem Masseknoten verbunden sind. Ein Ausgabesignal der zweiten Logikschaltung G0 wird einem Gate eines Transistors N11 zur Verfügung gestellt, das Taktsignal CK wird einem Gate eines Transistors N12 zur Verfügung gestellt und die Daten VZZ werden einem Gate eines Transistors N13 zur Verfügung gestellt.
  • Die erste Halteschaltung KC1-1 ist zwischen dem Latch-Eingabeknoten ZZ und dem zweiten Knoten ND2 verbunden. Ein Transistor N22 der zweiten Halteschaltung KC2-1 ist zwischen einem gemeinsamen Knoten von Transistoren N11 und N12 und dem Zwischenknoten FB verbunden.
  • 16 ist ein Schaltbild, welches noch eine andere beispielhafte Ausführungsform des Scan-Flip-Flop, welches in 1 veranschaulicht ist, abbildet. Bezug nehmend auf die 15 und 16 ist, mit Ausnahme der Verbindung einer zweiten Halteschaltung KC2, eine Struktur des Scan-Flip-Flop 10-12 der 15 gleich zu einer Struktur eines Scan-Flip-Flop 10-13 der 16.
  • Ein Transistor N22 einer zweiten Halteschaltung KC2-1 der 15 ist zwischen einem gemeinsamen Knoten von Transistoren N11 und N12 und dem Zwischenknoten FB verbunden. Ein Transistor N22 jedoch der zweiten Halteschaltung KC2 der 16 ist zwischen einem gemeinsamen Knoten von Transistoren N12 und N13 und dem Zwischenknoten FB verbunden.
  • 17 ist ein Schaltbild, welches noch eine andere beispielhafte Ausführungsform des Scan-Flip-Flop, welches in 1 veranschaulicht ist, abbildet. Bezug nehmend auf die 16 und 17 ist mit Ausnahme einer Verbindung einer ersten Verbindungsschaltung CC1-4 und einer Verbindung einer zweiten Verbindungsschaltung CC2-5 eine Struktur des Scan-Flip-Flop 10-13 der 16 dieselbe wie eine Struktur eines Scan-Flip-Flop 10-14 der 17.
  • Die erste Verbindungsschaltung CC1-4 der 17 steuert die Verbindung zwischen dem Zwischenknoten FB und dem Masseknoten basierend auf der Scan-Eingabe INC und den Daten VZZ.
  • Die erste Verbindungsschaltung CC1-4 weist Transistoren N10 und N13 auf, welche in Serie zwischen dem Zwischenknoten FB und dem Masseknoten verbunden sind. Die Scan-Eingabe INC wird einem Gate eines Transistors N10 zur Verfügung gestellt, und die Daten VZZ werden einem Gate eines Transistors N13 zur Verfügung gestellt.
  • Die zweite Verbindungsschaltung CC2-5 steuert eine Verbindung zwischen dem Zwischenknoten FB und der ersten Verbindungsschaltung CC1-4 basierend auf einem Ausgabesignal der zweiten Logikschaltung G0 und einem Taktsignal CK. Die zweite Verbindungsschaltung CC2-5 weist Transistoren N11 und N12, welche in Serie zwischen dem Zwischenknoten FB und der ersten Verbindungsschaltung CC1-4 verbunden sind, auf. Ein Ausgabesignal der zweiten Logikschaltung G0 wird einem Gate eines Transistors N11 zur Verfügung gestellt, und das Taktsignal CK wird einem Gate eines Transistors N12 zur Verfügung gestellt.
  • 18 ist ein Schaltbild, welches noch eine andere beispielhafte Ausführungsform des Scan-Flip-Flop, welches in 1 veranschaulicht ist, abbildet. Bezug nehmend auf die 17 und 18 ist mit Ausnahme einer Verbindung einer zweiten Halteschaltung KC2-1 eine Struktur des Scan-Flip-Flop 10-14 der 17 dieselbe wie eine Struktur eines Scan-Flip-Flop 10-15 der 18. Ein Transistor N22 einer zweiten Halteschaltung KC2 der 17 ist zwischen einem gemeinsamen Knoten von Transistoren N12 und N13 und dem Zwischenknoten FB verbunden. Ein Transistor N22 jedoch der zweiten Halteschaltung KC2-1 der 18 ist zwischen einem gemeinsamen Knoten von Transistoren N11 und N12 und dem Zwischenknoten FB verbunden.
  • 19 ist ein Schaltbild, welches noch eine andere beispielhafte Ausführungsform des Scan-Flip-Flop, welches in 1 veranschaulicht ist, abbildet. Bezug nehmend auf die 17 und 19 ist mit Ausnahme einer Verbindung einer zweiten Verbindungsschaltung CC2-6 eine Struktur des Scan-Flip-Flop 10-14 der 17 dieselbe wie eine Struktur eines Scan-Flip-Flop 10-16 der 19. Ein Ausgabesignal der zweiten Logikschaltung G0 wird einem Gate des Transistors N11 zur Verfügung gestellt, und ein Taktsignal CK wird einem Gate des Transistors N12 in 17 zur Verfügung gestellt. Das Taktsignal CK jedoch wird einem Gate des Transistors N11 zur Verfügung gestellt und ein Ausgabesignal der zweiten Logikschaltung G0 wird einem Gate des Transistors N12 in 19 zur Verfügung gestellt.
  • 20 ist ein Schaltbild, welches noch eine andere beispielhafte Ausführungsform des Scan-Flip-Flop, welches in 1 veranschaulicht ist, abbildet. Bezug nehmend auf die 2 und 20 ist mit Ausnahme einer Verbindung der Senkenschaltung 30b-1 eine Struktur der Scan-Flip-Flop 10-1 der 2 im Wesentlichen dieselbe wie eine Struktur eines Scan-Flip-Flop 10-17 der 20.
  • Das Taktsignal CK wird einem Gate des Transistors N2 zur Verfügung gestellt und der Zwischenknoten FB ist mit einem Gate jedes Transistors P1 und N3 in 2 verbunden. Das Taktsignal CK jedoch wird einem Gate eines Transistors N3 zur Verfügung gestellt und der Zwischenknoten FB ist mit einem Gate jedes Transistors P1 und N2 in 20 verbunden.
  • 21 ist ein Schaltbild, welches noch eine andere beispielhafte Ausführungsform des Scan-Flip-Flop, welches in 1 veranschaulicht ist, abbildet. Bezug nehmend auf die 2 und 21 ist mit Ausnahme einer Verbindung einer Senkenschaltung 30b-2 eine Struktur des Scan-Flip-Flop 10-1 der 2 dieselbe wie eine Struktur eines Scan-Flip-Flop 10-18 der 21.
  • In 2 wird das Taktsignal CK einem Gate des Transistors N2 zur Verfügung gestellt, und der Zwischenknoten FB ist mit einem Gate jedes Transistors P1 und N3 verbunden. Das Taksignal CK jedoch wird einem Gate eines Transistors N41 zur Verfügung gestellt, und der Zwischenknoten FB ist mit einem Gate jedes Transistors P1 und N3 in 21 verbunden.
  • 22 ist ein Schaltbild, welches noch eine andere beispielhafte Ausführungsform des Scan-Flip-Flop, welches in 1 veranschaulicht ist, abbildet. Bezug nehmend auf die 21 und 22 ist mit Ausnahme einer Verbindung einer Senkenschaltung 30b-3 eine Struktur des Scan-Flip-Flop 10-18 der 21 dieselbe wie eine Struktur eines Scan-Flip-Flop 10-19 der 22.
  • In 21 wird das Taktsignal CK einem Gate des Transistors N41 zur Verfügung gestellt, und der Zwischenknoten FB ist mit einem Gate jedes Transistors P1 und N3 verbunden. Das Taktsignal CK jedoch wird einem Gate eines Transistors N3 zur Verfügung gestellt, und der Zwischenknoten FB ist mit einem Gate jedes Transistors P1 und N41 in 22 verbunden.
  • 23 ist ein Schaltbild, welches noch eine andere beispielhafte Ausführungsform des Scan-Flip-Flop, welches in 1 veranschaulicht ist, abbildet. Bezug nehmend auf die 2 und 23 ist mit Ausnahme einer Verbindung einer Senkenschaltung 30b-4 eine Struktur des Scan-Flip-Flop 10-1 der 2 im Wesentlichen dieselbe wie eine Struktur eines Scan-Flip-Flop 10-20 der 23.
  • In 2 wird das Taktsignal CK einem Gate des Transistors N2 zur Verfügung gestellt, und der Zwischenknoten FB ist mit einem Gate jedes Transistors P1 und N3 verbunden. Das Taktsignal jedoch wird einem Gate eines Transistors N41 zur Verfügung gestellt, und der Zwischenknoten FB ist mit einem Gate jedes Transistors P1 und N42 in 23 verbunden.
  • 24 ist ein Schaltbild, welches noch eine andere beispielhafte Ausführungsform des Scan-Flip-Flop, welches in 1 veranschaulicht ist, abbildet. Bezug nehmend auf die 2 und 24 ist mit Ausnahme einer Verbindung einer Senkenschaltung 30b-5 eine Struktur des Scan-Flip-Flop 10-1 der 2 im Wesentlichen dieselbe wie eine Struktur des Scan-Flip-Flop 10-21 der 24.
  • In 2 wird das Taktsignal CK einem Gate des Transistors N2 zur Verfügung gestellt, und der Zwischenknoten ist mit einem Gate jedes Transistors P1 und N3 verbunden. Das Taktsignal CK jedoch wird einem Gate eines Transistors N42 zur Verfügung, gestellt und der Zwischenknoten FB ist mit einem Gate jedes Transistors P1 und N41 in 24 verbunden.
  • 25 ist ein Schaltbild, welches noch eine andere beispielhafte Ausführungsform des Scan-Flip-Flop, welches in 1 veranschaulicht ist, abbildet. Bezug nehmend auf die 2 und 25 ist mit Ausnahme eines Übertragungsweges eines Scan-Aktivierungssignals SE und eines Übertragungsweges von Scan-Daten SIN eine Struktur des Scan-Flip-Flop 10-1 der 2 im Wesentlichen dieselbe wie eine Struktur des Scan-Flip-Flop 10-22 der 25.
  • Das Scan-Flip-Flop 10-22 der 25 weist keine Logikschaltung auf, welche eine logische Kombination auf dem Scan-Aktivierungssignal SE und den Scan-Daten SIN durchführen kann. Die Scan-Daten SIN können jedoch auch in diesem Fall als Scan-Eingabe bezeichnet werden.
  • Das Scan-Aktivierungssignal SE wird einem Gate jedes Transistors N0, P51 und N51 und einer zweiten Logikschaltung G0 zur Verfügung gestellt, die Scan-Daten SIN werden direkt einem Gate jeden Transistors P10 und N10 zur Verfügung gestellt.
  • Ein Transistor P51 ist zwischen einem Leistungsknoten und einem Transistor P11 verbunden. Ein Transistor N51 ist zwischen einem gemeinsamen Knoten des Transistors N11 und N12 und einem Transistor N10 verbunden.
  • Jeder Transistor N0 und N51 ist abgeschaltet und ein Transistor P1 ist während eines Normalbetriebs angeschaltet, d. h. wenn ein Scan-Aktivierungssignal SE auf L-Pegel ist, so dass eine Struktur des Scan-Flip-Flop 10-22 der 25 im Wesentlichen gleich zu einer Struktur des Scan-Flip-Flop 10-2 der 3 wird. Während eines Scan-Betriebs, d. h. wenn das Scan-Aktivierungssignal SE auf H-Pegel ist, wird jeder Transistor P51 und N12 abgeschaltet und ein Transistor N0 wird angeschaltet, so dass eine Struktur des Scan-Flip-Flop 10-22 der 25 im Wesentlichen gleich zu einer Struktur des Scan-Flip-Flop 10-3 der 5 wird.
  • 26A ist ein schematisches Blockschaltbild des Scan-Flip-Flop gemäß einer anderen beispielhaften Ausführungsform der erfinderischen Konzepte. Bezug nehmend auf 26A kann ein Scan-Flip-Flop 10', welches eine Reset-Funktion bzw. Rücksetz-Funktion durchführen kann, eine erste Schaltung 20', eine zweite Schaltung 30 und ein Latch 40 aufweisen.
  • Das Scan-Flip-Flop 10' kann einen Normalbetrieb oder einen Scan-Betrieb gemäß einem Pegel des Scan-Aktivierungssignals SE durchführen. Das Scan-Flip-Flop kann auch die Reset-Operation bzw. den Reset-Betrieb basierend auf einem Anzeigesignal R oder RN, welches eine Reset-Operation anzeigt, durchführen.
  • Beispielsweise kann das Scan-Flip-Flop 10' einen Normalbetrieb oder einen Scan-Betrieb in Antwort auf ein Reset-Signal R, welches L-Pegel hat, durchführen. Das Scan-Flip-Flop 10' kann jedoch eine Reset-Operation in Antwort auf ein Reset-Signal R, welches H-Pegel hat, durchführen.
  • Während der Reset-Operation ist eine Spannung des Zwischenknotens auf L-Pegel, so dass ein Transistor P1 angeschaltet ist. Demzufolge erhalten die Daten VZZ H-Pegel und das Latch 40 kann Ausgabedaten Q, welche L-Pegel haben, durch einen Ausgabeanschluss OUT in Antwort auf eine ansteigende Flanke des Taktsignals CK ausgeben. Gemäß einer beispielhaften Ausführungsform kann das Latch 40 invertierte Ausgabedaten QB, welche H-Pegel haben, durch einen invertierten Ausgangsanschluss bzw. Ausgabeanschluss OUTB in Antwort auf eine ansteigende Flanke des Taktsignals CK ausgeben.
  • Das Reset-Signal R oder ein invertiertes Reset-Signal RN, welches der ersten Schaltung 20' zur Verfügung gestellt wird, kann eine Funktion eines Anzeigesignals durchführen, welches eine Reset-Operation des Scan-Flip-Flop 10' anzeigt.
  • 26B ist ein Schaltbild, welches eine beispielhafte Ausführungsform des Scan-Flip-Flop, welches in 26A veranschaulicht ist, abbildet. Bezug nehmend auf die 2 und 26B ist mit Ausnahme einer Reset-Schaltung RC und einer ersten Halteschaltung KC1-3 eine Struktur des Scan-Flip-Flop 10-1 der 1 im Wesentlichen dieselbe wie eine Struktur eines Scan-Flip-Flop 10-23 der 26B.
  • Eine Reset-Schaltung RC weist einen Transistor P61, welcher zwischen der ersten Quellschaltung 20b und dem Zwischenknoten FB verbunden ist, und einen Transistor N61 auf, welcher zwischen dem Zwischenknoten FB und dem Masseknoten verbunden ist. Ein Reset-Signal R wird einem Gate jedes Transistors P61 und N61 zur Verfügung gestellt.
  • Die erste Halteschaltung KC1-3 weist einen Transistor N62, welcher zwischen einem gemeinsamen Knoten von Transistoren N12 und N13 und einem Transistor N21 verbunden ist, auf. Ein invertiertes Reset-Signal RN wird einem Gate eines Transistors N62 zur Verfügung gestellt. Wenn beispielsweise ein invertiertes Reset-Signal RN, welches H-Pegel hat, der ersten Schaltung 20 zugeführt wird, gibt ein Inverter INV1 ein Reset-Signal R aus, welches L-Pegel hat. Demzufolge wird jeder Transistor P61 und N62 angeschaltet, so dass eine Struktur des Scan-Flip-Flop 10-23 der 26B im Wesentlichen gleich zu einer Struktur des Scan-Flip-Flop 10-1 der 2 wird.
  • Wenn im Gegensatz hierzu ein invertiertes Reset-Signal RN, welches L-Pegel hat, der ersten Schaltung 20' zugeführt wird, gibt der Inverter INV1 ein Reset-Signal R, welches H-Pegel hat, aus. Demzufolge wird ein Transistor N61 angeschaltet, so dass eine Spannung des Zwischenknotens FB zu L-Pegel übergeht und die Daten VZZ des Latch-Eingabeknotens ZZ zu H-Pegel übergehen.
  • 27 ist ein Schaltbild, welches eine andere beispielhafte Ausführungsform des Scan-Flip-Flop, welches in 26A veranschaulicht ist, abbildet. Während ein invertiertes Reset-Signal RN der ersten Schaltung 20' in 26B zugeführt wird, wird ein Reset-Signal R der ersten Schaltung 20' in 27 zugeführt. Ein Betrieb des Scan-Flip-Flop 10-23 der 26B ist im Wesentlichen derselbe wie ein Betrieb eines Scan-Flip-Flop 10-24 der 27.
  • 28 ist ein Schaltbild, welches noch eine andere beispielhafte Ausführungsform des Scan-Flip-Flop, welches in 26A veranschaulicht ist, abbildet. Bezug nehmend auf die 25 und 28 sind mit Ausnahme einer Reset-Schaltung RC, einer ersten Halteschaltung KC1-3 und eines Inverters INV3 eine Struktur und ein Betrieb des Scan-Flip-Flop 10-22 der 25 im Wesentlichen dieselben wie eine Struktur und ein Betrieb eines Scan-Flip-Flop 10-25 der 28.
  • 29 ist ein Schaltbild, welches noch eine andere beispielhafte Ausführungsform des Scan-Flip-Flop, welches in 1 veranschaulicht ist, abbildet. Bezug nehmend auf die 2 und 29 sind mit Ausnahme einer Quellschaltung 30b-6 und einer zweiten Logikschaltung G0' eine Struktur und ein Betrieb des Scan-Flip-Flop 10-1 der 2 im Wesentlichen dieselben wie eine Struktur und ein Betrieb eines Scan-Flip-Flop 10-26 der 29.
  • Eine Quellschaltung 30b-6 weist Transistoren N1, NB und NC auf, welche eine Dateneingabe DIN empfangen. Transistoren N1, NB und NC, welche parallel verbunden sind, führen eine Funktion eines ODER-Gatters aus. Hier ist ein Transistor N1 gemäß einem ersten Bit A der Dateneingabe DIN angesteuert, ein Transistor NB ist gemäß einem zweiten Bit B der Dateneingabe DIN angesteuert und ein Transistor NC ist gemäß einem dritten Bit C der Dateneingabe DIN angesteuert. Zusätzlich führt die zweite Logikschaltung G0' eine NOR-Operation auf einem Scan-Aktivierungssignal SE und jedem Bit A, B und C durch.
  • 30 ist ein Schaltbild, welches noch eine andere beispielhafte Ausführungsform des Scan-Flip-Flop, welches in 1 veranschaulicht ist, abbildet. Bezug nehmend auf die 2 und 30 sind mit Ausnahme einer Quellschaltung 30b-7, der zweiten Logikschaltung G0' und einer dritten Logikschaltung G5 eine Struktur und ein Betrieb des Scan-Flip-Flop 10-1 der 2 im Wesentlichen dieselben wie eine Struktur und ein Betrieb eines Scan-Flip-Flop 10-27 der 30.
  • Die Quellschaltung 30b-7 weist Transistoren N1 und NB' auf, welche die Dateneingabe DIN empfangen. Transistoren N1 und NB', welche in Serie verbunden sind, führen eine Funktion eines UND-Gatters durch. Hier ist der Transistor N1 gemäß einem ersten Bit A der Dateneingabe DIN angesteuert und der Transistor NB' ist gemäß einem zweiten Bit B der Dateneingabe DIN angesteuert.
  • Eine dritte Logikschaltung G5 führt eine UND-Operation auf jedem Bit A und B durch. Die zweite Logikschaltung G0 führt eine NOR-Operation auf einem Scan-Aktivierungssignal SE und einem Ausgabesignal der dritten Logikschaltung G5 durch.
  • 31 ist ein Schaltbild, welches noch eine andere beispielhafte Ausführungsform des Scan-Flip-Flop, welches in 1 veranschaulicht ist, abbildet. Bezug nehmend auf die 2 und 31 weist ein Latch 40-1 gemäß einer einer beispielhaften Ausführungsform des Latch 40 der 2 Transistoren P81, P82, P83, N81, N82 und N83 und einen Inverter G6 auf. PMOS-Transistoren P81, P82 und P83 führen eine Funktion einer Source-Schaltung oder einer Pullup-Schaltung durch. NMOS-Transistoren N81, N82 und N83 führen eine Funktion einer Senkenschaltung oder einer Pull-down-Schaltung durch.
  • Beispielsweise wird Bezug nehmend auf einen Zeitpunkt T3 der 4, einen Zeitpunkt T6 der 4, einen Zeitpunkt Tc der 6 oder einen Zeitpunkt Tf der 6, wenn die Daten VZZ auf L-Pegel bei einer ansteigenden Flanke des Taktsignals CK sind, jeder Transistor P81, P82 und N81 angeschaltet und jeder Transistor N82, N83 und P83 wird abgeschaltet. Demzufolge gibt das Latch 40-1 ein Ausgabesignal Q, welches H-Pegel hat, aus.
  • Zusätzlich wird, Bezug nehmend auf einen Zeitpunkt T9 der 4 oder einen Zeitpunkt Tj der 6, wenn die Daten VZZ auf H-Pegel bei einer ansteigenden Flanke des Taktsignals CK sind, jeder Transistor P81, P82 und P83 abgeschaltet und jeder Transistor N81, N82 und N83 angeschaltet. Demzufolge gibt das Latch 40-1 Ausgabedaten Q, welche L-Pegel haben, aus.
  • 32 ist ein Schaltbild, welches noch eine andere beispielhafte Ausführungsform des Scan-Flip-Flop, welches in 1 veranschaulicht ist, abbildet. Bezug nehmend auf die 31 und 32 sind mit Ausnahme eines Inverters G7 eine Struktur und ein Betrieb eines Latch 40-2 der 32 im Wesentlichen dieselben wie eine Struktur und ein Betrieb des Latch 40-1 der 31. Das heißt, der Inverter G7 gibt invertierte Ausgabedaten QB aus, welche eine Phase entgegengesetzt zu einer Phase von Ausgabedaten haben.
  • 33 ist ein Schaltbild, welches noch eine andere beispielhafte Ausführungsform des Scan-Flip-Flop, welches in 26A veranschaulicht ist, abbildet. Bezug nehmend auf die 26B und 33 ist mit Ausnahme eines Latch 40-3 das Scan-Flip-Flop 10-23 der 26B im Wesentlichen dasselbe wie ein Scan-Flip-Flop 10-30 der 33.
  • Zusätzlich ist mit Ausnahme dessen, dass der Inverter G6 des Latch 40-1 der 31 in ein NAND-Gattter G8 des Latch 40-3 der 33 geändert ist, eine Struktur des Latch 40-1 der 31 im Wesentlichen dieselbe wie eine Struktur des Latch 40-3 der 33.
  • Da der Zwischenknoten FB zu Masse niedergezogen wird und der Transistor P1 durch die Reset-Schaltung RC angeschaltet wird, wenn das Reset-Signal auf H-Pegel ist, d. h. wenn das Scan-Flip-Flop 10-30 zurückgesetzt wird, haben die Daten VZZ H-Pegel. Da das invertierte Resetsignal RN auf L-Pegel ist, gibt das NAND-Gatter G8 ein Signal aus, welches H-Pegel hat. Demzufolge wird ein Transistor N82 in Antwort darauf, dass die Daten VZZ H-Pegel haben, angeschaltet, und ein Transistor N83 wird in Antwort auf ein Ausgabesignal des NAND-Gatters G8, welches H-Pegel hat, angeschaltet. Demzufolge geht ein Ausgabesignal Q in einen anfänglichen Zustand, beispielsweise L-Pegel über, unabhängig von einem Pegel des Taktsignals CK.
  • Jedes Latch 40-1, 40-2 oder 40-3 ist eine beispielhafte Ausführungsform des Latch 40 der 1 und des Latch 40 der 26A.
  • 34 ist ein Blockschaltbild, welches eine beispielhafte Ausführungsform einer Datenverarbeitungsvorrichtung, welche das Scan-Flip-Flop, welches in 1 oder 26A veranschaulicht ist, abbildet.
  • Eine Datenverarbeitungsvorrichtung 50, welche in 34 veranschaulicht ist, weist eine Mehrzahl von Scan-Flip-Flops 10a, 10b, ... 10c auf. Jedes der Mehrzahl von Scan-Flip-Flops 10a, 10b, ... 10c kann in dem Scan-Flip-Flop 10 der 1 ausgeführt sein. Zusätzlich kann jedes der Mehrzahl von Scan-Flip-Flops 10a, 10b, ... 10c, welche in 34 veranschaulicht sind, durch das Scan-Flip-Flop 10, welches eine Reset-Funktion aufweist, welches in 26A veranschaulicht ist, ersetzt werden.
  • Ein erstes Scan-Flip-Flop 10a weist einen ersten Anschluss D, welcher eine Dateneingabe DIN empfängt, und einen zweiten Anschluss SI auf, welcher Scan-Daten SIN empfängt. Zusätzlich weist jedes Scan-Flip-Flop 10b, ... 10c einen Anschluss D, welcher Ausgabedaten Q empfängt, und einen Anschluss SI auf, welcher invertierte Ausgabedaten QB empfängt.
  • Zur Zweckmäßigkeit der Erklärung veranschaulicht 34 eine beispielhafte Ausführungsform, in der Ausgabedaten Q dem Anschluss D zugeführt werden und die invertierten Ausgabedaten QB dem Anschluss SI direkt zugeführt werden; die Ausgabedaten Q können jedoch dem Anschluss SI zugeführt werden und die invertierten Ausgabedaten QB können gemäß einer beispielhaften Ausführungsform direkt dem Anschluss D zugeführt werden.
  • Darüber hinaus können die Ausgabedaten Q einem des Anschlusses D und des Anschlusses SI zugeführt werden, nachdem sie durch ein erstes Logiknetzwerk (nicht gezeigt) gemäß einer beispielhaften Ausführungsform bearbeitet worden sind, und die invertierten Ausgabedaten QB können dem anderen des Anschlusses D und des Anschlusses SI zugeführt werden, nachdem sie durch ein zweites Logiknetzwerk (nicht gezeigt) verarbeitet worden sind. Das erste Logiknetzwerk und das zweite Logiknetzwerk können dasselbe Logiknetzwerk oder unterschiedliche Logiknetzwerke sein.
  • Hier kann ein Logiknetzwerk eine Kombinationslogikschaltung bedeuten.
  • Die Datenverarbeitungsvorrichtung 50 kann in einer integrierten Schaltung (IC = Integrated Circuit), einem Ein-Chip-System (SoC = System an Chip), einer zentralen Verarbeitungseinheit (CPU = Central Processing Unit) oder einem Prozessor ausgeführt sein.
  • 35 ist ein Blockschaltbild, welches eine andere beispielhafte Ausführungsform der Datenverarbeitungsvorrichtung abbildet, welche das Scan-Flip-Flop, welches in 1 oder 26A veranschaulicht ist, aufweist. Eine Datenverarbeitungsvorrichtung 100 kann in einem IC oder einem SoC, welches eine Mehrzahl von Scan-Flip-Flops aufweist, ausgeführt sein. Wie obenstehend beschrieben ist, kann das Scan-Flip-Flop 10 durch ein Scan-Flip-Flop 10', welches eine Reset-Funktion hat, ersetzt werden.
  • Jedes der Mehrzahl von Scan-Flip-Flops 10 kann eine Datenkommunikation mit einer Logikschaltung 120 gemäß einem Taktsignal CK durchführen. Gemäß einer beispielhaften Ausführungsform kann die Logikschaltung 120 in einer synchronen Schaltung oder einer asynchronen Schaltung ausgeführt sein. Die Logikschaltung 120 kann eine Dateneingabe DIN oder Scan-Daten SIN verarbeiten und Ausgabedaten Data-Out, welche einem Vorgangsergebnis bzw. Verarbeitungsergebnis entsprechen, ausgeben.
  • 36 ist ein Blockschaltbild, welches noch eine andere beispielhafte Ausführungsform der Datenverarbeitungsvorrichtung abbildet, welche das Scan-Flip-Flop, welches in 1 oder 26A veranschaulicht ist, aufweist.
  • Bezug nehmend auf 36 kann eine Datenverarbeitungsvorrichtung 200 in einem Personal Computer (PC) oder einem Datenserver ausgeführt sein.
  • Die Datenverarbeitungsvorrichtung 200 weist einen Prozessor 100, eine Leistungsquelle 210, eine Speichervorrichtung 220, einen Speicher 230, Eingabe-/Ausgabeports 240, eine Expansionskarte bzw. Erweiterungskarte 250, eine Netzwerkvorrichtung 260 und eine Anzeige 270 auf. Gemäß einer beispielhaften Ausführungsform kann die Datenverarbeitungsvorrichtung 200 weiterhin ein Kameramodul 280 aufweisen.
  • Der Prozessor 100 bedeutet die Datenverarbeitungsvorrichtung, welche in 35 veranschaulicht ist, welche in einem IC oder einem SoC ausgeführt ist. Der Prozessor 100 kann ein Multikern-Prozessor sein. Der Prozessor 100 kann wenigstens eines von Elementen 100 und 210 bis 280 steuern.
  • Die Leistungsquelle 210 kann eine Betriebsspannung wenigstens einem der Elemente 100 und 210 bis 280 zur Verfügung stellen. Die Speichervorrichtung 220 kann in einer Festplatte (HDD = Hard Disk Drive) oder einem Festkörperlaufwerk (SSD = Solid State Drive) ausgeführt sein.
  • Der Speicher 230 kann in einem flüchtigen Speicher oder einem nichtflüchtigen Speicher ausgeführt sein. Gemäß einer beispielhaften Ausführungsform kann ein Speichercontroller bzw. eine Speichersteuerung, welcher bzw. welche eine Datenzugriffsoperation auf den Speicher 230, beispielsweise eine Leseoperation, eine Schreiboperation (oder eine Programmieroperation) oder eine Löschoperation, steuern kann, in dem Prozessor 100 integriert oder eingebettet sein. Gemäß einer anderen beispielhaften Ausführungsform kann der Speichercontroller zwischen dem Prozessor 100 und dem Speicher 230 verkörpert sein.
  • Die Eingabe-/Ausgabeports 240 bedeuten Ports, welche Daten zu der Datenspeichervorrichtung 200 übertragen können oder Datenausgaben von den Datenspeichervorrichtungen 200 zu einer externen Vorrichtung übertragen. Beispielsweise können die Eingabe-/Ausgabeports 240 ein Port zum Verbinden einer Zeigevorrichtung wie einer Computermaus, ein Port zum Verbinden eines Druckers oder ein Port zum Verbinden eines USB-Laufwerks sein.
  • Die Erweiterungskarte 250 kann in einer Security Digital(SD)-Karte oder einer Multimedia-Karte (MMC) ausgeführt sein. Gemäß einer beispielhaften Ausführungsform kann die Erweiterungskarte 250 eine Subscribary Identification Module(SIM)-Karte sein oder eine Universal Subscribary Identity Module(USIM)-Karte sein.
  • Die Netzwerkvorrichtung 260 bedeutet eine Vorrichtung, welche die Datenspeichervorrichtung 200 mit einem verdrahteten Netzwerk oder einem drahtlosen Netzwerk verbinden kann.
  • Die Anzeige 270 kann eine Datenausgabe von der Speichervorrichtung 220, dem Speicher 230, den Eingabe-/Ausgabeports 240, der Erweiterungskarte 250 oder der Netzwerkvorrichtung 260 anzeigen.
  • Das Kameramodul 280 bedeutet ein Modul, welches ein optisches Bild in ein elektrisches Bild umwandeln kann. Demzufolge kann eine elektrische Bildausgabe von dem Kameramodul 280 in der Speichervorrichtung 220, dem Speicher 230 oder der Erweiterungskarte 250 gespeichert werden. Zusätzlich kann ein elektrisches Bild, welches von dem Kameramodul 280 ausgegeben wird, durch die Anzeige 220 angezeigt werden.
  • 37 ist ein Blockschaltbild, welches noch eine andere beispielhafte Ausführungsform der Datenverarbeitungsvorrichtung, welche das Scan-Flip-Flop, welches in 1 oder 26A veranschaulicht ist, aufweist, abbildet. Bezug nehmend auf 37 kann eine Datenverarbeitungsvorrichtung 300 in einem Laptop-Computer ausgeführt sein.
  • 38 ist ein Blockschaltbild, welches noch eine andere beispielhafte Ausführungsform der Datenverarbeitungsvorrichtung, welche das Scan-Flip-Flop, welches in 1 oder 26A veranschaulicht ist, aufweist, abbildet.
  • Eine Datenverarbeitungsvorrichtung 400 kann in einer tragbaren Vorrichtung ausgeführt sein. Die tragbare Vorrichtung 400 kann in einem Mobiltelefon, einem Smartphone, einem Tablet-PC, einem Personal Digital Assistant (PDA), einem Enterprise Digital Assistant (EDA), einer digitalen Fotokamera, einer digitalen Videokamera, einem tragbaren Multimedia-Player (PMP = Portable Multimedia Player), einer persönlichen Navigationsvorrichtung oder einer tragbaren Navigationsvorrichtung (PND = Portabele Navigation Device), einer handgeführten Spiele-Konsole oder einem e-Book ausgeführt sein.
  • 39 ist ein Flussdiagramm zum Erklären des Scan-Betriebs des Scan-Flip-Flop, welches in 1 veranschaulicht ist. Ein Betriebsverfahren des Scan-Flip-Flop 10 oder 10', welches den normalen Betrieb, welcher die Dateneingabe DIN latcht, und den Scan-Betrieb durchführt, welcher die Scan-Eingabe INC, welche auf die Scan-Daten SIN bezogen ist, latcht, ist im Detail unter Bezugnahme auf die 1 bis 39 erklärt.
  • Wenn das Scan-Flip-Flop 10 oder 10' den Scan-Betrieb durchführt, wird die Zwischenknotenspannung VFB des Zwischenknotens FB basierend auf dem Taktsignal CK, der Scan-Eingabe INC (oder den Scan-Daten SIN) und den Daten VZZ des Latch-Eingabeknotens ZZ bestimmt (S110).
  • Bezug nehmend auf den Zeitpunkt Td oder Tk der 6 behält, wenn das Taktsignal CK auf H-Pegel ist, die Zwischenknotenspannung VFB die Zwischenspannung VFB, welche jeweils unmittelbar vor dem Taktsignal CK bei Td oder Tk zu H-Pegel übergeht. Bezug nehmend auf den Zeitpunkt Te der 6 oder dem Zeitpunkt T1 der 6 wird, wenn das Taktsignal CK auf L-Pegel ist, die Zwischenknotenspannung VFB durch eine Spannung, welche mit der Scan-Eingabe INC oder den Scan-Daten SIN synchronisiert ist, bestimmt.
  • Die Daten VZZ werden basierend auf dem Taktsignal CK und der Zwischenknotenspannung VFB bestimmt (S120). Die Versorgungsspannung Vdd wird dem Latch-Eingabeknoten ZZ basierend auf dem Taktsignal CK und der Zwischenknotenspannung VFB zur Verfügung gestellt. Demzufolge werden die Daten VZZ bestimmt.
  • Während des Normalbetriebs ist die Spannung des Latch-Eingabeknotens ZZ basierend auf dem Taktsignal CK, der Zwischenknotenspannung VFB und der Dateneingabe DIN zu Masse abgesenkt. Zusätzlich ist die Spannung des Latch-Eingabeknotens ZZ basierend auf dem Taktsignal CK und der Zwischenknotenspannung VFB während des Scan-Betriebs zu der Masse abgesenkt. Demzufolge werden die Daten VZZ auf L-Pegel oder H-Pegel befindlich bestimmt gemäß einem Betrieb der zweiten Schaltung 30. Das Latch 40 latcht die Daten VZZ basierend auf dem Taktsignal CK (S130).
  • Ein Scan-Flip-Flop gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts kann mit einer hohen Geschwindigkeit und einer niedrigen Leistung operieren.
  • Obwohl einige beispielhafte Ausführungsformen des erfinderischen Konzepts gezeigt und beschrieben worden sind, wird es durch Fachleute anerkannt werden, dass Änderungen in diesen Ausführungsformen ohne ein Abweichen von den Prinzipien und dem Gedanken des erfinderischen Konzepts getätigt werden können, dessen Umfang in den beigefügten Ansprüchen und deren Äquivalenten definiert ist.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • KR 10-2012-0027387 [0001]

Claims (30)

  1. Verfahren zum Betreiben eines Scan-Flip-Flop (10, 10-1 bis 10-30, 10') welches einen Normalbetrieb, der eine Dateneingabe (DIN) latcht, und einen Scan-Betrieb, der eine Scan-Eingabe (INC) latcht, durchführt, wobei das Verfahren Folgendes aufweist: ein Bestimmen einer Zwischenknotenspannung (VFB), welche eine Spannung an einem Zwischenknoten (FB) des Scan-Flip-Flop (10, 10-1 bis 10-30, 10') ist, basierend auf einem Taktsignal (CK), der Scan-Eingabe (INC) und Daten (VZZ) eines Latch-Eingabeknotens, wenn das Scan-Flip-Flop (10, 10-1 bis 10-30, 10') den Scan-Betrieb durchführt; ein Bestimmen der Daten (VZZ) basierend auf dem Taktsignal (CK) und der Zwischenknotenspannung (VFB); und ein Latchen der Daten (VZZ) basierend auf dem Taktsignal (CK).
  2. Verfahren nach Anspruch 1, wobei das Bestimmen der Zwischenknotenspannung (VFB) Folgendes aufweist: ein Halten einer Zwischenknotenspannung (VFB) bei einer ersten Phase des Taktsignals (CK) auf einer Zwischenknotenspannung (VFB), wenn das Taktsignal (CK) einen Übergang vollzieht, und ein Bestimmen einer Zwischenknotenspannung (VFB) bei einer zweiten Phase des Taktsignals (CK), das mit der Scan-Eingabe (INC) zu synchronisieren ist, wobei die erste Phase und die zweite Phase entgegengesetzte Signalpegel haben.
  3. Verfahren nach Anspruch 2, wobei, wenn die Zwischenknotenspannung (VFB) bei der ersten Phase des Taktsignals (CK) auf der Zwischenknotenspannung (VFB) gehalten wird, wenn das Taktsignal (CK) einen Übergang aufweist, die Scan-Eingabe (INC) einen Signalpegel hat, welcher entgegengesetzt zu einem Signalpegel der ersten Phase ist.
  4. Verfahren nach Anspruch 1, wobei das Bestimmen der Zwischenknotenspannung (VFB) Folgendes aufweist: ein Halten einer Zwischenknotenspannung (VFB) bei einer ersten Phase des Taktsignals (CK) auf einer Zwischenknotenspannung (VFB) zu einer Zeit unmittelbar bevor das Taktsignal (CK) einen Übergang aufweist, und ein Bestimmen einer Zwischenknotenspannung (VFB) bei einer zweiten Phase des Taktsignals (CK) um mit der Scan-Eingabe (INC) synchronisiert zu sein, wobei die erste Phase und die zweite Phase entgegengesetzte Signalpegel haben.
  5. Verfahren nach Anspruch 1, wobei das Bestimmen der Zwischenknotenspannung (VFB) Folgendes aufweist: ein Nichtsynchronisieren einer Zwischenknotenspannung (VFB) mit der Scan-Eingabe (INC) bei einer ersten Phase des Taktsignals (CK); und ein Synchronisieren einer Zwischenknotenspannung (VFB) mit der Scan-Eingabe (INC) bei einer zweiten Phase des Taktsignals (CK), wobei die erste Phase und die zweite Phase entgegengesetzte Signalpegel haben.
  6. Verfahren nach Anspruch 1, wobei eine Überlapp-Sektion zwischen dem Taktsignal (CK) und der Zwischenknotenspannung (VFB) einem halben Zyklus des Taktsignals (CK) entspricht.
  7. Verfahren nach Anspruch 1, wobei das Bestimmen der Daten (VZZ) Folgendes aufweist: ein Bereitstellen einer Versorgungsspannung für den Latch-Eingabeknoten basierend auf dem Taktsignal (CK) und der Zwischenknotenspannung (VFB); und ein Absenken einer Spannung des Latch-Eingabeknotens auf eine Masse basierend auf dem Taktsignal (CK), der Zwischenknotenspannung (VFB) und der Dateneingabe (DIN) während des Normalbetriebs, und ein Absenken der Spannung des Latch-Eingabeknotens auf die Masse basierend auf dem Taktsignal (CK) und der Zwischenknotenspannung (VFB) während des Scan-Betriebs.
  8. Scan-Flip-Flop (10, 10-1 bis 10-30, 10'), welches einen Normalbetrieb, der eine Dateneingabe (DIN) latcht, und einen Scan-Betrieb, der eine Scan-Eingabe (INC) latcht, durchführt, wobei das Scan-Flip-Flop (10, 10-1 bis 10-30, 10') Folgendes aufweist: eine erste Schaltung (20), welche eine Zwischenknotenspannung (VFB), welche eine Spannung an einem Zwischenknoten (FB) ist, basierend auf einem Taktsignal (CK), einem der Dateneingabe (DIN) und der Scan-Eingabe (INC) und Daten (VZZ) eines Latch-Eingabeknotens bestimmt; eine zweite Schaltung (30), welche die Daten (VZZ) basierend auf dem Taktsignal (CK), der Zwischenknotenspannung (VFB) und der Dateneingabe (DIN) während des Normalbetriebs bestimmt, und die Daten (VZZ) basierend auf dem Taktsignal (CK) und der Zwischenknotenspannung (VFB) während des Scan-Betriebs bestimmt; und ein Latch (40), welches die Daten (VZZ) basierend auf dem Taktsignal (CK) latcht.
  9. Scan-Flip-Flop (10, 10-1 bis 10-30, 10') nach Anspruch 8, wobei, wenn das Scan-Flip-Flop (10, 10-1 bis 10-30, 10') den Scan-Betrieb durchführt, die erste Schaltung (20) eine Zwischenknotenspannung (VFB) bei einer ersten Phase des Taktsignals (CK) auf einer Zwischenknotenspannung (VFB) hält, wenn das Taktsignal (CK) einen Übergang zeigt, und eine Zwischenknotenspannung (VFB) bei einer zweiten Phase des Taktsignals (CK) bestimmt, um mit der Scan-Eingabe (INC) synchronisiert zu sein, wobei die erste Phase und die zweite Phase entgegengesetzte Signalpegel haben.
  10. Scan-Flip-Flop (10, 10-1 bis 10-30, 10') nach Anspruch 8, wobei eine Überlapp-Sektion zwischen dem Taktsignal (CK) und der Zwischenknotenspannung (VFB) einem halben Zyklus des Taktsignals (CK) entspricht.
  11. Scan-Flip-Flop (10, 10-1 bis 10-30, 10') nach Anspruch 8, wobei die zweite Schaltung Folgendes aufweist: eine Quellschaltung (20b, 30a), welche eine Versorgungsspannung für den Latch-Eingangsknoten basierend auf dem Taktsignal (CK) und der Zwischenknotenspannung (VFB) zur Verfügung stellt; und eine Senkenschaltung (30b), welche eine Spannung des Latch-Eingangsknotens auf eine Masse basierend auf dem Taktsignal (CK), der Zwischenknotenspannung (VFB) und der Dateneingabe (DIN) während des Normalbetriebs senkt und die Spannung des Latch-Eingabeknotens zu der Masse basierend auf dem Taktsignal (CK) und der Zwischenknotenspannung (VFB) während des Scan-Betriebs senkt.
  12. Scan-Flip-Flop (10, 10-1 bis 10-30, 10') nach Anspruch 11, wobei die Quellschaltung (20b, 30a) Folgendes aufweist: eine erste Unterquellschaltung (P10, P11, P0), welche die Versorgungsspannung dem Latch-Eingabeknoten in Antwort auf das Taktsignal (CK) zur Verfügung stellt; und eine zweite Unterquellschaltung (P12, P1), welche die Versorgungsspannung dem Latch-Eingabeknoten in Antwort auf die Zwischenknotenspannung (VFB) zur Verfügung stellt.
  13. Scan-Flip-Flop (10, 10-1 bis 10-30, 10') nach Anspruch 8, wobei die erste Schaltung eine Quellchaltung (20b, 30a) aufweist, welche Folgendes aufweist: eine erste Unterquellschaltung (P10, P11, P0), welche eine Verbindung zwischen einem Leistungsknoten und dem Zwischenknoten (FB) in Antwort auf das Taktsignal (CK) und die Scan-Eingabe (INC) steuert; und eine zweite zweite Unterquellschaltung (P12, P1), welche eine Verbindung zwischen dem Leistungsknoten und dem Zwischenknoten (FB) in Antwort auf die Daten (VZZ) steuert.
  14. Scan-Flip-Flop (10, 10-1 bis 10-30, 10') nach Anspruch 8, wobei die erste Schaltung Folgendes aufweist: eine erste Verbindungsschaltung (CC1), welche eine Verbindung zwischen dem Zwischenknoten (FB) und einem Masseknoten basierend auf der Scan-Eingabe (INC) und den Daten (VZZ) steuert; und eine zweite Verbindungsschaltung (CC2), welche eine Verbindung zwischen dem Zwischenknoten (FB) und dem Masseknoten basierend auf einem logischen Kombinationssignal eines Scan-Aktivierungssignals (SE) und der Dateneingabe (DIN), den Daten (VZZ) und dem Taktsignal (CK) steuert;
  15. Scan-Flip-Flop (10, 10-1 bis 10-30, 10') nach Anspruch 14, wobei die erste Schaltung weiterhin Folgendes aufweist: eine erste Halteschaltung (KC1), welche die Daten (VZZ) durch die zweite Verbindungsschaltung (CC2) entlädt; und eine zweite Halteschaltung (KC2), welche die Zwischenknotenspannung (VFB) durch die zweite Verbindungsschaltung (CC2) entlädt.
  16. Scan-Flip-Flop (10, 10-1 bis 10-30, 10') nach Anspruch 14, wobei die erste Schaltung weiterhin Folgendes aufweist: eine erste Halteschaltung (KC1), welche die Daten (VZZ) durch die zweite Schaltung entlädt; und eine zweite Halteschaltung (KC2), welche die Zwischenknotenspannung (VFB) durch die zweite Verbindungsschaltung (CC2) entlädt.
  17. Scan-Flip-Flop (10, 10-1 bis 10-30, 10') nach Anspruch 8, wobei die erste Schaltung Folgendes aufweist: eine erste Verbindungsschaltung (CC1), welche eine Verbindung zwischen dem Zwischenknoten (FB) und einem Masseknoten in Antwort auf die Scan-Eingabe (INC) und die Daten (VZZ) steuert; und eine zweite Verbindungsschaltung (CC2), welche eine Verbindung zwischen der ersten Verbindungsschaltung und dem Masseknoten in Antwort auf ein logisches Kombinationssignal eines Scan-Aktivierungssignals und der Dateneingabe (DIN) und das Taktsignal (CK) steuert.
  18. Scan-Flip-Flop (10, 10-1 bis 10-30, 10') nach Anspruch 17, wobei die erste Schaltung weiterhin Folgendes aufweist: eine erste Halteschaltung (KC1), welche die Daten (VZZ) durch die zweite Verbindungsschaltung (CC2) entlädt; und eine zweite Halteschaltung (KC2), welche die Zwischenknotenspannung (VFB) durch die zweite Verbindungsschaltung (CC2) entlädt.
  19. Scan-Flip-Flop (10, 10-1 bis 10-30, 10') nach Anspruch 8, wobei die erste Schaltung Folgendes aufweist: eine erste Verbindungsschaltung (CC1), welche eine Verbindung zwischen dem Zwischenknoten (FB) und einem Masseknoten in Antwort auf die Scan-Eingabe (INC) und die Daten (VZZ) steuert; und eine zweite Verbindungsschaltung (CC2), welche eine Verbindung zwischen dem Zwischenknoten (FB) und der ersten Verbindungsschaltung in Antwort auf ein logisches Kombinationssignal eines Scan-Aktivierungssignals und der Dateneingabe (DIN) und das Taktsignal (CK) steuert.
  20. Scan-Flip-Flop (10, 10-1 bis 10-30, 10') nach Anspruch 19, wobei die erste Schaltung weiterhin Folgendes aufweist: eine erste Halteschaltung (KC1), welche die Daten (VZZ) durch die zweite Schaltung entlädt; und eine zweite Halteschaltung (KC2), welche die Zwischenknotenspannung (VFB) durch wenigstens eine der ersten Verbindungsschaltung (CC1) und der zweiten Verbindungsschaltung (CC2) entlädt.
  21. Scan-Flip-Flop (10, 10-1 bis 10-30, 10') nach Anspruch 8, weiterhin aufweisend: eine Logikschaltung, welche die Scan-Eingabe (INC) durch ein Durchführen einer Logikoperation auf einem Scan-Aktivierungssignal (SE9, welches den Normalbetrieb oder den Scan-Betrieb anzeigt, und Scan-Daten (SIN) erzeugt.
  22. Scan-Flip-Flop (10, 10-1 bis 10-30, 10') nach Anspruch 8, wobei die Dateneingabe (DIN) ein Bit oder mehr aufweist.
  23. Scan-Flip-Flop (10, 10-1 bis 10-30, 10') nach Anspruch 8, wobei die erste Schaltung Folgendes aufweist: eine erste Halteschaltung (KC1) zum Entladen der Daten (VZZ) basierend auf dem Taktsignal (CK) und den Daten (VZZ); und eine zweite Halteschaltung (KC2) zum Entladen der Zwischenknotenspannung (VFB) basierend auf dem Taktsignal (CK) und der Zwischenknotenspannung (VFB).
  24. Scan-Flip-Flop (10, 10-1 bis 10-30, 10') nach Anspruch 8, wobei die erste Schaltung (20) eine Halteschaltung zum Entladen der Daten (VZZ) durch die zweite Schaltung (30) basierend auf dem Taktsignal (CK), den Daten (VZZ) und der Zwischenknotenspannung (VFB) aufweist.
  25. Scan-Flip-Flop (10, 10-1 bis 10-30, 10') nach Anspruch 8, wobei die erste Schaltung (20) eine Reset-Schaltung aufweist, welche die Zwischenknotenspannung (VFB) auf eine Masse herabzieht in Antwort auf ein Anzeigesignal, welches eine Reset-Operation anzeigt.
  26. Scan-Flip-Flop (10, 10-1 bis 10-30, 10') nach Anspruch 25, wobei, wenn das Scan-Flip-Flop (10, 10-1 bis 10-30, 10') den Scan-Betrieb durchführt, die erste Schaltung eine Zwischenknotenspannung (VFB) bei einer ersten Phase des Taktsignals (CK) auf einer Zwischenknotenspannung (VFB) hält, wenn das Taktsignal (CK) einen Übergang zeigt, und eine Zwischenknotenspannung (VFB) bei einer zweiten Phase des Taktsignals (CK) bestimmt, um mit der Scan-Eingabe (INC) synchronisiert zu sein, wobei die erste Phase und die zweite Phase unterschiedliche Signalpegel haben.
  27. Datenverarbeitungsvorrichtung, die Folgendes aufweist: das Scan-Flip-Flop (10, 10-1 bis 10-30, 10') nach Anspruch 8; und eine Logikschaltung, welche wenigstens eines von Scan-Daten (SIN), die auf die Scan-Eingabe (INC) bezogen sind, und den Daten (VZZ), welche dem Scan-Flip-Flop (10, 10-1 bis 10-30, 10') eingegeben werden, ausgibt.
  28. Datenverarbeitungsvorrichtung nach Anspruch 27, wobei die erste Schaltung eine Reset-Schaltung aufweist, welche die Zwischenknotenspannung (VFB) auf eine Masse herabzieht in Antwort auf ein Anzeigesignal, welches eine Reset-Operation anzeigt.
  29. Scan-Flip-Flop-Schaltung, welche mit einem Latch verbunden ist, zum Durchführen eines Normalbetriebs, der eine Dateneingabe (DIN) latcht, und eines Scan-Betriebs, der eine Scan-Eingabe (INC) latcht, wobei die Schaltung Folgendes aufweist: eine erste Schaltung (20), welche ein Zwischenknotensignal an einem Zwischenknoten (FB) basierend auf einem Taktsignal (CK), einem der Dateneingabe (DIN) und der Scan-Eingabe (INC) und einem Latch-Eingabesignal an einem Eingabeknoten des Latch bestimmt; und eine zweite Schaltung (30), welche das Latch-Eingabesignal basierend auf dem Taktsignal (CK), dem Zwischenknotensignal und der Dateneingabe (DIN) während des Normalbetriebs bestimmt, und das Latch-Eingabesignal basierend auf dem Taktsignal (CK) und dem Zwischenknotensignal während des Scan-Betriebs bestimmt, wobei der Zwischenknoten (FB) ein Knoten ist, welcher zwischen der ersten Schaltung der zweiten Schaltung angeordnet ist.
  30. Scan-Flip-Flop-Schaltung nach Anspruch 29, wobei, wenn der Scan-Flip-Flop-Schaltkreis (10, 10-1 bis 10-30, 10') den Scan-Betrieb durchführt, die erste Schaltung (20) ein Zwischenknotensignal bei einer ersten Phase des Taktsignals (CK) auf einem Zwischenknotensignal hält, wenn das Taktsignal (CK) einen Übergang zeigt, und ein Zwischenknotensignal bei einer zweiten Phase des Taktsignals (CK) bestimmt, um mit der Scan-Eingabe (INC) synchronisiert zu sein, wobei die erste Phase und die zweite Phase unterschiedliche Signalpegel haben.
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