DE102014103278A1 - Integrierter Taktausblender (ICG), der eine Taktkaskaden-Komplementärschaltlogik verwendet - Google Patents

Integrierter Taktausblender (ICG), der eine Taktkaskaden-Komplementärschaltlogik verwendet Download PDF

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Abstract

Erfinderische Aspekte weisen eine integrierte Taktausblender(ICG)-Schaltung auf, die eine getaktete komplementärspannungsgeschaltete Logik (CICG) aufweist, die eine hohe Leistungsfähigkeit liefert, während sie geringe Leistungsaufnahme-Charakteristiken aufrecht erhält. Die CICG-Schaltung (300, 400, 1110) sieht eine kleine Setup-Zeit und eine kleine Takt-zu-aktiviertem-Takt-Verzögerung vor. Eine signifikante Verringerung in der Taktgeber-Leistungsaufnahme wird sowohl im aktivierten als auch im deaktivierten Modus erreicht, insbesondere aber im deaktivierten Modus. Komplementäre Latches arbeiten im Tandem um unterschiedliche Spannungspegel bei unterschiedlichen Knoten abhängig von dem Spannungspegel des empfangenen Taktsignals (305) und davon, ob das Aktivierungssignal (315) aktiviert ist oder nicht, zu latchen. Ein Inverter nimmt den Spannungspegel von einem der Knoten, invertiert ihn und gibt ein ausgeblendetes Taktsignal (310) aus. Das ausgeblendete Taktsignal (310) kann aktiv oder untätig sein, abhängig von den verschiedenen Spannungspegeln. Zeit wird von einem Auswertefenster (505, 507, 705, 707, 805, 807, 905, 907, 1005, 1007, 1009) „ausgeborgt” und zu einer Setup-Zeit hinzugefügt, um größere Toleranzen zum Empfangen des Aktivierungssignals (315) vorzusehen.

Description

  • HINTERGRUND
  • Die vorliegenden erfinderischen Konzepte beziehen sich auf eine Taktausblendung und genauer auf eine integrierte Taktausblender(ICG = Integrated Clock Gater)-Schaltung, die eine Komplementärschaltlogik verwendet, welche hohe Leistungsfähigkeits- und niedrige Leistungsaufnahme-Charakteristiken hat.
  • Mobile Vorrichtungen werden allgegenwärtig. Solche Vorrichtungen umfassen Smartphones, Tablets, persönliche digitale Assistenten (PDAs = Personal Digital Assistants), Notebook-Computer und dergleichen. Digitale Prozessoren werden in solchen Vorrichtungen zum Ausführen logischer Befehle verwendet. Die digitalen Prozessoren arbeiten in Antwort auf ein oder mehrere Taktsignale. Mit jedem Puls des Taktsignals können ein oder mehrere logische Befehle durch den Prozessor ausgeführt werden oder teilweise ausgeführt werden. In dieser Art und Weise können die mobilen Vorrichtungen Funktionen durchführen, welche integral und hilfreich geworden sind für das persönliche Leben von Millionen von Menschen.
  • Typischerweise tendieren Taktelemente innerhalb des Prozessors dazu, relativ große Mengen von Leistung aufgrund einer Hochfrequenzaktivität zu verbrauchen. Um eine Leistungsverschwendung zu vermeiden, wurden Techniken entwickelt, um die Hochfrequenz-Taktaktivität zu beschränken. Ziemlich oft schlafen eine oder mehrere Maschinen oder sequentielle Elemente innerhalb des Prozessors, während sie warten, dass andere Ereignisse auftreten. Das Hochfrequenz-Taktsignal, welches diesen Elementen zugeführt wird, kann durch eine Taktausblendung „ausgeblendet” werden, welche den ausgeblendeten Takt bzw. Taktgeber in einen untätigen Zustand versetzt.
  • Eine Taktausblendung ist eine Leistungsverringerungstechnik, welche von einer Verwendung von speziell entworfenen Taktausblendungszellen begleitet sein kann. Wenn die Taktausblendungszelle aktiviert wird, wird das Taktsignal von seinem Eingangstakt-Pin zu einem Ausgang – dem aktivierten Takt-Pin bzw. Taktgeber-Pin passiert. Wenn die Taktausblendungszelle ausgeblendet ist, wird das Ausgangstaktsignal in seinem untätigen Zustand gehalten, welches für Positiv-Flanken getriggerte Zustandselemente typischerweise ein logischer Wert von null ist.
  • 1 ist ein Beispiel einer herkömmlichen Taktausblendungsschaltung, auf welche Bezug genommen wird als eine enable pre-latched an clock low integrated clock gater circuit, ebenso wird hierauf manchmal Bezug genommen als PREICG-Schaltung. Die PREICG-Schaltung weist ein AND-Gate bzw. UND-Gate 125 und ein Auffang-Register bzw. Latch auf. Das UND-Gate 125 empfängt ein Taktsignal CLK 105 und ein Aktivierungssignal EN 115. Das Latch 120 latcht das Aktivierungssignal 115, während CLK 105 bei einem Logikpegel-Null-Zustand ist. Es wird angenommen, dass das Taktsignal 115 gelatcht wird, wenn CLK 105 zu einem Logikpegel-Eins-Zustand übergeht. Die Ausgabe des Latch 120 ist EN_LAT 130. Der Wert von EN_LAT 130 ändert sich nicht, während CLK 105 in einem logischen Eins-Zustand ist. Wenn das EN_LAT 130-Signal aktiviert bzw. geltend gemacht wird, wird das Taktsignal CLK 105 durch das UND-Gate 125 hindurch passiert derart, dass GATED CLK 110 nun ein aktives Taktsignal ist. Andererseits wird, wenn das EN_LAT 130-Signal nicht aktiviert wird, das Taktsignal CLK 105 nicht durch das UND-Gate 125 hindurch passiert, sondern anstelle dessen ist das ausgeblendete Taktsignal GATED CLK 110 untätig.
  • Einige der Nachteile der PREICG-Taktausblendungsschaltung schließen große Aktivierungs-Setup-Bedingungen und eine hohe Latenz (d. h. Einfügeverzögerung) ein, welche auf eine Takt-Ungewissheit Einfluss haben kann und auch die maximal mögliche Frequenz verringern kann. Zusätzlich kann kombiniert mit komplexen Kombinationen von Taktausblendung das Aktivierungssignal einen sehr geringen Ankunfts-Slack haben. Darüber hinaus verschlechtert die PREICG-Taktausblendungsschaltung die Maximalfrequenz auf ungefähr 1 GHz aufgrund der hohen Aktivierungs-Setup- und Einfügezeiten.
  • Eine andere herkömmliche Herangehensweise ist in 2 gezeigt. Auf diesen Typ von Taktausblendungsschaltung wird Bezug genommen als eine pulsbasierte integrierte Taktausblendungs(PICG = Pulse-Based Integrated Clock Gater)-Schaltung. Die PICG-Schaltung erzeugt einen internen Puls, welcher kleiner ist als das reguläre Taktsignal. Der interne Puls kann eine Frequenz haben, welche zweimal diejenige des regulären Taktsignals ist. In einem kritischen Pfad innerhalb bestimmter Schaltkreise des Prozessors kann die Leistungsfähigkeit für eine Zeitdauer verdoppelt werden, und dann zu einem späteren Zeitpunkt wird die Leistungsfähigkeit zu dem normalen Modus zurückverbracht.
  • Wie in 2 gesehen werden kann, weist die PICG-Schaltung eine Pulsschaltung 245, ein Auffang-Register bzw. ein Latch 220, einen Inverter 250 und andere Steuerelemente wie beispielsweise Transistoren P1, N1 und N2 auf. Die Pulsschaltung 245 weist eine Verzögerungsschaltung 240, ein NAND-Gate 225 und einen Inverter 230 auf. Die Breite des internen Pulses ist durch den Verzögerungsbetrag, welcher durch die Verzögerungsschaltung 240 eingeführt wird, definiert. Das NAND-Gate 225 empfängt das Taktsignal CLK 205 und das verzögerte Taktsignal, und aus diesen Signalen erzeugt es ein gepulstes Taktsignal CLK 235. Das gepulste Taktsignal CLK 235 steuert bzw. überprüft, ob der Steuer-Transistor N2 angeschaltet oder abgeschaltet ist oder nicht. Ein Aktivierungssignal 215 überprüft bzw. steuert, ob der Transistor N1 angeschaltet ist oder abgeschaltet ist oder nicht. Das reguläre Taktsignal CLK 205 steuert bzw. überprüft, ob der Transistor P1 angeschaltet ist oder abgeschaltet ist oder nicht.
  • Wenn das Aktivierungssignal 215 nicht aktiviert ist, verbleibt der Transistor N1 abgeschaltet, was verursacht, dass das Latch 220 das Spannungspotential des Knotens „A” auf einen hohen Pegel (beispielsweise VDD) latcht, trotz den anhaltenden Oszillationen des Taktsignals CLK 205. Der Inverter 250 invertiert diesen hohen Pegel zu einem niedrigen Pegel, was dazu führt, dass das GATED CLK 210 in einen untätigen Zustand gesetzt wird. Im Gegenteil dazu wird, wenn das Aktivierungssignal 215 aktiviert wird, der Transistor N1 angeschaltet, was verursacht, dass der Fluss von elektrischem Strom vom Knoten „A” zu GND von den Transistoren N2 und P1 abhängig ist.
  • In anderen Worten gesagt, schwingt in diesem Zustand der Knoten „A” zwischen VDD und GND auf der Frequenz des gepulsten Taktsignals CLK 235. Als ein Ergebnis schwingt das ausgeblendete Taktsignal CLK 210 zwischen VDD und GND auf der Frequenz des gepulsten Taktsignals CLK 235, wenn auch bei einer entgegengesetzten Polarität aufgrund des Inverters 250.
  • Einer der Vorzüge des PICG-Designs ist, dass sie alle eine kleine Setup-Zeit haben. In anderen Worten gesagt kann das Aktivierungssignal EN 250 nahe zu der ansteigenden Flanke des Taktsignals CLK 205 ankommen. Dieses sieht eine zusätzliche Zyklus-Zeit vor, um eine Zeitvorgabe an kritischen Pfaden zu erfüllen. Dies kommt jedoch auf Kosten eines hohen Leistungsverbrauchs zustande, da die Pulsschaltung 245 signifikante Leistung verbraucht und immer an ist. In anderen Worten gesagt ist die Pulsschaltung 245 selbst niemals taktausgeblendet sondern vielmehr verbraucht sie kontinuierlich Energie. Der PICG-Schaltungsleistungsverbrauch ist 1,5 mal demjenigen der PEIRCG-Schaltung, wenn der Taktgeber aktiviert ist, und bis zu 10 mal der Leistungsverbrauch der PRICG-Schaltung, wenn der Taktgeber in einem deaktivierten Modus ist. Demzufolge ist, auch wenn das Aktivierungssignal EN 215 nicht aktiviert ist, die PICG-Schaltung immer Taktleistung verbrauchend.
  • Was benötigt wird, ist eine integrierte Taktausblender(ICG = Integrated Clock Gater)-Schaltung, welche eine hohe Leistungsfähigkeit und eine niedrige Leistungsaufnahme liefert. Es wäre auch erstrebenswert, eine ICG-Schaltung vorzusehen, welche eine kleine Aktivierungs-Setup-Zeit und eine kleine Takt-zu-aktiviertem Takt(clock-to-enabled-clock)-Verzögerung hat. Die erfinderischen Konzepte, welche hierin offenbart sind, implementieren eine ausgeblendete komplementärspannungsgeschaltete Logik innerhalb einer ICG-Schaltung (im Allgemeinen wird hierin darauf Bezug genommen als eine CICG-Schaltung), wodurch eine signifikante Verringerung in der Taktleistungsaufnahme in dem aktivierten Modus und eine insbesondere signifikante Verringerung in der Leistung, wenn sie in dem deaktivierten Modus ist, geliefert wird. Zusammen mit verwandten erfinderischen Konzepten, welche hierin offenbart sind, werden diese und andere Beschränkungen im Stand der Technik adressiert.
  • KURZFASSUNG
  • Erfinderische Konzepte können ein Verfahren zum Ausblenden eines Taktsignals unter Verwendung einer Komplementärschaltlogik aufweisen. Das Verfahren kann ein Empfangen eines Taktsignals, ein Vor-Laden eines ersten Knotens und eines zweiten Knotens auf einen hohen Spannungspegel in Antwort auf das Taktsignal, welches einen niedrigen Spannungspegel hat; ein Latchen durch ein erstes Latch eines ersten Knotens auf den niedrigen Spannungspegel in Antwort darauf, dass das Taktsignal den hohen Spannungspegel hat; ein Latchen durch ein zweites Latch eines zweiten Knotens auf den hohen Spannungspegel in Antwort darauf, dass das Taktsignal den hohen Spannungspegel hat, aufweisen. Zusätzlich zu dem Zustand des ankommenden bzw. einlaufenden Taktsignals, sind die Werte, welche gelatcht werden, auch abhängig davon, ob ein Aktivierungssignal aktiviert ist oder nicht. Ein ausgeblendetes Taktsignal wird basierend wenigstens auf dem Spannungspegel des ersten Knotens erzeugt.
  • Das Verfahren kann weiterhin ein Vorsehen einer Setup-Zeit, in welcher ein Aktivierungssignal empfangen werden kann, ein Auswerten von Spannungspegeln der ersten und zweiten Knoten innerhalb eines Auswertefensters, ein Ausborgen von Zeit von dem Auswertungsfenster und ein Addieren der ausgeborgten Zeit zu der Setup-Zeit aufweisen, in welcher das Aktivierungssignal empfangen werden kann, so dass zusätzliche Zeit zum Empfangen des Aktivierungssignals vorgesehen ist. Die komplementären Latches weisen das erste und das zweite Latch auf.
  • Das Verfahren kann weiterhin ein Empfangen des Aktivierungssignals, ein Erzeugen eines ausgeblendeten Taktsignals, welches das Taktsignal imitiert bzw. mimt, wenn das Aktivierungssignal bei dem hohen Spannungspegel aktiviert ist, und ein Erzeugen eines ausgeblendeten Taktsignals, welches untätig ist, nachdem das Aktivierungssignal bei dem niedrigen Spannungspegel deaktiviert wird. Wenn das Aktivierungssignal bei dem niedrigen Spannungspegel deaktiviert wird, kann das Verfahren ein vollständiges Imitieren eines gesamten Pulses des Taktsignals aufweisen, in welchem die Deaktivierung auftritt. In Antwort auf die Deaktivierung des Aktivierungssignals kann das Verfahren ein Latchen des ersten und zweiten Knotens auf den niedrigen Spannungspegel aufweisen, so dass der gesamte Puls des Taktsignals durch das ausgeblendete Taktsignal imitiert wird.
  • Das Verfahren kann weiterhin ein Empfangen einer Aktivierung eines Aktivierungssignals aufweisen, wenn das Taktsignal bei dem hohen Spannungspegel ist, und trotz der Aktivierung des Taktsignals ein Fortführen der Erzeugung eines ausgeblendeten Taktsignals, welches untätig ist.
  • Gemäß Merkmalen und Prinzipien der vorliegenden erfinderischen Konzepte kann eine ICG, welche eine Taktkaskaden-Komplementärschaltlogik verwendet, einen ersten und einen zweiten Vor-Lade-Transistor, welche konfiguriert sind, um ein Taktsignal zu empfangen, einen ersten Knoten, welcher mit dem ersten Vor-Lade-Transistor verbunden ist, wobei der erste Vor-Lade-Transistor konfiguriert ist, um den ersten Knoten in Antwort auf das Taktsignal zu vor-laden, einen zweiten Knoten, welcher mit dem zweiten Vor-Lade-Transistor verbunden ist, wobei der zweite Vor-Lade-Transistor konfiguriert ist, um den zweiten Knoten in Antwort auf das Taktsignal zu vor-laden, ein erstes Latch, welches mit dem ersten Knoten verbunden ist, und ein zweites Latch aufweisen, welches mit dem zweiten Knoten verbunden ist.
  • Die CICG-Schaltung kann weiterhin einen Inverter aufweisen, welcher mit dem ersten Knoten verbunden ist, wobei der Inverter konfiguriert ist, um einen Spannungspegel des ersten Knoten zu invertieren, und um ein ausgeblendetes Taktsignal zu erzeugen. Die CICG-Schaltung kann weiterhin einen Auswerte-Transistor aufweisen, welcher konfiguriert ist, um das Taktsignal zu empfangen, einen Aktivierungs-Transistor, welcher mit dem Auswerte-Transistor verbunden ist, und konfiguriert ist, um ein Aktivierungssignal zu empfangen, und einen Invers-Aktivierungs-Transistor, welcher mit dem zweiten Knoten und dem Auswerte-Transistor verbunden ist, wobei der Invers-Aktivierungs-Transistor konfiguriert ist, um ein invertiertes Aktivierungssignal zu empfangen. Die CICG-Schaltung kann weiterhin einen Steuer-Transistor aufweisen, welcher mit dem ersten Knoten, dem zweiten Knoten und dem Aktivierungs-Transistor verbunden ist. Der erste Knoten kann mit einem Gate des Steuer-Transistors verbunden sein. Der Auswerte-Transistor kann mit einem Niederspannungs-Potential verbunden sein. Der erste und der zweite Vor-Lade-Transistor können mit einem Hochspannungs-Potential verbunden sein, welches höher ist als das Niederspannungs-Potential.
  • Bestimmte der erfinderischen Merkmale können am besten durch ein Implementieren derselben in einem Prozessor wie beispielsweise innerhalb eines ARM-Prozessorkerns erreicht werden. Andere Typen von Prozessoren können die erfinderischen Prinzipien, welche hierin offenbart sind, implementieren. Die erfinderischen Konzepte können innerhalb von Prozessoren einer Vielzahl von mobilen Vorrichtungen implementiert sein wie beispielsweise Smartphones, Tablets, Notebook-Computer oder dergleichen oder in einer Vielzahl von stationären Vorrichtungen wie beispielsweise Desktop-Computern, Routern oder dergleichen.
  • Die erfinderischen Prinzipien, welche hierin beschrieben und veranschaulicht sind, sehen eine signifikante Verringerung in der Leistungsaufnahme vor, wären sie eine hohe Leistungsfähigkeit aufrechterhalten.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die vorangehenden und zusätzlichen Merkmale und Vorteile der vorliegenden erfinderischen Prinzipien werden offensichtlich werden aus der folgenden detaillierten Beschreibung, welche unter Bezugnahme auf die beigefügten Figuren gefertigt ist, in welchen:
  • 1 ein Beispiel einer Taktausblendungsschaltung ist, auf welche als eine enable pre-latched an clock low integrated clock gater-Schaltung Bezug genommen wird, auf welche ebenso manchmal Bezug genommen wird als PREICG-Schaltung, wie sie im Stand der Technik bekannt ist.
  • 2 ein Beispiel einer anderen Taktausblendungsschaltung ist, auf welche als eine pulsbasierte integrierte Taktausblendungsschaltung Bezug genommen wird, manchmal auch Bezug genommen wird als eine CICG-Schaltung, wie sie im Stand der Technik bekannt ist.
  • 3 ein beispielhakftes Schaltbild einer CICG-Schaltung ist, welche in Übereinstimmung mit den erfinderischen Konzepten eine getaktete komplementärspannungsgeschaltete Logik hat.
  • 4 ein anderes beispielhaftes Schaltbild einer CICG-Schaltung ist, welche in Übereinstimmung mit den erfinderischen Konzepten eine getaktete komplementärspannungsgeschaltete Logik hat.
  • 5 ein beispielhaftes Kurvenverlaufs-Zeitvorgabe-Diagramm ist, welches ein ausgeblendetes Taktsignal, welches durch ein Aktivierungssignal aktiviert wird, Bezug nehmend auf die CICG-Schaltung in den 3 und/oder 4 und in Übereinstimmung mit erfinderischen Konzepten zeigt.
  • 6 ein anderes beispielhaftes Kurvenverlaufs-Zeitvorgabe-Diagramm ist, welches ein ausgeblendetes Taktsignal in einem untätigen Zustand, Bezug nehmend auf die CICG-Schaltung in den 3 und/oder 4 und in Übereinstimmung mit erfinderischen Konzepten zeigt.
  • 7 noch ein anderes beispielhaftes Kurvenverlaufs-Zeitvorgabe-Diagramm ist, welches verschiedene Kurvenverläufe zeigt, welche CICG-Schaltungen der 3 und/oder 4 in Übereinstimmung mit erfinderischen Konzepten zugeordnet sind.
  • 8 noch ein anderes beispielhaftes Kurvenverlaufs-Zeitvorgabe-Diagramm ist, welches verschiedene Kurvenverläufe zeigt, welche CICG-Schaltungen der 3 und/oder 4 in Übereinstimmung mit erfinderischen Konzepten zugeordnet sind.
  • 9 ein anderes beispielhaftes Kurvenverlaufs-Zeitvorgabe-Diagramm ist, welches verschiedene Kurvenverläufe zeigt, welche CICG-Schaltungen der 3 und/oder 4 in Übereinstimmung mit erfinderischen Konzepten zugeordnet sind.
  • 10 ein komplexeres beispielhaftes Kurvenverlaufs-Zeitvorgabe-Diagramm veranschaulicht, welches verschiedene Kurvenverläufe zeigt, welche den CICG-Schaltungen der 3 und/oder 4 in Übereinstimmung mit erfinderischen Konzepten zugeordnet sind.
  • 11 bis 16 schematische Diagramme von verschiedenen Vorrichtungen sind, in welchen der Prozessor und/oder die Logik, welcher bzw. welche einen oder mehrere CICG-Schaltungen hat, in Übereinstimmung mit erfinderischen Konzepten eingebettet sein kann.
  • 17 ein Blockschaltbild eines Computersystems bzw. Berechnungssystems ist, welches einen Prozessor und/oder eine Logik aufweist, welche eine oder mehrere CICG-Schaltungen gemäß Ausführungsformen des erfinderischen Konzepts, wie es hierin offenbart ist, hat.
  • DETAILLIERTE BESCHREIBUNG
  • Es wird nun im Detail auf Ausführungsformen des erfinderischen Konzepts Bezug genommen werden, von welchen Beispiele in den beigefügten Zeichnungen veranschaulicht sind. In der folgenden detaillierten Beschreibung sind zahlreiche bestimmte Details erläutert, um ein gewissenhaftes Verständnis des erfinderischen Konzeptes zu ermöglichen. Es sollte jedoch verstanden werden, dass Personen, welche Fachleute sind, das erfinderische Konzept ohne diese bestimmten Details praktizieren bzw. ausführen können. In anderen Beispielen wurden wohlbekannte Verfahren, Prozessoren, Komponenten, Schaltkreise und Netzwerke nicht im Detail beschrieben, um Aspekte der Ausführungsformen nicht unnötigerweise zu verdunkeln.
  • Es wird verstanden werden, dass obwohl die Begriffe „erster/erste/erstes”, „zweiter/zweite/zweites” etc. hierin verwendet werden können, um verschiedene Elemente zu beschreiben, diese Elemente nicht durch diese Begriffe beschränkt werden sollten. Diese Begriffe werden nur verwendet, um ein Element vom anderen zu unterscheiden. Beispielsweise könnte eine erste Schaltung eine zweite Schaltung benannt werden und ähnlich könnte eine zweite Schaltung eine erste genannt werden, ohne von dem Umfang des erfinderischen Konzepts abzuweichen.
  • Die Terminologie, welche in der Beschreibung des erfinderischen Konzepts hierin verwendet wird, ist für den Zweck der Beschreibung von bestimmten Ausführungsformen ausschließlich und ist nicht vorgesehen, um für das erfinderische Konzept beschränkend zu sein. Wenn in der Beschreibung des erfinderischen Konzepts und der beigefügten Ansprüche verwendet, sind die Singularformen „einer/eine/eines” und „der/die/das” vorgesehen, um die Pluralformen ebenso zu umfassen, solange der Zusammenhang nicht deutlich Anderweitiges anzeigt. Es wird ebenso verstanden werden, dass der Begriff „und/oder”, wenn er hierin verwendet wird, sich bezieht auf und umfasst eine beliebige und alle möglichen Kombinationen einer oder mehrerer der aufgelisteten zugeordneten Gegenstände. Es wird weiterhin verstanden werden, dass die Begriffe „weist auf” und/oder „aufweisend”, wenn sie in dieser Beschreibung verwendet werden, die Anwesenheit von genannten Merkmalen, ganzen Zahlen, Schritten, Operationen, Elementen und/oder Komponenten bzw. Bestandteilen spezifizieren, jedoch nicht die Anwesenheit oder Hinzufügung von einem oder anderen Merkmalen, ganzen Zahlen, Schritten, Operationen, Elementen, Komponenten bzw. Bestandteilen und/oder Gruppen davon ausschließen. Die Komponenten bzw. Bestandteile und Merkmale der Zeichnungen sind nicht notwendigerweise maßstabsgetreu gezeichnet.
  • Der Mobilvorrichtungsbereich verlangt sowohl hohe Frequenz-Charakteristiken als auch niedrigen Leistungs-Charakteristiken, so dass mobile Vorrichtungen eine hohe Leistungsfähigkeit liefern können, ohne das Batterieleben zu beeinflussen. Signifikante Leistungseinsparungen werden in Übereinstimmung mit erfinderischen Prinzipien, welche hierin beschrieben sind, insbesondere wenn sie in einem deaktivierten Modus sind, erreicht. Die getaktete komplementärspannungsgeschaltete Logik-ICG-Schaltung (d. h. CICG-Schaltung), welche hierin beschrieben ist, sieht eine Balance einer hohen Leistungsfähigkeit und einer geringen Leistungsaufnahme vor, um eine lange Standleistung (standing power) und eine Leistungsfähigkeitslücke (performance gap) zu beseitigen.
  • 3 ist ein beispielhaftes Schaltbild einer ICG-Schaltung 300, welche eine getaktete komplementärspannungsgeschaltete Logik in Übereinstimmung mit erfinderischen Konzepten hat. Die ICG-Schaltung 300 weist zwei komplementäre Latches/Latch „A” und Latch „B” auf. Mit zwei komplementären Latches dauert es einige Zeit, bis die Latches ihre Trip-Punkte bzw. Auslösepunkte (trip points) erreichen. Die Zeitdauer, auf welche hierin manchmal Bezug genommen wird als geborgte Zeit, wird durch ein elektrisches Moment und eine positive Rückkopplung zwischen zwei Latches verursacht. Es wird hierin darauf Bezug genommen als „geborgte Zeit”, da Zeit von einem Auswertefenster (evaluation window) „geborgt” wird. Das Auswertefenster ist eine Zeitdauer, in welcher das Taktsignal hoch ist. Die geborgte Zeit wird zu einer Setup-Zeit hinzugefügt, in welcher das Aktivierungssignal empfangen werden kann, so dass eine zusätzliche Zeit zum Empfangen und/oder Latchen des Aktivierungssignals vorgesehen ist, wie im Detail untenstehend beschrieben wird. Darüber hinaus wird die pulsbasierte Schaltung, wie sie in 2 gezeigt ist, beseitigt, wodurch die Leistungsaufnahme signifikant verringert wird.
  • Die CICG-Schaltung 300 empfängt ein Taktsignal CLK 305 und gibt ein ausgeblendetes Taktsignal CLK 310 aus. Wenn die CICG-Schaltung 300 in einem „aktiven” Modus ist, wird das Taktsignal CLK 305 im Wesentlichen als das ausgeblendete Taktsignal CLK 310 hindurch passiert. Wenn andererseits in einem „deaktivierten” Modus, können die Knoten „A” und „B” auf einem fixierten Spannungspegel gehalten werden, welcher signifikant die Leistung verringert, wenn er in dem deaktivierten Modus ist. Wenn es in dem deaktivierten Modus ist, ist das ausgeblendete Taktsignal CLK 310 untätig, was im Allgemeinen einem niedrigen Pegel oder einem Nullspannungs-Potentialpegel entspricht. Die CICG-Schaltung 300 kann auch ein Aktivierungs-E 315-Signal empfangen. Das Aktivierungs-E 315-Signal steuert bzw. überprüft, ob die CICG-Schaltung 300 ein aktives oder ein untätiges ausgeblendetes Taktsignal CLK 310 erzeugt.
  • Anfänglich verbleibt in dem deaktivierten Modus, wenn das Taktsignal CLK 305 bei einem niedrigen Pegel ist, der Auswerte-Transistor N4 abgeschaltet, und die Transistoren P1 und P2 bleiben angeschaltet. N-Typ Transistoren sind in den Figuren als NX bezeichnet. P-Typ Transistoren sind in den Figuren als PX bezeichnet. Die N-Typ und P-Typ Transistoren können MOSFET-Typ Transistoren sein. Es wird jedoch verstanden werden, dass jeder geeignete Transistor und Transistortyp verwendet werden kann.
  • In solch einem deaktivierten Modus werden der Knoten „A” und der Knoten „B” jeweils auf ein Spannungspotential von VDD vor-geladen, welches im Allgemeinen einem hohen logischen Pegel entspricht. Solch eine Vor-Ladung tritt auf, da es einen Hoch-Impedanzweg zwischem jedem Knoten und dem Masse-Spannungspotential (d. h. GND) aufgrund des Auswerte-Transistors N4 gibt, welcher abgeschaltet ist. Das Latch „A” latcht das Spannungspotential VDD am Knoten „A”. Das Latch „B” latcht das Spannungspotential VDD am Knoten „B”. Da es wenige bis keine Fluktuationen des Spannungspegels an den Knoten „A” und „B” während dieses Modus gibt, wird sehr wenig Leistung verbraucht. Die CICG-Schaltung kann in dem deaktivierten Modus für eine beliebige angemessene Zeitdauer verbleiben.
  • Wenn das Taktsignal CLK 305 zu einem hohen Pegel schwingt, beginnt ein Auswertemodus bzw. Evaluierungsmodus. Jeder Auswertemodus dauert fair die Dauer eines entsprechenden hohen Pegels (d. h. Auswertefenster) des Taktsignals CLK 305 an. Während des Auswertemodus werten die Latches „A” und „B” die Spannungspotentiale an Knoten „A” und „B” aus und wenigstens einer der Knoten wird auf GND herabgezogen, abhängig von dem Wert und der Zeitvorgabe des Aktivierungssignals E 315, wie weiterhin im Detail untenstehend unter Bezugnahme auf Kurvenverlaufs-Zeitvorgabe-Diagramme beschrieben wird.
  • Eine detaillierte Beschreibung der strukturellen Aspekte der CICG-Schaltung 300 wird nun vorgesehen. Das Latch „A” weist drei Transistoren auf, welche in Serie – P5, P6 und N8 – angeordnet sind. Das Gate von P5 ist „luftverbunden (air connected)” mit dem Knoten LATB des Latch „B”. In anderen Worten gesagt wird verstanden, dass, während die Leitung für den Zweck des Zeigens eines gesäuberten Diagramms nicht gezeigt ist, solch eine Verbindungsleitung gegenwärtig ist. Ein Inverter 330 ist zwischen dem Knoten „A” und dem Gate von N8 angeordnet. Das Gate von P6 ist mit dem Gate von N8 verbunden. Die Source von P5 ist mit VDD verbunden. Die Source von N8 ist mit der Drain von N4 verbunden.
  • Latch „B” ist strukturell ähnlich zu Latch „A”. Besonders weist Latch „B” drei Transistoren auf, welche in Serie angeordnet sind – P3, P4 und N7. Das Gate von P3 ist „luftverbunden” mit dem Signal EN, welches von dem Inverter 325 ausgegeben wird. Ein anderer Inverter 320 ist zwischen dem Knoten „B” und dem Gate von N7 verbunden. Das Gate von P4 ist mit dem Gate von N7 verbunden. Die Source von P3 ist mit VDD verbunden. Die Source von N7 ist mit der Drain von N4 verbunden. Eines der Latches (beispielsweise „A” oder „B”) kann vorgesehen sein, geringfügig langsamere Charakteristiken zu haben als das andere.
  • Die Vor-Ladetransistoren P1 und P2 sind mit dem Takt-Pin, welcher das Taktsignal CLK trägt, verbunden. Die Sources der Transistoren P1 und P2 sind mit VDD verbunden und die Drains mit dem Knoten „B” und dem Knoten „A” jeweils. Der Steuer-Transistor N2 ist zwischen dem Vor-Lade-Transistor P2 und einem Aktivierungs-Transistor N3 angeordnet. Das Gate des Steuer-Transistors N2 ist mit dem Knoten „B” verbunden. Das Gate des Aktivierungs-Transistors N3 empfängt das Aktivierungssignal E 315.
  • Ein Invers-Aktivierungs-Transistor N1 ist zwischen dem Vor-Lade-Transistor P1 und dem Auswerte-Transistor N4 angeordnet. Das Gate des Invers-Aktivierungs-Transistors N1 ist mit einem Ausgang des Inverters 325 verbunden. Als solches empfängt das Gate des Transistors das EN-Signal, welches das Aktivierungs-Signal E 315 invertiert ist.
  • Das Latch „B” ist mit dem Knoten „B” verbunden und ist konfiguriert, um ein Spannungspotential des Knotens „B” auszuwerten, und um einen Spannungspegel basierend auf der Auswertung zu latchen. Ähnlich ist das Latch „A” mit dem Knoten „A” verbunden und konfiguriert, um ein Spannungspotential des Knotens „A” auszuwerten, und um einen Spannungspegel basierend auf der Auswertung zu latchen. Der Zustand des Taktsignals CLK 305 und der Wert und die Zeitvorgabe des Aktivierungssignals E 315 beeinflussen, wie die Latches „A” und „B” die Spannungspegel der Knoten „A” und „B” auswerten und latchen. Zusätzlich ist ein Inverter 335 mit dem Knoten „A” verbunden und invertiert den Spannungspegel des Knotens „A”, welcher als das ausgeblendete Taktsignal CLK 310 ausgegeben wird. Die Ausführungsform, welche in 3 gezeigt ist, verwendet P-Typ Transistoren zum Vor-Laden auf einen VDD-Pegel und N-Typ Transistoren zum Auswerten auf einen GND-Pegel. Fachleute jedoch werden erkennen, dass die Schaltung auch implementiert werden kann unter Verwendung eines N-Typ Transistors zum Vorladen auf einen GND-Pegel und P-Transistoren zum Auswerten auf einen VDD-Pegel. Solch eine alternative Implementierung ist vorgesehen, durch den Gedanken der Ausführungsform, welche in 4 gezeigt ist, umfasst zu sein.
  • 4 ist ein anderes beispielhaftes Schaltbild einer CICG-Schaltung 400, welche eine getaktete komplementärspannungsgeschaltete Logik in Übereinstimmung mit erfinderischen Konzepten hat. Die CICG-Schaltung 400 ist ähnlich zu der CICG-Schaltung 300 der 3. Wie gesehen werden kann, ist der bemerkenswerte Unterschied, dass die Latch-Schaltungen „A” und „B” eher als Rechtecke als als detaillierte Latch-Schaltungen gezeigt sind. In einigen Ausführungsformen weist wenigstens eines des ersten und zweiten Latches kapazitive Elemente auf und weist keine Transistoren auf, welche an- und abgeschaltet werden können. Es wird verstanden werden, dass jeder beliebige geeignete Latch-Typ verwendet werden kann, ohne von den erfinderischen Konzepten, welche hierin offenbart sind, abzuweichen.
  • 5 ist ein Beispiel eines Kurvenverlaufs-Zeitvorgabe-Diagramms, welches ein ausgeblendetes Taktsignal zeigt, welches durch ein Aktivierungssignal, welches sich auf die CICG-Schaltungen der 3 und/oder 4 bezieht, und in Übereinstimmung mit erfinderischen Konzepten aktiviert wird. Auf dieses Beispiel wird Bezug genommen als „Fall 1” und es zeigt ein Kurvenverlaufs-Diagramm zum Aktivieren des ausgeblendeten Taktsignals CLK 310. Wie in 5 gezeigt ist, wird das Aktivierungssignal E 315 (beispielsweise bei 515) vor dem Auswertefenster 505 aktiviert, welches bei 520 beginnt (d. h. bei der ansteigenden Flanke des Taktsignals CLK 305).
  • Das Aktivierungssignal E 315 wird bei 525 deaktiviert, was in diesem Fall passiert, wenn das Taktsignal CLK 305 noch hoch ist (d. h. während des Auswertefensters 507). Wenn, wie hier das Aktivierungssignal E 315 angemessen relativ zu der Taktflanke eingerichtet ist (beispielsweise 520) und auch wenn das Aktivierungssignal E 315 abschaltet (beispielsweise bei 525), während das Taktsignal 305 hoch ist, dann folgt das ausgeblendete Taktsignal CLK 310 im Wesentlichen dem oder imitiert das Taktsignal CLK 305. Nachdem das Aktivierungssignal E 315 abschaltet und der gesamte Taktpuls 507 vollständig zu dem ausgeblendeten Taktsignal CLK 310 propagiert wird, kehrt dann das ausgeblendete Taktsignal CLK 310 zu einem untätigen Zustand zurück. In anderen Worten gesagt wird, wenn das Aktivierungssignal E 315 deaktiviert wird, der gesamte Puls des Taktsignals CLK 305, in welchem die Deaktivierung auftritt, durch das ausgeblendete Taktsignal CLK 310 imitiert und danach kehrt das ausgeblendete Taktsignal CLK 310 zu einem untätigen Zustand zurück.
  • Bemerkenswert ist, dass es eine ausgeborgte Zeitdauer 510 gibt, in welcher die CICG-Schaltung den Wert des Aktivierungssignals E 315 bestimmen kann. In anderen Worten gesagt wird die ausgeborgte Zeitdauer 510 von dem Auswertefenster 505 „ausgeborgt” und zu einer Setup-Zeit hinzugefügt, in welcher das Aktivierungssignal E 315 angemessen empfangen werden kann, wodurch die Leistungsfähigkeits-Charakteristiken und -Toleranzen der CICG-Schaltung verbessert werden. Genauer wird die ausgeborgte Zeitdauer 510 aufgrund der Auslösepunkt-Differenz zwischen dem Latch „A” und dem Latch „B” möglich gemacht. Solch eine Auslösepunkt-Differenz tritt als ein Ergebnis der Natur auf, wie die Komplementärschaltlogik-Spannungspegel an Knoten „A” und „B” während des Auswerte-Modus auswertet und latcht. Aufgrund der förderlichen Verzögerung, welche durch die komplementären Latches während der Auswerte- und Latch-Phasen verursacht wird, hat das Aktivierungssignal E 315 mehr Zeit, um angemessen ausgewertet zu werden. Als ein Ergebnis kann das Aktivierungssignal E 315 später als 515 oder in anderen Worten näher zu oder sogar nach der ansteigenden Flanke des Taktsignals CLK 305 ankommen und nach wie vor angemessen ausgewertet werden.
  • 6 ist ein anderes beispielhaftes Kurvenverlaufs-Zeitverlaufs-Diagramm, welches ein ausgeblendetes Taktsignal in einem untätigen Zustand in Antwort auf ein Aktivierungssignal, welches sich auf die ICG-Schaltung in den 3 und/oder 4 bezieht und in Übereinstimmung mit erfinderischen Konzepten zeigt.
  • Auf dieses Beispiel wird Bezug genommen als „Fall 2” und es zeigt ein Kurvenverlaufs-Diagramm, in welchem das ausgeblendete Taktsignal CLK 310 nicht aktiviert ist. Wie in 6 gezeigt ist, wird das Aktivierungssignal E 315 (beispielsweise bei 615) nach der ansteigenden Flanke 620 des Taktsignals CLK 305 aktiviert. Wenn, wie hier, das Aktivierungssignal E 315 angeschaltet wird, nachdem das Taktsignal 305 hoch ist, dann verbleibt das ausgeblendete Taktsignal CLK 310 ausgeblendet oder es verbleibt anderweitig in einem untätigen Zustand. In einigen Ausführungsformen verbleibt nur wenn das Aktivierungssignal E 315 angeschaltet wird, nachdem das Taktsignal 305 wenigstens solange wie oder länger als die ausgeborgte Zeit 510 (der 5) hoch gewesen ist, dann das ausgeblendete Taktsignal CLK 310 ausgeblendet oder andernfalls verbleibt es in einem untätigen Zustand. In anderen Worten gesagt, folgt, wenn eine Aktivierung des Aktivierungssignals E 315 zu spät ankommt, nachdem das Taktsignal CLK 305 von niedrig zu hoch übergeht, dann das ausgeblendete Taktsignal CLK 310 nicht dem Taktsignal CLK 305 unabhängig davon, wann das Aktivierungssignal 315 deaktiviert wird (beispielsweise was in diesem Fall bei 625 passiert).
  • 7 ist noch ein anderes beispielhaftes Kurvenverlaufs-Zeitvorgabe-Diagramm, welches verschiedene Kurvenverläufe zeigt, welche mit den CICG-Schaltungen der 3 und/oder 4 in Übereinstimmung mit den erfinderischen Konzepten verknüpft ist. 7 ist ähnlich zu 5, zusätzlich jedoch sind die Kurvenverläufe für die Knoten „A” und „B” gezeigt, zusammen mit anderen Notationen, wie sie im Detail untenstehend beschrieben werden. Bezug wird nun genommen auf die 3, 4 und 7.
  • Wie in 7 gezeigt ist, wird während des deaktivierten Modus 735 das Taktsignal CLK 305 bei einem niedrigen Pegel gehalten, was verursacht, dass der Knoten „B” und der Knoten „A” auf einen hohen Pegel vor-geladen werden. In diesem Beispiel wird dann das Aktivierungssignal E 315 (beispielsweise bei 715) vor dem Auswertefenster 705 aktiviert, welches bei 720 beginnt. Die ansteigende Flanke 720 des Taktsignals CLK 305 beginnt den Auswerte-Modus. Wenn der Auswerte-Modus beginnt, geben Latches „A” und „B” die Spannungen bei den Knoten „A” und „B” jeweils aus.
  • Da in diesem Fall das Aktivierungssignal E 305 angemessen relativ zu der ansteigenden Flanke 720 des Taktsignals CLK 305 eingerichtet ist, treten die folgenden Ereignisse auf. Bei 720 werden die Vor-Lade-Transistoren P1 und P2 abgeschaltet und der Auswerte-Transistor N4 angeschaltet. Der Steuer-Transistor N2 verbleibt angeschaltet, da, wie obenstehend erwähnt ist, der Knoten „B” anfänglich vor-geladen ist und auf einen hohen Pegel gelatcht ist, welcher dem Gate von N2 zugeführt wird. Der Aktivierungs-Transistor N3 verbleibt ebenfalls angeschaltet, da das Aktivierungssignal E 315 bei einem hohen Pegel ist. Demnach wird ein leitfähiger Weg zwischen dem Knoten „A” und GND gebildet, welcher den Knoten „A” auf einen niedrigen Pegel zieht.
  • Indes verbleibt der Invers-Aktivierungs-Transistor N1 abgeschaltet, da das Aktivierungssignal 315 durch den Inverter 325 invertiert wird und dem Gate von N1 zugeführt wird. Dies erzeugt einen Hoch-Impedanz-Weg zwischen dem Knoten „B” und GND, was verursacht, dass das Spannungspotential des Knotens „B” bei einem hohen Pegel gelatcht verbleibt. Nachdem die Latches „A” und „B” ihren Auslösepunkt (d. h. ihren „Nicht-Rückkehr”-Punkt) bei 740 getroffen haben, werden dann die Spannungspegel an Knoten „A” und „B” fest entschieden und mit dem Knoten „A” bei einem niedrigen Pegel und dem Knoten „B” bei einem hohen Pegel gelatcht. Der Inverter 335 invertiert das Spannungspotential des Knotens „A” und als ein Ergebnis wird ein hoher Pegel als das ausgeblendete Taktsignal CLK 310 ausgegeben, wie bei 730 gezeigt ist, dadurch dem Taktpuls 705 folgend oder diesen imitierend.
  • Das Aktivierungssignal E 315 wird bei 725 deaktiviert, was in diesem Fall auftritt, wenn das Taktsignal CLK 305 hoch ist (d. h. während des Auswertefensters 707). Wenn, wie hier, das Aktivierungssignal E 315 relativ zu dem Taktrand (beispielsweise 720) angemessen eingestellt ist und auch wenn das Aktivierungssignal E 315 (beispielsweise bei 725) abschaltet, während das Taktsignal 305 hoch ist, dann folgt oder imitiert das ausgeblendete Taktsignal CLK 310 im Wesentlichen dem/das Taktsignal CLK 305. In anderen Worten gesagt, schwingt in diesem Zustand der Knoten „A” zwischen VDD und GND bei der Frequenz des Taktsignals CLK 305. Als ein Ergebnis schwenkt das ausgeblendete Taktsignal CLK 310 zwischen VDD und GND bei der Frequenz des Knotens „A”, wenn auch bei einer entgegengesetzten Polarität aufgrund des Inverters 335. Nachdem das Aktivierungssignal E 315 abschaltet und der gesamte Taktpuls 707 vollständig zu dem ausgeblendeten Taktsignal CLK 310 propagiert ist (d. h. als Puls 732), kehrt dann das ausgeblendete Taktsignal CLK 310 zu einem untätigen Zustand zurück. Es wird verstanden werden, dass das ausgeblendete Taktsignal CLK 310 einer beliebigen Anzahl von Taktzyklen des Taktsignals CLK 305 abhängig von dem Wert des Aktivierungssignals E 315 folgen kann.
  • Genauer verursacht die Deaktivierung des Aktivierungssignals E 315 bei 725 dass der Aktivierungs-Transistor N3 abschaltet und und der Invers-Aktivierungs-Transistor N1 anschaltet. Als ein Ergebnis wird der Knoten „B” vorübergehend auf GND gezogen, wie bei 745 gezeigt ist, da ein leitfähiger Pfad von dem Knoten „B” über Transistoren N1 und N4 zu GND gebildet wird. Indes verbleibt der Knoten „A” bei einem niedrigen Pegel, da das Latch „A” das Spannungspotential des Knotens „A” zu dem niedrigen Pegel gelatcht hat, was Glitches in dem ausgeblendeten Taktsignal CLK 310 verhindert, welche andernfalls auftreten hätten können, verursacht durch die Deaktivierung des Aktivierungssignals E 315 während des Auswertefensters 707.
  • Wie bei 730 und 732 gezeigt ist, folgt das ausgeblendete Taktsignal CLK 310 im Wesentlichen oder imitiert im Wesentlichen dem/das Taktsignal CLK 305. Dies tritt auf, da die Knoten „A” und „B” jeder jeweils während jedes niedrigen Pegels jedes Taktzyklus von CLK 305 vor-geladen werden, was verursacht, dass das ausgeblendete Taktsignal CLK 310 auch auf den niedrigen Pegel eingestellt bzw. gesetzt wird. Dann wird während jedes Auswertefensters (beispielsweise 705, 707 etc.) der Knoten „A” nach unten gezogen, da, wie obenstehend erklärt ist, das aktivierte Aktivierungssignal E 315 einen leitfähigen Pfad bzw. Weg zu GND erzeugt. Dieser Zyklus kann unbegrenzt wiederholt werden, solange das Aktivierungssignal E 315 ordnungsgemäß aktiviert wird. Nachdem das Aktivierungssignal E 315 deaktiviert ist, verbleibt der Knoten „A” bei einem hohen Pegel gelatcht, da der Aktivierungs-Transistor N3 abgeschaltet wird. Demnach wird das ausgeblendete Taktsignal CLK 310 in dem untätigen Zustand platziert.
  • Bemerkenswerterweise gibt es eine ausgeborgte Zeitdauer 710 ähnlich zu der ausgeborgten Zeitdauer 510 der 5. Eine detaillierte Beschreibung der ausgeborgten Zeit 710 ist hier zum Zweck der Kürze ausgelassen. Es wird jedoch verstanden werden, dass die ausgeborgte Zeit 710 in einer ähnlichen oder selben Art und Weise wie diejenige der ausgeborgten Zeit 510 funktioniert.
  • 8 ist noch ein anderes beispielhaftes Kurvenverlaufs-Zeitvorgabe-Diagramm, welches verschiedene Kurvenverläufe zeigt, welche den CICG-Schaltungen der 3 und/oder 4 in Übereinstimmung mit erfinderischen Konzepten zugeordnet sind. Der primäre Unterschied zwischen dem Kurvenverlaufs-Diagramm der 8 zu dem Kurvenverlaufs-Diagramm der 7 ist, dass das Aktivierungssignal E 315 zu derselben Zeit wie die ansteigende Flanke des Taktsignals CLK 305 aktiviert wird. Es wird nun Bezug genommen auf die 3, 4 und 8.
  • Wie in 8 gezeigt ist, wird während eines deaktivierten Modus 835 das Taktsignal CLK 305 bei einem niedrigen Pegel gehalten, was verursacht, dass der Knoten „B” und der Knoten „A” zu einem hohen Pegel vor-geladen werden. In diesem Beispiel wird das Aktivierungssignal E 315 dann (beispielsweise bei 815) zu derselben Zeit oder im Wesentlichen derselben Zeit wie der Beginn 820 des Auswertefensters 805 aktiviert. Die ansteigende Flanke 820 des Taktsignals CLK 305 beginnt den Auswerte-Modus. Wenn der Auswerte-Modus beginnt, werten Latches „A” und „B” jeweils die Spannungen an Knoten „A” und „B” aus.
  • Insbesondere gibt es eine ausgeborgte Zeitdauer 810, in welcher die CICG-Schaltung den Wert des Aktivierungssignals E 315 bestimmen kann, auch wenn das Aktivierungssignal E 315 sehr nahe zu, zu derselben Zeit wie oder sogar nach der ansteigenden Flanke 820 des Taktsignals CLK 305 aktiviert wird. In anderen Worten gesagt wird die ausgeborgte Zeitdauer 810 von dem Auswertefenster 805 ausgeborgt und zu der Setup-Zeit hinzugefügt, um die Leistungsfähigkeits-Charakteristiken und -Toleranzen der CICG-Schaltung zu erhöhen. Genauer wird die ausgeborgte Zeitdauer 810 möglich gemacht aufgrund der Auslösepunkt-Differenz zwischen dem Latch „A” und dem Latch „B”. Solch eine Latch-Auslösepunkt-Differenz tritt als ein Ergebnis der Natur dessen auf, wie die Komplementärschaltlogik Spannungspegel an Knoten „A” und „B” während des Auswerte-Modus auswertet und latcht.
  • Aufgrund der förderlichen Verzögerung, welche durch die komplementären Latches während der Auswerte- und Latch-Phasen verursacht wird, hat das Aktivierungssignal E 315 mehr Zeit, um ordnungsgemäß ausgewertet zu werden. Als ein Ergebnis kann das Aktivierungssignal E 315 näher zu oder zu derselben Zeit wie die ansteigende Flanke 820 des Taktsignals CLK 305 ankommen und noch ordnungsgemäß ausgewertet werden. In einigen Ausführungsformen kann das Aktivierungssignal E 315 sogar nach der ansteigenden Flanke 820 des Taktsignals CLK 305 ankommen und noch ordnungsgemäß ausgewertet werden. Auf dies wird Bezug genommen als eine negative Setup-Zeit.
  • Da in diesem Fall das Aktivierungssignal E 315 relativ zu der ansteigenden Flanke 820 des Taktsignals CLK 305 geeignet eingestellt ist, treten die folgenden Ereignisse auf. Bei 820 werden die Vor-Lade-Transistoren P1 und P2 abgeschaltet und der Auswerte-Transistor N4 wird angeschaltet. Der Steuer-Transistor N2 verbleibt angeschaltet, da, wie obenstehend erwähnt ist, der Knoten „B” anfänglich vor-geladen ist und gelatcht ist auf einen hohen Pegel, welcher dem Gate von N2 zugeführt wird. Der Aktivierungs-Transistor N3 verbleibt ebenso angeschaltet, da das Aktivierungssignal E 315 bei einem hohen Pegel ist. Demnach wird ein leitfähiger Pfad bzw. Weg zwischen dem Knoten „A” und GND gebildet, welcher den Knoten „A” auf einen niedrigen Pegel zieht.
  • Indes verbleibt der Invers-Aktivierungs-Transistor N1 abgeschaltet, da das Aktivierungssignal E 315 durch den Inverter 325 invertiert wird und dem Gate von N1 zugeführt wird. Dies erzeugt einen Hoch-Impedanz-Weg zwischen dem Knoten „B” und GND, was verursacht, dass das Spannungspotential des Knotens „B” bei einem hohen Pegel gelatcht verbleibt. Nachdem die Latches „A” und „B” ihren Auslösepunkt (d. h. ihren „Nicht-Rückkehr”-Punkt) bei 840 getroffen haben, werden dann die Spannungspegel an Knoten „A” und „B” fest entschieden und mit dem Knoten „A” bei einem niedrigen Pegel und dem Knoten „B” bei einem hohen Pegel gelatcht. Der Inverter 335 invertiert das Spannungspotential des Knotens „A” und als ein Ergebnis wird ein hoher Pegel als das ausgeblendete Taktsignal CLK 310, wie bei 830 gezeigt ist, ausgegeben, dadurch den Taktpuls 805 folgend oder diesen imitierend.
  • Das Aktivierungssignal E 315 wird bei 825 deaktiviert, was in diesem Fall auftritt, wenn das Taktsignal CLK 305 hoch ist (d. h. während des Auswertefensters 807). Wenn, wie hier, das Aktivierungssignal 315 relativ zu der Taktflanke (beispielsweise 820) angemessen eingestellt ist, und auch wenn das Aktivierungssignal E 315 abschaltet (beispielsweise bei 825), während das Taktsignal 305 hoch ist, dann folgt das ausgeblendete Taktsignal CLK 310 im Wesentlichen oder imitiert im Wesentlichen das Taktsignal CLK 305. In anderen Worten gesagt, schwingt in diesem Zustand der Knoten „A” zwischen VDD und GND bei der Frequenz des Taktsignals CLK 305. Als ein Ergebnis schwingt das ausgeblendete Taktsignal CLK 310 zwischen VDD und GND bei der Frequenz des Knotens „A”, wenn auch bei einer entgegengesetzten Polarität aufgrund des Inverters 335. Nachdem das Aktivierungssignal E 315 abschaltet und der gesamte Taktpuls 807 vollständig zu dem ausgeblendeten Taktsignal CLK 310 propagiert ist (d. h. als Puls 832), kehrt dann das ausgeblendete Taktsignal CLK 310 zu einem untätigen Zustand zurück. Es wird verstanden werden, dass das ausgeblendete Taktsignal CLK 310 einer beliebigen Anzahl von Taktzyklen des Taktsignals CLK 305 folgen kann, abhängig von dem Wert des Aktivierungssignals E 315.
  • Genauer verursacht die Deaktivierung des Aktivierungssignals 315 der 825, dass der Aktivierungs-Transistor N3 abschaltet und der Invers-Aktivierungs-Transistor N1 anschaltet. Als ein Ergebnis wird der Knoten „B” vorübergehend auf GND gezogen, wie bei 845 gezeigt ist, da ein leitfähiger Weg von dem Knoten „B” über die Transistoren N1 und N4 zu GND gebildet wird. Indes verbleibt der Knoten „A” bei einem niedrigen Pegel, da das Latch „A” das Spannungspotential des Knotens „A” zu dem niedrigen Pegel gelatcht hat, was Glitches bzw. Störungen verhindert, welche andernfalls in dem ausgeblendeten Taktsignal CLK 310 durch die Deaktivierung des Aktivierungssignals E 315 während des Auswertefensters 807 verursacht hätten werden können.
  • Wie bei 830 und 832 gezeigt ist, folgt das ausgeblendete Taktsignal CLK 310 im Wesentlichen oder imitiert im Wesentlichen dem/das Taktsignal CLK 305. Dies tritt auf, da die Knoten „A” und „B” jeweils während jedes niedrigen Pegels jedes Taktzyklus von CLK 305 vor-geladen werden, was verursacht, dass das ausgeblendete Taktsignal CLK 310 ebenso auf den niedrigen Pegel eingestellt wird. Dann wird während jedes Auswertefensters (beispielsweise 805, 807 etc.) der Knoten „A” nach unten gezogen, da, wie obenstehend erklärt ist, das aktivierte Aktivierungssignal E 315 einen leitfähigen Weg zu GND bildet. Dieser Zyklus kann unbegrenzt wiederholt werden, solange das Aktivierungssignal E 315 ordnungsgemäß aktiviert ist. Nachdem das Aktivierungssignal E 315 deaktiviert ist, verbleibt der Knoten „A” bei einem hohen Pegel gelatcht, da der Aktivierungs-Transistor N3 abgeschaltet ist. Demnach wird das ausgeblendete Taktsignal CLK 310 in dem untätigen Zustand platziert.
  • 9 ist ein anderes beispielhaftes Kurvenverlaufs-Zeitvorgabe-Diagramm, welches verschiedene Kurvenverläufe zeigt, welche mit den CICG-Schaltungen der 3 und/oder 4 in Übereinstimmung mit erfinderischen Konzepten verknüpft sind. 9 ist ähnlich zu 6, jedoch sind zusätzlich die Kurvenverläufe für Knoten „A” und „B” gezeigt zusammen mit anderen Notationen, wie untenstehend im Detail beschrieben ist. Bezug wird nun genommen auf die 3, 4 und 9.
  • Wie in 9 gezeigt ist, wird während eines deaktivierten Modus 935 das Taktsignal CLK 305 bei einem niedrigen Pegel gehalten, was verursacht, dass der Knoten „B” und der Knoten „A” auf einen hohen Pegel vor-geladen werden. Die ansteigende Flanke 920 des Taktsignals CLK 305 beginnt den Auswerte-Modus. Wenn der Auswerte-Modus beginnt, werten Latches „A” und „B” jeweils die Spannungen an den Knoten „A” und „B” aus.
  • In diesem Beispiel ist das erste Auswertefenster 905. Da zu dieser Zeit das Aktivierungssignal E 315 auf einem niedrigen Pegel gehalten wird, verbleibt der Aktivierungs-Transistor N3 abgeschaltet und der Knoten „A” verbleibt bei einem hohen Pegel gelatcht, wie bei 955 gezeigt ist. Als ein Ergebnis verbleibt der ausgeblendete Takt CLK 310 bei einem niedrigen Pegel, wie bei 930 gezeigt ist, aufgrund des Inverters 335.
  • Die Knoten „A” und „B” werden auf einen hohen Pegel (beispielsweise VDD) vor-geladen und gelatcht, wenn das Taktsignal CLK 305 zu einem niedrigen Pegel schwingt. Das nächste Auswertefenster ist 907, welches bei der ansteigenden Flanke 922 des Taktsignals CLK 305 beginnt. Bei 922 werden die Vor-Lade-Transistoren P1 und P2 abgeschaltet und der Auswerte-Transistor N4 wird angeschaltet. Der Aktivierungs-Transistor N3 verbleibt anfänglich abgeschaltet, da das Aktivierungssignal E 315 noch nicht angekommen ist. Der Invers-Aktivierungs-Transistor N1 verbleibt andererseits aufgrund des Inverters 325 angeschaltet. Demnach wird ein leitfähiger Weg zwischen dem Knoten „B” und GND gebildet, und der Latch „B” wertet aus und latcht den Knoten „B” bei einem niedrigen Pegel, wie bei 945 gezeigt ist. Der Knoten „A” jedoch verbleibt bei einem hohen Pegel gelatcht, wie bei 952 gezeigt ist, aufgrund des Hoch-Impedanz-Weges zwischen dem Knoten „A” und GND, trotz der anhaltenden Oszillationen des Taktsignals CLK 305.
  • Nach dem „Nicht-Rückkehr”-Punkt werden die Spannungspegel an den Knoten „A” und „B” fest entschieden und mit dem Knoten „A” bei einem hohen Pegel und dem Knoten „B” bei einem niedrigen Pegel gelatcht. Der Inverter 335 invertiert das Spannungspotential des Knotens „A” und als ein Ergebnis wird ein niedriger Pegel als das ausgeblendete Taktsignal CLK 310 aufrechterhalten.
  • In diesem Beispiel wird das Aktivierungssignal E 315 dann aktiviert (beispielsweise bei 915) während des Auswertefensters 907. In anderen Worten gesagt, wird das Aktivierungssignal E 315 aktiviert, wenn das Taktsignal CLK 305 hoch ist. Dies ist ähnlich zu Fall 2 der 6. Auch wenn das Aktivierungssignal E 315 einen Teilweg durch das Auswertefenster 907 aktiviert wird, verbleibt der ausgeblendete Takt CLK 310 bei einem niedrigen Pegel aufgrund der folgenden Ereignisse.
  • Die Aktivierung des Aktivierungssignals E 315 verursacht, dass der Aktivierungs-Transistor N3 anschaltet, da jedoch der Knoten „B” bei einem niedrigen Pegel ist (wie vorangehend bei 945 angezeigt), verbleibt der Steuer-Transistor N2 abgeschaltet, und demnach existiert noch ein Hoch-Impedanz-Weg zwischen dem Knoten „A” und GND. Aus diesem Grund verbleibt der Knoten „A” bei dem hohen Pegel gelatcht, und als ein Ergebnis verbleibt der ausgeblendete Takt CLK 310 bei einem niedrigen Pegel, wie bei 932 gezeigt ist.
  • Das Aktivierungssignal E 315 wird bei 925 deaktiviert, was in diesem Fall auftritt, wenn das Taktsignal CLK 305 niedrig ist, und wenn die Knoten „A” und „B” vorgeladen sind. Als ein Ergebnis hat die Deaktivierung des Aktivierungssignals E 315 keine Wirkung auf das ausgeblendete Taktsignal CLK 310. Demnach wird der untätige Zustand des ausgeblendeten Taktsignals CLK 310 aufrechterhalten.
  • 10 veranschaulicht ein komplexeres Beispiel eines Kurvenverlaufs-Zeitvorgabe-Diagramms, welches verschiedene Kurvenverläufe zeigt, welche mit den CICG-Schaltungen der 3 und/oder 4 in Übereinstimmung mit erfinderischen Konzepten verknüpft sind. Dieses Beispiel zeigt eine Kombination der Fall 1- und Fall 2-Beispiele, welche obenstehend beschrieben sind. Bezug wird nun genommen auf die 3, 4 und 10.
  • Wie in 10 gezeigt ist, wird während eines Deaktivierungs-Modus 1035 das Taktsignal CLK 305 bei einem niedrigen Pegel gehalten, was verursacht, dass der Knoten „B” und der Knoten „A” auf einen hohen Pegel vorgeladen werden. Die ansteigende Flanke 1020 des Taktsignals CLK 305 beginnt den Auswerte-Modus. Wenn der Auswerte-Modus beginnt, werten die Latches „A” und „B” jeweils die Spannungen an Knoten „A” und „B” aus.
  • In diesem Beispiel ist das erste Auswertefenster 1005, welches bei der ansteigenden Flanke 1020 des Taktsignals CLK 305 beginnt. Bei 1020 werden die Vor-Lade-Transistoren P1 und P2 abgeschaltet und der Auswerte-Transistor N4 wird angeschaltet. Der Aktivierungs-Transistor N3 verbleibt anfänglich abgeschaltet, da das Aktivierungssignal E 315 noch nicht angekommen ist. Der Invers-Aktivierungs-Transistor N1 andererseits verbleibt anfänglich angeschaltet aufgrund des Inverters 325. Demnach wird ein leitfähiger Pfad zwischen dem Knoten „B” und GND gebildet und das Latch „B” wertet aus und latcht den Knoten „B” bei dem niedrigen Pegel, wie bei 1045 gezeigt ist. Der Knoten „A” jedoch verbleibt bei einem hohen Pegel gelatcht aufgrund des hohen Impedanz-Wegs zwischen dem Knoten „A” und GND.
  • Nach dem „Nicht-Rückkehr”-Punkt bei 1045 werden die Spannungspegel an den Knoten „A” und „B” fest entschieden und mit dem Knoten „A” bei einem hohen Pegel und dem Knoten „B” bei einem niedrigen Pegel gelatcht. Der Inverter 335 invertiert das Spannungspotential des Knotens „A” und als ein Ergebnis wird ein niedriger Pegel als das ausgeblendete Taktsignal CLK 310 aufrechterhalten.
  • In diesem Beispiel wird das Aktivierungssignal E 315 dann (beispielsweise bei 1015) während des Auswertefensters 1005 aktiviert. In anderen Worten gesagt wird das Aktivierungssignal E 315 aktiviert, wenn das Taktsignal CLK 305 hoch ist. Dies ist ähnlich zu Fall 2 der 6 und 9 und demnach werden einige der Details des Vorgangs nicht wiederholt.
  • Hier verbleibt, auch obwohl das Aktivierungssignal E 315 einen Teilweg durch das Auswertefenster 1005 aktiviert wird, der ausgeblendete Takt CLK 310 bei einem niedrigen Pegel aufgrund der folgenden Ereignisse. Die Aktivierung des Aktivierungssignals E 315 verursacht, dass der Aktivierungs-Transistor N3 anschaltet, da jedoch der Knoten „B” bei einem niedrigen Pegel ist (wie vorangehend bei 1045 angezeigt), verbleibt der Steuer-Transistor N2 abgeschaltet, und demnach existiert nach wie vor ein Hoch-Impedanz-Weg zwischen dem Knoten „A” und GND. Aus diesem Grunde verbleibt der Knoten „A” bei dem hohen Pegel gelatcht. Und als ein Ergebnis verbleibt der ausgeblendete Takt CLK 310 bei einem niedrigen Pegel. Da das Aktivierungssignal E 315 nicht angemessen relativ zu der ansteigenden Flanke 1020 des Taktsignals CLK 305 eingestellt war, folgt der ausgeblendete Takt CLK 310 dem Taktsignal CLK 305 nicht, zumindest für diesen Taktpuls.
  • Nichtsdestotrotz wird, vorausgesetzt, dass das Aktivierungssignal E 315 ordnungsgemäß relativ zu dem nächsten Auswertefenster 1007, welches mit der ansteigenden Flanke 1022 beginnt, eingestellt ist, das ausgeblendete Taktsignal CLK 310 aktiviert und folgt oder imitiert anderweitig das Taktsignal CLK 305, wie bei 1030 und 1032 gezeigt. Dies ist ähnlich zu Fall 1, welcher obenstehend beschrieben ist. Die detaillierte Beschreibung für diesen Typ von Sequenz von Ereignissen ist obenstehend unter Bezugnahme auf die 5 und 7 vorgesehen und demnach wird einiges der Beschreibung hier zum Zweck der Kürze nicht wiederholt.
  • Hinsichtlich der Deaktivierung des Aktivierungssignals E 315 bei 1025, was in diesem Fall auftritt, wenn das Taktsignal CLK 305 hoch ist (d. h. während des Auswertefensters 1009), tritt eine Sequenz von Ereignissen ähnlich zu denjenigen, welche in 7 veranschaulicht sind, auf. Auch wenn das Aktivierungssignal E 315 abschaltet (beispielsweise bei 1025), während das Taktsignal 305 hoch ist, folgt das ausgeblendete Taktsignal CLK 310 im Wesentlichen oder imitiert dem/das Taktsignal CLK 305, wenigstens für diesen Taktpuls. In anderen Worten gesagt, schwingt in diesem Zustand der Knoten „A” zwischen VDD und GND bei der Frequenz des Taktsignals CLK 305. Als ein Ergebnis schwingt das ausgeblendete Taktsignal CLK 310 zwischen VDD und GND bei der Frequenz des Knotens „A”, wenn auch bei einer entgegengesetzten Polarität aufgrund des Inverters 335. Nachdem das Aktivierungssignal 315 abschaltet und der gesamte Taktpuls 1009 vollständig zu dem ausgeblendeten Taktsignal CLK 310 propagiert ist (d. h. als Puls 1032), kehrt dann das ausgeblendete Taktsignal CLK 310 zu einem untätigen Zustand zurück, wie bei 1034 gezeigt ist. Es wird verstanden werden, dass das ausgeblendete Taktsignal CLK 310 einer beliebigen Anzahl von Taktzyklen des Taktsignals CLK 305 abhängig von dem Wert des Aktivierungssignals E 315 folgen kann.
  • Genauer verursacht die Deaktivierung des Aktivierungssignals E 315 bei 1025, dass der Aktivierungs-Transistor N3 abschaltet und der Invers-Aktivierungs-Transistor N1 anschaltet. Als ein Ergebnis wird der Knoten „B” vorübergehend zu GND gezogen, wie bei 1047 gezeigt ist, aufgrund dessen, dass ein leitfähiger Weg von dem Knoten „B” über Transistoren N1 und N4 zu GND gebildet wird. Indes verbleibt der Knoten „A” bei einem niedrigen Pegel, da das Latch „A” das Spannungspotential des Knotens „A” zu dem niedrigen Pegel gelatcht hat, was beliebige Störungen in dem ausgeblendeten Taktsignal CLK 310 verhindert, welche andernfalls durch die Deaktivierung des Aktivierungssignals E 315 während des Auswertefensters 1009 verursacht hätten werden können.
  • Wie bei 1030 und 1032 gezeigt ist, folgt das ausgeblendete Taktsignal CLK 310 im Wesentlichen dem oder imitiert das Taktsignal CLK 305. Dies tritt auf, da die Knoten „A” und „B” jeweils während jedes niedrigen Pegels jedes Taktzyklus von CLK 305 vorgeladen werden, was verursacht, dass das ausgeblendete Taktsignal CLK 310 ebenso auf den niedrigen Pegel eingestellt wird. Dann wird während jedes Auswertefensters (beispielsweise 1007, 1009 etc.) der Knoten „A” nach unten gezogen, da, wie obenstehend erklärt ist, das aktivierte Aktivierungssignal E 315 einen leitfähigen Weg zu GND erzeugt. Dieser Zyklus kann unbegrenzt solange wiederholt werden, wie das Aktivierungssignal E 315 ordnungsgemäß aktiviert wird. Nachdem das Aktivierungssignal E 315 deaktiviert ist, verbleibt der Knoten „A” bei einem hohen Pegel gelatcht, da der Aktivierungs-Transistor N3 abgeschaltet ist. Demnach ist das ausgeblendete Taktsignal CLK in dem untätigen Zustand platziert, wie bei 1034 veranschaulicht ist.
  • Die 11 bis 16 sind schematische Diagramme von verschiedenen Vorrichtungen, in welchen der Prozessor und/oder die Logik, welche eine oder mehrere CICG-Schaltung(en) haben, eingebettet sein können, in Übereinstimmung mit erfinderischen Konzepten.
  • Beispielsweise kann, wie in 11 gesehen werden kann, ein Smartphone 1115 einen Prozessor und/oder eine Logik 1105 aufweisen, welche eine oder mehrere CICG-Schaltungen 1110 aufweisen können, wie im Detail obenstehend beschrieben ist. Ähnlich können ein Tablet 1215, welches in 12 gezeigt ist, ein Notebook-Computer 1315, welcher in 13 gezeigt ist, ein Mobiltelefon 1415, welches in 14 gezeigt ist, eine Kamera 1515, welche in 15 gezeigt ist, und ein Desktop-Computer 1615, welcher in 16 gezeigt ist, eine oder mehrere CICG-Schaltungen 1110 aufweisen, wie im Detail obenstehend beschrieben ist. Es wird verstanden werden, dass jede geeignete Vorrichtung, welche ein Taktsignal verwendet, eine oder mehrere CICG-Schaltungen 1110 aufweisen oder anderweitig mit diesen arbeiten kann, wie im Detail obenstehend beschrieben ist.
  • 17 ist ein Blockschaltbild eines Computersystems bzw. Berechnungssystems 1700, welches einen Prozessor und/oder eine Logik 1730 aufweist, welcher/welche einen oder mehrere CICG-Schaltungen 1110 gemäß Ausführungsformen des erfinderischen Konzepts, wie hierin offenbart, aufweist. Bezug nehmend auf 17 kann das Berechnungssystem 1700 auch einen Takt bzw. Taktgeber 1710, einen Direktzugriffsspeicher (RAM = Random Access Memory) 1715, eine Verwender-Schnittstelle 1720, ein Modem 1725 wie beispielsweise einen Basisband-Chipsatz und/oder ein automatisiertes Test-Equipment (ATE = Automatic Test Equipment) 1735 aufweisen, von welchem eines oder alle elektrisch mit einem Systembus 1705 gekoppelt sein können. Der Prozessor und/oder die Logik 1730, welches die eine oder mehrere CICG-Schaltungen) 1110 wie hierin erläutert aufweist, kann auch elektrisch mit dem Systembus 1705 gekoppelt sein.
  • Unter Verwendung der erfinderischen Konzepte, welche hierin beschrieben sind, kann eine signifikante Verringerung in der Takt-Netzwerk-Leistung bzw- Clock-Tree-Leistung (clock tree power) erreicht werden mit einem geringen oder keinen Effekt auf die Leistungsfähigkeit. Eine Leistungsfähigkeits-Balance und eine niedrige Leistungsaufnahme werden erreicht. Eine Batterielebensdauer für mobile Vorrichtungen wird demnach verlängert. Alle oder im Wesentlichen alle PICG- und PREICG-Schaltungen können durch CICG-Schaltungen ersetzt werden. Solch eine Herangehensweise erlaubt Hochgeschwindigkeits-Prozessoren wie beispielsweise einen Hochgeschwindigkeits-ARM-Kern, um die Gesamt-CPU-Taktleistung um bis zu 30% zu verringern, ohne die maximal mögliche Frequenz zu verschlechtern. Zusätzlich werden Haltezeiten verringert. Darüber hinaus werden minimale Pulsbreiten-Anforderungsspezifikationen leichter erfüllt. Insgesamt ist eine robustere Taktausblendungsschaltung vorgesehen aufgrund der geringeren Suseptibilität für die Spannung und thermischer Gradienten, welche andernfalls eine Variabilität in der Zeitvorgabe induzieren.
  • Andere Vorteile weisen eine verbesserte Aktivier-zu-Aktiviert-Takt-Verzögerung der CICG-Schaltung relativ zu den traditionellen ICG-Implementationen auf. Die Komplementärschalt-Logikstruktur erlaubt eine Leistungsfähigkeit vom Puls-Stil, ohne die Pulser-Schaltungsleistungseinbuße. Die Takt-Zuführ-Pin-Last ist also geringer. Die CICG-Schaltung besitzt eine verbesserte Leistungsaufnahme-Charakteristik in Verbindung mit traditionellen ICG-Implementationen, sowohl wenn sie aktiviert als auch wenn sie deaktiviert ist. Wenn sie aktiviert ist, ist die dynamische Leistungsaufnahme bzw. der dynamische Leistungsverbrauch durch ein Entfernen der konventionelle pulsbasierten integrierten Taktausblendungsschaltung verringert. Eine 25%-Verringerung in der Leistung oder darum herum kann im aktiven oder deaktivierten Modus erreicht werden. Wenn deaktiviert, wird der dynamische Leistungsverbrauch bzw. die dynamische Leistungsaufnahme ebenfalls durch ein Entfernen der herkömmlichen pulsbasierten integrierten Taktausblendungsschaltung verringert. Eine 50% Verringerung in der Leistung oder darum herum kann als ein Ergebnis erreicht werden. Zusätzlich verringert die CICG-Schaltung die Notwendigkeit für eine instantane Niederspannungs-Spannungsregeldifferenz (LVIVD = low-voltage instantaneous voltage droop), welche in PICG-Schaltungen für die Pulsbreiten-Variation benötigt wird.
  • Die folgende Diskussion ist vorgesehen, um eine kurze allgemeine Beschreibung einer angemessenen Maschine oder Maschinen vorzusehen, in welchen bestimmte Aspekte der Erfindung implementiert werden können. Typischerweise weist die Maschine oder weisen die Maschinen einen Systembus auf, an welchem Prozessoren, ein Speicher, beispielsweise ein Direktzugriffsspeicher (RAM = Random Access Memory), ein Lesespeicher (ROM = Read-Only Memory) oder ein anderes zustandserhaltendes Medium, Speichervorrichtungen, eine Video-Schnittstelle und Eingabe-/Ausgabe-Schnittstellen-Ports angebracht sind. Die Maschine oder die Maschinen können wenigstens teilweise durch eine Eingabe von herkömmlichen Eingabe-Vorrichtungen wie beispielsweise Tastaturen, Mäusen etc. gesteuert werden, sowie durch Befehle, welche von einer anderen Maschine, einer Interaktion mit einer virtual reality (VR) environment bzw. einer Umgebung virtueller Realität, einem biometrischen Feedback bzw. einer biometrischen Rückkopplung bzw. Rückmeldung oder einem anderen Eingangssignal gesteuert werden. Wenn hierin verwendet, ist der Wortlaut „Maschine” vorgesehen, um breit eine einzelne Maschine, eine virtuelle Maschine oder ein System von kommunikativ gekoppelten Maschinen, virtuellen Maschinen oder Film-Vorrichtungen, welche zusammenarbeiten, zu umfassen. Beispielhafte Maschinen weisen Berechnungsvorrichtungen wie beispielsweise Personal Computers Workstations, Server, tragbare Computer, In-der-Hand-haltbare Vorrichtungen, Telefone, Tablets etc. sowie Transportvorrichtungen wie beispielsweise private oder öffentliche Transporte, Automobile, Züge, Taxen etc. auf.
  • Die Maschine oder die Maschinen können eingebettete Controller wie beispielsweise programmierbare oder nichtprogrammierbare Logik-Vorrichtungen oder Arrays, anwendungsspezifische integrierte Schaltungen bzw. application-specific integrated circuits (ASICs), eingebettete Computer, Smartcards und dergleichen aufweisen. Die Maschine oder die Maschinen verwendet/verwenden eine oder mehrere Verbindungen zu einer oder mehreren ferngesteuerten Maschinen (remote machines), wie beispielsweise einer Netzwerk-Schnittstelle, einem Modem oder einer anderen kommunikativen Kopplung. Maschinen können auf dem Wege eines physikalischen und/oder eines logischen Netzwerkes wie beispielsweise einem Intranet, dem Internet, Lokalbereichs-Netzwerken (Local Area Networks), Weitbereichs-Netzwerken (Wide Area Networks) etc. verbunden sein. Ein Fachmann wird anerkennen, dass Netzwerk-Kommunikation verschiedene verdrahtete und/oder drahtlose Kurzbereichs- oder Langbereichs-Träger und Protokolle einschließlich Funkfrequenz (RF), Satellit, Mikrowelle, Institute of Electrical and Electronic Engineers (IEEE) 545.11, Bluetooth®, optisch, Infrarot, Kabel, Laser etc. verwenden können.
  • Ausführungsformen der Erfindung können durch Bezugnahme auf oder in Verbindung mit zugeordneten Daten einschließlich Funktionen, Prozeduren, Datenstrukturen, Anwendungsprogrammen etc. beschrieben werden, welche, wenn auf sie durch eine Maschine zugegriffen wird, dazu führen, dass die Maschine Aufgaben (tasks) durchführt oder abstrakte Datentypen oder low-level hardware contexts bzw. low-Level-Hardware-Zusammenhänge definieren. Zugeordnete Daten können in beispielsweise dem flüchtigen und/oder nicht-flüchtigen Speicher, beispielsweise RAM, ROM etc. oder den anderen Speichervorrichtungen und ihren zugeordneten Speichermedien einschließlich Festplatten, Floppy Disks, optischen Speichern, Bändern, Flashspeicher, Speichersticks, digitalen Videodisks, biologischen Speichern etc. gespeichert werden. Zugeordnete Daten können über Übertragungsumgebungen, einschließlich dem physikalischen und/oder logischen Netzwerk in der Form von Paketen, seriellen Daten, parallelen Daten, propagierten Signalen etc. ausgeliefert werden und können in einem komprimierten oder verschlüsselten Format verwendet werden. Zugeordnete Daten können in einer verteilten Umgebung verwendet werden und lokal und/oder remote bzw. ferngesteuert für einen Maschinenzugriff gespeichert werden.
  • Die Prinzipien der Erfindung unter Bezugnahme auf veranschaulichte Ausführungsformen beschrieben habend, wird anerkannt werden, dass die veranschaulichten Ausführungsformen in der Anordnung und im Detail abgewandelt werden können, ohne von solchen Prinzipien abzuweichen, und dass sie in einer beliebigen Art und Weise kombiniert werden könne. Und obwohl die voranstehende Diskussion auf bestimmte Ausführungsformen sich fokussiert hat, werden andere Konfigurationen in Erwägung gezogen. Insbesondere sind, auch obwohl Ausdrücke wie beispielsweise „gemäß einer Ausführungsform der Erfindung” oder dergleichen hierin verwendet werden, diese Phrasen vorgesehen, um allgemein auf Ausführungsform-Möglichkeiten Bezug zu nehmen und sie sind nicht vorgesehen, um die Erfindung auf bestimmte Ausführungsform-Konfigurationen zu beschränken. Wenn hierin verwendet, können diese Begriffe sich auf dieselben oder unterschiedliche Ausführungsformen beziehen, welche in andere Ausführungsformen komprimierbar sind.
  • Ausführungsformen der Erfindung können ein nicht-vergängliches, maschinenlesbares Medium, welches Befehle aufweist, welche durch einen oder mehrere Prozessoren ausführbar sind, aufweisen, wobei die Befehle Befehle zum Durchführen der Elemente der erfinderischen Konzepte wie hierin beschrieben aufweist.
  • Die vorangehenden veranschaulichten Ausführungsformen sind nicht als die Erfindung darauf beschränkend anzusehen. Obwohl einige Ausführungsformen beschrieben worden sind, werden Fachleute bereitwillig anerkennen, dass viele Abwandlungen an diesen Ausführungsformen möglich sind, ohne materiell von den neuen Lehren und Vorteilen der vorliegenden Offenbarung abzuweichen. Demzufolge sind all solche Abwandlungen vorgesehen, um innerhalb des Umfangs des erfinderischen Konzepts, wie es in den Ansprüchen definiert ist, enthalten zu sein.

Claims (32)

  1. Verfahren zum Ausblenden eines Taktsignals (305) unter Verwendung einer Komplementärschaltlogik, wobei das Verfahren Folgendes aufweist: ein Empfangen eines Taktsignals (305); ein Vor-Laden eines ersten Knotens und eines zweiten Knotens auf einen ersten Spannungspegel in Antwort darauf, dass das Taktsignal (305) einen zweiten Spannungspegel hat; ein Latchen, durch ein erstes Latch, eines ersten Knotens auf den zweiten Spannungspegel in Antwort darauf, dass das Taktsignal (305) den ersten Spannungspegel hat; und ein Latchen, durch ein zweites Latch, eines zweiten Knotens auf den ersten Spannungspegel in Antwort darauf, dass das Taktsignal (305) den ersten Spannungspegel hat.
  2. Verfahren nach Anspruch 1, weiterhin aufweisend: ein Empfangen eines Aktivierungssignals (315); ein Latchen, durch das erste Latch, des ersten Knotens auf den zweiten Spannungspegel in Antwort darauf, dass das Aktivierungssignal (315) den ersten Spannungspegel hat; und ein Latchen, durch das zweite Latch, des zweiten Knotens auf den ersten Spannungspegel in Antwort darauf, dass das Aktivierungssignal (315) den ersten Spannungspegel hat.
  3. Verfahren nach Anspruch 1, weiterhin aufweisend ein Erzeugen eines ausgeblendeten Taktsignals (310).
  4. Verfahren nach Anspruch 1, weiterhin aufweisend: ein Vorsehen einer Setup-Zeit, in welcher ein Aktivierungssignal (315) empfangen werden kann; ein Auswerten von Spannungspegeln des ersten und des zweiten Knotens innerhalb eines Auswertefensters (505, 507, 705, 707, 805, 807, 905, 907, 1005, 1007, 1009); und ein Ausborgen von Zeit von dem Auswertefenster (505, 507, 705, 707, 805, 807, 905, 907, 1005, 1007, 1009) und ein Hinzufügen der ausgeborgten Zeit zu der Setup-Zeit, in welcher das Aktivierungssignal (315) empfangen werden kann, so dass eine zusätzliche Zeit für ein Empfangen des Aktivierungssignals (315) vorgesehen ist.
  5. Verfahren nach Anspruch 4, wobei das Auswertefenster (505, 507, 705, 707, 805, 807, 905, 907, 1005, 1007, 1009) einer Zeitdauer entspricht, in welcher das Taktsignal (305) auf einem hohen Spannungspegel ist.
  6. Verfahren nach Anspruch 1, wobei wenigstens eines des ersten und des zweiten Latches kapazitive Elemente aufweist und keine Transistoren aufweist, welche an- oder abgeschaltet werden können.
  7. Verfahren nach Anspruch 1, wobei der erste Spannungspegel einem hohen Spannungspegel entspricht.
  8. Verfahren nach Anspruch 1, wobei der zweite Spannungspegel einem niedrigen Spannungspegel entspricht.
  9. Verfahren nach Anspruch 8, wobei das Vor-Laden auftritt, wenn das Taktsignal (305) auf dem niedrigen Spannungspegel ist.
  10. Verfahren nach Anspruch 1, weiterhin aufweisend: Empfangen eines Aktivierungssignals (315); ein Erzeugen eines ausgeblendeten Taktsignals (310), welches das Taktsignal (305) imitiert, wenn das Aktivierungssignal (315) bei dem ersten Spannungspegel aktiviert; und ein Erzeugen eines ausgeblendeten Taktsignals (310), welches untätig ist, nachdem das Aktivierungssignal (315) bei dem zweiten Spannungspegel deaktiviert wird.
  11. Verfahren nach Anspruch 10, weiterhin aufweisend: wenn das Aktivierungssignal (315) bei dem zweiten Spannungspegel deaktiviert wird, ein Fertigstellen des Imitierens eines Gesamtimpulses des Taktsignals (305), in welchem die Deaktivierung auftritt.
  12. Verfahren nach Anspruch 11, wobei das Vervollständigen des Imitierens weiterhin Folgendes aufweist: in Antwort auf die Deaktivierung des Aktivierungssignals (315) ein Latchen des ersten und zweiten Knotens zu dem zweiten Spannungspegel, so dass der Gesamtpuls des Taktsignals (305) durch das ausgeblendete Taktsignal (310) imitiert wird.
  13. Verfahren nach Anspruch 1, weiterhin aufweisend: ein Empfangen einer Aktivierung eines Aktivierungssignals (315), wenn das Taktsignal (305) auf dem ersten Spannungspegel ist; und trotz der Aktivierung des Aktivierungssignals (315) ein Fortsetzen des Erzeugens eines ausgeblendeten Taktsignals (310), welches untätig ist.
  14. Komplementärspannungsgeschaltete integrierte Taktausblendungs(CICG)-Schaltung (300, 400, 1110), die Folgendes aufweist: einen ersten und einen zweiten Vor-Lade-Transistor, welche konfiguriert sind, um ein Taktsignal (305) zu empfangen; einen ersten Knoten, welcher mit dem ersten Vor-Lade-Transistor verbunden ist, wobei der erste Vor-Lade-Transistor konfiguriert ist, um den ersten Knoten in Antwort auf das Taktsignal (305) vor-zuladen; einen zweiten Knoten, welcher mit dem zweiten Vor-Lade-Transistor verbunden ist, wobei der zweite Vor-Lade-Transistor konfiguriert ist, um den zweiten Knoten in Antwort auf das Taktsignal (305) vor-zuladen; ein erstes Latch, welches mit dem ersten Knoten verbunden ist; und ein zweites Latch, welches mit dem zweiten Knoten verbunden ist.
  15. CICG-Schaltung (300, 400, 1110) nach Anspruch 14, weiterhin aufweisend: einen Inverter, welcher mit dem ersten Knoten verbunden ist, wobei der Inverter konfiguriert ist, um einen Spannungspegel des ersten Knotens zu invertieren und um ein ausgeblendetes Taktsignal (310) zu erzeugen.
  16. CICG-Schaltung (300, 400, 1110) nach Anspruch 14, weiterhin aufweisend: einen Auswerte-Transistor, welcher konfiguriert ist, um das Taktsignal (305) zu empfangen; einen Aktivierungs-Transistor, welcher mit dem Auswerte-Transistor verbunden ist und konfiguriert ist, um ein Aktivierungssignal (315) zu empfangen; und einen Invers-Aktivierungs-Transistor, welcher mit dem zweiten Knoten und dem Auswerte-Transistor verbunden ist, wobei der Invers-Aktivierungs-Transistor konfiguriert ist, um ein invertiertes Aktivierungssignal (315) zu empfangen.
  17. CICG-Schaltung (300, 400, 1110) nach Anspruch 16, weiterhin aufweisend: einen Steuer-Transistor, welcher mit dem ersten Knoten, dem zweiten Knoten und dem Aktivierungs-Transistor verbunden ist, wobei der erste Knoten mit einem Gate des Steuer-Transistors verbunden ist.
  18. CICG-Schaltung (300, 400, 1110) nach Anspruch 16, wobei: der Auswerte-Transistor mit einem Niederspannungspotential verbunden ist; und der erste und der zweite Vor-Lade-Transistor mit einem Hochspannungspotential verbunden ist, welches höher ist als das Niederspannungspotential.
  19. CICG-Schaltung (300, 400, 1110) nach Anspruch 16, wobei: der erste Vor-Lade-Transistor konfiguriert ist, um den ersten Knoten auf einen ersten Spannungspegel in Antwort auf das Taktsignal (305), welches einen zweiten Spannungspegel hat, vor-zuladen; der zweite Vor-Lade-Transistor konfiguriert ist, um den zweiten Knoten auf den ersten Spannungspegel in Antwort auf das Taktsignal (305), welches den zweiten Spannungspegel hat, vor-zuladen; das erste Latch konfiguriert ist, um den ersten Knoten auf den zweiten Spannungspegel in Antwort auf das Taktsignal (305), welches den ersten Spannungspegel hat, zu latchen; und das zweite Latch konfiguriert ist, um den zweiten Knoten auf den ersten Spannungspegel in Antwort auf das Taktsignal (305), welches den ersten Spannungspegel hat, zu latchen.
  20. CICG-Schaltung (300, 400, 1110) nach Anspruch 16, wobei: das erste Latch konfiguriert ist, um den ersten Knoten auf den zweiten Spannungspegel in Antwort auf das Aktivierungssignal (315), welches den ersten Spannungspegel hat, zu latchen; und das zweite Latch konfiguriert ist, um den zweiten Knoten auf den ersten Spannungspegel in Antwort auf das Aktivierungssignal (315), welches den ersten Spannungspegel hat, zu latchen.
  21. CICG-Schaltung (300, 400, 1110) nach Anspruch 16, wobei: eine Source des Aktivierungs-Transistors mit einer Drain des Auswerte-Transistors verbunden ist; und eine Source des Invers-Aktivierungs-Transistors mit der Drain des Auswerte-Transistors verbunden ist.
  22. CICG-Schaltung (300, 400, 1110) nach Anspruch 16, wobei: eine Drain des Invers-Aktivierungs-Transistors mit dem zweiten Knoten verbunden ist.
  23. System zum Ausblenden eines Taktsignals (305) unter Verwendung einer Komplementärschaltlogik, wobei das System Folgendes aufweist: einen Systembus (1705); einen Speicher (1715), der mit dem Systembus (1705) verbunden ist; eine Verwender-Schnittstelle (1720), welche dem Systembus (1705) und dem Speicher (1715) zugeordnet ist; und einen Prozessor, welcher konfiguriert ist, um den Speicher (1715) und die Verwender-Schnittstelle (1720) über den Systembus (1705) zu steuern, wobei der Prozessor eine oder mehrere komplementärspannungsgeschaltete integrierte Taktausblendungs(CICG)-Schaltungen (300, 400, 1110) aufweist.
  24. System nach Anspruch 23, wobei die eine oder mehrere CICG-Schaltung(en) (300, 400, 1110) weiterhin Folgendes aufweist/aufweisen: einen ersten und einen zweiten Vor-Lade-Transistor, welche konfiguriert sind, um ein Taktsignal (305) zu empfangen; einen ersten Knoten, welcher mit dem ersten Vor-Lade-Transistor verbunden ist, wobei der erste Vor-Lade-Transistor konfiguriert ist, um den ersten Knoten in Antwort auf das Taktsignal (305) vor-zuladen; einen zweiten Knoten, welcher mit dem zweiten Vor-Lade-Transistor verbunden ist, wobei der zweite Vor-Lade-Transistor konfiguriert ist, um den zweiten Knoten in Antwort auf das Taktsignal (305) vor-zuladen; ein erstes Latch, welches mit dem ersten Knoten verbunden ist; und ein zweites Latch, welches mit dem zweiten Knoten verbunden ist.
  25. System nach Anspruch 24, wobei die eine oder mehrere CICG-Schaltung(en) (300, 400, 1110) weiterhin aufweist/aufweisen: einen Inverter, welcher mit dem ersten Knoten verbunden ist, wobei der Inverter konfiguriert ist, um einen Spannungspegel des ersten Knotens zu invertieren, und um ein ausgeblendetes Taktsignal (310) zu erzeugen.
  26. System nach Anspruch 24, wobei die eine oder mehrere CICG-Schaltung(en) (300, 400, 1110) weiterhin aufweist/aufweisen: einen Auswerte-Transistor, welcher konfiguriert ist, um das Taktsignal (305) zu empfangen; einen Aktivierungs-Transistor, welcher mit dem Auswerte-Transistor verbunden ist und konfiguriert ist, um ein Aktivierungssignal (315) zu empfangen; und einen Invers-Aktivierungs-Transistor, welcher mit dem zweiten Knoten und dem Auswerte-Transistor verbunden ist, wobei der Invers-Aktivierungs-Transistor konfiguriert ist, um ein invertiertes Aktivierungssignal (315) zu empfangen.
  27. System nach Anspruch 26, wobei die eine oder mehrere CICG-Schaltung(en) (300, 400, 1110) weiterhin aufweist/aufweisen: einen Steuer-Transistor, welcher mit dem ersten Knoten, dem zweiten Knoten und dem Aktivierungs-Transistor verbunden ist, wobei der erste Knoten mit einem Gate des Steuer-Transistors verbunden ist.
  28. System nach Anspruch 26, wobei: der Auswerte-Transistor mit einem Niederspannungspotential verbunden ist; und der erste und der zweite Vor-Lade-Transistor mit einem Hochspannungspotential verbunden sind, welches höher ist als das Niederspannungspotential.
  29. System nach Anspruch 26, wobei: der erste Vor-Lade-Transistor konfiguriert ist, um den ersten Knoten auf einen ersten Spannungspegel in Antwort auf das Taktsignal (305), welches einen zweiten Spannungspegel hat, vor-zuladen; der zweite Vor-Lade-Transistor konfiguriert ist, um den zweiten Knoten auf den ersten Spannungspegel in Antwort auf das Taktsignal (305), welches den zweiten Spannungspegel hat, vor-zuladen; das erste Latch konfiguriert ist, um den ersten Knoten auf den zweiten Spannungspegel in Antwort auf das Taktsignal (305), welches den ersten Spannungspegel hat, zu latchen; und das zweite Latch konfiguriert ist, um den zweiten Knoten auf den ersten Spannungspegel in Antwort auf das Taktsignal (305), welches den ersten Spannungspegel hat, zu latchen.
  30. System nach Anspruch 26, wobei: das erste Latch konfiguriert ist, um den ersten Knoten auf den zweiten Spannungspegel in Antwort auf das Aktivierungssignal (315), welches den ersten Spannungspegel hat, zu latchen; und das zweite Latch konfiguriert ist, um den zweiten Knoten auf den ersten Spannungspegel in Antwort auf das Aktivierungssignal (315), welches den ersten Spannungspegel hat, zu latchen.
  31. System nach Anspruch 26, wobei: eine Source des Aktivierungs-Transistors mit einer Drain des Auswerte-Transistors verbunden ist; und eine Source des Invers-Aktivierungs-Transistors mit der Drain des Auswerte-Transistors verbunden ist.
  32. System nach Anspruch 26, wobei: eine Drain des Invers-Aktivierungs-Transistors mit dem zweiten Knoten verbunden ist.
DE102014103278.0A 2013-03-14 2014-03-12 Integrierter Taktausblender (ICG), der eine Taktkaskaden-Komplementärschaltlogik verwendet Withdrawn DE102014103278A1 (de)

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