CN116774776B - 芯片时钟控制系统 - Google Patents

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Abstract

本发明涉及芯片技术领域，尤其涉及一种芯片时钟控制系统，包括设置在芯片中的M个存储模块Bm以及M个时钟调整模块Cm；Cm通过第一输出端和第二输出端与Bm相连；Cm用于通过第一输入端获取请求指令，并通过第一输出端发送给Bm；Cm还用于基于请求指令确定使能端开启时间，基于使能端开启时间确定第二输出端的开启时间，Cm通过第二输入端接收芯片时钟信号，在第二输出端开启的状态下，将芯片时钟信号发送给Bm；Bm用于基于接收到的请求指令和芯片时钟信号，执行请求指令，并生成回复信息，发送给第一输出端；Cm还用于基于回复信息确定使能端的关闭时间，基于使能端的关闭时间确定第二输出端的关闭时间。本发明降低了芯片功耗。

Description

芯片时钟控制系统
技术领域
本发明涉及芯片技术领域，尤其涉及一种芯片时钟控制系统。
背景技术
芯片中包括多个寄存器和存储器，每一寄存器和存储器都与芯片时钟相连接，时钟始终处于开启状态，但寄存器和存储器只有在很短的时间内使用，且芯片中寄存器和存储器的数量非常庞大，每一寄存器和存储器始终处于开启状态，大大增加了芯片的功耗。由此可知，如何对芯片中寄存器和存储器的时钟进行控制，降低芯片功耗成为亟待解决的技术问题。
发明内容
本发明目的在于，提供一种芯片时钟控制系统，降低了芯片功耗。
根据本发明一方面，提供了一种芯片时钟控制系统，包括设置在芯片中的M个存储模块{B1,B2,…,Bm,…,BM}以及M个时钟调整模块{C1,C2,…,Cm,…,CM}，其中，Bm为第m个存储模块，存储模块用于存储芯片的静态配置信息，Cm为Bm对应的时钟调整模块，m的取值范围为1到M；
Cm包括第一输入端、第二输入端、第一输出端、第二输出端和使能端，Cm通过第一输出端和第二输出端与Bm相连；
Cm用于通过所述第一输入端获取请求指令，并通过所述第一输出端发送给Bm；
Cm还用于基于所述请求指令确定使能端开启时间，基于所述使能端开启时间确定第二输出端的开启时间，Cm通过所述第二输入端接收芯片时钟信号，在所述第二输出端开启的状态下，通过所述第二输出端将所述芯片时钟信号发送给Bm；
Bm用于基于接收到的请求指令和芯片时钟信号，执行所述请求指令，并生成回复信息，发送给所述第一输出端；
Cm还用于基于所述回复信息确定使能端的关闭时间，基于所述使能端的关闭时间确定第二输出端的关闭时间，在所述第二输出端关闭的状态下，不再通过所述第二输出端向Bm发送芯片时钟信号。
本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明提供的一种芯片时钟控制系统可达到相当的技术进步性及实用性，并具有产业上的广泛利用价值，其至少具有以下有益效果：
本发明通过对为每一存储模块设置对应的时钟调整模块，在需要执行请求指令时打开存储模块对应的时钟，执行完毕时，及时关闭存储模块对应的时钟，避免在存储不需要执行请求指令时开启时钟，降低了芯片功耗。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的芯片时钟控制系统示意图；
图2为本发明实施例的实施方式一提供的芯片时钟控制时序图；
图3为本发明实施例的实施方式二提供的芯片时钟控制时序图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供了一种芯片时钟控制系统，如图1所示，包括设置在芯片中的M个存储模块{B1,B2,…,Bm,…,BM}以及M个时钟调整模块{C1,C2,…,Cm,…,CM}，其中，Bm为第m个存储模块，存储模块用于存储芯片的静态配置信息，Cm为Bm对应的时钟调整模块，m的取值范围为1到M。存储模块可能为设置在芯片功能模块中的多个寄存器组成的存储模块，也可能是设置在芯片功能模块中的至少一个存储器组成的存储模块。现有技术中，每一存储模块始终连接芯片时钟信号，每一存储模块对应的时钟信号始终处于打开状态，浪费芯片功耗。本发明实施例为每一存储模块设置一个对应的时钟调整模块，使得每一存储模块对应的时钟在存储模块需要执行请求指令时打开，在执行完毕时及时完毕，降低了芯片功耗。
作为一种实例，Cm包括第一输入端、第二输入端、第一输出端、第二输出端和使能端，Cm通过第一输出端和第二输出端与Bm相连。
Cm用于通过所述第一输入端获取请求指令，并通过所述第一输出端发送给Bm。
Cm还用于基于所述请求指令确定使能端开启时间，基于所述使能端开启时间确定第二输出端的开启时间，Cm通过所述第二输入端接收芯片时钟信号，在所述第二输出端开启的状态下，通过所述第二输出端将所述芯片时钟信号发送给Bm，此时相当于把Bm对应的时钟打开。
Bm用于基于接收到的请求指令和芯片时钟信号，执行所述请求指令，并生成回复信息，发送给所述第一输出端。
Cm还用于基于所述回复信息确定使能端的关闭时间，基于所述使能端的关闭时间确定第二输出端的关闭时间，在所述第二输出端关闭的状态下，不再通过所述第二输出端向Bm发送芯片时钟信号，此时相当于把Bm对应的时钟关闭。
需要说明的是，本发明实施例针对每一存储模块设置了一个对应的时钟调整模块，而不是对每一寄存器或存储器设置一个时钟调整模块，因为芯片中寄存器和存储器的数量庞大，如果每一个分别设置一个时钟调整模块，会增大芯片面积，且增大时延。而为每一存储模块分别设置一个时钟调整模块，仅会增加少量时延，不会对芯片造成负面影响，且能大幅度降低芯片功耗。
作为一种示例，所述请求指令包括请求标识和目标地址，所述请求标识为读标识或写标识，当所述请求标识为写标识时，所述请求指令还包括目标写入值。若Bm接收到的请求指令的请求标识为读标识，则Bm获取目标地址对应的目标读取值，基于所述目标读取值生成回复信息。若Bm接收到的请求指令的请求标识为写标识，则Bm在目标地址对应的区域写入目标写入值，写入成功后生成对应的回复信息。
作为一种示例，Bm由多个寄存器组成，Cm接收到第i请求指令对应的回复信息之后，再继续接收第i+1请求指令，i=1,2,3…，即寄存器组成的存储模块通常获取一个请求指令后，进行处理，生成对应的回复信息，然后再获取下一个请求指令，进行处理，即请求指令和回复信息交替出现。
在Bm由多个寄存器组成的示例中，对于第二输出端的开启和关闭时间的调整至少包括两种实施例方式：
实施方式一、
Cm通过所述第一输入端获取第i请求指令,当监测到第i请求指令为高电平时，将芯片时钟信号的下一上升沿确定为使能端开启时间，将第i请求指令对应的第i使能信号调整为高电平。当第i使能信号为高电平时，将芯片时钟信号的下一上升沿确定为第二输出端的第i开启时间，在第i开启开始时间开启所述第二输出端，通过所述第二输出端将所述芯片时钟信号发送给Bm。
当Cm接收到Bm基于第i请求指令生成的第i回复信息时，第i请求指令为高电平，在芯片时钟信号的下一上升沿到来时，将第i使能信号调整为低电平，当第i使能信号为低电平时，将芯片时钟信号的下一上升沿对应的时间确定为第二输出端的第i关闭时间，在第i关闭时间关闭所述第二输出端。
以clk表示芯片时钟，以req表示第i请求指令，以ack表示第i回复信息，以EN表示第i使能信号，以clk1表示第二输出端输出的时钟，实施方式一对应的时序图如图2所示。
实施方式二、
由于在芯片中加入了时钟调整模块，时钟调整模块会存在一些时延，因此，为了降低时延，可以进一步将请求指令到来时间也考虑进去，提高处理请求指令的效率。具体的，Cm通过所述第一输入端获取第i请求指令,当监测到第i请求指令为高电平时，将芯片时钟信号的下一上升沿确定为使能端开启时间，将第i请求指令对应的第i使能信号调整为高电平，将第i请求指令和第i使能信号进行或运算，得到第i控制信号，当监测到第i控制信号为高电平时，将芯片时钟信号的下一上升沿确定为第二输出端的第i开启时间，在第i开启开始时间开启所述第二输出端，通过所述第二输出端将所述芯片时钟信号发送给Bm。通过第i控制信号来控制第二输出端开启和关闭，相比实施方式一能够提前一个周期开启时钟，因此可以提前一个周期处理第i请求指令，进而使得第i回复信息也能提前一个周期生成，从而相较于实施方式一降低了一个周期时延，提高了芯片处理请求指令的效率。
当Cm接收到Bm基于第i请求指令生成的第i回复信息时，第i请求指令为高电平，在芯片时钟信号的下一上升沿到来时，将第i使能信号调整为低电平，当第i使能信号为低电平时，将芯片时钟信号的下一上升沿对应的时间确定为第二输出端的第i关闭时间，在第i关闭时间关闭所述第二输出端。
以clk表示芯片时钟，以req表示第i请求指令，以ack表示第i回复信息，以EN表示第i使能信号，以clk1表示第二输出端输出的时钟，以Q代表控制信号，实施方式二对应的时序图如图3所示。
实施方式一和实施方式二中，第i关闭时间和第i开启时间的差值小于等于2*T，T为芯片时钟信号周期。
作为另一种示例，Bm由至少一个存储器组成，Cm接收N个连续的请求指令{D1,D2,…,Dn,…,DN}，Dn为第n个请求指令，n的取值范围为1到N，当接收到连续N个请求指令中每一请求指令对应的回复信息之后，再继续接收后续指令。当存储模块为存储器组成的模块时，可以实现对连续请求指令的处理，与寄存器所组成的存储模块不同，寄存器组成的存储模块接收到连续的请求指令，并非接收一个指令回复一个对应的回复信息的形式，而是可能接收几个指令以后才能收到第一个的回复信息，即是对连续请求指令的处理，此类场景下，Cm还包括计数器Um，Um初始值设置为0，当Cm接收到一个Dn时，将Um的值加1，当接收到一个Bm基于Dn生成的回复信息En时，将Um的值减1。
当Cm监测到计数器Um的值由0变为1时，将当前时刻确定为使能端开启时间，将使能信号调整为高电平，当监测到使能信号为高电平时，将芯片时钟信号的下一上升沿确定为第二输出端的开启时间，在开启开始时间开启所述第二输出端，通过所述第二输出端将所述芯片时钟信号发送给Bm。当Cm监测到计数器Um的值由1变为0时，将当前时刻确定为使能端关闭时间，将使能信号调整为低电平，当监测到使能信号为低电平时，将芯片时钟信号的下一上升沿确定为第二输出端的关闭时间，在第二输出端的关闭时间关闭所述第二输出端。通过计数器的值的监控，即可实现在处理连续请求指令的过程中，开启对应存储模块的时钟，在处理完毕时及时关闭对应存储模块的时钟，降低了芯片功耗。
本发明实施例所述系统通过对为每一存储模块设置对应的时钟调整模块，在需要执行请求指令时打开存储模块对应的时钟，执行完毕时，及时关闭存储模块对应的时钟，避免在存储不需要执行请求指令时开启时钟，降低了芯片功耗。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明,任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内,当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例,但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (7)

1.一种芯片时钟控制系统，其特征在于，
包括设置在芯片中的M个存储模块{B1,B2,…,Bm,…,BM}以及M个时钟调整模块{C1,C2,…,Cm,…,CM}，其中，Bm为第m个存储模块，存储模块用于存储芯片的静态配置信息，Cm为Bm对应的时钟调整模块，m的取值范围为1到M；
Cm包括第一输入端、第二输入端、第一输出端、第二输出端和使能端，Cm通过第一输出端和第二输出端与Bm相连；
Cm用于通过所述第一输入端获取请求指令，并通过所述第一输出端发送给Bm；
Cm还用于基于所述请求指令确定使能端开启时间，基于所述使能端开启时间确定第二输出端的开启时间，Cm通过所述第二输入端接收芯片时钟信号，在所述第二输出端开启的状态下，通过所述第二输出端将所述芯片时钟信号发送给Bm；
Bm用于基于接收到的请求指令和芯片时钟信号，执行所述请求指令，并生成回复信息，发送给所述第一输出端；
Cm还用于基于所述回复信息确定使能端的关闭时间，基于所述使能端的关闭时间确定第二输出端的关闭时间，在所述第二输出端关闭的状态下，不再通过所述第二输出端向Bm发送芯片时钟信号；
所述请求指令包括请求标识和目标地址，所述请求标识为读标识或写标识，当所述请求标识为写标识时，所述请求指令还包括目标写入值；
若Bm接收到的请求指令的请求标识为读标识，则Bm获取目标地址对应的目标读取值，基于所述目标读取值生成回复信息；
若Bm接收到的请求指令的请求标识为写标识，则Bm在目标地址对应的区域写入目标写入值，写入成功后生成对应的回复信息。
2.根据权利要求1所述的系统，其特征在于，
Bm由多个寄存器组成，Cm接收到第i请求指令对应的回复信息之后，再继续接收第i+1请求指令，i=1,2,3…。
3.根据权利要求2所述的系统，其特征在于，
Cm通过所述第一输入端获取第i请求指令,当监测到第i请求指令为高电平时，将芯片时钟信号的下一上升沿确定为使能端开启时间，将第i请求指令对应的第i使能信号调整为高电平；当第i使能信号为高电平时，将芯片时钟信号的下一上升沿确定为第二输出端的第i开启时间，在第i开启开始时间开启所述第二输出端，通过所述第二输出端将所述芯片时钟信号发送给Bm；
当Cm接收到Bm基于第i请求指令生成的第i回复信息时，第i请求指令为高电平，在芯片时钟信号的下一上升沿到来时，将第i使能信号调整为低电平，当第i使能信号为低电平时，将芯片时钟信号的下一上升沿对应的时间确定为第二输出端的第i关闭时间，在第i关闭时间关闭所述第二输出端。
4.根据权利要求2所述的系统，其特征在于，
Cm通过所述第一输入端获取第i请求指令,当监测到第i请求指令为高电平时，将芯片时钟信号的下一上升沿确定为使能端开启时间，将第i请求指令对应的第i使能信号调整为高电平，将第i请求指令和第i使能信号进行或运算，得到第i控制信号，当监测到第i控制信号为高电平时，将芯片时钟信号的下一上升沿确定为第二输出端的第i开启时间，在第i开启开始时间开启所述第二输出端，通过所述第二输出端将所述芯片时钟信号发送给Bm；
当Cm接收到Bm基于第i请求指令生成的第i回复信息时，第i请求指令为高电平，在芯片时钟信号的下一上升沿到来时，将第i使能信号调整为低电平，当第i使能信号为低电平时，将芯片时钟信号的下一上升沿对应的时间确定为第二输出端的第i关闭时间，在第i关闭时间关闭所述第二输出端。
5.根据权利要求3或4所述的系统，其特征在于，
第i关闭时间和第i开启时间的差值小于等于2*T，T为芯片时钟信号周期。
6.根据权利要求1所述的系统，其特征在于，
Bm由至少一个存储器组成，Cm接收N个连续的请求指令{D1,D2,…,Dn,…,DN}，Dn为第n个请求指令，n的取值范围为1到N，当接收到连续N个请求指令中每一请求指令对应的回复信息之后，再继续接收后续指令。
7.根据权利要求6所述的系统，其特征在于，
Cm还包括计数器Um，Um初始值设置为0，当Cm接收到一个Dn时，将Um的值加1，当接收到一个Bm基于Dn生成的回复信息En时，将Um的值减1；
当Cm监测到计数器Um的值由0变为1时，将当前时刻确定为使能端开启时间，将使能信号调整为高电平，当监测到使能信号为高电平时，将芯片时钟信号的下一上升沿确定为第二输出端的开启时间，在开启开始时间开启所述第二输出端，通过所述第二输出端将所述芯片时钟信号发送给Bm；
当Cm监测到计数器Um的值由1变为0时，将当前时刻确定为使能端关闭时间，将使能信号调整为低电平，当监测到使能信号为低电平时，将芯片时钟信号的下一上升沿确定为第二输出端的关闭时间，在第二输出端的关闭时间关闭所述第二输出端。
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