CN115240731A - 延迟锁相环电路的控制电路及存储器 - Google Patents

延迟锁相环电路的控制电路及存储器 Download PDF

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CN115240731A CN202210918373.1A CN202210918373A CN115240731A CN 115240731 A CN115240731 A CN 115240731A CN 202210918373 A CN202210918373 A CN 202210918373A CN 115240731 A CN115240731 A CN 115240731A
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Abstract

本公开提供一种延迟锁相环电路的控制电路及存储器，包括：信号调节模块接收第一时钟信号和读脉冲信号，用于基于第一时钟信号生成至少一个采样时钟信号，并基于至少一个采样时钟信号和读脉冲信号，生成并输出第一脉冲信号；主信号生成模块接收读脉冲信号，用于基于读脉冲信号生成并输出主信号；从信号生成模块连接信号调节模块，用于基于接收的第一脉冲信号生成并输出从信号；使能信号生成模块与主信号生成模块和从信号生成模块连接，用于基于接收的主信号和从信号生成并输出使能信号，使能信号用于开启或关闭延迟锁相环电路。本公开基于读脉冲信号和采样时钟信号控制延迟锁相环的开启时刻及开启时长，无需设置模式寄存器，优化了控制电路。

Description

延迟锁相环电路的控制电路及存储器
技术领域
本公开涉及存储器领域，尤其涉及一种延迟锁相环电路的控制电路及存储器。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)在进行读操作时，需要开启延迟锁相环(Delay Lock Loop，简称DLL)，用来消除内部时钟与外部时钟的时钟偏移，进而保证外部时钟、数据选通信号(DQS)以及数据输出信号(DQ)三者在边沿上对齐。
相关技术中，DLL控制电路较为复杂，需要引用模式寄存器中设定的与读操作相关的时长参数来确定延迟锁相环电路的开启时间。其中，与读操作相关的时长参数，例如列地址选通脉冲潜伏期(Column Address Strobe，Latency简称CL)、突发长度(Burst Lengths，简称BL)等。
因此，如何优化DLL的控制电路是需要解决的问题。
发明内容
本公开提供一种延迟锁相环电路的控制电路及存储器，优化了延迟锁相环的控制电路。
根据一些实施例，本公开第一方面提供一种延迟锁相环电路的控制电路，包括：信号调节模块，主信号生成模块，从信号生成模块，使能信号生成模块；
信号调节模块接收第一时钟信号和读脉冲信号，用于基于第一时钟信号生成至少一个采样时钟信号，并基于至少一个采样时钟信号和读脉冲信号，生成并输出第一脉冲信号；
主信号生成模块接收读脉冲信号，用于基于读脉冲信号生成并输出主信号；
从信号生成模块连接信号调节模块，用于基于接收的第一脉冲信号生成并输出从信号；
使能信号生成模块与主信号生成模块和从信号生成模块连接，用于基于接收的主信号和从信号生成并输出使能信号，使能信号用于开启或关闭延迟锁相环电路。
一些实施例中，信号调节模块用于根据至少一个采样时钟信号确定第一脉冲信号的有效电平的起始时刻；主信号生成模块用于根据读脉冲信号控制主信号的有效电平的起始时刻和结束时刻；从信号生成模块用于根据第一脉冲信号控制确定从信号的有效电平的起始时刻；使能信号生成模块用于根据主信号确定使能信号的有效电平的起始时刻以及根据从信号确定使能信号的有效电平的结束时刻。
一些实施例中，至少一个采样时钟信号的数量为一个；信号调节模块包括第一调节单元和第一输出单元；
第一调节单元的输入端接收第一时钟信号，用于基于第一时钟信号，生成并输出第一采样时钟信号，其中，第一采样时钟信号的时钟周期为T1；
第一输出单元的第一输入端接收第一采样时钟信号，第一输出单元的第二输入端接收读脉冲信号；第一输出单元用于基于第一采样时钟信号对读脉冲信号进行采样，生成并输出第一脉冲信号；
其中，第一脉冲信号的有效电平的起始时刻为第一采样时钟信号的触发沿采样到读脉冲信号处于有效电平的时刻；第一脉冲信号的有效电平维持时间为第一采样时钟信号的一个时钟周期T1。
一些实施例中，第一调节单元包括级联的多个第一触发器；
首个第一触发器的时钟控制端作为第一调节单元的输入端，接收第一时钟信号；
每级第一触发器的反相输出端与自身的输入端连接；除首个第一触发器之外的其他第一触发器的时钟控制端均与前一级触发器的正相输出端连接；
最后一级第一触发器的正相输出端输出第一采样时钟信号。
一些实施例中，第一输出单元包括第一延迟单元和第二触发器；
第一延迟单元的输入端作为第一输出单元的第二输入端，接收读脉冲信号；第一延迟单元用于生成并输出延迟后的读脉冲信号；
第二触发器的输入端连接延迟后的读脉冲信号；第二触发器的时钟控制端作为第一输出单元的第一输入端，接收第一采样时钟信号；第二触发器的反相输出端输出第一脉冲信号；第二触发器，用于基于第一采样时钟信号，对延迟后的读脉冲信号进行采样。
一些实施例中，至少一个采样时钟信号的数量为两个；信号调节模块包括第二调节单元、第三调节单元和第二输出单元；
第二调节单元的输入端接收第一时钟信号，用于基于第一时钟信号，生成并输出第二采样时钟信号，其中，第二采样时钟信号的时钟周期为T2；
第三调节单元的输入端接收第二采样时钟信号，用于基于第二采样时钟信号，生成并输出第三采样时钟信号，其中，第三采样时钟信号的时钟周期为T3；
第二输出单元的第一输入端接收第二采样时钟信号，第二输出单元的第二输入端接收第三采样时钟信号，第二输出单元的第三输入端接收读脉冲信号；第二输出单元用于基于第三采样时钟信号对读脉冲信号进行采样，生成并输出第二脉冲信号，以及基于第二采样时钟信号对第二脉冲信号进行采样，生成并输出第一脉冲信号；
其中，第二脉冲信号的有效电平的起始时刻为第三采样时钟信号的触发沿采样到读脉冲信号处于有效电平的时刻；第二脉冲信号的有效电平维持时间为第三采样时钟信号的一个时钟周期T3；第一脉冲信号的有效电平的起始时刻为第二采样时钟信号的触发沿首次采样到第二脉冲信号处于有效电平的时刻；第一脉冲信号的有效电平维持时间为第三采样时钟信号的一个时钟周期T3。
一些实施例中，第二输出单元包括第二延迟单元、第三触发器和第四触发器；
第二延迟单元的输入端作为第二输出单元的第三输入端，接收读脉冲信号；第二延迟单元用于生成并输出延迟后的读脉冲信号；
第三触发器的输入端接收延迟后的读脉冲信号；第三触发器的时钟控制端作为第二输出单元的第一输入端，接收第三采样时钟信号64T；第三触发器的正相输出端输出第二脉冲信号；第三触发器，用于基于第三采样时钟信号，对延迟后的读脉冲信号进行采样；
第四触发器的输入端接收第二脉冲信号；第四触发器的时钟控制端作为第二输出单元的第二输入端，接收第二采样时钟信号16T，第四触发器的反相输出端输出第一脉冲信号；第四触发器，用于基于第二采样时钟信号，对第二脉冲信号进行采样。
一些实施例中，第二调节单元包括级联的多个第五触发器；
首个第五触发器的时钟控制端作为第二调节单元的输入端，接收第一时钟信号；
每级第五触发器的反相输出端与自身的输入端连接；除首个第五触发器之外的其他第五触发器的时钟控制端均与前一级第五触发器的正相输出端连接；
最后一级第五触发器的正相输出端输出第二采样时钟信号。
一些实施例中，第三调节单元包括级联的多个第六触发器；
首个第六触发器的时钟控制端作为第三调节单元的输入端，接收第二采样时钟信号；
每级第六触发器的反相输出端与自身的输入端连接；除首个第六触发器之外的其他第六触发器的时钟控制端均与前一级第六触发器的正相输出端连接；
最后一个第六触发器的正相输出端输出第三采样时钟信号。
一些实施例中，从信号生成模块包括第三延迟单元、第一反相器和第一与非门；
第一与非门的第一输入端作为从信号生成模块的输入端，接收第一脉冲信号；第三延迟单元的输入端连接第一与非门的第一输入端；第三延迟单元的输出端连接第一反相器的输入端；第一反相器的输出端连接第一与非门的第二输入端；第一与非门的输出端输出从信号。
一些实施例中，主信号生成模块包括第二反相器；
第二反相器的输入端用于接收读脉冲信号，第二反相器的输出端用于输出主信号。
一些实施例中，主信号生成模块包括第三反相器和第一或门；
第一或门的第一输入端接收读脉冲信号，第一或门的第二输入端接收激活脉冲信号；其中，激活脉冲信号产生在读脉冲信号之前；
第一或门的输出端与第三反相器的输入端连接，第三反相器的输出端用于输出主信号。
一些实施例中，使能信号生成模块包括复位-置位触发器；复位-置位触发器包括第二与非门和第三与非门；
第二与非门的第一输入端作为使能信号生成模块的第一输入端，接收主信号；第二与非门的第二输入端与第三与非门的输出端连接；第三与非门的第二输入端作为使能信号生成模块的第二输入端，接收从信号；
第三与非门的第一输入端与第二与非门的输出端连接；第二与非门的输出端作为使能信号生成模块的输出端，输出使能信号；
第三与非门的复位端连接第一复位信号，第一复位信号用于指示复位-置位触发器复位。
一些实施例中，控制电路还包括复位控制模块；
复位控制模块的第一输入端接收读脉冲信号，复位控制模块的第二输入端接收第二复位信号；
复位控制模块用于基于读脉冲信号和第二复位信号生成并输出复位控制信号；其中，复位控制信号连接至信号调节模块的复位端，用于指示信号调节模块复位。
一些实施例中，复位控制模块包括第四与非门、第四延迟单元、第四反相器、第五与非门、第五反相器；
第四与非门的第一输入端作为复位控制模块的第一输入端，接收读脉冲信号；第四延迟单元的输入端连接第四与非门的第一输入端；第四延迟单元的输出端连接第四反相器的输入端；第四反相器的输出端连接第四与非门的第二输入端；第四与非门的输出端连接第五与非门的第二输入端；
第五与非门的第一输入端作为复位控制模块的第二输入端，接收第二复位信号；第五与非门的输出端连接第五反相器的输入端；第五反相器的输出端作为复位控制模块的输出端，输出复位控制信号。
一些实施例中，控制电路还包括反馈控制模块；
反馈控制模块的第一输入端接收使能信号，反馈控制模块的第二输入端接收内部时钟信号，反馈控制模块的输出端输出第一时钟信号；其中，内部时钟信号的时钟周期与第一时钟信号的时钟周期相同。
反馈控制模块，用于基于使能信号，控制信号调节模块是否接收第一时钟信号。
一些实施例中，反馈控制模块包括：第六与非门、第五延迟单元和第六反相器；
第六与非门的第一输入端作为反馈控制模块的第一输入端，接收使能信号，第六与非门的第二输入端作为反馈控制模块的第二输入端，接收内部时钟信号；第六与非门的输出端与第五延迟单元的输入端连接；第五延迟单元的输出端与第六反相器的输入端连接，第六反相器的输出端作为反馈控制模块的输出端，输出第一时钟信号。
根据一些实施例，本公开第二方面提供一种存储器，包括如第一方面中的延迟锁相环电路的控制电路。
本公开实施例提供的延迟锁相环电路的控制电路及存储器，包括：信号调节模块，主信号生成模块，从信号生成模块，使能信号生成模块；信号调节模块接收第一时钟信号和读脉冲信号，用于基于第一时钟信号生成至少一个采样时钟信号，并基于至少一个采样时钟信号和读脉冲信号，生成并输出第一脉冲信号；主信号生成模块接收读脉冲信号，用于基于读脉冲信号生成并输出主信号；从信号生成模块连接信号调节模块，用于基于接收的第一脉冲信号生成并输出从信号；使能信号生成模块与主信号生成模块和从信号生成模块连接，用于基于接收的主信号和从信号生成并输出使能信号，使能信号用于开启或关闭延迟锁相环电路。本公开实施例基于读脉冲信号和采样时钟信号控制延迟锁相环的开启时刻及开启时长，无需引用模式寄存器，优化了控制电路。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。
图1为一种典型的延迟锁相环电路的控制电路的结构示意图；
图2为一种典型的延迟锁相环电路的控制电路的时序图；
图3为本公开实施例提供的一种延迟锁相环电路的控制电路的结构示意图；
图4为本公开实施例提供的一种延迟锁相环电路的控制电路的电路图；
图5为本公开实施例提供的一种延迟锁相环电路的控制电路的时序图；
图6为本公开实施例提供的另一种主信号生成模块的电路图；
图7为本公开实施例提供的另一种延迟锁相环电路的控制电路的电路图；
图8为本公开实施例提供的另一种延迟锁相环电路的控制电路的时序图；
图9为本公开实施例提供的另一种生成第二采样时钟信号和第三采样时钟信号的电路图。
通过上述附图，已示出本公开明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本公开构思的范围，而是通过参考特定实施例为本领域技术人员说明本公开的概念。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与本公开的一些方面相一致的装置和方法的例子。
动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)在进行读操作时，除了将数据从存储阵列中取出送往数据输出端口(DQ)，还需要DRAM本身产生数据选通信号(DQS)用来告诉主机本次读操作所输出的每比特数据相应的采集时间点。DRAM内部产生的DQS信号来源于内部时钟分频等操作产生，内部时钟由外部时钟经过内部延迟产生，即内外时钟存在偏移(skew)。根据标准性能评估组织(Standard Performance EvaluationCorporation，简称SPEC)要求，最终外部时钟、DQS以及DQ三者在边沿上对齐，则至少要保证内部时钟和外部时钟边沿对齐。延迟锁相环(Delay Lock Loop，简称DLL)所输出的时钟就是已经消除偏移的时钟信号，可供后续模块产生DQS等信号。
相关技术中，延迟锁相环电路的控制电路较为复杂，需要引用模式寄存器中设定的与读操作相关的时长参数来确定延迟锁相环电路的开启时间。其中，与读操作相关的时长参数，例如列地址选通脉冲潜伏期(Column Address Strobe，Latency简称CL)、突发长度(Burst Lengths，简称BL)等。其中，CL为从读命令下达到第一个数据输出的时间；BL为在突发模式下连续传输所涉及到储存单元的数量，突发模式是指在同一行中相邻的储存单元连续进行数据传输的方式。
图1为一种典型的延迟锁相环电路的控制电路的结构示意图，如图1所示，包括寄存器、计算器和生成器。模式寄存器内用于根据预设的BL信息和CL信息，计算出每次读操作完成所需求的时长。示例性的，一次读操作完成的周期为CL+BL/2(从读命令下达发布到最后一比特数据输出完成)。假设BL＝16，考虑到存在循环冗余校验(Cyclic RedundancyCheck，简称CRC)会增加2比特的CRC校验码，所以BL＝18。根据SPEC中的要求，CL的值在模式寄存器中可设置的最大值为66tck，所以读操作周期的最大时间Tmax＝18/2+66＝75tck。计算器根据时钟信号、读命令以及模式寄存器提供的读操作完成所需求的时长(CL+BL/2)，生成主信号和从信号。生成器根据主信号和从信号生成使能信号以开启和关闭延迟锁相环电路。
图2为一种典型的延迟锁相环电路的控制电路的时序图，示出了时钟信号、主信号、从信号及使能信号的波形图。其中，1RD表征第一次下达读命令的时刻；2RD表征第二次下达读命令的时刻；3RD表征第三次下达读命令的时刻；4RD表征第四次下达读命令的时刻。
其中，对于主信号、从信号和使能信号，有效电平均以高电平为例。使能信号的有效电平的起始时刻为其上升沿，响应于主信号的上升沿。使能信号的有效电平的结束时刻为其下降沿，响应于从信号的上升沿。其中，主信号的上升沿对应每次读命令下达时刻。对于从信号包括两种情况：若读命令下达时刻之后的(CL+BL/2)期间内没有新的读命令下达，则从信号上升沿对应读命令下达时刻之后经过(CL+BL/2)的时刻；若读命令下达时刻之后的(CL+BL/2)期间内有新的读命令下达，则从信号的上升沿对应于以新的读命令为基准延迟(CL+BL/2)的时刻。
如图2所示，2RD与1RD的时间间隔大于读操作完成所需求的时长(CL+BL/2)，从信号的上升沿产生在1RD之后经过(CL+BL/2)的时刻。3RD与2RD的时间间隔小于读操作完成所需求的时长(CL+BL/2)，4RD与3RD的时间间隔小于读操作完成所需求的时长(CL+BL/2)，因此在2RD与4RD之间从信号保持为低电平，相应地，此期间使能信号保持为高电平，即此期间延迟锁相环电路一直开启。在4RD之后没有新的读命令下达，因此，从信号的上升沿产生在4RD之后经过(CL+BL/2)的时刻，相应地，使能信号下降为低电平，即延迟锁相环电路关闭。
上述图1所示的延迟锁相环电路的控制电路较为复杂，如何优化DLL的控制电路是本领域需要解决的问题。
基于此，本公开实施例提供的延迟锁相环电路的控制电路及存储器，通过读脉冲信号和采样时钟信号控制延迟锁相环的开启时刻及开启时长，无需引用模式寄存器，实现了对控制电路的优化。
下面以具体地实施例对本公开的技术方案以及本公开的技术方案如何解决上述技术问题进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。下面将结合附图，对本公开的实施例进行描述。
实施例一
图3为本公开实施例提供的一种延迟锁相环电路的控制电路的结构示意图。如图2所示，延迟锁相环电路的控制电路包括：信号调节模块，主信号生成模块，从信号生成模块，使能信号生成模块。
信号调节模块接收第一时钟信号和读脉冲信号，用于基于第一时钟信号生成至少一个采样时钟信号，并基于至少一个采样时钟信号和读脉冲信号，生成并输出第一脉冲信号；主信号生成模块接收读脉冲信号，用于基于读脉冲信号生成并输出主信号；从信号生成模块连接信号调节模块，用于基于接收的第一脉冲信号生成并输出从信号；使能信号生成模块与主信号生成模块和从信号生成模块连接，用于基于接收的主信号和从信号生成并输出使能信号，使能信号用于开启或关闭延迟锁相环电路。
具体的，本实施例通过主信号和从信号建立了使能信号与读脉冲信号和采样时钟信号的关联，进而可通过读脉冲信号和第一脉冲信号实现对延迟锁相环电路的控制。本实施例不需要引入模式寄存器以及在模式寄存器设置的CL信息、BL信息等参数，简化了控制DLL输出时钟步骤，也有利于简化控制电路。
进一步地，根据图1和图2可知，采用模式寄存器的相关技术中，单次读脉冲信号场景下DLL电路的持续开启时长为(CL+BL/2)。由于模式寄存器对CL信息的设置存在上限，(CL+BL/2)存在上限，所以该相关技术中，单次读脉冲信号场景下DLL电路的持续开启时长存在上限。本实施例通过电路控制单次读脉冲信号场景下DLL电路的持续开启时长，可设置范围更大，适用于读操作周期较长的存储器，提高了适用范围，实现了对控制电路的优化。
进一步地，本实施例利用读脉冲信号控制使能信号，在需要DLL电路输出时钟时，开启DLL电路；以及，本实施例利用采样时钟信号控制使能信号的有效电平的持续时长，当不需要DLL电路输出时钟的时候关闭DLL电路，达到节省电流的效果，提高DRAM芯片的性能。
一些实施例中，信号调节模块用于根据至少一个采样时钟信号确定第一脉冲信号的有效电平的起始时刻；主信号生成模块用于根据读脉冲信号控制主信号的有效电平的起始时刻和结束时刻；从信号生成模块用于根据第一脉冲信号控制确定从信号的有效电平的起始时刻；使能信号生成模块用于根据主信号确定使能信号的有效电平的起始时刻以及根据从信号确定使能信号的有效电平的结束时刻。
具体的，基于上述使能信号与读脉冲信号和采样时钟信号的关联，在读脉冲信号来临时使能信号的电平有效，以控制开启DLL电路；以及根据至少一个采样时钟信号使能信号的电平持续有效以控制DLL电路持续开启。其中，使能信号的有效电平的维持时长的最小值需要大于等于每次读操作完成所需的时长，以保证每次读操作都能顺利完成。
进一步地，使能信号的有效电平的维持时长与采样时钟信号的时钟周期相关。信号调节模块生成的至少一个采样时钟信号可以为一个或多个，因此，使能信号的有效电平的维持时长可以由一个采样时钟信号的时钟周期确定，也可以由多个采样时钟信号的时钟周期进行叠加确定。可根据实际读操作周期完成所需的时长来设定使能信号的有效电平的维持时长。可选的，通过分频技术对第一时钟信号进行分频生成一个或多个采样时钟信号。
图4为本公开实施例提供的一种延迟锁相环电路的控制电路的电路图；图5为本公开实施例提供的一种延迟锁相环电路的控制电路的时序图。下面结合图4和图5，以生成一个采样时钟信号为例，对延迟锁相环电路的控制电路进行说明。
一些实施例中，至少一个采样时钟信号的数量为一个；信号调节模块包括第一调节单元和第一输出单元。
第一调节单元的输入端接收第一时钟信号，用于基于第一时钟信号，生成并输出第一采样时钟信号，其中，第一采样时钟信号的时钟周期为T1。
第一输出单元的第一输入端接收第一采样时钟信号，第一输出单元的第二输入端接收读脉冲信号；第一输出单元用于基于第一采样时钟信号对读脉冲信号进行采样，生成并输出第一脉冲信号；
其中，第一脉冲信号有效电平的起始时刻为第一采样时钟信号的触发沿采样到读脉冲信号处于有效电平的时刻；第一脉冲信号的有效电平维持时间为第一采样时钟信号的一个时钟周期T1。
一些实施例中，第一调节单元包括级联的多个第一触发器；首个第一触发器的时钟控制端作为第一调节单元的输入端，接收第一时钟信号；每级第一触发器的反相输出端与自身的输入端连接；除首个第一触发器之外的其他第一触发器的时钟控制端均与前一级触发器的正相输出端连接；最后一级第一触发器的正相输出端输出第一采样时钟信号。
具体的，参照图4，包括五个级联的第一触发器(D1-1至D1-5)。第一时钟信号的时钟周期以2T为例，即CLK-2T；利用五个级联的第一触发器构成的分频器将时钟周期2T的第一时钟信号分频生成时钟周期64T的第一采样时钟信号，即CLK-64T。
其中，通过设置第一调节单元中级联的多个触发器的数量可调整第一采样时钟信号的时钟周期。具体的，如图4所示，以2T为基准时钟，利用4个级联的触发器可生成时钟周期为32T的时钟信号CLK-32T。另外，还可以利用6个级联的触发器可生成时钟周期为128T的时钟信号。可根据实际需求设定第一采样时钟信号的时钟周期。
参照图5所示的波形图，由于信号的依次响应和触发器自身的延迟，级联的触发器输出的信号的触发沿会存在一定的偏移，相邻两级触发器之间的偏移时长不会超过2T。具体的，CLK-4T的触发沿滞后于CLK-2T的触发沿；可知CLK-8T的触发沿滞后于CLK-4T的触发沿；以此类推，分频后时钟周期较长的信号的触发沿滞后于时钟周期较短的信号。
一些实施例中，第一输出单元包括第一延迟单元和第二触发器D2。第一延迟单元的输入端作为第一输出单元的第二输入端，接收读脉冲信号RD_CMD；第一延迟单元用于生成并输出延迟后的读脉冲信号RD_DLY；
第二触发器D2的输入端连接延迟后的读脉冲信号RD_DLY；第二触发器D2的时钟控制端作为第一输出单元的第一输入端，接收第一采样时钟信号；第二触发器D2，用于基于第一采样时钟信号，对延迟后的读脉冲信号进行采样，自第二触发器D2的反相输出端输出第一脉冲信号；。
具体的，参照图4和图5，第一延迟单元基于读脉冲信号RD_CMD生成延迟后的读脉冲信号RD_DLY。其中，第一延迟单元需要具有合理的延迟时长，以保证延迟后的读脉冲信号RD_DLY的有效电平可以被第一采样时钟信号的首个触发沿采样到，进而控制第一脉冲信号的电平状态。上述设置通过RD_DLY信号建立了读脉冲信号RD_CMD对第一脉冲信号的控制关系。
进一步地，延迟后的读脉冲信号RD_DLY的有效电平的持续时长与读脉冲信号RD_CMD的有效电平的持续时长相等，本实施例中以2T为例。一些实施例中，还可以生成其他信号建立读脉冲信号RD_CMD对第一脉冲信号的控制关系，该生成的其他信号的有效电平的持续时长可以不等于读脉冲信号RD_CMD的有效电平的持续时长。
进一步地，本实施例中，延迟后的读脉冲信号RD_DLY的有效电平以高电平为例。一些实施例中，也可以将RD_DLY信号的有效电平设置为低电平，同时对相关电路做出调整，以保证通过RD_DLY信号可以建立了读脉冲信号RD_CMD对第一脉冲信号的控制关系。
本实施例中，延迟后的读脉冲信号RD_DLY的高电平被第一采样时钟信号CLK-64T的首个上升沿采样到，使得第二触发器D2的反相输出端输出的第一脉冲信号/RD_64T翻转为0。其中，RD_DLY信号的高电平的持续时长以2T为例，小于第一采样时钟信号CLK-64T的时钟周期64T。因此，当没有新的RD_DLY信号产生时，第一采样时钟信号CLK-64T的下一个上升沿会采样到RD_DLY信号的低电平，使第二触发器D2的反相输出端输出的第一脉冲信号/RD_64T翻转为1。因此，该第一脉冲信号/RD_64T的低电平持续时长等于第一采样时钟信号的一个时钟周期64T。
进一步地，第一延迟单元可以为一个延迟器元件，则第一延迟单元的延迟时长则为被选用的延迟器元件的延迟时长；第一延迟单元也可以为多个串联的延迟器元件组成，则第一延迟单元的延迟时长则为被选用的多个延迟器元件的延迟时长之和。如图4中，第一延迟单元包括串联的延迟器A和延迟器B，因此，延迟器A和延迟器B的延迟效果的叠加作为第一延迟单元的延迟效果。本实施例对第一延迟单元所包括的延迟器元件的数量不作限定，只要满足第一延迟单元的延迟效果能够使得延迟后的读脉冲信号RD_DLY的有效电平可以被第一采样时钟信号CLK-64T的首个触发沿采样到即可。
另外，在实际应用中触发器的输入和输出之间存在一定的滞后，反映在图5所示的波形图中为第一脉冲信号/RD_64T的下降沿滞后于第一采样时钟信号CLK-64T的触发沿。
下面对第一脉冲信号连至的从信号生成模块进行说明。
一些实施例中，从信号生成模块包括第三延迟单元、第一反相器S1和第一与非门Q1。第一与非门Q1的第一输入端作为从信号生成模块的输入端，接收第一脉冲信号；第三延迟单元的输入端连接第一与非门Q1的第一输入端；第三延迟单元的输出端连接第一反相器S1的输入端；第一反相器S1的输出端连接第一与非门Q1的第二输入端；第一与非门Q1的输出端输出从信号RD_SLAVER。
具体的，参照图4和图5，第一脉冲信号/RD_64T被第三延迟单元(以延迟器C为例)延迟处理，并被第一反相器S1反相处理。经过延迟和反相后的第一脉冲信号与其自身进行与非逻辑运算，得到从信号RD_SLAVER。该从信号RD_SLAVER的有效电平的起始时刻对应第一脉冲信号/RD_64T的有效电平的结束时刻。该从信号RD_SLAVER的有效电平的持续时长与第三延迟单元和第一反相器的总延迟时长相等。
进一步地，第三延迟单元需要具有合理的延迟时长，使得从信号RD_SLAVER的有效电平的持续时长不过小或过大，过小或过大可能会导致生成错误的使能信号，进而影响对DLL电路的控制。其中，图5中从信号RD_SLAVER的有效电平的持续时长以4T为例。
具体的，第三延迟单元可以为一个延迟器元件，则第三延迟单元的延迟时长则为被选用的延迟器元件的延迟时长；第三延迟单元也可以为多个串联的延迟器元件组成，则第三延迟单元的延迟时长则为被选用的多个延迟器元件的延迟时长之和。本实施例对第三延迟单元所包括的延迟器元件的数量不作限定，只要保证后续生成正确的使能信号即可。
一些实施例中，主信号生成模块包括第二反相器S2；第二反相器S2的输入端用于接收读脉冲信号，第二反相器S2的输出端用于输出主信号RD_MASTER。
具体的，如图4和图5所示，主信号RD_MASTER的有效电平以低电平为例。主信号RD_MASTER的下降沿对应读脉冲信号RD_CMD的上升沿；主信号RD_MASTER的上升沿对应读脉冲信号RD_CMD的下降沿。其中，主信号RD_MASTER的有效电平的持续时长与读脉冲信号RD_CMD的有效电平的持续时长相同。其中，主信号RD_MASTER的有效电平也可以为高电平。本实施例不做限定，只要在后续的使能生成模块中与从信号RD_SLAVER配合生成正确的使能信号即可。
下面对主信号RD_MASTER和从信号RD_SLAVER均连至的使能信号生成模块进行说明。
一些实施例中，使能信号生成模块包括复位-置位触发器；复位-置位触发器包括第二与非门Q2和第三与非门Q3。
第二与非门Q2的第一输入端作为使能信号生成模块的第一输入端，接收主信号RD_MASTER；第二与非门Q2的第二输入端与第三与非门Q3的输出端连接；第三与非门Q3的第二输入端作为使能信号生成模块的第二输入端，接收从信号RD_SLAVER。第三与非门Q3的第一输入端与第二与非门Q2的输出端连接；第二与非门Q2的输出端作为使能信号生成模块的输出端，输出使能信号RD_DLL_CLK_EN。第三与非门Q3的复位端连接第一复位信号RESETB1，第一复位信号RESETB1用于指示复位-置位触发器复位。其中，该第一复位信号RESETB1用于在上电初始对复位-置位触发器进行复位。
具体的，复位-置位触发器的输入输出的对应关系为：若主信号RD_MASTER为0，从信号RD_SLAVER为1，则使能信号RD_DLL_CLK_EN为1。主信号RD_MASTER为0，从信号RD_SLAVER为0，则使能信号RD_DLL_CLK_EN状态不稳定。主信号RD_MASTER为1，从信号RD_SLAVER为0，则使能信号RD_DLL_CLK_EN为0。主信号RD_MASTER为1，从信号RD_SLAVER为1，则使能信号RD_DLL_CLK_EN维持先前的输出信号。
参照图5，以单次读脉冲信号场景为例对本实施例提供的延迟锁相环电路的控制电路的控制时序进行了说明。假设主信号RD_MASTER的初始状态为1、从信号RD_SLAVER的初始状态为1、使能信号RD_DLL_CLK_EN的初始状态为0；当主信号RD_MASTER响应于读脉冲信号RD_CMD翻转为0时，使能信号RD_DLL_CLK_EN翻转为1；当主信号RD_MASTER延迟预设时长翻转为1时，使能信号RD_DLL_CLK_EN维持先前的输出信号1；直到从信号RD_SLAVER响应于第一脉冲信号/RD_64T的有效电平的结束时刻翻转为0时，使能信号RD_DLL_CLK_EN翻转为0。
结合图5，读脉冲信号RD_CMD来临时，DLL开启输出时钟；在读脉冲信号RD_CMD来临后经过64T加上多个延迟时长后，DLL停止输出时钟。其中，DLL持续输出时钟的时长可通过采样时钟信号的时钟周期进行调整，以使DLL持续输出时钟的时长满足读操作完成的需求时长。
图6为本公开实施例提供的另一种主信号生成模块的电路图。一些实施例中，主信号生成模块包括第三反相器S3和第一或门P1；第一或门P1的第一输入端接收读脉冲信号RD_CMD，第一或门P1的第二输入端接收激活脉冲信号Active_CMD；其中，激活脉冲信号Active_CMD产生在读脉冲信号RD_CMD之前；第一或门P1的输出端与第三反相器S3的输入端连接，第三反相器S3的输出端用于输出主信号RD_MASTER。
本实施例根据DRAM在开始读操作前会下达激活脉冲信号的工作特点，引入激活脉冲信号，与读脉冲信号共同控制主信号的有效电平的起始时刻和结束时刻，进而控制DLL的开启时刻。
具体的，在DRAM接到激活脉冲信号的时候，DLL输出时钟就开始跳动，减少DLL电路输出时钟的启动时间。在实际应用过程中，由于读脉冲信号到生成使能信号，再到使能信号传输到DLL电路，以及DLL电路的输出驱动打开均需要时间，为了防止DLL电路输出时钟出现偏差的现象，可以利用读脉冲信号发布前一定会发布的激活脉冲信号开启DLL电路。其中，利用激活脉冲信号开启DLL电路，对应到波形图上，体现为读脉冲信号来临时使能信号为1而不是先前的0。
一些实施例中，控制电路还包括复位控制模块。复位控制模块的第一输入端接收读脉冲信号RD_CMD，复位控制模块的第二输入端接收第二复位信号RESETB2；复位控制模块用于基于读脉冲信号RD_CMD和第二复位信号RESETB2生成并输出复位控制信号RSTDT；其中，复位控制信号RSTDT连接至信号调节模块的复位端，用于指示信号调节模块复位。
其中，第二复位信号RESETB2用于在上电初始对复位控制模块进行复位。读脉冲信号RD_CMD控制复位控制信号RSTDT的有效电平的起始时刻，复位控制信号RSTDT指示信号调节模块复位，具体的，参照图4，信号调节模块包括多个触发器，每个触发器的复位端连接该复位控制信号RSTDT，用于根据复位控制信号RSTDT进行复位。其中，每次读脉冲信号RD_CMD来临时，信号调节模块即复位，对应的每个触发器则重新起振。进而，在DLL持续输出时钟期间有新的读脉冲信号RD_CMD来临时，以最新的读脉冲信号RD_CMD为起点重新计算DLL结束输出时钟的时刻。
一些实施例中，复位控制模块包括第四延迟单元、第四反相器S4、第四与非门、第五与非门Q5、第五反相器；
第四与非门Q4的第一输入端作为复位控制模块的第一输入端，接收读脉冲信号RD_CMD；第四延迟单元的输入端连接第四与非门Q4的第一输入端；第四延迟单元的输出端连接第四反相器S4的输入端；第四反相器S4的输出端连接第四与非门Q4的第二输入端；第四与非门Q4的输出端连接第五与非门Q5的第二输入端；
第五与非门Q5的第一输入端作为复位控制模块的第二输入端，接收第二复位信号RESETB2；第五与非门Q5的输出端连接第五反相器S5的输入端；第五反相器S5的输出端作为复位控制模块的输出端，输出复位控制信号RSTDT。
参照图4和图5，复位控制信号RSTDT的有效电平以高电平为例，复位控制信号RSTDT的有效电平的持续时长为第四延迟单元的延迟时长，该延迟时长需要小于读脉冲信号RD_CMD的有效电平的持续时长。一些实施例中，复位控制信号RSTDT也可以低电平有效。具体可根据实际电路中信号调节模块中各触发器的复位电平需求，生成对应的RSTDT信号。
进一步地，第二复位信号RESETB2以高电平有效为例，在上电后置为1。根据逻辑门延迟的推导可得，复位控制信号RSTDT的有效电平的起始时刻晚于读脉冲信号的有效沿的起始时刻。每次读脉冲信号RD_CMD来临，复位控制信号RSTDT产生上升沿使得信号调节模块中的每个触发器重新起振，内部时钟Internal Clock(也即CLK-2T)产生第一个上升沿。进而，在DLL持续输出时钟期间有新的读脉冲信号RD_CMD来临时，以最新的读脉冲信号RD_CMD为起点重新计算DLL结束输出时钟的时刻。若第二复位信号RESETB2的有效电平为低电平，在图4所示的复位控制模块的电路的基础上通过增添反相器也可以实现相同的技术效果。
如图5所示，外部时钟External Clock一直产生上升沿和下降沿，而内部时钟Internal Clock在上电后产生上升沿和下降沿。其中，内部时钟的时钟周期可以是外部时钟的时钟周期的两倍，根据外部时钟生成内部时钟的方法可参照相关技术。
一些实施例中，控制电路还包括反馈控制模块；反馈控制模块的第一输入端接收使能信号，反馈控制模块的第二输入端接收内部时钟信号Internal Clock，反馈控制模块的输出端输出第一时钟信号；其中，内部时钟信号Internal Clock的时钟周期与第一时钟信号的时钟周期相同。反馈控制模块，用于基于使能信号RD_DLL_CLK_EN，控制信号调节模块是否接收第一时钟信号。
具体的，以使能信号高电平为开启DLL电路、使能信号低电平为关闭DLL电路为例。当使能信号为低电平时，通过反馈控制模块，使得信号调节模块不能接收到第一时钟信号，进而不能生成采样时钟信号；反之，使得信号调节模块能接收到第一时钟信号，从而起到减少功耗的作用。
进一步地，一些实施例中，反馈控制模块包括：第六与非门Q6、第五延迟单元和第六反相器；第六与非门Q6的第一输入端作为反馈控制模块的第一输入端，接收使能信号，第六与非门Q6的第二输入端作为反馈控制模块的第二输入端，接收内部时钟信号；第六与非门Q6的输出端与第五延迟单元的输入端连接；第五延迟单元的输出端与第六反相器S6的输入端连接，第六反相器S6的输出端作为反馈控制模块的输出端，输出第一时钟信号。
具体的，使能信号与内部时钟信号进行与非逻辑计算。当使能信号为低电平时，无论内部时钟信号为低电平还是高电平，逻辑计算结果均为低电平。当使能信号为高电平时，内部时钟信号为低电平则逻辑计算结果为高电平，内部时钟信号为高电平则逻辑计算结果为低电平。
进一步地，为了使得第一时钟信号与内部时钟信号的相位一致，通过设置第五延迟单元和第六反相器S6，使得当使能信号为高电平时，反馈控制模块输出的第一时钟信号为高电平，以及，使得当使能信号为低电平时，反馈控制模块输出的第一时钟信号为低电平。
本实施例还提供一种存储器，包括如前述的延迟锁相环电路的控制电路。
本实施例提供的延迟锁相环电路的控制电路及存储器，包括：信号调节模块根据第一时钟信号生成至少一个采样时钟信号，并结合读脉冲信号生成第一脉冲信号；主信号生成模块根据读脉冲信号生成主信号；从信号生成模块根据第一脉冲信号生成从信号；使能信号生成模块根据主信号和从信号生成使能信号以开启或关闭延迟锁相环电路；其中，采样时钟信号控制第一脉冲信号有效电平的起始时刻；读脉冲信号控制主信号有效电平的起始时刻；第一脉冲信号控制从信号有效电平的起始时刻；主信号和从信号分别控制使能信号有效电平的起始时刻和结束时刻。本公开基于读脉冲信号和采样时钟信号控制延迟锁相环的开启时刻及开启时长，无需设置模式寄存器，优化了控制电路。
实施例二
图7为本公开实施例提供的另一种延迟锁相环电路的控制电路的电路图；图8为本公开实施例提供的另一种延迟锁相环电路的控制电路的时序图。下面结合图7和图8，以生成一个采样时钟信号为例，对延迟锁相环电路的控制电路进行说明。
一些实施例中，至少一个采样时钟信号的数量为两个；信号调节模块包括第二调节单元、第三调节单元和第二输出单元。
第二调节单元的输入端接收第一时钟信号，用于基于第一时钟信号，生成并输出第二采样时钟信号，其中，第二采样时钟信号的时钟周期为T2；第三调节单元的输入端接收第二采样时钟信号，用于基于第二采样时钟信号，生成并输出第三采样时钟信号，其中，第三采样时钟信号的时钟周期为T3。
第二输出单元的第一输入端接收第二采样时钟信号，第二输出单元的第二输入端接收第三采样时钟信号，第二输出单元的第三输入端接收读脉冲信号；第二输出单元用于基于第三采样时钟信号对读脉冲信号进行采样，生成并输出第二脉冲信号，以及基于第二采样时钟信号对第二脉冲信号进行采样，生成并输出第一脉冲信号；
其中，第二脉冲信号的有效电平的起始时刻为第三采样时钟信号的触发沿采样到读脉冲信号处于有效电平的时刻；第二脉冲信号的有效电平维持时间为第三采样时钟信号的一个时钟周期T3；第一脉冲信号的有效电平的起始时刻为第二采样时钟信号的触发沿首次采样到第二脉冲信号处于有效电平的时刻；第一脉冲信号的有效电平维持时间为第三采样时钟信号的一个时钟周期T3。
一些实施例中，第二调节单元包括级联的多个第五触发器；首个第五触发器的时钟控制端作为第二调节单元的输入端，接收第一时钟信号；每级第五触发器的反相输出端与自身的输入端连接；除首个第五触发器之外的其他第五触发器的时钟控制端均与前一级第五触发器的正相输出端连接；最后一级第五触发器的正相输出端输出第二采样时钟信号。
具体的，参照图7，第二调节单元包括三个级联的第五触发器(D5-1、D5-2、D5-3)。第一时钟信号的时钟周期以2T为例，即CLK-2T；利用三个级联的第五触发器构成的分频器将时钟周期2T的第一时钟信号分频生成时钟周期16T的第二采样时钟信号，即CLK-16T。其中，通过设置第二调节单元中级联的多个触发器的数量可调整第二采样时钟信号的时钟周期。可根据实际需求设定第二采样时钟信号的时钟周期。
参照图7所示的波形图，由于信号的依次响应和触发器自身的延迟，级联的触发器输出的信号的触发沿会存在一定的偏移，相邻两级触发器之间的偏移时长不会超过2T。具体的，CLK-4T的触发沿滞后于CLK-2T的触发沿；可知CLK-8T的触发沿滞后于CLK-4T的触发沿；以此类推，分频后时钟周期较长的信号的触发沿滞后于时钟周期较短的信号。
一些实施例中，第三调节单元包括级联的多个第六触发器；首个第六触发器的时钟控制端作为第三调节单元的输入端，接收第二采样时钟信号；每级第六触发器的反相输出端与自身的输入端连接；除首个第六触发器之外的其他第六触发器的时钟控制端均与前一级第六触发器的正相输出端连接；最后一个第六触发器的正相输出端输出第三采样时钟信号。
具体的，参照图7，第三调节单元包括两个级联的第六触发器(D6-1、D6-2)。第二采样时钟信号的时钟周期以16T为例，即CLK16T；利用两个级联的第六触发器构成的分频器将时钟周期16T的第二采样时钟信号分频生成时钟周期64T的第三采样时钟信号，即CLK-64T。其中，通过设置第三调节单元中级联的多个触发器的数量可调整第三采样时钟信号的时钟周期。可根据实际需求设定第三采样时钟信号的时钟周期。
一些实施例中，图9为本公开实施例提供的另一种生成第二采样时钟信号和第三采样时钟信号的电路图。如图9所示，第二采样时钟信号的时钟周期以16T为例，第三采样时钟信号的时钟周期以64T为例，第一时钟信号的时钟周期以2T为例。利用三个级联的触发器(Dm-1至Dm-3)构成的分频器将时钟周期2T的第一时钟信号分频生成时钟周期16T的第二采样时钟信号。利用五个级联的触发器(Dn-1至Dn-5)构成的分频器将时钟周期2T的第一时钟信号分频生成时钟周期64T的第三采样时钟信号。图9相较于图7所示的生成第二采样时钟信号和第三采样时钟信号的电路，需要更多的触发器元件及电路板面积，且能耗更高。
一些实施例中，第二输出单元包括第二延迟单元、第三触发器D3和第四触发器D4。
第二延迟单元的输入端作为第二输出单元的第三输入端，接收读脉冲信号RD_CMD；第二延迟单元用于生成并输出延迟后的读脉冲信号RD_DLY；
第三触发器D3的输入端接收延迟后的读脉冲信号；第三触发器D3的时钟控制端作为第二输出单元的第一输入端，接收第三采样时钟信号；第三触发器D3，用于基于第三采样时钟信号，对延迟后的读脉冲信号RD_DLY进行采样，自第三触发器D3的正相输出端输出第二脉冲信号；
第四触发器D4的输入端接收第二脉冲信号；第四触发器D4的时钟控制端作为第二输出单元的第二输入端，接收第二采样时钟信号；第四触发器D4，用于基于第二采样时钟信号，对第二脉冲信号进行采样，自第四触发器D4的反相输出端输出第一脉冲信号。
具体的，参照图7和图8，第二延迟单元基于读脉冲信号RD_CMD生成延迟后的读脉冲信号RD_DLY。其中，第二延迟单元需要具有合理的延迟时长，以保证延迟后的读脉冲信号RD_DLY的有效电平可以被第三采样时钟信号的首个触发沿采样到，进而控制第一脉冲信号的电平状态。上述设置通过RD_DLY信号建立了读脉冲信号RD_CMD对第一脉冲信号的控制关系。
进一步地，延迟后的读脉冲信号RD_DLY的有效电平的持续时长与读脉冲信号RD_CMD的有效电平的持续时长相等，本实施例中以4T为例。一些实施例中，还可以生成其他信号建立读脉冲信号RD_CMD对第一脉冲信号的控制关系，该生成的其他信号的有效电平的持续时长可以不等于读脉冲信号RD_CMD的有效电平的持续时长。
下面以延迟后的读脉冲信号RD_DLY高电平有效为例，对第二输出单元的功能效果进行说明。
延迟后的读脉冲信号RD_DLY的有效电平以高电平为例。延迟后的读脉冲信号RD_DLY的高电平被第三采样时钟信号CLK-64T的首个上升沿采样到，使得第三触发器D3的正相输出端输出的第二脉冲信号RD_64T翻转为1。其中，RD_DLY信号的高电平的持续时长以2T为例，小于第三采样时钟信号CLK-64T的时钟周期64T。当没有新的RD_DLY信号产生时，第三采样时钟信号CLK-64T的下一个上升沿会采样到RD_DLY信号的低电平，使得第三触发器D3的正相输出端输出的第二脉冲信号RD_64T翻转为0。因此，该第二脉冲信号RD_64T的高电平(即有效时长)持续时长等于第三采样时钟信号的一个时钟周期64T。
进一步地，该第二脉冲信号RD_64T的高电平被第四触发器D4的时钟控制端连接的第二采样时钟信号CLK-16T的触发沿采样到，使得第四触发器D4的反相输出端输出的第一脉冲信号/RD_80T翻转为0。之后，该第二脉冲信号RD_64T的高电平连续被第二采样时钟信号CLK-16T的三个触发沿采样到；直到第二采样时钟信号CLK-16T的触发沿采样到第二脉冲信号RD_64T的低电平，使得第四触发器D4的反相输出端输出的第一脉冲信号/RD_80T翻转为1。
由于第三触发器D3和第四触发器D4的依次响应及自身延迟，使第一脉冲信号/RD_80T的有效电平的起始时刻相对于第二脉冲信号RD_64T的有效电平的起始时刻滞后，该滞后时长等于第二采样时钟信号CLK-16T的一个时钟周期16T。并且，使第一脉冲信号/RD_80T的有效电平的结束时刻相对于第二脉冲信号RD_64T的有效电平的结束时刻的滞后，该滞后时长等于第二采样时钟信号CLK-16T的一个时钟周期16T。因此，第一脉冲信号/RD_80T的有效电平的持续时长等于第二脉冲信号RD_64T的有效电平的持续时长，也就等于第三采样时钟信号的一个时钟周期64T。
进一步地，第一脉冲信号的有效电平的结束时刻与第二脉冲信号的有效电平的起始时刻之间的时间间隔为第二采样时钟信号的一个时钟周期加上第三采样时钟信号的一个时钟周期(即64T+16T等于80T)。其中，第二脉冲信号的有效电平的起始时刻为延迟后的读脉冲信号RD_DLY的有效电平被第三采样时钟信号的触发沿采样到的时刻。因此，第一脉冲信号的有效电平的结束时刻相对于延迟后的读脉冲信号RD_DLY被第三采样时钟信号的触发沿采样到的时刻的滞后时长为第二采样时钟信号的时钟周期与第三采样时钟信号的时钟周期的叠加(即80T)。
进一步地，若延迟后的读脉冲信号RD_DLY低电平有效，可通过在图7所示的电路基础上添加反相器，使第二输出单元的功能效果与上述相同。
基于上述分析，可知本实施例中通过第二输出单元的第三触发器D3和第四触发器D4使单次读脉冲信号场景下DLL电路的持续开启时长等于第二采样时钟信号的时钟周期与第三采样时钟信号的时钟周期的叠加。
可选的，还可以通过第三触发器D3和第四触发器D4获得时钟周期64T叠加时钟周期32T生成96T的DLL电路的持续开启时长。本实施例对进行叠加的两个采样时钟信号的时钟周期不作限定，可根据实际读操作完成的需求时长分别设定。
一些实施例中，读操作完成的需求时长为75T。可以选择利用一个采样时钟信号控制DLL电路的持续开启时长为128T；也可利用两个采样时钟信号控制DLL电路的持续开启时长为80T，有利于减少功耗。
另外，在实际应用中触发器的输入和输出之间存在一定的滞后，反映在图8所示的波形图中为第二脉冲信号RD_64T的上升沿滞后于第三采样时钟信号CLK-64T的触发沿。
其中，第二延迟单元需要具有合理的延迟时长，以保证延迟后的读脉冲信号RD_DLY的有效电平可以被第三触发器D3的时钟控制端连接的第三采样时钟信号CLK-64T)的触发沿采样到。
具体的，第二延迟单元可以为一个延迟器元件，则第二延迟单元的延迟时长则为被选用的延迟器元件的延迟时长；第二延迟单元也可以为多个串联的延迟器元件组成，则第二延迟单元的延迟时长则为被选用的多个延迟器元件的延迟时长之和。如图7中，第二延迟单元包括串联的延迟器A和延迟器B，因此，延迟器A和延迟器B的延迟效果的叠加作为第二延迟单元的延迟效果。
本实施例对第二延迟单元所包括的延迟器元件的数量不作限定，只要满足第二延迟单元的延迟效果能够使得延迟后的读脉冲信号RD_DLY的有效电平可以被第三采样时钟信号CLK-64T的首个触发沿采样到即可。
图7中的主信号生成模块、从信号生成模块、复位-置位触发器、反馈控制模块和复位控制模块的方案和效果可参考实施例一，不再赘述。
本实施例还提供一种存储器，包括如前述的延迟锁相环电路的控制电路。
本实施例提供的延迟锁相环电路的控制电路及存储器，包括：信号调节模块根据第一时钟信号生成至少一个采样时钟信号，并结合读脉冲信号生成第一脉冲信号；主信号生成模块根据读脉冲信号生成主信号；从信号生成模块根据第一脉冲信号生成从信号；使能信号生成模块根据主信号和从信号生成使能信号以开启或关闭延迟锁相环电路；其中，采样时钟信号控制第一脉冲信号有效电平的起始时刻；读脉冲信号控制主信号有效电平的起始时刻；第一脉冲信号控制从信号有效电平的起始时刻；主信号和从信号分别控制使能信号有效电平的起始时刻和结束时刻。本公开基于读脉冲信号和采样时钟信号控制延迟锁相环的开启时刻及开启时长，无需设置模式寄存器，优化了控制电路。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本公开旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由下面的权利要求书指出。
应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求书来限制。

Claims (18)

1.一种延迟锁相环电路的控制电路，其特征在于，包括：信号调节模块，主信号生成模块，从信号生成模块，使能信号生成模块；
所述信号调节模块接收第一时钟信号和读脉冲信号，用于基于所述第一时钟信号生成至少一个采样时钟信号，并基于所述至少一个采样时钟信号和所述读脉冲信号，生成并输出第一脉冲信号；
所述主信号生成模块接收所述读脉冲信号，用于基于所述读脉冲信号生成并输出主信号；
所述从信号生成模块连接所述信号调节模块，用于基于接收的所述第一脉冲信号生成并输出从信号；
所述使能信号生成模块与所述主信号生成模块和所述从信号生成模块连接，用于基于接收的所述主信号和所述从信号生成并输出使能信号，所述使能信号用于开启或关闭延迟锁相环电路。
2.根据权利要求1所述的控制电路，其特征在于，
所述信号调节模块用于根据所述至少一个采样时钟信号确定所述第一脉冲信号的有效电平的起始时刻；
所述主信号生成模块用于根据所述读脉冲信号控制所述主信号的有效电平的起始时刻和结束时刻；
所述从信号生成模块用于根据所述第一脉冲信号控制确定所述从信号的有效电平的起始时刻；
所述使能信号生成模块用于根据所述主信号确定所述使能信号的有效电平的起始时刻以及根据所述从信号确定所述使能信号的有效电平的结束时刻。
3.根据权利要求1所述的控制电路，其特征在于，所述至少一个采样时钟信号的数量为一个；所述信号调节模块包括第一调节单元和第一输出单元；
所述第一调节单元的输入端接收所述第一时钟信号，用于基于所述第一时钟信号，生成并输出第一采样时钟信号，其中，第一采样时钟信号的时钟周期为T1；
所述第一输出单元的第一输入端接收所述第一采样时钟信号，所述第一输出单元的第二输入端接收所述读脉冲信号；所述第一输出单元用于基于所述第一采样时钟信号对所述读脉冲信号进行采样，生成并输出所述第一脉冲信号；
其中，所述第一脉冲信号的有效电平的起始时刻为所述第一采样时钟信号的触发沿采样到所述读脉冲信号处于有效电平的时刻；所述第一脉冲信号的有效电平维持时间为所述第一采样时钟信号的一个时钟周期T1。
4.根据权利要求3所述的控制电路，其特征在于，所述第一调节单元包括级联的多个第一触发器；
首个所述第一触发器的时钟控制端作为所述第一调节单元的输入端，接收所述第一时钟信号；
每级所述第一触发器的反相输出端与自身的输入端连接；除首个所述第一触发器之外的其他所述第一触发器的时钟控制端均与前一级所述触发器的正相输出端连接；
最后一级所述第一触发器的正相输出端输出所述第一采样时钟信号。
5.根据权利要求3所述的控制电路，其特征在于，所述第一输出单元包括第一延迟单元和第二触发器；
所述第一延迟单元的输入端作为所述第一输出单元的第二输入端，接收所述读脉冲信号；所述第一延迟单元用于生成并输出延迟后的所述读脉冲信号；
所述第二触发器的输入端连接延迟后的所述读脉冲信号；所述第二触发器的时钟控制端作为所述第一输出单元的第一输入端，接收所述第一采样时钟信号；所述第二触发器的反相输出端输出所述第一脉冲信号；所述第二触发器，用于基于所述第一采样时钟信号，对延迟后的所述读脉冲信号进行采样。
6.根据权利要求1所述的控制电路，其特征在于，所述至少一个采样时钟信号的数量为两个；所述信号调节模块包括第二调节单元、第三调节单元和第二输出单元；
所述第二调节单元的输入端接收所述第一时钟信号，用于基于所述第一时钟信号，生成并输出第二采样时钟信号，其中，第二采样时钟信号的时钟周期为T2；
所述第三调节单元的输入端接收所述第二采样时钟信号，用于基于所述第二采样时钟信号，生成并输出所述第三采样时钟信号，其中，第三采样时钟信号的时钟周期为T3；
所述第二输出单元的第一输入端接收所述第二采样时钟信号，所述第二输出单元的第二输入端接收所述第三采样时钟信号，所述第二输出单元的第三输入端接收所述读脉冲信号；所述第二输出单元用于基于所述第三采样时钟信号对所述读脉冲信号进行采样，生成并输出第二脉冲信号，以及基于所述第二采样时钟信号对所述第二脉冲信号进行采样，生成并输出所述第一脉冲信号；
其中，所述第二脉冲信号的有效电平的起始时刻为所述第三采样时钟信号的触发沿采样到所述读脉冲信号处于有效电平的时刻；所述第二脉冲信号的有效电平维持时间为所述第三采样时钟信号的一个时钟周期T3；所述第一脉冲信号的有效电平的起始时刻为所述第二采样时钟信号的触发沿首次采样到所述第二脉冲信号处于有效电平的时刻；所述第一脉冲信号的有效电平维持时间为所述第三采样时钟信号的一个时钟周期T3。
7.根据权利要求6所述的控制电路，其特征在于，所述第二输出单元包括第二延迟单元、第三触发器和第四触发器；
所述第二延迟单元的输入端作为所述第二输出单元的第三输入端，接收所述读脉冲信号；所述第二延迟单元用于生成并输出延迟后的所述读脉冲信号；
所述第三触发器的输入端接收延迟后的所述读脉冲信号；所述第三触发器的时钟控制端作为所述第二输出单元的第一输入端，接收所述第三采样时钟信号；所述第三触发器的正相输出端输出所述第二脉冲信号；所述第三触发器，用于基于所述第三采样时钟信号，对延迟后的所述读脉冲信号进行采样；
所述第四触发器的输入端接收所述第二脉冲信号；所述第四触发器的时钟控制端作为所述第二输出单元的第二输入端，接收所述第二采样时钟信号，所述第四触发器的反相输出端输出所述第一脉冲信号；所述第四触发器，用于基于所述第二采样时钟信号，对所述第二脉冲信号进行采样。
8.根据权利要求6所述的控制电路，其特征在于，所述第二调节单元包括级联的多个第五触发器；
首个所述第五触发器的时钟控制端作为所述第二调节单元的输入端，接收所述第一时钟信号；
每级所述第五触发器的反相输出端与自身的输入端连接；除首个所述第五触发器之外的其他所述第五触发器的时钟控制端均与前一级所述第五触发器的正相输出端连接；
最后一级所述第五触发器的正相输出端输出所述第二采样时钟信号。
9.根据权利要求6所述的控制电路，其特征在于，所述第三调节单元包括级联的多个第六触发器；
首个第六触发器的时钟控制端作为所述第三调节单元的输入端，接收所述第二采样时钟信号；
每级所述第六触发器的反相输出端与自身的输入端连接；除首个所述第六触发器之外的其他所述第六触发器的时钟控制端均与前一级所述第六触发器的正相输出端连接；
最后一个所述第六触发器的正相输出端输出所述第三采样时钟信号。
10.根据权利要求1所述的控制电路，其特征在于，所述从信号生成模块包括第三延迟单元、第一反相器和第一与非门；
所述第一与非门的第一输入端作为所述从信号生成模块的输入端，接收所述第一脉冲信号；所述第三延迟单元的输入端连接所述第一与非门的第一输入端；所述第三延迟单元的输出端连接所述第一反相器的输入端；所述第一反相器的输出端连接所述第一与非门的第二输入端；所述第一与非门的输出端输出所述从信号。
11.根据权利要求1所述的控制电路，其特征在于，所述主信号生成模块包括第二反相器；
所述第二反相器的输入端用于接收所述读脉冲信号，所述第二反相器的输出端用于输出所述主信号。
12.根据权利要求1所述的控制电路，其特征在于，所述主信号生成模块包括第三反相器和第一或门；
所述第一或门的第一输入端接收所述读脉冲信号，所述第一或门的第二输入端接收激活脉冲信号；其中，所述激活脉冲信号产生在所述读脉冲信号之前；
所述第一或门的输出端与所述第三反相器的输入端连接，所述第三反相器的输出端用于输出所述主信号。
13.根据权利要求1所述的控制电路，其特征在于，所述使能信号生成模块包括复位-置位触发器；所述复位-置位触发器包括第二与非门和第三与非门；
所述第二与非门的第一输入端作为所述使能信号生成模块的第一输入端，接收所述主信号；所述第二与非门的第二输入端与所述第三与非门的输出端连接；
所述第三与非门的第二输入端作为所述使能信号生成模块的第二输入端，接收所述从信号；所述第三与非门的第一输入端与所述第二与非门的输出端连接；所述第二与非门的输出端作为所述使能信号生成模块的输出端，输出所述使能信号；
所述第三与非门的复位端连接第一复位信号，所述第一复位信号用于指示所述复位-置位触发器复位。
14.根据权利要求1-13中任一项所述的控制电路，其特征在于，所述控制电路还包括复位控制模块；
所述复位控制模块的第一输入端接收所述读脉冲信号，所述复位控制模块的第二输入端接收第二复位信号；
所述复位控制模块用于基于所述读脉冲信号和所述第二复位信号生成并输出复位控制信号；其中，所述复位控制信号连接至所述信号调节模块的复位端，用于指示所述信号调节模块复位。
15.根据权利要求14所述的控制电路，其特征在于，所述复位控制模块包括第四与非门、第四延迟单元、第四反相器、第五与非门、第五反相器；
所述第四与非门的第一输入端作为所述复位控制模块的第一输入端，接收所述读脉冲信号；所述第四延迟单元的输入端连接所述第四与非门的第一输入端；所述第四延迟单元的输出端连接所述第四反相器的输入端；所述第四反相器的输出端连接所述第四与非门的第二输入端；所述第四与非门的输出端连接所述第五与非门的第二输入端；
所述第五与非门的第一输入端作为所述复位控制模块的第二输入端，接收所述第二复位信号；所述第五与非门的输出端连接所述第五反相器的输入端；所述第五反相器的输出端作为所述复位控制模块的输出端，输出所述复位控制信号。
16.根据权利要求1所述的控制电路，其特征在于，所述控制电路还包括反馈控制模块；
所述反馈控制模块的第一输入端接收所述使能信号，所述反馈控制模块的第二输入端接收内部时钟信号，所述反馈控制模块的输出端输出所述第一时钟信号；其中，所述内部时钟信号的时钟周期与所述第一时钟信号的时钟周期相同；所述反馈控制模块，用于基于所述使能信号，控制所述信号调节模块是否接收所述第一时钟信号。
17.根据权利要求16所述的控制电路，其特征在于，所述反馈控制模块包括：第六与非门、第五延迟单元和第六反相器；
所述第六与非门的第一输入端作为所述反馈控制模块的第一输入端，接收所述使能信号，所述第六与非门的第二输入端作为所述反馈控制模块的第二输入端，接收所述内部时钟信号；所述第六与非门的输出端与所述第五延迟单元的输入端连接；所述第五延迟单元的输出端与所述第六反相器的输入端连接，所述第六反相器的输出端作为所述反馈控制模块的输出端，输出所述第一时钟信号。
18.一种存储器，其特征在于，包括如权利要求1-17中任一项所述的延迟锁相环电路的控制电路。
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