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GEBIET DER ERFINDUNG
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Ausführungsformen der vorliegenden Erfindung beziehen sich auf das Gebiet des Designs und der Herstellung von integrierten Schaltkreisen. Ausführungsformen der vorliegenden Erfindung beziehen sich spezifischer auf Systeme für kleinflächige Niedrigleistungs-Datenbeibehaltungsflops.
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HINTERGRUND
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Der Begriff „Flop“ oder „Flipflop“ wird generell verwendet, um einen getakteten elektronischen Schaltkreis zu beschreiben oder um Bezug auf einen solchen zu nehmen, welcher zwei stabile Zustände hat und zum Speichern eines Wertes verwendet wird. Der Begriff „Beibehaltungsflop“ (engl. „retention flop“) wird generell verwendet, um einen Flop zu beschreiben oder um Bezug auf einen solchen zu nehmen, welcher in der Lage ist, Daten beizubehalten während ein Teil des Schaltkreises, zum Beispiel Eingangs- und/oder Ausgangsteile, ausgeschaltet ist.
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In der konventionellen Technik wird ein Beibehaltungsflop generell durch Hinzufügen eines zusätzlichen oder „dritten“ Latch zu einem Flop gebildet, manchmal als ein „Ballon“-Flop bekannt. Der dritte Latch behält zum Beispiel einen Datenwert bei, während Teile von dem Rest des Flops ausgeschaltet sind. Solche Designs der konventionellen Technik benötigen leider eine unerwünscht große Die-Oberfläche (engl. „die area“), schädliche Zunahmen in einer Anzahl von Schaltkreiselementen, eine ungünstige Erhöhung der Anzahl und der Komplexität von Steuersignalen, die zum Betreiben des dritten Latch in einem „ausgeschalteten“ Modus (engl. „power down mode“) benötigt werden, und eine unvorteilhafte Zunahme in Leistungsbedürfnissen, in sowohl „normalem“ als auch „ausgeschaltetem“ Betriebsmodus.
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Die Druckschrift
US 2009/0066386 A1 offenbart einen Schaltkreis, aufweisend einen Master-Latch, aufweisend: einen ersten Inverter, der an einen Eingang eines ersten NAND-Gatters gekoppelt ist; ein erstes Pass-Gatter zum selektiven Koppeln eines Ausgangs des ersten NAND-Gatters an einen Eingang des ersten Inverters; ein zweites Pass-Gatter zum selektiven Koppeln des einen Eingangs des ersten Inverters an einen Schaltkreiseingang; einen Datenbeibehaltungs-Latch aufweisend: ein zweites NAND-Gatter, das an einen Eingang eines zweiten Inverters gekoppelt ist; ein drittes Pass-Gatter zum selektiven Koppeln eines Ausgangs des zweiten Inverters an einen ersten Eingang des zweiten NAND-Gatters; ein viertes Pass-Gatter zum selektiven Koppeln eines Ausgangs des ersten Inverters an den ersten Eingang des zweiten NAND-Gatters; und einen Steuerschaltkreis aufweisend: ein drittes NAND-Gatter, das als Eingabe ein Latch-Taktsignal und ein Niedrigleistungs-Datenbeibehaltungssteuersignal akzeptiert, wobei ein Ausgang des dritten NAND-Gatters an einen Steuereingang des ersten, zweiten, dritten und vierten Pass-Gatters gekoppelt ist, und wobei der Ausgang des dritten NAND-Gatters invertiert und an den gegenüberliegenden Steuereingang des ersten, zweiten, dritten und vierten Pass-Gatters gekoppelt ist.
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Die Druckschrift
US 2012/0223756 A1 offenbart einen Schaltkreis, aufweisend einen Master-Latch, aufweisend: einen ersten Inverter, der an einen Eingang eines ersten NAND-Gatters gekoppelt ist; ein erstes Pass-Gatter zum selektiven Koppeln eines Ausgangs des ersten NAND-Gatters an einen Eingang des ersten Inverters; ein zweites Pass-Gatter zum selektiven Koppeln des einen Eingangs des ersten Inverters an einen Schaltkreiseingang; einen Datenbeibehaltungs-Latch aufweisend: ein zweites NAND-Gatter, das an einen Eingang eines zweiten Inverters gekoppelt ist; ein drittes Pass-Gatter zum selektiven Koppeln eines Ausgangs des zweiten Inverters an einen ersten Eingang des zweiten NAND-Gatters; und ein viertes Pass-Gatter zum selektiven Koppeln eines Ausgangs des ersten Inverters an den ersten Eingang des zweiten NAND-Gatters.
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ZUSAMMENFASSUNG DER ERFINDUNG
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Folglich werden Systeme für kleinflächige Niedrigleistungs-Datenbeibehaltungsflops benötigt, und zusätzlich Systeme für kleinflächige Niedrigleistungs-Datenbeibehaltungsflops, die einen Wert beibehalten, während ein Teil des Schaltkreises ausgeschaltet ist. Es besteht ein weiteres Bedürfnis für Systeme für kleinflächige Niedrigleistungs-Datenbeibehaltungsflops, die mit existierenden Systemen und Verfahren des Designs, der Herstellung und des Testens von integrierten Schaltkreisen kompatibel und ergänzend bzw. komplementär sind. Ausführungsformen der vorliegenden Erfindung stellen diese Vorteile bereit.
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Gemäß einer Ausführungsform der vorliegenden Erfindung weist ein Schaltkreis einen Master-Latch auf. Der Master-Latch enthält einen ersten Inverter, der an einen Eingang eines ersten NAND-Gatters gekoppelt ist, ein erstes Pass-Gatter zum selektiven Koppeln eines Ausgangs des ersten NAND-Gatters an einen Eingang des ersten Inverters und ein zweites Pass-Gatter zum selektiven Koppeln des einen Eingangs des ersten Inverters an einen Schaltkreiseingang.
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Der Schaltkreis weist auch einen Datenbeibehaltungs-Latch auf. Der Datenbeibehaltungs-Latch enthält ein zweites NAND-Gatter, das an einen Eingang eines zweiten Inverters gekoppelt ist, und ein drittes Pass-Gatter zum selektiven Koppeln eines Ausgangs des Inverters an einen Eingang des zweiten NAND-Gatters. Der Schaltkreis weist auch ein viertes Pass-Gatter zum selektiven Koppeln eines Ausgangs des ersten Inverters an den Eingang des zweiten NAND-Gatters auf. Der Schaltkreis weist ferner einen fünften Inverter auf, der an einen Ausgang des vierten Pass-Gatters gekoppelt ist zum Treiben eines sechsten Inverters zum Treiben eines Ausgabesignals des Schaltkreises.
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Der Schaltkreis weist auch einen Steuerschaltkreis auf. Der Steuerschaltkreis weist ein drittes NAND-Gatter auf, das als Eingabe ein Latch-Taktsignal und ein Niedrigleistungs-Datenbeibehaltungssteuersignal akzeptiert. Ein Ausgang des dritten NAND-Gatters ist an einen Steuereingang des ersten, zweiten, dritten und vierten Pass-Gatters gekoppelt und der Ausgang des dritten NAND-Gatters ist invertiert und an den gegenüberliegenden Steuereingang des ersten, zweiten, dritten und vierten Pass-Gatters gekoppelt.
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Figurenliste
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Die beiliegenden Zeichnungen, die in diese Spezifikation inkorporiert sind und Teil dieser Spezifikation bilden, stellen Ausführungsformen der Erfindung dar und dienen zusammen mit der Beschreibung zur Erläuterung der Prinzipien der Erfindung. Wenn nicht anders angeführt ist, sind die Zeichnungen nicht maßstabsgetreu gezeichnet.
- Die 1 stellt einen kleinflächigen Niedrigleistungs-Datenbeibehaltungsflop dar, welcher keine Ausführungsform der vorliegenden Erfindung repräsentiert.
- Die 2 stellt ein beispielhaftes Timing-Diagramm dar, das den Betrieb eines kleinflächigen Niedrigleistungs-Datenbeibehaltungsflops beschreibt.
- Die 3 stellt einen kleinflächigen Niedrigleistungs-Datenbeibehaltungsflop dar, gemäß Ausführungsformen der vorliegenden Erfindung.
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DETAILLIERTE BESCHREIBUNG
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Detaillierter Bezug wird jetzt auf verschiedene Ausführungsformen der Erfindung genommen, die externe Einflüsse auf lange Signalleitungen entschärfen und von denen Beispiele in den begleitenden Zeichnungen dargestellt sind. Während die Erfindung im Zusammenhang mit diesen Ausführungsformen beschrieben werden wird, wird es verstanden, dass diese nicht dazu beabsichtigt sind, die Erfindung auf diese Ausführungsformen zu beschränken. Im Gegenteil wird es beabsichtigt, dass die Erfindung Alternative, Modifikationen und Äquivalente abdecken, die innerhalb des Geistes und Umfanges der Erfindung inkludiert sein mögen, wie sie von den angehängten Ansprüchen definiert ist. Ferner werden in der nachfolgenden detaillierten Beschreibung der Erfindung zahlreiche spezifische Details dargelegt, um ein umfassendes Verständnis der Erfindung bereitzustellen. Es wird aber von einem durchschnittlichen Fachmann verstanden werden, dass die Erfindung ohne diese spezifischen Details praktiziert werden mag. Bei anderen Gelegenheiten sind wohl bekannte Verfahren, Prozeduren, Bauteile und Schaltkreise nicht detailliert beschrieben worden, um Aspekte der Erfindung nicht unnötig zu verschleiern.
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KLEINFLÄCHIGER NIEDRIGLEISTUNGS-DATENBEIBEHALTUNGSFLOP
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Die 1 stellt einen kleinflächigen Niedrigleistungs-Datenbeibehaltungsflop 100 dar, welcher keine Ausführungsform der vorliegenden Erfindung repräsentiert. Der kleinflächige Niedrigleistungs-Datenbeibehaltungsflop 100 weist drei wesentliche Unterschaltkreise auf, einen Master-Latch 110, einen Datenbeibehaltungs-Latch 130 und einen Ausschaltungs-Steuerschaltkreis 140. Der Datenbeibehaltungs-Latch 130 und der Ausschaltungs-Steuerschaltkreis 140 sollten immer eine Versorgungsspannung angelegt haben (engl. „have power applied“), damit der Datenbeibehaltungsflop 100 seinen Wert aufrechterhalten kann. Der Master-Latch 110 mag als Reaktion auf das Steuersignal „RETN“ ausgeschaltet werden, wobei sowohl dynamische als auch statische Energie bzw. Leistung eingespart wird. Insgesamt implementiert der Datenbeibehaltungsflop 100 einen Flipflop der „D-Q“-Art, wenn er eingeschaltet ist und das Steuersignal „RETN“ auf Hoch-Pegel ist.
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Der Master-Latch 110 weist Inverter 111, 112, 113 und 114 von konventionellem Design auf. Zum Beispiel haben die Vorrichtungen eine prozessnominale Schwellenwertspannung Vth, die für alle Vorrichtungen die gleiche (in Amplitude) sein mag. Der Master-Latch 110 weist auch Pass-Gatter 120, 121, 122 und 123 von konventionellem Design auf. Der Master-Latch weist ferner ein NAND-Gatter 116 von konventionellem Design auf. Der Eingang „SI“ akzeptiert eine Scan-Eingabe. Der Eingang „SE“ akzeptiert ein Scan-Aktivierungssignal (engl. „scan enable signal“). Der Eingang „D“ ist ein Dateneingang für die Flipflop-Funktion.
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Der Datenbeibehaltungs-Latch 130 weist NAND-Gatter 131, Inverter 133 und Pass-Gatter 135 auf, alle von konventionellem Design. Das Pass-Gatter 125 ist zwischen dem Master-Latch 110 und dem Datenbeibehaltungs-Latch 130. In normalem Betrieb funktioniert der Datenbeibehaltungs-Latch 130 als ein „Slave“-Latch in einer Master/Slave-Konfiguration von einem D-Q-Flipflop. Der Datenbeibehaltungs-Latch 130 produziert via Inverter 139 die Ausgabe „Q“. Es soll verstanden werden, dass der Inverter 139 sich außerhalb der Region des Datenbeibehaltungs-Latch 130 befindet, der „immer an“ ist. Der Inverter 139 wird zum Beispiel nicht benötigt, um das Ausgabesignal „Q“ zu treiben, während der Latch sich in einem Energiebeibehaltungsmodus befindet.
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Der Abschaltungssteuerschaltkreis 140 weist NAND-Gatter 141 und 142 und einen Inverter 144 auf, die von konventionellem Design sind. Der Abschaltungssteuerschaltkreis 140 akzeptiert ein Taktsignal „CP“, das die Ausbreitung eines Signals von dem Eingang D zu dem Ausgang Q steuert. Der Abschaltungssteuerschaltkreis 140 akzeptiert auch ein direktes Löschsignal „engl. „direct clear signal“) „CDN“, wie es in Flipflopimplementierungen bekannt ist. Der Inverter 149 ist außerhalb der „Immer-An“-Region des Abschaltungssteuerschaltkreises 140, die „immer an“ ist. Der Inverter wird zum Beispiel nicht zum Invertieren des „CDN“-Signals benötigt, wenn der Datenbeibehaltungsflop 100 in einem Niedrigenergiemodus ist, zum Beispiel einem Ruhemodus.
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Der Abschaltungssteuerschaltkreis 140 akzeptiert die Steuereingabe „RETN“, ein low-aktives (engl. „active-low“) Signal, das den Datenbeibehaltungsflop 100 dazu steuert, seinen Zustand zu speichern und sich auf Eingang in einen Niedrigleistungs-Datenbeibehaltungs-Ruhemodus des Betriebes vorzubereiten. Es wird verstanden, dass „RETN“ nicht wirklich die Energie für irgendeinen Schaltkreis steuert. Wie es weiter unten diskutiert wird, sollte das Signal „RETN“ aktiviert (engl. „asserted“) sein, bevor Energie von irgendeinem Schaltkreis entfernt bzw. weggenommen wird.
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Das Steuersignal „RETN“ sperrt (engl. „gates“) das Taktsignal „CP“ beim NAND-Gatter 142 des Abschaltungssteuerschaltkreises 140 aus. Zum Beispiel wird ein Taktsignal, selbst wenn es hin- und herschaltet, keine störende (engl. „spurious“) Datenausbreitung verursachen, während das Signal „RETN“ aktiv ist. Das Steuersignal „RETN“ steuert auch indirekt den Betrieb der Pass-Gatter 122, 123, 125 und 135.
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Die 2 stellt ein Timing-Diagramm 200 dar, das den Betrieb eines kleinflächigen Niedrigleistungs-Datenbeibehaltungsflops 100 beschreibt. Die Zeit ist die horizontale Achse, zunehmend nach rechts. Vor dem Zeitpunkt t201, zum Beispiel links von dem Zeitpunkt t201, arbeitet der Datenbeibehaltungsflop 100 als ein konventioneller Flipflop der D-Q-Art. Auf eine ansteigende Flanke des Taktsignals CP geht die Ausgabe Q zum Beispiel von einem High-Pegel zu einem Low-Pegel über, reagierend auf einen ähnlichen Übergang auf dem Eingang D.
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Zum Zeitpunkt t201 wird das Niedrigleistungssteuersignal RETN aktiviert (Low-Pegel), was markiert, dass der Datenbeibehaltungsflop 100 die Datenbeibehaltungsoperation beginnen sollte. Zum Zeitpunkt t202, ein bisschen Zeit nach t201, wird die Energieversorgung von dem Master-Latch 110 und von anderen Schaltkreiselementen außerhalb der Partitionen entfernt, die „immer an“ sind, zum Beispiel wird die Energieversorgung von dem Pass-Gatter 125 und von den Invertern 139 und 149 der 1 weggenommen. Der Datenbeibehaltungsflop 100 hält seinen Wert, während die Energie entfernt ist. Es soll verstanden werden, dass das Niedrigleistungssteuersignal RETN immer angesteuert bzw. getrieben wird (engl. „driven“), während die Werte von CP, D und Q zwischen dem Zeitpunkt t202 und dem Zeitpunkt t203 fließen bzw. schweben und/oder unbestimmt sind. Das Niedrigleistungssteuersignal RETN ist zum Beispiel immer bestimmt, ob aktiviert oder deaktiviert.
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Zum Zeitpunkt t203 beginnt die Energie einzuschalten. Zwischen dem Zeitpunkt t203 und dem Zeitpunkt t204 werden die Signale CP, D und Q als „driftend“ in Richtung definierter Zustände hin gezeigt. Zum Zeitpunkt t204 reicht die Energie für den normalen Betrieb aus, wie es zum Beispiel von einem (nicht gezeigten) „Energie-in-Ordnung-Signal“ angegeben wird. Zum Zeitpunkt t205 wird das Niedrigleistungssteuersignal RETN deaktiviert (High-Pegel) und der normale Betrieb des Datenbeibehaltungsflops 100 als ein konventioneller Flipflop der D-Q-Art wird wieder aufgenommen.
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Es wird verstanden, dass zum Zeitpunkt t205 der Wert Q, der von dem Datenbeibehaltungsflop 100 ausgegeben wird, der gleiche Wert ist, der vor der Aktivierung des Niedrigleistungssteuersignals RETN zum Zeitpunkt t201 gelatcht war.
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Die 3 stellt einen kleinflächigen Niedrigleistungs-Datenbeibehaltungsflop 300 dar, gemäß Ausführungsformen der vorliegenden Erfindung. Der Niedrigleistungs-Datenbeibehaltungsflop 300 ist leicht unterschiedlich von dem in der 1 dargestellten Niedrigleistungs-Datenbeibehaltungsflop 100. Der Niedrigleistungs-Datenbeibehaltungsflop 300 weist den Master-Latch 110 und den Abschaltungssteuerschaltkreis 140 auf. Der Niedrigleistungs-Datenbeibehaltungsflop 300 weist auch den Inverter 149 und das Pass-Gatter 125 auf.
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Der Niedrigleistungs-Datenbeibehaltungsflop 300 weist ferner Datenbeibehaltungs-Latch 330 auf. Der Datenbeibehaltungs-Latch 330 unterscheidet sich von dem Datenbeibehaltungs-Latch 130 (1) darin, dass der Inverter, der den Ausgang Q ansteuert bzw. treibt, (Inverter 139 im Latch 130) seine Eingabe nicht vom Ausgang des NAND-Gatters 131 nimmt. Im Datenbeibehaltungs-Latch 330 nehmen zwei Inverter, 338 und 339, eher ihre Eingabe vom Ausgang des Pass-Gatters 125, um die Ausgabe Q zu erzeugen. Die logische Funktion des Datenbeibehaltungsflops 300 ist die gleiche, wie die des Datenbeibehaltungsflops 100 (1). Die Änderung in der finalen Ausgangskonfiguration mag die gesamte Verzögerung des Datenbeibehaltungsflops 300 in Vergleich mit der Verzögerung des Datenbeibehaltungsflops 100 (1) reduzieren. Eine Verzögerung des Inverters 338 mag zum Beispiel geringer als eine Verzögerung des NAND-Gatters 331 sein.
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Ausführungsformen gemäß der vorliegenden Erfindung verwenden weniger Die-Fläche, weisen zum Beispiel weniger Schaltkreiselemente auf, und haben weniger Leckstrom, haben zum Beispiel weniger Schaltkreisleistung in einem Beibehaltungsmodus, in Vergleich mit der konventionellen Technik. Da Ausführungsformen gemäß der vorliegenden Erfindung keinen dritten Latch verwenden, wie es in der konventionellen Technik geläufig ist, ist das Designen für Testbarkeit von solchen Ausführungsformen des Weiteren unkomplizierter als bei der konventionellen Technik. Schaltkreise, die einen dritten Latch aufweisen, mögen zum Beispiel ein kompliziertes spezifisches Design für Testbarkeitsfluss (engl. „testability flow“) benötigen.
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Ausführungsformen gemäß der vorliegenden Erfindung benötigen die dargestellten Scan-Elemente nicht, die als Teil des Master-Latch 110 ( 1 und 3) gezeigt sind, und sind gut geeignet für „scan-freie“ (engl. „scan-less“) Ausführungsformen. Zum Beispiel mögen die Eingänge SI und SE, die Inverter 11 und 112 und die Pass-Gatter 120 und 121 ausgelassen werden, um eine Scan-Fähigkeit zu entfernen. Der Ausgang des Inverters 113 würde dann direkt mit dem Eingang des Pass-Gatters 122 verbunden werden. Fachleute werden verstehen, wie die Offenbarungen hierin auf andere Arten von Flipflops verallgemeinert werden können, zum Beispiel auf asynchrone Löschen/Setzen, Setzen/Rücksetzen und ähnliches.
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Ausführungsformen gemäß der vorliegenden Erfindung stellen Systeme für kleinflächige Niedrigleistungs-Datenbeibehaltungsflops bereit. Zusätzlich stellen Ausführungsformen gemäß der vorliegenden Erfindung Systeme für kleinflächige Niedrigleistungs-Datenbeibehaltungsflops bereit. Des Weiteren stellen Ausführungsformen gemäß der vorliegenden Erfindung Systeme für kleinflächige Niedrigleistungs-Datenbeibehaltungsflops bereit, die mit existierenden Systemen und Verfahren des Designs, der Herstellung und des Testens von integrierten Schaltkreisen kompatibel und ergänzend bzw. komplementär sind.
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Verschiedene Ausführungsformen wurden somit beschrieben. Während die vorliegende Erfindung in spezifischen Ausführungsformen beschrieben worden ist, sollte es verstanden werden, dass die Erfindung nicht als von solchen Ausführungsformen beschränkt ausgelegt werden sollte, sondern eher gemäß den folgenden Patentansprüchen ausgelegt werden sollte.
