DE102017205781A1

DE102017205781A1 - Schaltung und Verfahren für einen Pegelumsetzer ohne statischen Strom

Info

Publication number: DE102017205781A1
Application number: DE102017205781.5A
Authority: DE
Inventors: Zakaria Mengad
Original assignee: Dialog Semiconductor UK Ltd
Current assignee: Dialog Semiconductor UK Ltd
Priority date: 2016-12-13
Filing date: 2017-04-05
Publication date: 2018-06-14
Anticipated expiration: 2037-04-06
Also published as: DE102017205781B4; US9806698B1

Abstract

Zusammengefasst umfasst eine Pegelumsetzungsschaltung einen Eingang in der Niederspannungsdomäne und einen Ausgang in einer Hochspannungsdomäne, eine erste und eine zweite Gattervorrichtung, die mit dem Eingang gekoppelt sind, eine erste und eine zweite Fehlerabfühlvorrichtung, die mit der ersten bzw. der Gattervorrichtung gekoppelt sind, einen Logikblock, der konfiguriert ist, einen Zustand des Ausgangs zu überwachen und die erste und die zweite Gattervorrichtung zu steuern, und wobei die erste und die zweite Fehlerabfühlvorrichtung mit einer Speichervorrichtung gekoppelt sind, die konfiguriert ist, den Zustand des Ausgangs zu speichern. Zusätzlich ein Verfahren für eine Pegelumsetzungsschaltung, das die Schritte aus einem ersten Schritt (a), der einen Eingang in einer Niederspannungsdomäne, einen Ausgang in einer Hochspannungsdomäne, eine erste und eine zweite Gattervorrichtung, eine erste und eine zweite Fehlerabfühlvorrichtung, einen Logikblock und eine Speichervorrichtung bereitstellt, einem zweiten Schritt (b), der Fehler in der ersten und der zweiten Fehlerabfühlvorrichtung abfühlt, einem dritten Schritt (c), der einen Zustand des Ausgangs der ersten und der zweiten Gattervorrichtung überwacht, einem vierten Schritt (d), der einen Zustand der ersten und der zweiten Gattervorrichtung steuert, und einem fünften Schritt (e), der den Zustand des Ausgangs in der Speichervorrichtung speichert, umfasst.

Description

Hintergrund
Gebiet
Die Offenbarung bezieht sich im Allgemeinen auf eine Vorrichtung und insbesondere auf eine Schaltung und ein Verfahren eines Pegelumsetzers daraus.
Beschreibung des Stands der Technik
Moderne Hochspannungsschaltleistungsstufen machen umfassenden Gebrauch von doppelt diffundierten MOSFET- oder DMOS-Transistoren. Für sowohl die hochseitigen als auch die tiefseitigen Leistungs-FETs ist die maximale Gate-Ansteuerung für sowohl P-Typ- als auch N-Typ-Vorrichtungen begrenzt; eine Leistungsvorrichtung könnte z. B. 12 V von Drain zu Source/Body tolerieren, jedoch mit einer Gate-Spannungs-Durchbruchspannung bei 5 V. Diese Begrenzung erfordert beinahe systematisch den Gebrauch eines Pegelumsetzers von der Niederspannungs- zur Hochspannungsdomäne und umgekehrt. In dieser Offenbarung sind die zwei Spannungspegel für die Hochspannungsdomäne als VDH (höhere Spannung) und VSH (niedrigere Spannung) repräsentiert, wobei die zwei Spannungspegel für die Niederspannungsdomäne als VDL (höhere Spannung) und VSL (niedrigere Spannung) repräsentiert sind.
1 stellt ein Beispiel eines dem Erfinder bekannten Pegelumsetzungsnetzes aus dem Stand der Technik dar. Wenn die hochseitige Vorrichtung (HS-Vorrichtung) eine N-Typ-Vorrichtung ist (z. B. Metalloxidhalbleiterfeldeffekttransistor (MOSFET)), ist die virtuelle Masse des Pegelumsetzers der schnell schaltende Ausgang, wird die virtuelle Masseschiene (VSH) sehr schnell von der VSL zu der VDL schalten. Dieses Schalten ist eine Hauptquelle der Kopplung zwischen Versorgungsdomänen, die die schnelle und zuverlässige Übertragung des Eingangssignals zu dem Ausgang zu einer herausfordernden Aufgabe macht. Das Pegelumsetzungsnetz 100 besteht aus einem fliegenden Pegelumsetzer 110 und 140. Der fliegende Pegelumsetzer 110 empfängt ein Signal von dem hochseitigen Gate-Abfühlen 120. Eine „Unterbrechen vor Ausführen“-Steuerung 130 empfängt ein Signal von dem fliegenden Pegelumsetzer 110 und dem tiefseitigen Gate-Abfühlen 170 und stellt ein Ausgangssignal für den fliegenden Pegelumsetzer 140 und das Ausgabevoransteuerungsnetz 160 bereit. Ein fliegender Pegelumsetzer 140 stellt ein Ausgangssignal für das Voransteuerungsnetz 150 bereit. Ein erster n-Kanal-MOSFET 180 stellt eine Schaltvorrichtung zwischen VDD und Ausgang bereit, und ein zweiter n-Kanal-MOSFET 190 stellt eine Schaltvorrichtung zwischen VSL und Ausgang bereit.
Eine der Hauptanforderungen für diesen Typ von Pegelumsetzern ist die Ausbreitungszeit; das liegt an dem begrenzten Totzeitbudget (das in der Größenordnung von 10 ns ist). Es ist wichtig für die Effizienz und Linearitätsleistung, die Totzeit zu minimieren. Zusätzlich könnten andere Punkte ebenfalls wichtig sein, abhängig von der Anwendung, (a) permanentes oder DC-Abfühlen des Fehlers zwischen Eingang und Ausgang; (b) Unempfindlichkeit gegen Versorgungsschienenschalten (keine Störungen); (c) niedriger dynamischer Leistungsverbrauch und kein statischer Stromverbrauch; (d) skalierbar und wiederverwendbar; und (e) kleine Größe.
Pegelwandlungsschaltungen können in zwei unterschiedliche Typen klassifiziert werden. Typ A weist einen permanenten Gleichstrom-Pfad (d. c.-Pfad) zwischen den Eingangs- und Ausgangs-Versorgungsdomänen auf. Typ B ist ein nicht permanenter d. c.-Pfad zwischen den Eingangs- und Ausgangs-Versorgungsdomänen. 2 zeigt ein Beispiel von Typ A. Das Netz besteht aus zwei Eingangs-MOSFET-Pull-Down-Vorrichtungen, N1 210A und N2 210B, die mit einer Kaskodenstruktur 230 elektrisch gekoppelt sind. Die zwei MOSFET-Pull-Up-Vorrichtungen sind P1 220A und P2 220B. Ein Logikgatter 240 wird durch Leistungssignale VDH und VSL versorgt, deren Ausgangssignal VOUT 250 ist. Die MOSFET Eingangsvorrichtungen N1 210A und N2 210B treiben weiterhin den Triggerstrom, bis die Ausgangsspannung zu der gleichen Polarität wie die Eingangsspannung übergeht (die Ausgangsspannung muss nicht notwendigerweise mit einer Latching-Struktur gespeichert sein). Ein resistiver Pfad muss jedoch notwendigerweise zwischen der Eingangsspannungsdomäne und der Ausgangsspannungsdomäne existieren.
Einer der Hauptvorteile ist eine relativ einfache Konstruktionsprozedur und ein ziemlich sicherer Betrieb, da, wie vorstehend vorher festgestellt, der Strom aus den Eingangsvorrichtungen N1 210A und N2 210B weiterhin den Übergang erzwingen würde, bis der Ausgangszustand folgt. Falls ein externes Ereignis verursacht, dass der Ausgang den Zustand ändert, dann würden die Eingangsvorrichtungen gegen diese Änderung ansteuern, bis der Ausgang dem Zustand der Eingangspolarität folgt.
In den meisten Fällen wird eine Kaskodenstruktur zwischen den Eingangsvorrichtungs-Drains und den Ausgangsspannungsdomänenvorrichtungen MOSFETs P1 220A und P2 220B existieren. Die Kaskodenstruktur erfordert im Allgemeinen schwebende isolierte Wannen. Die schwebende isolierte Wanne erhöht die Größe (z. B. die Chipfläche) und verlangsamt den Pegelumsetzer aufgrund von zusätzlichen parasitischen Übergangskapazitäten, die während des Übergangs geladen und entladen werden müssen. Die Pegelumsetzerschaltung kann für Hochgeschwindigkeitsbetrieb konstruiert sein, erfordert jedoch im Allgemeinen einige wenige Nanosekunden (ns) Ausbreitungszeit; das erfordert zusätzliche Vorsteuerungs-Kondensatoren. Mit dem Hinzufügen von Kondensatoren sind inhärente Nachteile vorhanden, die Konstruktionsschaltungs- und Layout-Neukonstruktion zur Optimierung führen.
Die/der triggernde Ladung, Strom oder Spannung wird zu der Ausgangsspannungsdomäne nur für einige Zeit nach dem Übergang der Eingangsspannung übertragen; die Ausgangsinformationen müssen dann notwendigerweise unter Verwendung einer Latching-Struktur gespeichert werden. Ein Typ eines Pegelumsetzers in dieser Klassifizierung ist der strommodengepulste Pegelumsetzer.
3 stellt einen dynamischen, kapazitiven oder Takt-Pegelumsetzer dar, der dem Erfinder bekannt ist. Dieser Pegelumsetzer 300 ist eine gut bekannte Struktur, die gewöhnlich in Ladungspumpen verwendet wird, um ein Rechtecksignal wie einen Takt zu wandeln, VDL-VSL-Spannung wird zu der Hochspannungsdomäne aufgrund von Cp/Cn (Cp 330 bzw. Cn 340) in einer Push-Pull-Betriebsart gepumpt. Ein erster Inverter 310 ist mit einem nicht invertierendes Gatter 320 und den Kondensatoren Cp 330 und Cn 340 gekoppelt; der Schaltungs-Inverter 310 und das nicht invertierende 320 sind Logikpuffer basierend auf einer Kaskade invertierender Logikgatter. Die Kondensatoren Cp330 und Cn340 laden und entladen sich in die Ausgangsknoten des Latch 350 / 360, um den Übergang zu verursachen, wonach das Latch seinen Zustand hält, bis die Eingangspuffer unter VDL/VSL die Polarität wieder ändern. Dieser Typ von Pegelumsetzern erfordert ein Rücksetzsignal unter der VDH/VSH-Domäne 370 und dem Ausgang 380, um den Anfangszustand des Latch zu bestimmen. Es wird darauf hingewiesen, dass die Latching-Struktur 350/360 eine Latching-Struktur bildet, die ein Speicherelement ist, das den Zustand definieren wird, wenn die Versorgung zum ersten Mal angelegt wird. Es ist die Praxis, eine Anschaltrücksetzungs-Schaltung (POR-Schaltung) zu verwenden, um das Latch in einen bekannten Zustand zu zwingen.
Einer der Hauptvorteile des kapazitiv gekoppelten Pegelumsetzers ist seine hohe Geschwindigkeit und geringe Komplexität; das ist ein Ergebnis davon, dass die gesamte Schaltungsanordnung niemals eine höhere Spannungsdifferenz als VDL-VSL oder VDH-VSH sieht. Als ein Ergebnis kann sie unter Verwendung von nur Standard-Niederspannungsvorrichtungen implementiert sein, was Fläche einspart, auch eine gute Skalierbarkeit aufweist, und die Kondensatoren fügen nicht zu viel Ladekapazität für ihre kleine Größe hinzu. Zusätzlich können in den meisten Fällen aktive Vorrichtungen unterhalb von Cp/Cn platziert sein.
Eine der Haupteinschränkungen und Nachteile des Typs von Pegelumsetzer ist die Latch-Empfindlichkeit für das schnelle Schalten der Versorgungsschienen VSH/VDH. Der normale Betrieb ist, dass die Kondensatoren Cp/Cn einen „Vorsteuerungs“-Zustand von 310/320 für den Ausgang des Latch bereitstellen würden. Diese Schalteigenschaft löst jedoch zwei Bedenken aus. Die ersten Bedenken und Nachteile sind wesentliche Transienten der Latch-Ausgänge während des VDH/VSH-Schaltens, die durch Laden/Entladen von Cp und Cn in diese Knoten verursacht werden, während die VSL/VDL-Signale statisch sind. Wenn der VSH/VDH-Schalter extrem schnell ist, neigen die Kondensatoren Cp/Cn dazu, den Zustand des Latch 350/360 zu beschädigen. Diese unerwünschten Transienten können unter Verwendung zusätzlicher kombinatorischer Logik- und Latching-Schaltungsanordnung detektiert und ausgefiltert werden (das fügt jedoch Leistungsverbrauch hinzu und verzögert ferner die Ausbreitung des Signals zu dem Ausgang). Der zweite Nachteil bezieht sich auf den Lade/Entladestrom aus Cp/Cn (während der Eingangszustand stabil ist) in die Latch-Schaltung, was systematisch Vorwärtsstrom in den Back-Gate-Dioden verursacht. Das erhöht das Risiko eines CMOS-Latch-Up.
4 zeigt ein Beispiel aus dem Stand der Technik einer strommodengepulsten Pegelumsetzerschaltung. Die strommodengepulste Pegelumsetzerschaltung 410 weist einen Pulsgenerator 410 auf, der mit einer Stromquellen-Puls_P 420A und Puls_N 420B gekoppelt ist. Die Stromquellen VCL1 420A und VCL2 420B stellen Strom für I2V 430A und I2V 430B bereit. Diese sind mit den Stromquellen VCI3 440A bzw. VCI4 4440B gekoppelt. Ein Latch 450A/450B stellt Signale für die nicht invertierenden Gatter 460A und 460B bereit, die positive und negative Logikzustände von VO bereitstellen. Ein anderer Typ B LS ist in 4 gezeigt, der gewöhnlich als gepulster Pegelumsetzer bezeichnet ist, weil das Signal zu der Ausgangsspannungsdomäne in Form eines Pulses (Stroms) übertragen wird, der in Spannungsinformationen umgesetzt wird, die nachfolgend unter Verwendung einer regenerativen Struktur gespeichert wird, die die gelatchten Ausgänge LTCHP/LTCHN aufweist. Es wird darauf hingewiesen, dass das ähnlich dem Latch-Up ist, das durch 350/360 in 3 gebildet ist.
Der Pulsgenerator spielt eine wichtige Rolle in diesem Typ von Pegelumsetzern, da er ein deterministisches Signal an seinen Ausgängen erzeugen muss, wobei garantiert sein muss, dass der Zustand der Ausgangsspannungsdomäne mit dem Eingang konsistent ist. Beispielsweise darf er nicht erlauben, dass sich ein sehr kurzer Stimulus aus dem Eingang (IN) zu den Stromquellen ausbreitet, da das ein unbekanntes Ergebnis auf dem Ausgang erzeugen könnte. Deshalb werden häufig verzögernde und störungsbeseitigende Schaltungen verwendet, um dieses Risiko zu eliminieren. Der Nachteil und das Manko dieser Praxis ist ein signifikanter Anstieg der Ausbreitungszeit für zulässige Eingaben.
Zusätzlich bleibt dem Konstrukteur, sobald die Entscheidung gefallen ist, den Puls zu erzeugen, die Frage, wie lange die Pulsdauer sein sollte. Da die Antwort auf diese Frage stark von den Versorgungsspannungen, Temperatur und Prozesseckpunkten abhängt, bleibt den Konstrukteuren nur eine Option, die ist, einen Spielraum zu verwenden und die Pulsdauer lang genug einzustellen, um zu garantieren, dass der Ausgang einen vollständigen Übergang durchlaufen wird; diese konservative Herangehensweise ist ein Nachteil und eine weitere Einschränkung, wobei die Ausbreitungszeit noch mehr erhöht wird.
5 stellt eine den Erfindern bekannte Schaltung aus dem Stand der Technik dar. 5 stellt einen inhärenten Betrieb mit offener Schleife dar, wobei sich der Eingangssignalfehler in einen Latching-Signalfehler umsetzt; das Ausgangssignal stört jedoch nicht den Betrieb des Latching-Pfads. Die MOSFET N1 520A und N2 520B sind mit VSL 510 in der VDL/VSL-Domäne elektrisch gekoppelt. Die Pull-Up-P-Typ MOSFETs P1 530A und P2 530B, deren Gates zusammenschaltet sind, sind zusätzlich mit den MOSFET-Pull-Downs N1 520A und N2 520B gekoppelt. Die Ausgänge P1 530A und P2 530B sind sowohl mit dem Voll-Latch 540A/540B als auch dem Störungsbeseitigungsnetz 550 gekoppelt. Der Ausgang des Störungsbeseitigungsnetzes 550 ist mit der nicht invertierenden Logik 560 mit dem Ausgangssignals OUTPUT 580 gekoppelt. Der Ausgang OUTPUT 580 ist lediglich das Ergebnis des Latch-Übergangs, die hier dargestellte Störungsbeseitigungseinheit ist auch mit offener Schleife, wobei ihr Ausgang vollständig durch ihre Eingänge bestimmt ist. Falls wir beispielsweise den Betrieb von P1 530A beginnend mit Vm = ‚hoch‘ = VDH untersuchen, wird anfangs, wenn INB auf ‚hoch‘ umgeschaltet ist (und IN ‚tief‘ ist), P1 530A Strom von der linken Seite des Latch zu VSL leiten; Vm wird beginnen, in Richtung VSH überzugehen, und sobald sie VSH erreicht, wird P1 530A natürlich abschalten, und nur das Latch behält den Zustand von Vm/Vp bei.
Zusammengefasst sind Pegelumsetzerschaltungen vom Typ A relativ langsam, während Pegelumsetzerschaltungen vom Typ B relativ schnell sind, jedoch nicht den gewünschten d.c.-Pfad zwischen Eingangs- und Ausgangsversorgungsdomänen bieten. Die Geschwindigkeit von Pegelumsetzern vom Typ A kann durch Einführen von Konstruktionstechniken des Typs B auf Kosten von Siliziumfläche verbessert werden. Zusätzliche Nachteile von Techniken aus der existierenden Technik, die eine annehmbare Fläche verwenden, verursachen unerwünschte Kopplung mit der Ausgangsversorgungsdomänenschaltungsanordnung, wenn eine aus der Eingangs- (oder Ausgangs-) Versorgungsdomäne schaltet, und/oder unerwünschte Kopplung mit der Ausgangsversorgungsdomänenschaltungsanordnung, wenn eine aus der Eingangs- (oder Ausgangs-) Versorgungsdomäne schaltet. Diese unerwünschten Kopplungen könnten Ausgangsfehltriggern und CMOS-Latch-Up verursachen. Es wird darauf hingewiesen, dass durch Verhindern des ersten Nachteils eine Störungsbeseitigungsschaltungsanordnung hinzugefügt wird; das Hinzufügen der Störungsbeseitigungsschaltungsanordnung verlangsamt den Pegelumsetzer. Um den letzteren Nachteil zu verhindern, sind Punkte für Layout und Isolierung der Vorrichtungen erforderlich.
Ein neuer Typ eines Betriebs, der wünschenswert ist, enthält einen Betrieb, der die Ausbreitungszeit minimiert, ohne für das Schalten der Versorgungsschienen empfindlich zu sein, jedoch ein permanentes Fehlerabfühlen zwischen dem Ausgangs- und dem Eingangssignal aufweist. Eine Pegelumsetzungsschaltung mit niedrigem dynamischem Leistungsverbrauch und kleiner Fläche ist erwünscht.
Eine Pegelumsetzerschaltung und ein Verfahren zum Herstellen, das diese Anforderungen erfüllt, das keine signifikanten zusätzlichen Maskenebenen, zusätzliche Zykluszeit und Kosten einführt, ist erwünscht.
Das US-Patent 6,842,043 an Nguyen u. a. beschreibt einen Pegelumsetzer, der schnellen Betrieb bereitstellt, wenn er den Zustand ändert, während er wenig Klemmschaltungsstrom erzeugt. Mit dem Verwenden zusätzlicher Transistoren können die Eingangssignale schneller auf den Ausgangsknoten arbeiten.
Das US-Patent 6,456,110 an Elamanchili u. a. beschreibt einen Spannungspegelumsetzer, der keinen Gleichstrom und eine Zustandserhaltung aufweist. Zusätzliche Transistoren werden aktiviert, wenn das System in Schlafbetriebsart ist, um den Gleichstrom-Drain abzuschneiden und Ausgaben zu latchen, um unwesentliche Eingaben zu ignorieren.
Das US-Patent 6,487,687 an Blake u. a. zeigt eine Pegelumsetzerschaltung mit prüfbaren Kaskadenvorrichtungen, die mehrere Kaskodenvorrichtungen und Schalter enthält. Die Prüfbarkeitsvorrichtungen, die mit den Kaskodenvorrichtungen des Pegelumsetzers gekoppelt sind, detektieren einen Strom in Reaktion auf einen Fehler entsprechender Vorrichtungen.
Das US-Patent 6,646,469 an Yushan beschreibt einen Hochspannungs-Pegelumsetzer mit Kondensatoren. Eine Schaltung zum Ansteuern eines Halbbrückentreibers, die Kondensatoren mit einer schwebenden hohen Seite in Halbbrückenkonfiguration ist gezeigt.
In diesen Ausführungsformen aus dem Stand der Technik verbessern die Lösungen Pegelumsetzungsschaltungseigenschaften unter Verwendung verschiedener alternativer Lösungen.
Zusammenfassung
Es ist wünschenswert, eine Pegelumsetzerschaltung mit permanentem d.c.-Fehlerabfühlen zwischen dem Ausgang und dem Eingang bereitzustellen.
Es ist wünschenswert, eine Pegelumsetzerschaltung mit ultraschnellem Betrieb bereitzustellen.
Es ist wünschenswert, eine Pegelumsetzerschaltung mit Immunität gegen Eingangs- oder Ausgangs-Versorgungsschienenschalten und Kopplungstransienten bereitzustellen.
Es ist wünschenswert, eine Pegelumsetzerschaltung ohne statischen Stromverbrauch und mit sehr niedrigem dynamischem Leistungsverbrauch bereitzustellen.
Es ist wünschenswert, eine Pegelumsetzerschaltung mit echt symmetrischem Ausbreiten zwischen Anstiegszeit und Abfallzeit bereitzustellen.
Ein vornehmliches Ziel der vorliegenden Offenbarung ist es, ein Verfahren zum Schalten einer Pegelumsetzerschaltung mit ultraschnellem Betrieb, Immunität gegen Versorgungsschienenschalten und Kopplungstransienten, symmetrischem Ausbreiten von Anstiegs- und Abfallzeit und niedrigem Leistungsverbrauch vorzuschlagen.
Zusammengefasst eine Pegelumsetzungsschaltung, die einen Eingang in der Niederspannungsdomäne und einen Ausgang in einer Hochspannungsdomäne, eine erste und eine zweite Gattervorrichtung, die mit dem Eingang gekoppelt sind, eine erste und eine zweite Fehlerabfühlvorrichtung, die mit der ersten bzw. der Gattervorrichtung gekoppelt sind, einen Logikblock, der konfiguriert ist, einen Zustand des Ausgangs zu überwachen und die erste und die zweite Gattervorrichtung zu steuern, umfasst, und wobei die erste und die zweite Fehlerabfühlvorrichtung mit einer Speichervorrichtung gekoppelt sind, die konfiguriert ist, den Zustand des Ausgangs zu speichern.
Zusätzlich ein Verfahren für eine Pegelumsetzungsschaltung, das die Schritte aus einem ersten Schritt (a), der einen Eingang in einer Niederspannungsdomäne, einen Ausgang in einer Hochspannungsdomäne, eine erste und eine zweite Gattervorrichtung, eine erste und eine zweite Fehlerabfühlvorrichtung, einen Logikblock und eine Speichervorrichtung bereitstellt, einem zweiten Schritt (b), der Fehler in der ersten und zweiten Fehlerabfühlvorrichtung abfühlt, einem dritten Schritt (c), der einen Zustand des Ausgangs der ersten und der zweiten Gattervorrichtung überwacht, einem vierten Schritt (d), der einen Zustand der ersten und der zweiten Gattervorrichtung steuert, und einem fünften Schritt (e), der den Zustand des Ausgangs in der Speichervorrichtung speichert, umfasst.
Andere Vorteile werden durch normale Fachleute erkannt.
Figurenliste
Die vorliegende Offenbarung und die entsprechenden Vorteile und Merkmale, die dadurch bereitgestellt sind, werden am besten nach dem Durchsehen der folgenden ausführlichen Beschreibung der Offenbarung gemeinsam mit den folgenden Zeichnungen verstanden, wobei gleiche Bezugszeichen gleich Elemente repräsentieren und in denen:

1 eine den Erfindern bekannte Pegelumsetzungsschaltung aus dem Stand der Technik ist;
2 eine den Erfindern bekannte Pegelumsetzungsschaltung vom Typ A aus dem Stand der Technik ist;
3 einen den Erfindern bekannten dynamischen, kapazitiven oder Takt-Pegelumsetzer aus dem Stand der Technik darstellt;
4 eine den Erfindern bekannte strommodengepulste Pegelumsetzerschaltung aus dem Stand Technik zeigt;
5 eine den Erfindern bekannte Schaltung aus dem Stand der Technik darstellt;
6A ein Diagramm auf hoher Ebene in Übereinstimmung mit einer ersten Ausführungsform der Offenbarung ist;
6B eine Analogschaltung in Übereinstimmung mit einer ersten Ausführungsform der Offenbarung ist;
7B eine Digitalschaltung in Übereinstimmung mit einer ersten Ausführungsform der Offenbarung ist;
8 eine Pegelumsetzungsschaltung mit digitalen und analogen Blöcken in Übereinstimmung mit einer ersten Ausführungsform der Offenbarung ist;
9 das Zeitdiagramm der Schaltung mit ansteigendem Eingang mit statischer VSH in Übereinstimmung mit einer ersten Ausführungsform ist;
10 das Zeitdiagramm der Schaltung mit abfallendem Eingang mit statischer VSH in Übereinstimmung mit einer ersten Ausführungsform ist;
11 das Zeitdiagramm der Schaltung mit ansteigendem Eingang mit schnell ansteigender VSH bei 1 ns in Übereinstimmung mit einer ersten Ausführungsform ist;
12 das Zeitdiagramm der Schaltung mit abfallendem Eingang mit schnell ansteigender VSH bei 1 ns in Übereinstimmung mit einer ersten Ausführungsform ist;
13 ist die Ausbreitungszeitverteilung versus Temperatur, Prozess und Fehlabstimmung der Schaltung in Übereinstimmung mit einer ersten Ausführungsform ist; und
14 ein Verfahren zum Betreiben einer Pegelumsetzungsschaltung in Übereinstimmung mit einer ersten Ausführungsform der Offenbarung ist.

Ausführliche Beschreibung
6A ist ein Diagramm auf hoher Ebene in Übereinstimmung mit einer ersten Ausführungsform des Pegelumsetzers ohne statischen Strom der Offenbarung. Dieses repräsentiert den offenbarten Pegelumsetzer 600A auf Systemebene. Der Pegelumsetzer enthält einen analogen Teil, der ein resistives Fehlerabfühlen 601, Gattervorrichtungen 602 für die Hochspannungsdomäne und einen Eingang als Teil der Niederspannungsdomäne 603 enthält. Ein digitaler Teil 604 enthält eine Maskierungs/Deaktivierungs-Funktion. Der resistive Fehlerabfühlabschnitt 601 detektiert Fehler während Ausgangsübergängen oder aus parasitischen Signalen. Der digitale Logikteil 604 puffert und latcht die Ausgangsspannung und stellt Deaktivierungs- und Maskierungssignale für den analogen Teil des Pegelumsetzers bereit.
6B ist ein Pegelumsetzerschaltungs-Analogkern in Übereinstimmung mit einer ersten Ausführungsform der Offenbarung. 6 stellt einen analogen Kern 600B eines Pegelumsetzungsnetzes dar. 6 weist einen Niederspannungspegel VSL 610 auf, der mit den n-Kanal-MOSFETs N1 620A und N2 620B in der Niederspannungsdomäne gekoppelt ist. Typische Spannungen in der Niederspannungsdomäne wären 0 Volt für VSL und beispielsweise 3,3 oder 5 V für VDL. Diese sind mit den p-Kanal-MOSFETs P1 630A und P2 630B in der Hochspannungsdomäne gekoppelt. Typische Spannungen in der Hochspannungsdomäne wären 0 Volt für VSH und beispielsweise 12 Volt für VDH. Alternativ könnten VDH/VSH in der Hochspannungsdomäne eine fliegende oder dynamische Versorgung sein, wobei die Differenz zwischen VDH und VSH klein ist (z. B. 3 Volt) und wobei sich VDH/VSH gemeinsam innerhalb eines größeren Spannungsbereichs bewegen. In diesem Netz sind die Gates von P1 630A und P2 630B nicht gekoppelt oder zusammengeschaltet und sind mit den Deaktivierungssignalen VMdis bzw. VPdis gekoppelt. Die Gate-zu-Source-Kapazität von P1 630A und P2 630B ist die Kapazität Cp1 bzw. die Kapazität Cp2. Die Source des Transistors P1 630A ist mit einem Widerstand Rm 650A gekoppelt. Die Source des Transistors P2 630B ist mit dem Widerstand Rp 650B gekoppelt. Der Source-Knoten zwischen P1 630A und dem Widerstand Rm 650A ist über das Fehlersignal Vem mit dem Logikgatter 640A gekoppelt und stellt ein Ausgangssignal R bereit. Der Source-Knoten zwischen P2 630B und dem Widerstand Rp 650B ist über das Fehlersignal Vep mit dem Logikgatter 640B gekoppelt und stellt ein Ausgangssignal S bereit. Die Stromschiene VDH 615 ist mit den zwei Widerständen Rm 650A und Rp 650B gekoppelt. Die Logikgatter 640A und 640B weisen die Maskierungssignaleingänge MSKmB und MSKpB auf. Die MOSFET-Schutzvorrichtungen P1 630A und P2 630B agieren als Gattervorrichtungen durch Empfangen der Rückkopplungsdeaktivierungssignale VPdis & VMdis. Es wird darauf hingewiesen, dass dann, wenn VPdis hoch angesteuert ist, der Transistor P1 abgeschaltet wird, was den Strom, der in Rp fließt, durchlassen wird. Das Signal VMdis weist denselben Durchlasseffekt für Strom, der in RM fließt auf. Es wird darauf hingewiesen, dass Gatterlogikpuffer Bp/Bm vor der Erzeugung der Signale R und S eingeführt werden. Die Maskierungssignalpegel MSKp und MSKm sind auch lokale Rückkopplungssignale.
7 ist ein Pegelumsetzerschaltungs-Digitalkern in Übereinstimmung mit einer ersten Ausführungsform der Offenbarung. Der Pegelumsetzerschaltungs-Digitalkern 700 umfasst ein S-R-Flipflop 710, das mit einem Logikgatter 720 und dem Ausgang 730 gekoppelt ist. Aus OUT 730 werden vier Signale über ein Logiknetz erzeugt. Das Logiknetz umfasst einen Inverter 735, gefolgt von einem 2-Eingangs-NAND-Gatter 740A, und an seinem Ausgang einen Inverter 745A parallel zu einem Verzögerungsnetz 750A; diese Logikausgänge sind mit einem weiteren Zwei-Eingangs-NAND 760A und dem Inverter 765A gekoppelt. Aus dem zweiten Zwei-Eingangs-NAND-Gatter 760A und dem Inverter 765A werden zwei Signale erzeugt, MSKpB 770A und VPdis 780A. Ein zweites paralleles Netz wird die andren zwei Signale erzeugen. Das Logiknetz umfasst ein 2-Eingangs-NAND-Gatter 740B und an seinem Ausgang einen Inverter 745B parallel zu einem Verzögerungsnetz 750B; diese Logikausgänge sind mit einem weiteren Zwei-Eingangs-NAND 760B und dem Inverter 765B gekoppelt. Aus dem zweiten Zwei-Eingangs-NAND-Gatter 760A und dem Inverter 765A werden zwei Signale erzeugt, MSKmB 770B und VMdis 780B. Rückkopplungssignale werden zu den zweiten Eingängen des NAND-Gatters 740A und 740V aus den Signalen VPdis 780A und VMdis 780B rückgekoppelt. Die NAND-Gatter 740A und 740B kombiniert mit den Invertern 745A, 765A, 745B bzw. 765B bilden ein SR-Latch.
8 ist eine Pegelumsetzerschaltung mit der Integration des digitalen und des analogen Kerns 800 in Übereinstimmung mit einer ersten Ausführungsform der Offenbarung. 8 stellt die Integration des analogen Kerns (z. B. 6) und des digitalen Kerns (z. B. 7) dar. Der Pegelumsetzerschaltungs-Digitalkern umfasst ein S/R-Flipflop 710, das mit einem Logikgatter 720 und dem Ausgang 730 gekoppelt ist. Aus OUT 730 werden vier Signale über ein Logiknetz erzeugt. Das Logiknetz umfasst einen Inverter 735, gefolgt von einem 2-Eingangs-NAND-Gatter 740A, und an seinem Ausgang einen Inverter 745A parallel zu einem Verzögerungsnetz 750A; diese Logikausgänge sind mit einem weiteren Zwei-Eingangs-NAND 760A und dem Inverter 765A gekoppelt. Aus dem zweiten Zwei-Eingangs-NAND-Gatter 760A und dem Inverter 765A werden zwei Signale erzeugt, MSKpB 770A und VPdis 780A. Ein zweites paralleles Netz wird die andren zwei Signale erzeugen. Das Logiknetz umfasst ein 2-Eingangs-NAND-Gatter 740B und an seinem Ausgang einen Inverter 745B parallel zu einem Verzögerungsnetz 750B; diese Logikausgänge sind mit einem weiteren Zwei-Eingangs-NAND 760B und dem Inverter 765B gekoppelt. Aus dem zweiten Zwei-Eingangs-NAND-Gatter 760A und dem Inverter 765A werden zwei Signale erzeugt, MSKmB 770B und VMdis 780B. Rückkopplungssignale werden zu den zweiten Eingängen des NAND-Gatters 740A und 740V aus den Signalen VPdis 780A und VMdis 780B rückgekoppelt. Der analoge Block weist einen niedrigen Pegel VSL 610 auf, der mit den n-Kanal-MOSFETs N1 620A und N2 620B gekoppelt ist. Diese sind mit den p-Kanal-MOSFETs P1 630A und P2 630B gekoppelt. In diesem Netz sind die Gates von P1 630A und P2 630B mit den Signalen VMdis 780B bzw. VPdis 780A gekoppelt. Die Gate-zu-Source-Kapazität von P1 630A und P2 630B ist Cp1 bzw. Cp2. Die Source des Transistors P1 630A ist mit einem Widerstand Rm 650A gekoppelt. Die Source des Transistors P2 630B ist mit dem Widerstand Rp 650B gekoppelt. Der Source-Knoten zwischen P1 630A und dem Widerstand Rm 650A ist mit dem Logikgatter 640A gekoppelt und stellt ein Ausgangssignal R bereit. Das Logikgatter 640A empfängt das Signal MSKmB 770B. Der Source-Knoten zwischen P2 630B und dem Widerstand Rp 650B ist mit dem Logikgatter 640B gekoppelt, das ein Ausgangssignal S und das Signal MSKpB 770A bereitstellt. Die Stromschiene VDH 615 ist mit den zwei Widerständen Rm 650A und Rp 650B gekoppelt. Die Logikgatter 640A und 770B weisen die Maskierungssignaleingänge MSKmB 770B und MSKpB 770A auf. Von dem initialen Zustand, in dem ‚OUT‘ und ‚IN‘ logisch tief sind, wird die Logiksteuereinheit VMdis aktivieren und VPdis deaktivieren, mit anderen Worten ist P2 630B bereit, Strom zu leiten, und P1 630A ist abgeschaltet, und außerdem ist der stabile Zustand für beide MSKp 770A & MSKm 770B logisch tief, was erlaubt, dass das sich Signal über die Puffer Bp und Bm ausbreitet. Es wird darauf hingewiesen, dass MSKp und MSKm logische Signale sind, die erzwingen, dass die Ausgänge von Bm und Bp tief sind, wenn sie aktiviert sind. Falls das Eingangssignal ‚IN‘ auf logisch hoch umgeschaltet wird, da P2 630B eingeschaltet ist, wird Strom in Rp 650B fließen, wird VEp tief angesteuert und ein Einstellsignal, ‚S‘-Signal, wird erzeugt, und dann ist P1 630A immer noch im ausgeschalteten Zustand, was bedeutet, dass das ‚R‘-Signal nicht aktiviert ist. Die Aktion des Einstellsignals ‚S‘ wird das S/R-Latch 710 auf logisch hoch umschalten, was verursachen wird, dass VPdis 780A hoch angesteuert wird und VMdis 780B tief angesteuert wird, was P1 630A anschaltet und ihm ermöglicht, für den nächsten Übergang bereit zu sein. Eine weitere Art, die Offenbarung zu betrachten, ist es, eine Analogie zwischen N2/P2 und einem AND-Gatter herzustellen, dessen Eingänge das Signal IN und das Signal VPdisB sind, wobei der Ausgang die Spannung über den Widerstand Rp ist; das Letztere kann auf ein logisches Hoch nur dann ansteigen, wenn das Signal IN logisch hoch ist und das Signal VPdis logisch tief ist (das Letztere ist direktes Umsetzen des Zustands der Ausgangsspannung (OUT)). Dieselbe Analogie könnte für den Betrieb des Transistors N1 620A und P1 630A gelten, wobei die Eingänge dieses Mal das Signal INB und das Signal VMdisB sind und der Ausgang gleich der Spannung über den Widerstand Rm 650A ist. In beiden Fällen, wenn sich die Spannung über entweder Widerstand Rp 650B oder Widerstand Rm 650A entwickelt, repräsentiert das ein Fehlersignal zwischen dem Zustand des Ausgangssignals (OUT) und dem Zustand des Eingangssignals (IN), zielt die zugeordnete Logik darauf, den Fehler auf null zu bringen.
Der Betrieb des positiven und Minus-Maskenbetriebs (MSKp- bzw. MSKn-Signale) ist der Schlüssel zu der Ausführungsform. Es wird darauf hingewiesen, dass die parasitischen Kapazitäten Kapazität Cp1 und Kapazität Cp2 (wie in 6 gezeigt) dazu neigen werden, ein falsches Rücksetzen oder Einstellen während irgendeines Übergangs zu produzieren. Es wird darauf hingewiesen, dass der MOSFET P1 630A und der MOSFET P2 630B keine kleinen FETs sind (sie sind z. B. breite Vorrichtungen). Die Signale MSKp und MSKm dienen dazu, negative Randübergänge von Vpdis und Vmdis zu maskieren. Das Maskieren beeinflusst die Ausbreitungszeit nicht, weil sie für (a) das Rücksetzsignal ‚R‘ gilt, wenn das RS-Flipflop auf logisch hoch umschaltet, und (b) das Einstellsignal ‚S‘ gilt, wenn der RS-Flipflop-Logikblock auf logisch tief umschaltet.
Diese Operation ist eine d.c.-Pegelumsetzungsoperation. In der Operation ändert aus irgendeinem Grund der Ausgang den Zustand und stimmt nicht mit dem Zustand des Eingangssignals überein, und es wird sich über entweder den Widerstand Rp oder Rm ein Fehlersignal entwickeln. Das wird verursachen, dass die lokale Rückkopplung es korrigiert und den Fehler eliminiert, was schließlich dazu führt, dass der Ausgang mit dem Eingangszustand übereinstimmt. Die lokale Rückkopplung ist nicht Teil des Hauptsignalpfads, und als ein Ergebnis ist der Ausbreitungspfad von dem Eingang zu dem Ausgang sehr kurz, was zu einer kleinen Verzögerung führt. Im Gegensatz zum Stand der Technik, der regenerative Strukturen in dem Hauptpfad verwendet, stellt die Ausführungsform eine echt symmetrische Ausbreitung bereit, da (a) das RS-Latch - falls kapazitives Laden der parasitischen Lenkungs-Kapazität Q & QB (die durch unterschiedliche Metalloberflächen eingeführt ist) abgestimmt ist - sich mit gleichen Ausbreitungszeiten einstellen und rücksetzen wird, und (b) die Rücksetzungs-(‚R‘) und Einstellungs- (‚S‘)-Erzeugungspfade gleich sind (siehe 6). Zusätzlich wird Strom nur während des Übergangs verbraucht, während der Ausgang und der Eingang in unterschiedlichen Zuständen sind, wobei der Strom, der aus VDH und VDL gezogen wird, außerhalb der Übergangsphasen null ist.
9 ist das Zeitdiagramm der Schaltung mit ansteigendem Eingang mit statischer VSH in Übereinstimmung mit einer ersten Ausführungsform. Das Zeitdiagramm 900 zeigt die Signale von IN 910, OUT-VSH 920, VDH-VEm 930, VDH-VEp 940, VPdis 950, MSKp 960, R 970, S 980, MSKm 985, VMdis 990, VT (*/VSSH') 995. 9 stellt den Funktionsbetrieb der ersten Ausführungsform heraus. 9 stellt den Betrieb für die Schaltung dar, wenn sich das Eingangssignal von einem tiefen zu einem hohen Zustand ändert. Das erste Ereignis ist die Änderung des Signals 901 von einem tiefen zu einem hohen Zustand. Die VOH-Vep-Spannung steigt an, und das RS-Latchup-Einstellungssignal „S“ ändert seinen Zustand, um mit dem Eingangssignal übereinzustimmen. Die Logikschaltung wird verursachen, dass VPdis auf einen hohen Zustand ansteigt und VMdis in einen tiefen Zustand geht. Wenn das Letztere geschieht, verhindert MSkn 985, dass ein sekundäres Rücksetzen das Latch erreicht und einen Verlust des gewünschten Zustands verursacht. Anders formuliert, wenn das Eingangssignal IN 910 ansteigt und wenn das Deaktivierungssignal VPdis tief ist, so dass P2 bereit zum Leiten ist, schaltet N2 an, was verursacht, dass Strom durch den Widerstand Rp fließt, und somit steigt die Spannung VDH-Vep an, wie durch das Signal 930 gezeigt ist. Wenn das Maskierungssignal MSKpB tief ist, verbreitet der Puffer Bp ein ansteigendes Signal S 980, um das SR-Latch 710 einzustellen, und führt somit dazu dass der Ausgang Out 920 ansteigt. Das ansteigende Out-Signal breitet sich über die digitale Logik aus, um zu verursachen, dass Vpdis 950 ansteigt. Nachfolgend fällt VMdis 990 ab, was P1 einstellt, so dass er bereit ist, bei der nächsten Änderung an dem Eingang von hoch zu tief Strom zu leiten.
10 ist das Zeitdiagramm der Schaltung mit fallendem Eingang mit statischer VSH in Übereinstimmung mit einer ersten Ausführungsform. Das Zeitdiagramm 1000 zeigt die Signale von IN 1010, OUT-VSH 1020, VDH-VEm 1030, VDH-VEp 1040, VPdis 1050, MSKp 1060, R 1070, S 1080, MSKm 1085, VMdis 1090, VT (*/VSSH') 1095. Die Schaltung arbeitet symmetrisch und ähnlich wie vorstehend mit Bezug auf 9 beschrieben. 10 stellt den Betrieb der Schaltung dar, wenn das Eingangssignal den Zustand von hoch auf tief ändert. Das erste Ereignis ist die Änderung von tief auf hoch, die V0H-Vem-Spannung steigt an und das RS-Latch-Rücksetzsignal „R“ ändert seinen Zustand, um mit dem Eingangssignal übereinzustimmen. Die Logikschaltung wird verursachen, dass VMdis 1090 zu einem hohen Zustand und Vpdis zu einem tiefen Zustand übergeht. Wenn das Letztere auftritt, verhindert MSKp 1060, dass ein sekundäres Einstellen das Latch erreicht und einen Verlust des gewünschten Zustands verursacht.
11 ist das Zeitdiagramm der Schaltung mit ansteigendem Eingang mit schnell ansteigendem VSH mit ungefähr 10 V pro 1 ns. Das Zeitdiagramm 1100 zeigt die Signale von IN 1110, OUT-VSH 1120, VDH-VEm 1130, VDH-VEp 1140, VPdis 1150, MSKp 1160, R 1170, S 1180, MSKm 1185, VMdis 1190, VT (*/VSSH') 1195. Wie im Vergleich von 11 mit 13 zu sehen ist, sind die Schaltungsoperationen nahezu gleich, selbst mit einem schnell ansteigenden VSH. 11 stellt die Immunität des Pegelumsetzers gegen sehr schnelle Übergänge der Versorgungsschienen dar. In diesem Beispiel machen VSH und VDH einen sehr schnellen positiven Übergang 10 V in 1 ns, während das Signal an dem Eingang den Zustand ändert.
12 ist das Zeitdiagramm der Schaltung mit fallendem Eingang mit schnell ansteigender VSH bei 1 ns in Übereinstimmung mit einer ersten Ausführungsform. Das Zeitdiagramm 1200 zeigt die Signale von IN 1210, OUT-VSH 1220, VDH-VEm 1230, VDH-VEp 1240, VPdis 1250, MSKp 1260, R 1270, S 1280, MSKm 1285, VMdis 1290, VT (*/VSSH') 1295. Obwohl sich die horizontale Skala von derjenigen unterscheidet, die in den 11-13 verwendet ist, ist der Schaltungsbetrieb und der Zeitverlauf, wie in 14 gezeigt, ähnlich denjenigen, der in den früheren Figuren gezeigt sind.
13 ist die Ausbreitungszeitverteilung versus Temperatur, Prozess und Fehlabstimmung der Schaltung in Übereinstimmung mit einer ersten Ausführungsform. Die Ausbreitungszeitverteilung 1300 ist als vier Diagramme 1310, 1320, 1330 und 1340 gezeigt. Die Simulation stellt den ultraschnellen Betrieb und die Stabilität der Ergebnisse mit der Temperatur und Prozesseckpunkten dar.
14 ist ein Verfahren zum Betreiben einer Pegelumsetzungsschaltung in Übereinstimmung mit einer ersten Ausführungsform der Offenbarung. Das Verfahren für eine Pegelumsetzungsschaltung 1400, das die Schritte aus einem ersten Schritt 1410 (a), der einen Eingang in einer Niederspannungsdomäne, einen Ausgang in einer Hochspannungsdomäne, eine erste und eine zweite Gattervorrichtung, eine erste und eine zweite Fehlerabfühlvorrichtung, einen Logikblock und eine Speichervorrichtung bereitstellt, einem zweiten Schritt 1420 (b), der Fehler in der ersten und zweiten Fehlerabfühlvorrichtung abfühlt, einem dritten Schritt 1430 (c), der einen Zustand des Ausgangs der ersten und der zweiten Gattervorrichtung überwacht, einem vierten Schritt 1440 (d), der einen Zustand der ersten und der zweiten Gattervorrichtung steuert, und einem fünften Schritt 1450 (e), der den Zustand des Ausgangs in der Speichervorrichtung speichert, umfasst.
Es wird darauf hingewiesen, dass die Beschreibung und die Zeichnungen lediglich die Prinzipien der vorgeschlagenen Verfahren und Systeme veranschaulichen. Es ist somit zu verstehen, dass Fachleute verschiedene Anordnungen entwerfen können, die, obwohl sie hier nicht ausdrücklich beschrieben oder gezeigt sind, die Prinzipien der Erfindung ausführen und in ihrem Geist und Schutzbereich enthalten sind
Es wird darauf hingewiesen, dass die Beschreibung und die Zeichnungen lediglich die Prinzipien der vorgeschlagenen Verfahren und Systeme veranschaulichen. Es ist somit zu verstehen, dass Fachleute verschiedene Anordnungen entwerfen können, die, obwohl sie hier nicht ausdrücklich beschrieben oder gezeigt sind, die Prinzipien der Erfindung ausführen und in ihrem Geist und Schutzbereich enthalten sind. Darüber hinaus sind alle hier vorgetragenen Beispiele grundsätzlich ausdrücklich dafür vorgesehen, nur pädagogischen Zwecken zu dienen, um den Leser im Verstehen der Prinzipien der vorgeschlagenen Verfahren und Systeme und der Konzepte, die durch die Erfinder beigetragen sind, um die Technik voranzubringen, zu unterstützen, und sollen so gedeutet werden, dass sie ohne Einschränkung für solche spezifisch vorgetragenen Beispiele und Bedingungen sind. Außerdem sollen sowohl alle Feststellungen hier, die Prinzipien, Aspekte und Ausführungsformen der Erfindung vortragen, als auch spezifische Beispiele davon ihre Äquivalente einschließen.
Andere Vorteile werden durch normale Fachleute erkannt. Die vorstehende ausführliche Beschreibung der Offenbarung und die darin beschriebenen Beispiele sind zum Zweck der Veranschaulichung und Beschreibung präsentiert worden. Obwohl die Prinzipien der Offenbarung vorstehend in Verbindung mit einer spezifischen Vorrichtung beschrieben worden ist, ist klar zu verstehen, dass diese Beschreibung nur als Beispiel und nicht als Einschränkung des Schutzbereichs der Offenbarung vorgenommen ist.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

US 6842043 [0019]
US 6456110 [0020]
US 6487687 [0021]
US 6646469 [0022]

Claims

Pegelumsetzungsschaltung, die Folgendes umfasst: einen Eingang in einer Niederspannungsdomäne und einen Ausgang in einer Hochspannungsdomäne; eine erste und eine zweite Gattervorrichtung, die mit dem Eingang gekoppelt sind; eine erste und eine zweite Fehlerabfühlvorrichtung, die mit der ersten bzw. der zweiten Gattervorrichtung gekoppelt sind; und einen Logikblock, der konfiguriert ist, einen Zustand des Ausgangs zu überwachen und die erste und die zweite Gattervorrichtung zu steuern; wobei die erste und die zweite Fehlerabfühlvorrichtung mit einer Speichervorrichtung gekoppelt sind, die konfiguriert ist, den Zustand des Ausgangs zu speichern.
Pegelumsetzungsschaltung nach Anspruch 1, die einen analogen Block enthält, der seinerseits umfasst: eine erste und eine zweite n-Kanal-MOSFET-Vorrichtung, die konfiguriert sind, durch ein Signal an dem Eingang gesteuert zu werden; wobei die erste und die zweite Gattervorrichtung mit den Drains der ersten bzw. der zweiten n-Kanal-Vorrichtung verbunden sind, wobei die erste und die zweite Gattervorrichtung konfiguriert sind, erste und zweite Deaktivierungssignale aus dem Logikblock zu empfangen.
Pegelumsetzungsschaltung nach Anspruch 2, wobei der analoge Block ferner die erste und die zweite Fehlerabfühlvorrichtung, die Widerstände sind, umfasst.
Pegelumsetzungsschaltung nach Anspruch 2 oder 3, wobei der analoge Block ferner einen ersten und einen zweiten Puffer umfasst, die konfiguriert sind, durch erste und zweite Maskierungssignale aus den Logikblöcken maskiert zu sein, wobei jeder aus den Puffern zwischen einer der Fehlerabfühlvorrichtungen und einer der Gattervorrichtung verbunden ist.
Pegelumsetzungsschaltung nach einem der vorhergehenden Ansprüche, wobei der Logikblock Folgendes umfasst: ein erstes Zwei-Eingangs-NAND-Gatter, das mit dem Ausgang gekoppelt ist; einen Inverter, dem ein zweites Zwei-Eingangs-NAND-Gatter folgt, wobei der Inverter mit dem Ausgang gekoppelt ist; ein erstes Zeitverzögerungselement und einen zweiten Inverter, der mit dem Ausgang des ersten Zwei-Eingangs-NAND gekoppelt ist; ein zweites Zeitverzögerungselement und einen dritten Inverter, der mit dem Ausgang des zweiten Zwei-Eingangs-NAND gekoppelt ist; ein drittes Zwei-Eingangs-NAND, dessen zwei Eingänge mit dem ersten Zeitverzögerungselement und dem zweiten Inverter elektrisch gekoppelt sind und das konfiguriert ist, das erste Maskierungssignal bereitzustellen; ein viertes Zwei-Eingangs-NAND, dessen zwei Eingänge mit dem zweiten Zeitverzögerungselement und dem dritten Inverter elektrisch gekoppelt sind und das konfiguriert ist, das zweite Maskierungssignal bereitzustellen; einen fünften Inverter, der mit dem zweiten Inverter elektrisch gekoppelt ist und der ein Ausgangssignal für das zweite Zwei-Eingangs-NAND bereitstellt und das erste Deaktivierungssignal bereitstellt; und einen sechsten Inverter, der mit dem dritten Inverter elektrisch gekoppelt ist und der ein Ausgangssignal für das erste Zwei-Eingangs-NAND bereitstellt und das zweite Deaktivierungssignal bereitstellt.
Pegelumsetzungsschaltung nach Anspruch 4, die ferner ein RS-Flipflop umfasst, wobei der erste und der zweite Puffer mit Rücksetz- und Einstell-Eingängen des RS-Flipflops verbunden sind und wobei ein Ausgang des RS-Flipflops der pegelumgesetzte Ausgang ist.
Pegelumsetzungsschaltung nach Anspruch 2, wobei die Sources der ersten und der zweiten n-Kanal-MOSFET-Vorrichtung gemeinsam mit einer Niederspannung der Niederspannungsdomäne verbunden sind und wobei der Eingang der Pegelumsetzungsschaltung mit den Gates der ersten und der zweiten n-Kanal-Vorrichtung verbunden ist.
Verfahren zum Betreiben einer Pegelumsetzungsschaltung, die diese Schritte umfasst: Bereitstellen eines Eingangs in einer Niederspannungsdomäne, eines Ausgangs in einer Hochspannungsdomäne, einer ersten und einer zweiten Gattervorrichtung, einer ersten und einer zweiten Fehlerabfühlvorrichtung, eines Logikblocks und einer Speichervorrichtung; Abfühlen von Fehlern in der ersten und der zweiten Fehlervorrichtung; Überwachen eines Zustands des Ausgangs der ersten und der zweiten Gattervorrichtung; Steuern eines Zustands der ersten und der zweiten Gattervorrichtung; und Speichern des Zustands des Ausgangs in der Speichervorrichtung.
Verfahren zum Betreiben einer Pegelumsetzungsschaltung nach Anspruch 8, das ferner einen analogen Block umfasst, der eine erste und eine zweite n-Kanal-MOSFET-Vorrichtung umfasst, die konfiguriert sind, durch ein Signal an dem Eingang gesteuert zu werden.
Verfahren zum Betreiben einer Pegelumsetzungsschaltung nach Anspruch 8, das ferner umfasst, dass die erste und die zweite Gattervorrichtung mit den Drains der ersten bzw. der zweiten n-Kanal-Vorrichtung verbunden sind, wobei die erste und die zweite Gattervorrichtung konfiguriert sind, erste und zweite Deaktivierungssignale aus dem Logikblock zu empfangen.
Verfahren zum Betreiben einer Pegelumsetzungsschaltung nach Anspruch 8, wobei der analoge Block ferner die erste und die zweite Fehlerabfühlvorrichtung, die Widerstände sind, umfasst.
Verfahren zum Betreiben einer Pegelumsetzungsschaltung nach Anspruch 8, wobei der analoge Block ferner einen ersten und einen zweiten Puffer umfasst, die konfiguriert sind, durch erste und zweite Maskierungssignale aus den Logikblöcken maskiert zu sein, wobei jeder aus den Puffern zwischen einer der Fehlerabfühlvorrichtungen und einer der Gattervorrichtung verbunden ist.
Verfahren zum Betreiben einer Pegelumsetzungsschaltung nach Anspruch 8, das ferner den Schritt zum Anlegen von zwei Gate-Signalen an einen ersten und einen zweiten p-Kanal-MOSFET einer analogen Funktion umfasst.
Verfahren zum Betreiben einer Pegelumsetzungsschaltung nach Anspruch 8, das ferner den Schritt zum Bereitstellen von Maskierungssignalen MSKpB und MSKmB für ein erstes und ein zweites Logikgatter in einer analogen Schaltung umfasst.
Verfahren zum Betreiben einer Pegelumsetzungsschaltung nach Anspruch 8, das ferner den Schritt zum Ausgeben eines Signals aus dem ersten und dem zweiten Logikgatter einer analogen Schaltung zu einem RS-Flipflop-Logikgatter umfasst.
Verfahren zum Betreiben einer Pegelumsetzungsschaltung nach Anspruch 8, das ferner den Schritt zum Ausgeben eines Signals zu dem Ausgang aus dem RS-Flipflop-Logikgatter umfasst.