DE69419418T2 - Spannungsverschiebung und überspannungsschutz - Google Patents

Spannungsverschiebung und überspannungsschutz

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DE69419418T2
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Description

    Erfindungsgebiet
  • Die Erfindung betrifft Systeme, bei denen verschiedene Module verschiedene Spannungspegel annehmen, und insbesondere den Übergang von einem Spannungspegel auf einen anderen und den Überspannungsschutz von Modulen, die niedrigere Spannungspegel annehmen.
    • Beschreibung des Standes der Technik
  • Viele moderne Systeme kombinieren Module, die verschiedene Spannungspegel annehmen, beispielsweise mit unterschiedlichen Zufuhrspannungen versorgte Module. Beispielsweise versorgt bei batterieversorgten Laptops, Notebooks und anderen handgehaltenen Computern eine 3,3-Volt-Spannung einige Module mit Energie, während andere mit einer 5,0-Volt-Spannung versorgt werden. Die Verwendung der niedrigeren Versorgungsspannung, wie etwa 3,3 Volt, verringert den Leistungsverbrauch. Jedoch werden Module, wie etwa Disktreiber, mit 5,0 Volt versorgt, da sie bei der höheren Spannung besser arbeiten.
  • Um ein in einem 3,3-Volt-Modul erzeugtes Signal auf einen Pegel zu verschieben, der von einem 5,0-Volt-Modul angenommen werden kann, kann ein mit 5,0 Volt versorgter CMOS-Inverter verwendet werden. Der mit 5,0 Volt versorgte Inverter empfängt ein Signal von dem 3,3-Volt-Modul und erzeugt einen für das 5,0-Volt-Modul annehmbaren Spannungspegel. Jedoch verbraucht der CMOS-Inverter mit 5,0 Volt sehr viel Leistung, wenn sein Eingang auf 3,3 Volt liegt. Es besteht deshalb die Nachfrage nach einem leistungseffizienten Spannungsumsetzer.
  • Wenn des weiteren der Ausgangstreiber des 3,3-Volt-Moduls gesperrt ist und das 5-Volt-Modul einen gemeinsamen Bus mit 5,0 Volt treibt, kann sich ein Stromleckweg zwischen dem Bus und der 3,3-Volt-Leistungsversorgung bilden. Beispielsweise sei angenommen, daß der Ausgangstreiber des 3,3-Volt- Moduls einen zwischen der 3,3-Volt-Spannung und dem Bus geschalteten PMOS-Pull-up-Transistor enthält. Wenn der Bus von dem 5-Volt-Modul getrieben wird, treibt das 3,3-Volt- Modul das PMOS-Transistorgate auf 3,3 Volt, wodurch der Transistor ausschaltet, um den Treiber zu sperren. Wenn jedoch die Busspannung auf 5,0 Volt steigt, schaltet der PMOS-Transistor an, wodurch ein Leitiähigkeitskanal zwischen dem Bus und der 3,3-Volt-Leistungsversorgung entsteht. Da desweiteren das rückwärtige Gate des PMOS-Transistors typischerweise auf 3,3 Volt gehalten ist, schaltet die Drain-/rückwärtiges Gatediode an, wodurch ein weiterer Leitfähigkeitsweg zwischen dem Bus und der 3,3-Volt-Leistungsversorgung entsteht. Die unerwünschten Ergebnisse enthalten das Aufladen des Busses und verursachen die "Bus- Connection", wodurch die Bussignale beeinträchtigt und wodurch mögliche Falschsignale am Bus erzeugt werden.
  • Unabhängig davon, ob unterschiedliche Leistungsversorgungsspannungen in dem System verwendet werden, treten ähnliche Probleme auf, wenn ein ausgewähltes Modul heruntergefahren wird, während andere Module hochgefahren werden. Wenn die Module beispielsweise zum Stromsparen oder für den Ersatz des Moduls heruntergefahren werden, kann ein Leckweg zwischen dem Bus und der internen Leistungsversorgung des Moduls gebildet werden.
  • Somit ist es wünschenswert, Ausgabetreiber zu schaffen, die keinen Leckweg zwischen dem Bus und der internen Leistungsversorgung des Moduls schaffen.
  • Aus US = A-5128560 ist es bekannt, einen Ausgabetreiber vorzusehen, mit: einem Pull-up-Transistor, der zwischen einer Spannungszufuhr und einem Ausgabeanschluß geschaltet ist, einem Pull-down-Transistor, der zwischen dem Ausgabeanschluß und einer Masseverbindung geschaltet ist; einem logischen Netzwerk, das logische Gates enthält, um binäre logische Signale zur Steuerung der Gateanschlüsse des Pullup-Transistors und des Pull-down-Transistors zu liefern; einem Paß-Gatetransistor, dessen Source-/Drainweg zwischen einem der Gates und dem Gateanschluß des Pull-up-Transistors geschaltet ist und dessen Gateanschluß zum Empfang einer Versorgungsspannung geschaltet ist, und mit einer Bootstrap-Schaltung, die zwischen dem Gateanschluß des Pull-up-Transistors und der Spannungszufuhr geschaltet ist, um den Gateanschluß des Pull-up-Transistors auf die Versorgungsspannung herunterzuziehen, wenn der Ausgang des einen logischen Gates der Spannung an dem Gateanschluß des Paß- Gatetransistsors entspricht.
  • Im Zusammenhang mit diesem Dokument ist die Erfindung dadurch gekennzeichnet, daß der Paß-Gatetransistor ein n-MOS- Transistor ist und daß die Bootstrap-Schaltung einen p-MOS- Transistor enthält, dessen Source-/Drainweg zwischen der Versorgungsspannung und dem Gateanschluß des Pull-up-Transistors geschaltet ist, und durch einen Inverter, der zwischen dem Gateanschluß des Pull-up-Transistors und dem Gateanschluß des p-MOS-Transistors gekoppelt ist.
    • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Fig. 1-4 sind Schaltdiagramme von erfindungsgemäßen Eingabe-/Ausgabepuffern.
  • Fig. 5 ist eine Kurve bestimmter Spannungen des Puffers aus Fig. 4.
    • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Fig. 1 ist ein Schaltdiagramm eines Teils 110 eines mit einer Spannung VDDI (VDD Intern) versorgten Moduls. Der Abschnitt 110 ist ein Eingabe-/Ausgabepuffer, der als Schnittstelle des Moduls mit einem Bus dient, welcher von einer anderen Spannung EXTVDD (externe VDD) getrieben wird. In einigen Ausführungsformen ist VDDI = 3,3 Volt und EXTVDD = 5,0 Volt.
  • Der Eingabe-/Ausgabepuffer 110 enthält den Ausgangstreiber 114 und den Eingangspuffer 118. Der Treiber 114 empfängt Signale an einem Freigabeanschluß EN und einem Dateneingabeanschluß A. Wenn der Freigabeanschluß EN auf der hohen internen Spannung VDDI ist, treibt der Treiber 114 den mit dem Bus verbundenen Eingabe-/Ausgabeanschluß YIO mit einem Signal, das zu dem Signal an dem Dateneingabeanschluß A äquivalent ist. Insbesondere wenn der Anschluß A auf VDDI ist, treibt der Treiber 114 den Anschluß YIO mit der Spannung EXTVDD. Wenn der Anschluß A auf Masse liegt, treibt der Treiber 114 den Anschluß YIO auf die Massespannung.
  • Wenn der Freigabeanschluß EN niedrig ist, das heißt auf 0 Volt, setzt der Treiber 114 den Eingabe-/Ausgabeanschluß YIO auf einen dreifachen Zustand (tri-state). Der Eingangspuffer 118 übersetzt die Null-oder-EXTVDD-Pegeleingangssignale an dem Anschluß YIO auf Null-oder-VDDI-Pegelsignale am Anschluß Y.
  • Der Treiber 114 enthält das NAND-Gate 126, das mit einem Eingang mit dem Freigabeanschluß EN und mit dem anderen Eingang mit dem Dateneingangsanschluß A verbunden ist. Bei einigen Ausführungsformen sind alle logischen Gates, einschließlich des Gates 126, und alle Inverter durch CMOS- Technik gebildet. Die Transistorgrößen der logischen Gates und der Inverter in einigen Ausführungsformen sind in den Zeichnungen in der Nähe der Gate- oder Invertersymbolen gezeigt. In einigen Ausführungsformen hat somit jeder PMOS- Transistor des Gates 126 eine Kanalbreite von 20 um ("wp = 20"). Jeder NMOS-Transistor des Gates 126 hat eine Kanalbreite von 30 um ("wn = 30"). Die Kanallängen sind gleich 1 um, es sei denn, daß etwas anderes angegeben ist.
  • Das NAND-Gate 126 wird durch die interne Spannung VDDI versorgt.
  • Der Ausgang des Gates 126 ist mit dem Source-/Drainanschluß 130.1 des NMOS-Transistors 130 verbunden. Die Transistorgrößen sind in einigen Ausführungsformen in der Nähe der Transistorsymbole gezeigt. Somit hat in einigen Ausführungsformen der Transistor 130 eine Kanalbreiten-/-längenabmessung von 30 um/l um.
  • Der andere Source-/Drainanschluß 130.2 des Transistors 130 ist mit dem Gateanschluß des PMOS-Pull-up-Transistors 134 verbunden. Das Gate des Transistors 130 ist mit der internen Zufuhrspannung VDDI verbunden.
  • Der Sourceanschluß und der Backgate-Anschluß des Transistors 134 sind mit der externen Versorgungsspannung EXTVDD verbunden. Der Drainanschluß ist mit dem Eingangs-/Ausgangsanschluß YIO verbunden.
  • Die Bootstrap-Schaltung 138 zieht den Gateanschluß des Transistors 134 auf EXTVDD, wenn der Ausgang des NAND-Gates 126 auf dem hohen internen Spannungspegel VDDI ist. Genauer gesagt, der Gateanschluß des Transistors 134 ist mit dem Gateanschlüssen des PMOS-Transistors 142 und des NMOS-Transistors 146 verbunden. Der Sourceanschluß und der Backgateanschluß des Transistors 142 sind mit der externen Versorgungsspannung EXTVDD verbunden. Der Sourceanschluß des Transistors 146 ist mit Masse verbunden. Die Drainanschlüsse der Transistoren 142, 146 sind mit dem Gateanschluß des PMOS-Transistors 150 verbunden. Der Sourceanschluß und der Backgateanschluß des Transistors 150 sind mit der externen Versorgungsspannung EXTVDD verbunden. Der Drainanschluß ist mit dem Gateanschluß des Transistors 134 verbunden.
  • Wenn das NAND-Gate 126 an seinem Ausgang die Spannung VDDI zum Ausschalten des Transistors 134 treibt, lädt der Transistor 130 den Gateanschluß des Transistors 134 auf die Spannung VDDI-VTN, wobei VTN die Schwellwertspannung des Transistors 130 ist. Bei einigen Ausführungsformen sind die NMOS-Transistorschwellwertspannungen VTN gleich 0,7 Volt, und die PMOS-Transistorschwellwertspannungen VTP sind -0,9 Volt. Somit lädt bei einigen Ausführungsformen, wenn VDDI gleich 3,3 Volt ist, der Transistor 130 den Gateanschluß des Transistors 134 auf 3,3-0,7 = 2,6 Volt. Die Spannung liegt oberhalb der Spannung des durch die Transistoren 142, 146 gebildeten Inverters, wobei die Inverterschwellwertspannung bei 2,15 Volt liegt. Dementsprechend treibt der Inverter den Gateanschluß des Transistors 150 auf 0 Volt. Der Transistor 150 schaltet an und zieht den Gateanschluß des Transistors 134 nach oben auf EXTVDD. Der Transistor 134 schaltet vollständig aus, wodurch der Leistungsverbrauch verringert wird. Der Gateanschluß des Transistors 142 liegt auch auf EXTVDD, wodurch der Transistor vollständig ausschaltet und somit weiter den Leistungsverbrauch verringert.
  • Sobald der Gateanschluß des Transistors 134 oberhalb von VDDI-VTN gezogen ist, schaltet der Transistor 130 aus, wodurch der Gateanschluß des Transistors 134 gegenüber dem NAND-Gate 126 isoliert wird. Somit schützt der Transistor 130 das NAND-Gate 126 gegenüber hohen Spannungen an dem Gateanschluß des Transistors 134 und vermeidet den Leckstrom über den Gateanschluß des Transistors 134 zu der internen Leistungsversorgung VDDI über das NAND-Gate 126.
  • Wenn das NAND-Gate 126 seinen Ausgang mit einer Massespannung treibt, wird der Transistor 130 die Massespannung an den Gateanschluß des Transistors 134 liefert. Der durch die Transistoren 142, 146 gebildete Inverter treibt den Gateanschluß des Transistors 150 auf EXTVDD, wodurch der Transistor ausschaltet.
  • Der Dateneingangsanschluß A ist mit einem Eingang eines NOR-Gates 156 verbunden. Der Freigabeanschluß EN ist über einen Inverter 160 mit dem anderen Eingang des NOR-Gates 156 verbunden. Das NOR-Gate 156 und der Inverter 160 werden von der internen Spannung VDDI versorgt. Der Ausgang des NOR-Gates 156 ist mit dem Gate des NMOS-Pull-down-Transistors 164 verbunden. Der Sourceanschluß des Transistors 164 ist mit Masse und der Drainanschluß mit dem Eingabe-/Ausgabeanschluß YIO verbunden.
  • Die rückwärtigen Gateanschlüsse aller NMOS-Transistoren des Puffers 110 sind mit Masse verbunden. Die rückwärtigen Gateanschlüsse aller PMOS-Transistoren - mit Ausnahme der Transistoren 142, 150 und 134 - sind mit VDDI verbunden.
  • Wenn der Freigabeanschluß EN hoch ist, invertieren die logischen Gates 126, 156 jeweils das Signal an dem Dateneingabeanschluß A. Wenn der Eingang A hoch ist, wird der Transistor 134 an- und der Transistor 164 ausgeschaltet. Der Transistor 164 treibt die Spannung EXTVDD an dem Anschluß YIO.
  • Wenn der Anschluß A niedrig ist, schaltet der Transistor 164 an und der Transistor 134 aus. Der Transistor 164 zieht den Anschluß YIO auf Masse.
  • Wenn der Freigabeanschluß EN niedrig ist, sind die Transistoren 134, 164 aus. Der Ausgangstreiber 114 ist somit gesperrt. Der Eingangspuffer 118 übersetzt eine Null-oder- EXTVDD-Spannung am Eingang YIO auf eine Null-oder-VDDI- Spannung am Anschluß Y.
  • Genauer gesagt, der Eingangspuffer 118 enthält Inverter 170 und 174, die mit VDDI versorgt werden. Der Inverter 170 übersetzt eine Null-oder-EXTVDD-Spannung am Anschluß YIO auf eine Null-oder-VDDI-Spannung am Eingang des Inverters 174. Der Inverter 174 invertiert das Signal an seinem Eingang und liefert eine Null-oder-VDDI-Spannung am Anschluß Y.
  • Der Eingangs-/Ausgangspuffer 210 aus Fig. 2 ist ähnlich dem Puffer 110. Der Puffer 210 enthält zusätzlich eine Bootstrap-Schaltung 214, um die Spannung an dem Gateanschluß des Transistors 164 auf die externe Zufuhrspannung EXTVDD zu ziehen, wenn das NOR-Gate 156 den internen hohen Pegel VDDI liefert. Das Hochziehendes Gateanschlusses des Transistors 164 auf die hohe Spannung EXTVDD erlaubt das Erhöhen des Pull-down-Stroms und der Leistung des Treibers 114. Wenn der Gateanschluß des Transistors 164 nach oben gezogen ist, isoliett der NMOS-Transistor 218 den Gateanschluß des Transistors 164 gegenüber dem NOR-Gate 156, ähnlich dem Transistor 130.
  • Der Eingangs-/Ausgangspuffer 310 aus Fig. 3 ist für Systeme geeignet, bei denen die interne Versorgungsspannung VDDI höher als die externe Versorgungsspannung EXTVDD sein kann. Allgemeiner gesagt, für den Puffer 310 kann die interne Versorgungsspannung VDDI höher, niedriger oder gleich der externen Versorgungsspannung EXTVDD sein.
  • Bei einigen Ausführungsformen ist das den Puffer 310 enthaltende Modul (nicht gezeigt) in einer integrierten Schaltung mit zwei Leistungsversorgungsstiften (power pins) gebildet. Ein Leistungsversorgungsstift empfängt die Spannung VDDI, und der andere Leistungsversorgungsstift empfängt die Spannung EXTVDD. Bei einigen Ausführungsformen kann ein solches Modul mit VDDI = 3,3 Volt und EXTVDD = 5,0 Volt, mit VDDI = 5,0 Volt und EXTVDD = 3,3 Volt, mit VDDI = EXTVDD = 3,3 Volt und mit VDDI = EXTVDD = 5,0 Volt arbeiten.
  • Das NAND-Gate 126, das NOR-Gate 156, der Inverter 160, der Pull-up-Transistor 134 und der Pull-down-Transistor 164 sind in ähnlicher Weise mit dem Puffer 110 verbunden. Die Bootstrap-Schaltung 138 und der Transistor 130 sind ebenfalls ähnlich jenen des Puffers 110. Das Gate des Transistors 130 wird durch die Schaltung 326 getrieben, die eine Spannung VG liefert, welche im wesentlichen gleich der kleinsten von VDDI, EXTVDD ist. Die Schaltung 326 enthält die NMOS-Transistoren 330, 334, deren Sourceanschlüsse mit dem Gateanschluß des Transistors 130 verbunden sind. Der Gateanschluß des Transistors 330 und der Drainanschluß des Transistors 334 sind mit der Spannung EXTVDD verbunden. Der Drainanschluß des Transistors 330 und der Gateanschluß des Transistors 334 sind mit der Spannung VDDI verbunden. Wenn VDDI = 3,3 Volt und EXTVDD = 5,0 Volt, lädt der Transistor 330 den Gateanschluß des Transistors 130 auf VG = 3,3 Volt. Wenn VDDI = 5,0 Volt und EXTVDD = 3,3 Volt, lädt der Transistor 334 den Gateanschluß des Transistors 130 auf die gleiche Spannung VG = 3,3 Volt. Wenn VDDI = EXTVDD, dann laden die Transistoren 330, 334 den Gateanschluß des Transistors 130 auf VG = VDDI = VTN.
  • Wenn das NAND-Gate 126 seinen Ausgang mit der internen Hochpegelspannung VDDI treibt, ändert der Transistor 130 den Gateanschluß des Pull-up-Transistors 134 auf die Span nung VG - VTN. Diese Spannung liegt oberhalb der Schwellwertspannung des durch die Transistoren 142, 146 gebildeten Inverters. Somit schaltet der Transistor 150 an und lädt die Gateanschlüsse der Transistoren 134, 142 auf EXTVDD. EXTVDD ist größer als oder gleich zu VG, und somit schaltet der Transistor 130 aus.
  • Wenn das Freigabesignal EN niedrig ist, sind die Transistoren 134 und 164 aus. Die Treiberschaltung 114 hat drei Zustände für den Eingabe-/Ausgabeanschluß YIO. Der Eingangspuffer I18 übersetzt das Null-oder-EXTVDD-Signal am Anschluß YIO in ein Null-oder-VDDI-Signal am Anschluß Y.
  • Genauer gesagt, der durch die Transistoren 350, 354 gebildete Inverter verstärkt das Signal am Anschluß YIO und liefert eine Null-oder-EXTVDD-Spannung an den Source-/Drainanschluß 358.1 des NMOS-Transistors 358. Der Sourceanschluß und der Backgateanschluß des Transistors 350 sind mit der externen Versorgungsspannung EXTVDD verbunden. Der Gateanschluß ist mit dem Gateanschluß des NMOS-Transistors 334 und mit dem Anschluß YIP verbunden. Der Sourceanschluß des Transistors 354 ist mit Masse verbunden. Die Drainanschlüsse des Transistors 350, 354 sind mit den Source-/Drainanschlüssen 358.1 des Transistors 358 verbunden.
  • Der Gateanschluß des Transistors 358 ist mit dem Ausgang der Schaltung 362, ähnlich der Schaltung 326, verbunden. Die Schaltung 362 ist durch die NMOS-Transistoren 366, 370 gebildet. Die Schaltung 362 treibt den Gateanschluß des Transistors 358 mit der Spannung VG. Somit ändert sich, da die Spannung an dem Source-/Drainanschluß 358.1 zwischen 0 Volt und EXTVDD sich ändert, die Spannung an den anderen Source-/Drainanschluß 358.2 des Transistors 358 zwischen 0 Volt bis VG - VTN.
  • Die Bootstrap-Schaltung 374 zieht die Spannung an dem Anschluß 358.2 auf VDDI. Die Schaltung 374 enthält den Inver ter 378, der von der internen Spannung VDDI versorgt wird. Der Eingang des Inverters 378 ist mit dem Anschluß 358.2 verbunden, und der Ausgang ist mit dem Gateanschluß des PMOS-Transistors 382 verbunden. Der Sourceanschluß und der rückwärtige Gateanschluß des Transistors 382 sind mit der Spannung VDDI verbunden. Der Drainanschluß ist mit dem Anschluß 358.2 verbunden. Wenn die Spannung am Anschluß 358.2 gleich VG - VTN ist, liegt der Ausgang des Inverters 378 bei 0 Volt, da VG - VTN oberhalb der Inverterschwellwertspannung liegt. Der Transistor 382 zieht den Anschluß 358.2 nach oben auf die Spannung VDDI. Der Transistor 358 schältet aus, wodurch der Anschluß 358.2 gegenüber dem Anschluß 358.1 isoliert wird. Der Leistungsverbrauch des CMOS-Inverters 378 geht auf Null zurück.
  • Der Anschluß 258.2 ist mit den Gateanschlüssen der PMOS- Transistors 386 und des NMOS-Transistors 390 verbunden. Der Sourceanschluß und der Backgateanschluß des Transistors 386 sind mit der Spannung VDDI verbunden. Die Drainanschlüsse der Transistoren 386, 390 sind mit dem Anschluß Y verbunden. Der durch die Transistoren 386, 390 gebildete Inverter invertiert das Signal am Anschluß 358.2. Wenn der Anschluß 358.2 auf VDDI ist, liefert der Inverter ein 0-Volt-Signal am Anschluß Y.
  • Wenn die Spannung am Anschluß YIO gleich EXTVDD ist, ist die Spannung am Anschluß 358.1 gleich 0 Volt. Der Transistor 358 ist an, wobei er den Anschluß 358.2 auf 0 Volt herunterzieht. Der Inverter 378 liefert die Spannung VDDI an den Gateanschluß des Transistors 382, wobei der Transistor ausschaltet. Der durch die Transistoren 386, 390 gebildete Inverter treibt den Anschluß Y mit der Spannung VDDI.
  • Der Eingangs-/Ausgangspuffer 410 aus Fig. 4 enthält die Schaltung des Puffers 310 und eine Überspannungsschutzschaltung, die einen Leckstrom vom Anschluß YIO zur exter nen Spannungsversorgung EXTVDD vermeidet, wenn die Spannung am Anschluß YIO EXTVDD übersteigt. Die Spannung am Anschluß YIO kann EXTVDD übersteigen, wenn beispielsweise der Treiber 114 gesperrt ist und ein anderes Modul (nicht gezeigt) den Bus mit einer EXTVDD übersteigenden Spannung treibt. Die Spannung am Anschluß YIO kann auch EXTVDD übersteigen, wenn das den Puffer 410 enthaltende Modul herabgefahren wird, um Leistung zu sparen, oder wenn das Modul ersetzt wird, während andere Module in dem System im Betrieb verbleiben. Wenn das Modul heruntergefahren wird, wird bei einigen Ausführungsformen EXTVDD auf 0 Volt gesetzt.
  • Der Puffer 410, das NAND-Gate 126, das NOR-Gate 156, der Inverter 160, die Schaltungen 326 und 138, der Pull-up- Transistor 364 und der Eingabepuffer 118 sind ähnlich dem Puffer 310. Dem Puffer 310 ist die Schaltung 138 des Puffers 410 mit den Source-/Drainanschluß 130.2 des Transistors 130 verbunden. Der Anschluß 130.2 ist mit dem Gateanschluß des Pull-up-Transistors über den NMOS-Transistor 418 und parallel über den PMOS-Transistor 422 geschaltet. Der Gateanschluß des Transistors 418 ist mit der externen Versorgungsspannung EXTVDD verbunden. Der Source-/Drainanschluß 422.1 des Transistor 422 ist mit dem Anschluß 130.2 verbunden. Der Source-/Drainanschluß 422.2 des Transistors 422 ist mit dem Backgateanschluß des Transistors und mit dem Gateanschluß des Transistors 134 verbunden. Der Gateanschluß des Transistors 422 ist mit dem Knoten GYIO verbunden. Der Knoten GYIO ist mit dem Anschluß YIO über den PMOS-Transistor 426 und parallel dazu über den NMOS-Transistor 430 verbunden. Die Gateanschlüsse der Transistoren 426, 430 sind mit EXTVDD verbunden. Der Backgateanschluß des Transistors 426 ist mit dem Anschluß YIO verbunden.
  • Der Gateanschluß des Transistors 134 ist mit dem Source- /Drainanschluß 434 des PMOS-Transistor 434 verbunden. Der Gateanschluß des Transistors 434 ist mit EXTVDD verbunden. Der Backgateanschluß ist mit dem Transistor-Source-/Drain anschluß 434.2 verbunden, der mit dem Knoten CMP am Ausgang des durch die Transistoren 438 und 442 gebildeten Vergleichers verbunden ist. Der Sourceanschluß des Transistors 438 ist mit EXTVDD verbunden. Der Gateanschluß ist mit dem Knoten GYIO verbunden. Der Backgateanschluß und der Drainanschluß sind mit dem Knoten CMP verbunden. Der Sourceanschluß des Transistors 442 ist mit dem Anschluß YIO verbunden. Der Gateanschluß ist mit EXTVDD verbunden. Der Backgateanschluß und der Drainanschluß sind mit dem Knoten CMP verbunden.
  • Wenn der Treiber 114 gesperrt und die Spannung VYIO am Anschluß YIO den Wert EXTVDD + IVTPI übersteigt, halten die Transistoren 442 und 443 die Spannung an dem Gateanschluß und dem Backgateanschluß des Transistor 134 auf VYIO, wodurch ein Ladungsabfließen über den Transistor 134 zur externen Versorgungsspannung EXTVDD vermieden wird. Der Betrieb der Transistoren 438, 442, 434 wird unter Bezug auf Fig. 5 erläutert. Fig. 5 zeigt die Spannungen VGYIO, VCMP an den jeweiligen Knoten GYIO, CMP gegenüber der Spannung VYIO. Die Spannung VGYIO ist als unterbrochene Linie gezeigt. Wenn VYIO unterhalb EXTVDD - VTN ist, lädt der Transistor 430 den Knoten GYIO auf die Spannung VYIO. Wenn VYIO den Wert EXTVDD - VTN übersteigt, lädt der Transistor 430 den Knoten GYIO auf EXTVDD - VTN. Wenn VYIO den Wert EXTVDD VTP erreicht oder übersteigt, schaltet der Transistor 426 an, wodurch der Knoten GYIO auf VYIO geladen wird.
  • Wenn die Spannung VYIO unterhalb von EXTVDD - VTP ist, liegt auch die Spannung VGYIO unter EXTVDD - VTP . Der Transistor 438 ist deshalb beim Laden des Knoten CMP auf EXTVDD. Wenn die Spannung VYIO zwischen EXTVDD - VTP und EXTVDD + VTP ist, ist die Gate-Source-Spannung des Transistors 438 gleich -VTN, das oberhalb der Schwellwertspannung VTP liegt. Jedoch ist -VTN so nahe bei VTP, daß der Unterschwellwertstrom über den Transistor 438 ausreicht, um die niederkapazitiven Knoten CMP auf EXTVDD zu laden.
  • Die Source-/Backgate-Dioden der Transistoren 438, 134 halten den Knoten CMP auf der Spannung EXTVDD - VD geladen, wobei VD die Vorwärtsdiodenabfallspannung (0,65 Volt bei einigen Ausführungsformen) ist. Die Source-/Backgate-Diode des Transistors 442 hilft den Knoten CMP auf die Spannung VYIO - VD zu laden.
  • Wenn sich die Spannung VYIO EXTVDD + VTP nähert, zieht der Unterschwellwertstrom über den Transistor 426 den Knoten GYIO nach oben, wodurch der Strom durch den Transistor 438 abnimmt. Jedoch gleichzeitig wird der Unterschwellwertstrom über den Transistor 442 erhöht. Wenn die Spannung VYIO den Wert EXTVDD + VTP erreicht oder übersteigt, schaltet der Transistor 442 an, wodurch der Knoten CMP auf die Spannung VYIO geladen wird.
  • Wenn der Freigabeanschluß EN auf den niedrigen Pegel getrieben wird, um den Treiber 114 zu sperren, lädt die Schaltung 138 den Knoten 130.2, so daß dieser EXTVDD übersteigt. Der Transistor 418 lädt den Gateanschluß des Transistors 418 auf EXTVDD - VTN. Wenn die Spannung VYIO unterhalb von EXTVDD - VTP ist, die Spannung VGYIO ebenfalls unterhalb von EXTVDD - VTP und der Transistor 422 ist beim Laden des Gateanschlusses des Transistors 134 auf EXTVDD. Wenn die Spannung VYIO zwischen EXTVDD - VTP und EXTVDD + VTP ist, ist der Transistor 442 in dem Unterschwellwertbereich, da VGYIO = EXTVDD - VTN und VTN kleiner als IVTPI ist. Der Spannungsabfall VTN zwischen dem Anschluß 422.1 und dem Gateanschluß des Transistors 422 ist so nahe bei VTP , daß der Unterschwellwertstrom über den Transistor 422 das niederkapazitive Gate des Transistors 134 auf EXTVDD auflädt.
  • Der Transistor 418 hilft, den Gateanschluß des Transistors 134 auf die Spannung EXTVDD - VTN zu laden. Die durch den Anschluß 422.1 und das Backgate des Transistors 422 gebil det Diode hilft, den Gateanschluß des Transistors 134 auf EXTVDD - VD zu laden.
  • Wenn die Spannung VYIO den Wert EXTVDD + VTP erreicht oder übersteigt, wird die Leitung über den Pull-up-Transistor 134 wie folgt unterdrückt. Die Spannung am Knoten CMP wird gleich zu VYIO. Dementsprechend schaltet der Transistor 434 an, wobei der Gateanschluß des Transistors 134 auf die Spannung VYIO geladen wird. Somit wird die Feldeffektleitung über den Transistor 134 unterdrückt. Der Backgateanschluß des Transistors 134 liegt ebenfalls auf der Spannung VYIO. Damit wird die Leitung über die Drain-/Backgate- Diode auch unterdrückt.
  • Da die Gatespannung des Transistors 134 größer als EXTVDD ist, ist der Transistor 418 aus. Die Gatespannung VGYIO des Transistors 422 ist gleich der Spannung VYIO am Anschluß 422.2, und somit ist auch der Transistor 422 aus. Die Transistoren 418 und 422 isolieren somit den Gateanschluß des Transistors 134 gegenüber dem Anschluß 130.2.
  • Wenn das den Puffer 410 enthaltende Modul heruntergefahren wird, so daß EXTVDD gleich 0 Volt wird, ist das Schaltungsverhalten ähnlich, um den Leckstrom von dem Anschluß YIO zu EXTVDD zu vermeiden.
  • Wenn der Freigabeanschluß EN hoch ist, arbeitet der Puffer wie folgt. Wenn der Dateneingabeanschluß A hoch ist, ist der Anschluß 130.2 auf 0 Volt. Der Transistor 418 ist an, wobei der Gateanschluß des Transistors 134 nach unten auf 0 Volt gezogen wird. Der Transistor 134 ist an, wobei der Anschluß YIO auf EXTVDD geladen wird.
  • Wenn der Dateneingangsanschluß A niedrig wird, wird der Anschluß 130.2 auf EXTVDD geladen. Der Transistor 418 lädt den Gateanschluß des Transistors 134 auf EXTVDD - VTN. Bevor der Anschluß YIO nach unten über den Transistor 164 ge zogen wird, hält der Transistor 430 den Knoten GYIO auf der Spannung EXTVDD - VTN. Der Ladungsabfluß über den Transistor 422 beruht auf der Tatsache, daß die Transistorgate-/ -sourcespannung in der Nähe von VTP ist, und darauf, daß die durch den Anschluß 422.1 und den Backgateanschluß des Transistors 422 gebildeten Dioden helfen, die Spannung an dem Gateanschluß des Transistors 134 auf EXTVDD zu ziehen. Darüber hinaus sinkt, wenn der Transistor 164 die Spannung am Anschluß YIO nach unten zieht, die Spannung am Anschluß GYIO ab, um den Transistor 422 vollständig abzuschalten. Der Gateanschluß des Transistors 134 wird auf EXTVDD geladen, wobei der Transistor 134 ausschaltet.
  • Bei einigen Ausführungsformen ist die Kanalbreiten-/-längenabmessung für jeden NMOS-Transistor der Schaltung 326 gleich 10 um/l um. Beim Puffer 118 aus Fig. 4 sind die Kanalbreiten-/-Längenabmessung jedes NMOS-Transistors der Schaltung 362 (nicht in Fig. 4 gezeigt, sondern in Fig. 3 gezeigt) ebenfalls gleich 10 um/l um. Die Kanalbreiten- /-längenabmessung des Transistors 538 (gezeigt in Fig. 3) beträgt 40 um/l um.
  • Bei einigen Ausführungsformen enthält der Puffer 410 auch die Bootstrap-Schaltung 214 und den Transistor 218, wie in Fig. 2. Die Schaltung 214 wird durch eine Spannung gleich dem Maximum der Spannungen VDDI, EXTVDD getrieben, um den Pull-down-Strom und die Leistung im Puffer 410 zu erhöhen.
  • Die Überspannungsschutzschaltung mit den Transistoren 438, 442, 434, 418, 422, 426 und 430 ist für Treiber geeignet, die zum Betrieb bei VDDI = EXTVDD ausgestaltet sind und deshalb nicht die Spannungsumsetzungsschaltung enthalten. Insbesondere sind bei einigen Ausführungsformen der Transistor 130, die Schaltung 326 und die Bootstrap-Schaltung 138 weggelassen. Der Ausgang des NAND-Gates 126 ist direkt mit einem Source-/Drainanschluß eines der Transistoren 418, 422 verbunden. Wenn der Treiber 114 gesperrt ist und ein weite res Modul (nicht gezeigt) den Bus mit einer Spannung oberhalb von EXTVDD treibt, verhindert die Überspannungsschutzschaltung den Ladungsabschluß von dem Anschluß YIO zu der Spannungsversorgung EXTVDD, wie es vorangehend diskutiert wurde.
  • Während die Erfindung unter Bezug auf die oben beschriebenen Ausführungsformen erläutert wurde, sind andere Ausführungsformen oder Änderungen innerhalb des Rahmens der Erfindung, wie er durch die Ansprüche festgelegt ist, möglich. Insbesondere ist die Erfindung nicht auf die Transistorgröße oder Schwellwertspannungen beschränkt. Die Erfindung ist für Ausgangspuffer geeignet, das heißt bei einigen Ausführungsformen ist der Eingangspuffer 118 weggelassen. Die Erfindung ist nicht auf bestimmte Spannungswerte beschränkt. Bei einigen Ausführungsformen ist VDDI negativ. Eine Nicht-Masse-Bezugsspannung wird bei einigen Ausführungsformen verwendet. Die Erfindung ist nicht auf bestimmte Herstellungstechniken beschränkt. Somit wird bei einigen Ausführungsformen die Erfindung unter Verwendung von NWELL- CMOS-Techniken verwirklicht, bei denen die Schaltungen auf einem P-dotierten Substrat gebildet sind, und wobei die PMOS-Transistoren in einem oder mehreren NWELLs gebildet sind. Bei anderen Ausführungsformen wird PWELL-Technik oder Twin-Tube-Technik verwendet. Bei einigen Ausführungsformen ist der gesamte Eingabe-/Ausgabepuffer einstückig, während bei anderen Ausführungsformen diskrete Bauteile verwendet werden. Bei einigen Ausführungsformen ist der Bus in einem oder mehreren Modulen integriert, während bei anderen Ausführungsformen der Bus nicht integriert ist. Andere Ausführungsformen und Änderungen fallen in den Rahmen der Erfindung, wie er durch die folgenden Ansprüche definiert ist.

Claims (3)

1. Ausgangstreiber mit:
einem Pullup-Transistor (134), der zwischen eine Spannungsversorgung (EXTVDD) und einen Ausgangsanschluß (Y10) geschaltet ist, einem Pull-Down-Transistor (164), der zwischen den Ausgangsanschluß und eine Massenverbindung geschaltet ist,
einem Logiknetzwerk (126, 156), mit Logiktoren (126, 156) zum Liefern binärer Logiksignale zum Steuern der Gates des Pullup-Transistors und des Pulldown-Transistors,
einem Passgate-Transistor (130), dessen Source-Drain-Weg zwischen eins der Tore (126) und das Gate des Pullup-Transistors (134) geschaltet ist und dessen Gate zum Empfang einer Versorgungsspannung (VDDI) geschaltet ist, und einer Bootstrap-Schaltung (138), die zwischen das Gate des Pullup-Transistors (134) und die Spannungsversorgung (EXTVDD) geschaltet ist, um das Gate des Pullup-Transistors auf die Spannungsversorgung hochzuziehen, wenn die Ausgabe des einen Logiktores (126) mit der Spannung (VDDI) an dem Gate des Passgate-Transistors (130) übereinstimmt, dadurch gekennzeichnet, daß der Passgate- Transistor (130) ein N-MOS-Transistor ist und die Bootstrap-Schaltung einen P-Mos-Transistor (150) aufweist, dessen Source-Drain-Weg zwischen die Spannungsversorgung (EXTVDD) und das Gate des Pullup-Transistors (134) geschaltet ist, und einen Inverter (142, 146), der zwischen das Gate des Pullup-Transistors (134) und das Gate des P-MOS- Transistors (150) geschaltet ist.
2. Ausgangstreiber nach Anspruch 1, wobei der Inverter einen P-MOS-Transistor (142) aufweist, der zwischen die Spannungsversorgung und das Gate des P- MOS-Transistors (150) geschaltet ist, und einen N-MOS-Transistor (146), der zwischen das Gate des erstgenannten P- MOS-Transistors (150) und die Massenverbindung geschaltet ist, wobei die Gates des P-MOS- und des N-MOS-Transistors, die den Inverter bilden, mit dem Gate des Pullup-Transistors (134) verbunden sind.
3. Ausgangstreiber nach Anspruch 1 oder 2, wobei der erstgenannte N-MOS-Transistor (130) zum Empfang der niedrigeren der beiden Spannungen (EXTVDD, VDDI) geschaltet ist, die durch die Spannungsversorgung geliefert bzw. durch die Versorgungsspannung gebildet werden.
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