DE112013003250B4

DE112013003250B4 - Kontaktloser Stresstest von Speicher-E/A-Schnittstellen

Info

Publication number: DE112013003250B4
Application number: DE112013003250.3T
Authority: DE
Inventors: Sankaran Menon; Robert R. Roeder
Original assignee: Intel Corp
Current assignee: Tahoe Research Ltd
Priority date: 2012-06-28
Filing date: 2013-05-30
Publication date: 2021-08-12
Anticipated expiration: 2033-05-31
Also published as: DE112013003250T5; TWI525638B; CN104321824A; CN104321824B; US20140006864A1; TW201407632A; US8924786B2; WO2014003966A1

Abstract

Vorrichtung (100, 200, 660, 715), umfassend:ein mit einem dynamischen Direktzugriffspeicher (Dynamic Random-Access Memory - DRAM) (105, 205) verbundenes Systemelement (110, 215), wobei das Systemelement (110, 215) das Folgende umfasst:eine Speicherein-/-ausgabe(E/A)-Schnittstelle zur Verbindung mit dem DRAM (105, 205), wobei die Schnittstelle einen Treiber (330) zum Senden von Daten zum Direktzugriffsspeicher (105, 205) und einen Empfänger (332) zum Empfangen von Daten vom Direktzugriffsspeicher (105, 205) umfasst,einen Speicher-Controller (260) für die Steuerung des DRAM (105, 205), undeine Timing-Stresstestlogik (265, 300) zum Testen der Speicher-E/A-Schnittstelle wobei hierzu ein E/A-Mustergenerator (312) ein Testmuster zur Prüfung des Treibers (330) und des Empfängers (332) bereitstellt.

Description

TECHNISCHES GEBIET
Ausführungsformen der Erfindung beziehen sich generell auf das Gebiet elektronischer Bausteine und insbesondere auf den kontaktlosen Stresstest von Speicher-E/A-Schnittstellen.
HINTERGRUND
Um Speicher mit zusätzlicher Dichte für Computervorgänge bereitzustellen, werden Konzepte, die Speichergeräte mit einer Mehrzahl von eng gekoppelten Speicherelementen (welche als 3D-Stapelspeicher oder Stapelspeicher bezeichnet werden können) umfassen, entwickelt. Ein 3D-Stapelspeicher kann gekoppelte Schichten oder Einheiten von dynamischem Direktzugriffspeicher (DRAM)-Elementen umfassen, die als ein Speicherstapel bezeichnet werden können. Stapelspeicher kann verwendet werden, um eine große Menge an Hauptspeicher in einem einzigen Bauteil oder Paket bereitzustellen, wobei das Bauteil oder Paket außerdem Systemkomponenten wie einen Speicher-Controller und eine Zentraleinheit oder andere Systemelemente umfassen kann.
Die Entwicklung des Stapelspeichers und anderer ähnlicher Speicherarchitekturen erfordert den Test solcher Komponenten, bei denen der Test das Testen des Speichers und das Testen der E/A (Ein-/Ausgang)-Verbindungen mit einschließt.
Jedoch stellt die Struktur von Stapelspeicherelementen Herausforderungen für einen effektiven Test dar. Insbesondere enthält die Stapelspeicherelementen-Architektur Mikro-Kontaktierungsfleckverbindungen, die für den Test der Speicherschnittstelle nicht erreichbar sind, und folglich sind herkömmliche Tests für solche Komponenten nicht verwendbar.
Figurenliste
Erfindungsgemäße Ausführungsformen werden exemplarisch und in keiner Weise einschränkend in den Figuren der begleitenden Zeichnungen dargestellt, in denen sich gleiche Bezugsnummern auf ähnliche Elemente beziehen.
Die Druckschrift US 2010/0005376 A1 offenbart ein Verfahren zur Reparatur defekter Speicherzellen. In der Druckschrift wird ein Stresstest beschrieben, mit dem die Funktionstüchtigkeit des Speichers oder von Verbindungen zu dem Speicher getestet werden können.

1 stellt eine Ausführungsform eines kombinierten Speicherelements einschließlich SoC und angeschlossenen Stapelspeicher, dar,
2 ist eine Ausführungsform einer kombinierten Speicherelement-Architektur,
3 ist eine Illustration einer Ausführungsform einer Timing-Stresslogik einer Speicher-E/A-Schnittstelle,
4 ist ein Ablaufdiagramm zur Darstellung einer Ausführungsform eines Verfahrens eines Suchtests einer Speicher-E/A-Schnittstelle,
5 ist ein Ablaufdiagramm zur Darstellung einer Ausführungsform eines Verfahrens eines Ausfallgrenztests einer Speicher-E/A-Schnittstelle,
6 ist eine Veranschaulichung einer Ausführungsform einer Vorrichtung oder eines Systems, einschließlich Elemente für einen Timing-Stresstest von Speicher-E/A-Schnittstellen, und
7 zeigt eine Ausführungsform eines Recheneinheitssystems, einschließlich eines Stapelspeichers mit Elementen für den Timing-Stresstest von Speicher-E/A-Schnittstellen.

AUSFÜHRLICHE BESCHREIBUNG
Ausführungsformen der Erfindung verweisen im Allgemeinen auf das kontaktlose Stresstesten von Speicher-E/A-Schnittstellen.
Wie hier verwendet:

bedeutet „3D-Stapelspeicher“ (wobei 3D auf dreidimensional hinweist) oder „Stapelspeicher“ ein Hauptspeicher, der ein oder mehrere gekoppelte Speicher-Die-Schichten, Speicherpakete oder andere Speicherelemente umfasst. Der Speicher kann vertikal oder horizontal gestapelt sein (wie beispielsweise nebeneinander) oder anderweitig Speicherelemente enthalten, die miteinander gekoppelt sind. Insbesondere kann ein DRAM-Stapelspeichergerät oder -system ein Speicherelement mit einer Vielzahl von DRAM-Die-Schichten umfassen. Ein kombiniertes Speicherelement kann auch Systemelemente im Gerät umfassen, die hier als eine Systemschicht oder ein Systemelement bezeichnet sein können, wobei die Systemschicht Elemente wie eine CPU (Hauptprozessor), einen Speicher-Controller und andere zugehörige Systemelemente umfassen kann. Die Systemschicht kann einen System-On-Chip (SoC) einschließen. In einigen Ausführungsformen kann die Systemschicht ein Anwendungsprozessor oder ein Grafikprozessor (Graphics Processing Unit - GPU) sein.

Mit der Ankunft des gestapelten DRAM-Standards (wie der WideIO-Standard) können DRAM-Dies mit einem Systemelement wie einem System-auf-einem-Chip (System-On-Chip - SoC)-Die im gleichen Paket mit einem Speicherstapel gestapelt werden, wodurch kombinierte Speicherelemente gebildet werden. Der Stapelspeicher und der SoC können die Through-Silicon-Via(TSV)-Herstellungsverfahren verwenden, wobei Vias durch Silizium-Dies hindurch erstellt werden, um Signalwege durch den Speicherstapel bereitzustellen. Das kombinierte Speicherelement kann über ein oder mehrere DRAM-Chips oder andere Speicherkomponenten wie Flash- oder SRAM-Komponenten verfügen, diese Chips bilden die mit dem Systemchip gekoppelten Speicherschichten. Jede Speicherschicht kann eine Vielzahl von Kacheln (oder Teile) des Speichers umfassen. Das Stapelspeicherelement kann mehrere Kanäle umfassen, wobei ein Kanal eine Spalte von Kacheln beinhaltet, wie eine Kachel in jeder der Schichten des Speicherstapels.
Jedoch kann eine Komponente Fehler bei der Fertigung entwickeln und folglich einen effektiven Test der Speicher-E/A-Schnittstelle erfordern. Insbesondere fordern die WideIO TSV-Treiber und Empfänger ein Testen während der Großserienfertigung, um sicherzustellen, dass solche Elemente die Spezifikationen für sowohl das Setup- als auch das Hold-Timing erfüllen.
Der WideIO TSV-Treiber und -Empfänger laufen mit einfacher Geschwindigkeit im Gegensatz zum externen DRAM (das mit der zwei- oder vierfachen Datenrate läuft). In einigen Ausführungsformen wird, zum Zweck des Testens und der Sicherstellung, dass Treiber und Empfänger die Spezifikationsanforderungen erfüllen, eine Vorrichtung oder ein System mit einem E/A-Mustergenerator zur Verfügung gestellt, der Muster zur Prüfung der E/A-Treiber und Empfänger bereitstellt.
In einigen Ausführungsformen ermöglicht die Vorrichtung oder das System den Test der 1X TSV 3D-Stapelspeicherschnittstelle bezüglich Setup und Hold mittels der Auto-Timing-Methodik. Der Test kann zur Einsparung von Zeit während der Großserienfertigung verwendet werden, bei denen Tests den Test einer Speicher-E/A-Schnittstelle vor dem Anschluss eines Speicherstapels und den Test solcher Schnittstellen bei angeschlossenem Speicher mit einschließen. Darüber hinaus können die TSV-Mikro-Kontaktierungsflecken nicht mit Testspitzen der Testeinrichtung berührt werden, und Timing-Stresstests können durchgeführt werden, ohne dass der Tester die Mikro-Kontaktierungsflecken berühren muss. In einigen Ausführungsformen müssen ursprüngliche Teile charakterisiert werden, um die Verteilung der Setup- zu Hold-Timing-Daten zu ermitteln und um die Suche durch die Auto-Timing-Logik einzuengen.
1 stellt eine Ausführungsform eines kombinierten Speicherelementes einschließlich einem SoC und dem angeschlossenen Stapelspeicher dar. In einigen Ausführungsformen umfasst ein kombiniertes Speicherelement 100, die eine WideIO-kompatible Komponente sein kann, einen Speicherstapel 105, der eine beliebige Anzahl von Speicherschichten enthalten kann. Das kombinierte Speicherelement 100 umfasst des Weiteren eine Systemschicht, wie SoC 110, wobei der SoC mit dem Speicherstapel 105 durch eine Vielzahl von TSV-Mikro-Kontaktierungsflecken 125 verbunden ist.
Wie dargestellt, kann der SoC eine Vielzahl von TSVs 120 umfassen, wobei TSVs 120 Verbindungen zum Speicherstapel 105 zur Verfügung stellen können. Der SoC 110 umfasst E/A-Puffer für jeden der TSVs. Die E/A-Puffer verwenden einen Treiber, um Daten zum Speicher zu senden und einen Empfänger, um von Daten vom Speicher über die Mikro-Kontaktierungsfleckverbindung mit dem Speicherstapel 105 für den TSV zu empfangen. Der SoC 110 ist des Weiteren mit einem Paket 115 verbunden, um mit dem SoC und dem angeschlossenen Stapelspeicher 100 das kombinierte Speicherelement zu bilden.
Jedoch erfordern der E/A-Puffer 130 innerhalb des SoCs den Test bezüglich der Charakterisierung von Komponenten als auch bezüglich einer Ausfallprüfung einzelner Einheiten. Die Mikro-Kontaktierungsflecken sind zu klein, um einen physikalischen Zugang zu den E/A für die Tests zu ermöglichen. In einigen Ausführungsformen ermöglicht der SoC das kontaktlose Testen der E/A-Schnittstelle durch den SoC 115. In einigen Ausführungsformen umfasst der kontaktlose Test die Bereitstellung von Testmustern, um die E/A-Elemente zu stressen. Das Testen umfasst den Eigenschaftstest der Speicher-E/A-Schnittstelle, um die Eigenschaften einer bestimmten Art von Speicherschnittstelle zu ermitteln und die Ausfallprüfung, um zu ermitteln, ob eine individuelle Speicherschnittstelle die Schwellenanforderungen erfüllt.
2 ist eine Ausführungsform einer Architektur eines kombinierten Speicherelements. In dieser Illustration (die nicht maßstabgerecht gezeichnet ist), umfasst ein kombinierter Speicher 200 eine oder mehrere mit einen SoC 215 verbundene DRAM-Schichten 205, wo der SoC des Weiteren mit einem Paket 270 verbunden werden kann. Die Speicherschichten 205 können durch eine Anzahl von TSVs 220 verbunden und in mehrfache Kanäle 240 unterteilt werden. Der SoC umfasst mehrere TSVs 225, wobei die TSVs 225 des SoCs 215 mit den DRAM-Schichten 205 durch einige Mikro-Kontaktierungsflecken 230 verbunden sind. Der SoC umfasst den E/A-Schnittstellenpuffer 250 zum Anlegen der Datensignale an den Speicher der DRAM-Schichten 205 und zum Empfang von Datensignalen vom Speicher.
Der SoC 215 umfasst des Weiteren einen Speicher-Controller 260. In einigen Ausführungsformen umfasst der SoC auch die Timing-Stresstestlogik 265 (die in einigen Implementierungen ein Teil des Speicher-Controllers 260 ist), um einen Stresstest der E/A-Schnittstellenpuffer 250 der Schnittstelle des SoCs bezüglich der Verbindung mit den DRAM-Speicherschichten 205 auszuführen, wo die Testlogik 265 ein kontaktloses Testen der E/A-Schnittstellenpuffer 250 ohne externen Zugang zu den Mikro-Kontaktierungsfleckverbindungen 230 zulässt. In einigen Ausführungsformen ermöglicht die Testlogik 265 den Stresstest der E/A-Treiber zur Charakterisierung der Art oder Klasse der Speicher-E/A-Schnittstelle und eine Ausfallprüfung, um zu ermitteln, ob eine gefertigte Speicherelementschnittstelle eine Schwellenspezifikation erfüllt.
3 ist eine Illustration einer Ausführungsform einer Timing-Stresstestlogik einer Speicher-E/A-Schnittstelle, 3 stellt bestimmte Komponenten eines SoCs eines kombinierten Speicherelements dar, wie den in 2 gezeigten SoC 215. In einigen Ausführungsformen umfasst der SoC die Timing-Stresstestlogik 300 für einen Timing-Stresstest von Speicher-E/A-Schnittstellenpuffern, gezeigt als Treiber 330 und Empfänger 332, die mit einem TSV-Kontaktierungsfleck 340 verbunden sind.
In einigen Ausführungsformen umfasst die Testlogik einen Multiplexer (mux) 306 zur Wahl eines Signalpfades, wobei der Signalpfad entweder ein Funktionspfad für einen normalen Zugang zu den E/A-Puffern oder ein E/A-Testpfad 304 zum Anschluss einer E/A-Muster-Engine 312 der Testkomponenten 310 sein kann. Eine Ausgabe des Multiplexers 306 wird mit einem Latch 308 verbunden. In einigen Ausführungsformen ist eine Ausgabe des Latches 308 mit einem ersten geschlossenen Regelkreis mit digitaler Verzögerung 324 (Digital Delay Locked Loop - DLL1) verbunden, der mit dem Treiber 330 verbunden ist. Der entsprechende Empfänger 332 ist mit einem zweiten geschlossenen Regelkreis mit digitaler Verzögerung 326 (DLL2) verbunden. DLL2 ist des Weiteren mit der De-Skew-Logik 322 verbunden, die über eine Ausgabe und einen E/A-Musterkomparator 314 verfügt.
In einigen Ausführungsformen ist der Multiplexer 306 nach dem Empfangen eines Signals umschaltbar, um den E/A-Testpfad 304 in einem Prüfzustand zu wählen. In einigen Ausführungsformen stellt die E/A-Muster-Engine 312 ein Testmuster für das Testen des Treibers 330 und des Empfängers 332 zur Verfügung, wobei die E/A-Muster-Engine zur Bereitstellung des erforderlichen Testmusters programmierbar sein kann. In einigen Ausführungsformen sind die durch den Latch 308 gehaltenen Testmusterdaten Gegenstand einer Verzögerung durch DLL1 324, wobei die Länge der Verzögerung von DLL1 durch einen endlichen Zustandsautomaten (FSM_1) 316 eingestellt wird. In einigen Ausführungsformen werden die verzögerten Signale von Treiber 330 und Empfänger 332 gesteuert. In einigen Ausführungsformen sind die vom Empfänger 332 bereitgestellten Signale abhängig von der Verzögerung durch DLL2 326, wobei die Länge der Verzögerung durch einen zweiten endlichen Zustandsautomaten (FSM_2) 320 eingestellt wird.
In einigen Ausführungsformen wird DLL1 324 für den Stresstest für Setup und Hold der E/A-Puffer verwendet, wobei DLL2 326 zusätzlichen Timing-Stress im Empfangspfad bereitstellt. In einigen Ausführungsformen wird die De-Skew-Logik 322 verwendet, um einen De-Skew der über DLL2 326 empfangenen Ausgangssignale vorzunehmen, wobei die einem De-Skew unterzogene Ausgabe dann dem E/A-Musterkomparator 314 zur Verfügung gestellt wird. Der E/A-Musterkomparator vergleicht die von der E/A-Muster-Engine 312 ausgegebenen Testmuster und ermittelt, basierend auf solch einem Vergleich, ob die E/A-Schnittstelle den Test bestanden hat oder durchgefallen ist.
In einigen Ausführungsformen weist, zur Festlegung einer Charakterisierung des kombinierten Speicherelements in einem Suchtest, eine Auto-Zeitkomponente 318 FSM_1 316 und FSM_2 320 an, DLL1 beziehungsweise DLL2 zu erhöhen oder zu verschieben, um den Treiber 330 und Empfänger 332 durch Verzögerungswerte zu stressen, bis ein Ausfall auftritt, wobei solch ein Ausfall in einigen einzelnen Einheiten verwendet wird, um die Ausfallwerte für die kombinierten Speicherkomponenten festzulegen, wie in einer Kurve von FSM-Werten. In einigen Ausführungsformen wird die Auto-Timing-Logik 318 verwendet, um den FSM-Wert auf die passenden Werte einzustellen, um Setup/Hold in einer Ausfallprüfung des Treibers und des Empfängers zu prüfen.
In einigen Ausführungsformen kann der Test einer Speicher-E/A-Schnittstelle den Suchtest einer Speicher-E/A-Schnittstelle deren Charakterisierung umfassen, indem eine Ausfallschwelle für die Speicher-E/A-Schnittstelle ermittelt wird, oder es wird eine Ausfallprüfung einer Speicher-E/A-Schnittstelle durchgeführt, um das Bestehen oder Ausfallen einer einzelnen Einheit zu bestimmen. In einigen Ausführungsformen kann der Test einen Test einer kombinierten Komponente mit SoC und angeschlossenem Speicher oder ein Test eines SoCs vor oder ohne Anschluss des Speichers einschließen.
4 ist ein Ablaufdiagramm zur Darstellung einer Ausführungsform eines Verfahrens eines Suchtests einer Speicher-E/A-Schnittstelle, In einigen Ausführungsformen kann der Suchtest an einer Speicher-E/A-Schnittstelle eines Speicher- SoCs ohne den Anschluss von Speicher an den Speicher-SoC vorgenommen werden. In einigen Ausführungsformen kann, nach dem Beginn eines Suchtestprozesses für eine Speicher-E/A-Schnittstelle 405 und der Ermittlung des E/A-Treibers und -Empfängers für einen kontaktlosen Stresstest 410, ein Testmuster zur Ausübung von Stress auf den E/A-Treiber und -Empfänger 415 erzeugt werden. In einigen Ausführungsformen ist ein Schalter zum Umschalten eines Funktionspfades auf einen E/A-Testpfad 420 vorhanden. Dies geschieht durch das Anlegen eines Signals an einen Multiplexer zur Wahl des Testpfades.
In einigen Ausführungsformen können DLLs für den Timing-Stresstest, wie ein erster DLL in einem Pfad zum E/A-Treiber und ein zweiter DLL in einem Pfad vom E/A-Empfänger, auf eine Anfangseinstellung für den Timing-Stresstest 425 eingestellt werden, wobei die Anfangseinstellung eine minimale Verzögerung durch die DLLs sein kann. In einigen Ausführungsformen kann das Testmuster an den Testpfad angelegt werden, und die zurückgehende Ausgabe des Testpfads wird innerhalb des Tests 430 ermittelt.
In einigen Ausführungsformen können, falls kein Ausfall bei einem Vergleich der resultierenden Ausgabe mit dem Testmuster mit den gegenwärtigen DLL-Einstellungen 435 erzielt wird, die DLLs zwecks eines größeren zeitlichen Stresses auf die Speicher-E/A-Schnittstelle erhöht 440 werden. Die DLL-Einstellung kann wiederholt erhöht werden, bis es zu einen Ausfall bei dem Vergleich von resultierender Ausgabe und Testmuster 435 kommt. In einigen Ausführungsformen kann der Prozess die für eine Charakterisierung der Speicher-E/A-Schnittstelle verwendeten Werte für DLL-Timing-Verzögerungen zum Bestehen oder Ausfallen zur Ermittlung einer Ausfallschwelle für das kombinierte Speicherelement 445 aufzeichnen.
5 ist ein Ablaufdiagramm zur Darstellung einer Ausführungsform eines Verfahrens einer Ausfallprüfung einer Speicher-E/A-Schnittstelle, In einigen Ausführungsformen wird nach dem Beginn eines Ausfallprüfungsprozesses für eine Speicher-E/A-Schnittstelle 505 und der Aktivierung des E/A-Schnittstellentreibers und -empfängers für einen kontaktlosen Stresstest 510 ein Testmuster zur Ausübung von Stress auf den E/A-Treiber und -Empfänger 515 erzeugt. In einigen Ausführungsformen ist einen Schalter zum Umschalten eines Funktionspfades auf einen E/A-Testpfad 520 vorhanden. Dies geschieht durch das Anlegen eines Signals an einen Multiplexer zur Wahl des Testpfades.
In einigen Ausführungsformen werden die DLLs für den Timing-Stresstest, wie ein erster DLL in einem Pfad zum E/A-Treiber und ein zweiter DLL in einem Pfad vom E/A-Empfänger, auf eine Ausfallschwelleneinstellung für den Timing-Stresstest 525 eingestellt, wobei die Ausfallschwelle mittels einer Charakterisierung der Speicher-E/A-Schnittstelle eingerichtet werden kann, die den in 4 dargestellten Prozess umfassen kann. In einigen Ausführungsformen kann das Testmuster an den Testpfad angelegt werden, und die zurückgebende Ausgabe des Testpfads wird innerhalb des Tests 530 ermittelt.
In einigen Ausführungsformen besteht, falls kein Ausfall bei einem Vergleich der resultierenden Ausgabe mit dem Testmuster an den Ausfallschwellen der DLL-Einstellungen 535 auftritt, die E/A-Schnittstelle den Timing-Stresstest, und das Testen des kombinierten Speicherelements kann mit jedem möglichen anderen Test 545 fortgesetzt werden. In einigen Ausführungsformen besteht bei einem Ausfall bei einem Vergleich der resultierenden Ausgabe mit dem Testmuster bei den Ausfallschwellen-DLL-Einstellungen 535 das Speicherelement den Timing-Stresstestprozess 540 nicht.
6 ist eine Illustration einer Ausführungsform einer Recheneinheit einschließlich der Elemente für den Timing-Stresstest des Speichers. Recheneinheit 600 stellt eine Recheneinheit mit einem mobilen Computergerät dar, z. B. einen Laptop-Computer, einen Tablet-Computer (einschließlich eines Geräts, das einen Touchscreen ohne eine getrennte Tastatur hat, ein Gerät, das sowohl einen Touchscreen als auch eine Tastatur hat, ein Gerät mit schneller Initiierung, als „Instant on“-Betrieb bezeichnet, und ein Gerät, das im Allgemeinen mit einem Netzwerk in Betrieb verbunden ist, als „always connected“ bezeichnet), ein Mobiltelefon oder ein Smartphone, eindrahtlos-fähigerE-Reader oder ein anderes drahtloses mobiles Gerät. Es ist offensichtlich, dass gewisse Komponenten generell gezeigt sind, und nicht alle Komponenten solch eines Gerätes sind in Gerät 600 gezeigt. Die Komponenten können durch einen oder mehrere Busse oder andere Verbindungen verbunden sein.
Das Gerät 600 schließt Prozessor 610 ein, der die primären Verarbeitungsoperationen von Gerät 600 durchführt. Prozessor 610 kann ein oder mehrere physische Geräte wie Mikroprozessoren, Anwendungsprozessoren, Mikrocontroller, programmierbare Logikgeräte oder andere Verarbeitungsmittel umfassen. Die Verarbeitungsoperationen, die von Prozessor 610 durchgeführt werden, umfassen die Ausführung einer Betriebsplattform oder eines Betriebssystems, auf denen Anwendungen oder Gerätefunktionen oder beides ausgeführt werden. Die Verarbeitungsoperationen schließen Operationen ein, die mit E/A (Ein-/Ausgabe) mit einem menschlichen Benutzer oder mit anderen Geräten in Beziehung stehen, Operationen, die mit der Energieverwaltung in Beziehung stehen, Operationen oder beides, die mit dem Verbinden von Gerät 600 mit einem anderen Gerät in Beziehung stehen. Die Verarbeitungsoperationen können auch Operationen umfassen, die mit Audio-E/A, Display-E/A oder beidem verbunden sind.
In einigen Ausführungsformen umfasst Speicheruntersystem 660 Speicherelemente, um Informationen in Gerät 600 zu speichern. Prozessor 610 kann Daten von Elementen von Speicheruntersystem 660 lesen und an diese schreiben. Speicher kann nicht flüchtige Speicherelemente (die einen Zustand aufweisen, der sich nicht ändert, wenn der Strom zum Speichergerät unterbrochen wird), flüchtige Speichergeräte (die einen Zustand aufweisen, der unbestimmt ist, wenn der Strom zum Speichergerät unterbrochen wird) oder beide solche Speicher umfassen. Der Speicher 660 kann Anwendungsdaten, Benutzerdaten, Musik, Fotos, Dokumente oder andere Daten sowie Systemdaten (gleich, ob langfristig oder temporäre) in Verbindung mit der Ausführung der Anwendungen und Funktionen von System 600 speichern.
In einigen Ausführungsformen umfasst das Speicheruntersystem 660 ein Stapelspeicherelement 662, wobei das Stapelspeicherelement eine Timing-Stresstestarchitektur, einschließlich der z. B. in 3 dargestellten Timing-Stresstestlogik, umfasst.
In einer Ausführungsform umfasst Gerät 600 ein Audiountersystem 620, welches Hardware- (wie Audiohardware und Audioschaltkreise), und Softwarekomponenten (wie Treiber und Codecs), die mit dem Bereitstellen von Audiofunktionen an die Recheneinheit assoziiert sind, repräsentiert. Audiofunktionen können einen Lautsprecherausgang, einen Kopfhörerausgang oder beides sowie einen Mikrofoneingang umfassen. Geräte für solche Funktionen können in das Gerät 600 integriert oder an das Gerät 600 angeschlossen werden. In einer Ausführungsform interagiert ein Benutzer mit Gerät 600 durch das Bereitstellen von einem Eingang zur Erzeugung von Audiobefehlen, die von Prozessor 610 empfangen und verarbeitet werden.
Anzeigeuntersystem 630 repräsentiert Hardware- (wie Displaygeräte) und Softwarekomponenten (wie Treiber), die ein Display aufweisen, das visuelle Elemente, Tastelemente oder beides für einen Benutzer bereitstellt, um mit der Recheneinheit zu interagieren. Das Anzeigesubsystem 630 weist die Anzeigeschnittstelle 632 auf, die den konkreten Bildschirm oder das konkrete Hardwaregerät umfasst, der bzw. das zur Bereitstellung einer Anzeige für einen Benutzer verwendet wird. Bei einer Ausführungsform umfasst die Anzeigeschnittstelle 632 eine von Prozessor 610 getrennte Logik, um mindestens einige Verarbeitungsaufgaben in Verbindung mit der Anzeige auszuführen. In einer Ausführungsform umfasst Anzeigeuntersystem 630 ein Touchscreen-Gerät, das einem Benutzer sowohl die Ausgabe als auch Eingabe bereitstellt.
Der I/O-Controller 640 repräsentiert Hardwaregeräte und Softwarekomponenten, die mit der Interaktion mit einem Benutzer verbunden sind. I/O-Controller 640 kann Hardware verwalten, die Teil des Audiountersystems 620, eines Display-Untersystems 630 oder von beiden solchen Untersystemen ist. Zudem veranschaulicht der I/O-Controller 640 einen Verbindungspunkt für zusätzliche Geräte, die mit Gerät 600 verbunden sind und über die ein Benutzer mit dem System interagiert. Die Geräte, die an Gerät 600 angeschlossen werden können, können u. a. Mikrofon, Lautsprecher- oder Stereosysteme, Videosysteme oder andere Anzeigegeräte, Tastatur oder Keypad-Geräte oder andere I/O-Geräte zur Nutzung bei spezifischen Anwendungen, wie Kartenleser oder andere Geräte, einschließen.
Wie vorstehend erwähnt, kann I/O-Controller 640 mit Audiountersystem 620, Anzeigeuntersystem 630 oder mit beiden derartigen Untersystemen interagieren. Zum Beispiel kann ein Eingang über ein Mikrofon oder ein anderes Audiogerät Eingabe oder Befehle für eine oder mehrere Anwendungen oder Funktionen von Gerät 600 bereitstellen. Außerdem kann eine Audioausgabe anstatt oder zusätzlich zur Anzeigeausgabe bereitgestellt werden. In einem anderen Beispiel, wenn das Anzeigeuntersystem einen Touchscreen umfasst, kann das Anzeigegerät auch als Eingabegerät betrieben werden, das zumindest teilweise vom I/O-Controller 640 gesteuert wird. Am Gerät 600 können zusätzliche Schaltflächen oder Schalter vorhanden sein, um vom I/O-Controller 640 verwaltete I/O-Funktionen bereitzustellen.
Bei einer Ausführungsform verwaltet I/O-Controller 640 Geräte, wie beispielsweise Beschleunigungsmesser, Kameras, Lichtsensoren oder andere Sensoren oder andere Hardware, die in Gerät 600 enthalten sein kein. Die Eingabe kann Teil der direkten Benutzerinteraktion sowie das Bereitstellen umgebungsbedingter Eingabe in das System sein, um dessen Operationen zu beeinflussen (wie beispielsweise das Filtern von Rauschen, das Anpassen von Displays bezüglich der Helligkeitserkennung, einen Blitz einer Kamera anzuwenden oder andere Merkmale).
In einer Ausführungsform umfasst Gerät 600 Energieverwaltung 650, die die Batteriestromverwendung, das Laden der Batterie und Funktionen verwaltet, die mit dem Energiesparbetrieb in Zusammenhang stehen.
Konnektivität 670 schließt Hardwaregeräte (z. B. Anschlüsse und Übertragungsgeräte für die drahtlose Kommunikation, drahtgebundene Kommunikation oder beides) und Softwarekomponenten (z. B. Treiber, Protokollstapel) ein, um Gerät 600 zu ermöglichen, mit Peripheriegeräten zu kommunizieren. Das Gerät könnte separate Geräte, wie z. B. andere Recheneinheiten, drahtlose Zugangspunkte oder Basisstationen sowie Peripheriegeräte wie Headsets, Drucker oder andere Geräte sein.
Die Konnektivität 670 kann mehrere unterschiedliche Arten der Konnektivität einschließen. Zur Verallgemeinerung ist Gerät 600 mit Mobilfunkkonnektivität 672 und drahtloser Konnektivität 674 veranschaulicht. Mobilfunkkonnektivität 672 bezieht sich generell auf Mobilfunknetz-Konnektivität, die durch Mobilfunkanbieter, wie beispielsweise 4G/LTE (Long Term Evolution), GSM (Global System for Mobile Communications) oder Varianten oder Ableitungen, CDMA (Codemultiplexverfahren) oder Varianten oder Ableitungen, TDM (Zeitmultiplexbetrieb) oder Varianten oder Ableitungen oder andere Mobilfunkdienststandards bereitgestellt wird. Drahtlose Konnektivität 674 bezeichnet drahtlose Konnektivität, die kein Mobilfunk ist. Sie kann persönliche Netzwerke (wie Bluetooth), lokale Netzwerke (wie WiFi), Weitverkehrsnetzwerke (wie WiMax) und andere drahtlose Kommunikation umfassen. Konnektivität kann ein oder mehrere Rundstrahl- und Richtantennen 676 umfassen.
Peripherieverbindungen 680 schließen Hardwareschnittstellen und Stecker sowie Softwarekomponenten ein (z. B. Treiber, Protokollstapel), um periphere Verbindungen herzustellen. Es ist jedoch offensichtlich, dass das Gerät 600 sowohl ein Peripheriegerät („zu“ 682) zu anderen Recheneinheiten als auch mit Peripheriegeräten („von“ 684) verbunden sein kann. Gerät 600 weist allgemein einen „Docking“-Anschluss auf, um es für Zwecke wie das Verwalten (wie das Herunterladen, Hochladen, Wechseln oder Synchronisieren) von Inhalt auf Gerät 600 mit anderen Recheneinheiten zu verbinden. Zusätzlich kann ein Dockingverbinder dem Gerät 600 ermöglichen, sich mit gewissen Peripheriegeräten zu verbinden, die dem Gerät 600 ermöglichen, beispielsweise die Inhaltsausgabe an audiovisuelle oder andere Systeme zu steuern.
Zusätzlich zu einem eigenentwickelten Docking-Verbinder oder anderer eigenentwickelter Verbindungshardware kann das Gerät 600 Peripherieverbindungen 680 über herkömmliche oder auf Standards basierenden Verbindern herstellen. Gewöhnliche Arten können einen USB-Anschluss (der eine beliebige Anzahl unterschiedlicher HardwareSchnittstellen umfassen kann), DisplayPort, MiniDisplayPort (MDP), HDMI-Schnittstelle (HDMI), FireWire oder eine andere Art einschließen.
7 zeigt eine Ausführungsform eines Recheneinheitssystems, einschließlich der Elemente für den Timing-Stresstest von Speicher. Das Recheneinheitssystem kann einen Computer, einen Server, eine Spielekonsole und andere Computergeräte enthalten. In dieser Veranschaulichung sind bestimmte allgemein bekannte Standardkomponenten, die nicht erfindungsrelevant sind, nicht dargestellt. Unter bestimmten Ausführungsformen umfasst Recheneinheitssystem 700 eine Verbindung oder ein Koppelfeld 705 oder andere Kommunikationsmittel für die Übertragung von Daten. Recheneinheitssystem 700 kann ein Verarbeitungsmittel wie ein oder mehrere Prozessoren 710 enthalten, die für die Verarbeitung von Informationen mit Verbindung 705 gekoppelt sind. Prozessoren 710 können ein oder mehrere physische Prozessoren und ein oder mehrere logische Prozessoren umfassen. Verbindung 705 wird der Einfachheit halber als Einzelverbindung dargestellt, es können aber mehrere verschiedene Zwischenverbindungen oder Busse vorhanden sein und die Komponentenverbindungen zu diesen Verbindungen können unterschiedlich sein. Die in 7 gezeigte Verbindung 705 ist eine Generalisierung, in der ein oder mehrere separate physische Busse dargestellt sind, mit Punkt-zu-Punkt-Verbindungen oder beide durch entsprechende Brücken, Adapter oder Controller verbunden.
In einigen Ausführungsformen umfasst das Recheneinheitssystem 700 des weiteren einen Schreib-Lesespeicher mit wahlfreiem Zugriff (RandomAccess Memory - RAM) oder einen anderen dynamischen Speicherbaustein oder -element als Hauptspeicher 715 für das Speichern von Informationen und Anweisungen, die von den Prozessoren 710 ausgeführt werden. Der RAM-Speicher umfasst dynamischer Schreib-Lesespeicher mit wahlfreiem Zugriff (Dynamic Random Access Memory - DRAM), bei dem eine Aktualisierung des Speicherinhalts erforderlich ist, und statischer Schreib-Lesespeicher mit wahlfreiem Zugriff (Static Random Access Memory - SRAM), bei dem keine Aktualisierung des Inhalts notwendig ist, der aber mehr kostet. In einigen Ausführungsformen kann der Hauptspeicher aktiven Speicher von Anwendungen enthalten, z. B. eine Browseranwendung für die Verwendung bei Netzwerksuchaktivitäten durch einen Benutzerdes Recheneinheitssystems. Der DRAM-Speicher kann Synchronous Dynamic Random Access Memory (SDRAM) umfassen, der ein Taktsignal für die Steuerung von Signalen und ein dynamischer Schreib-Lesespeicher mit wahlfreiem Zugriff und erweiterter Datenausgabe (Extended Data-Out Dynamic Random Access Memory - EDO DRAM) umfasst. In einigen Ausführungsformen kann der Systemspeicher bestimmte Register oder anderen Speicher für spezielle Zwecke enthalten.
In einigen Ausführungsformen umfasst der Hauptspeicher 715 den Stapelspeicher 717, wobei das Stapelspeicherelement eine Timing-Stresstestarchitektur, einschließlich der z. B. in 3 dargestellten Timing-Stresstestlogik, umfasst.
Recheneinheitssystem 700 kann auch einen Nur-Lese-Speicher (Read Only Memory - ROM) 720 oder ein anderes statisches Speichergerät umfassen, um statische Informationen und Anweisungen für die Prozessoren 710 zu speichern. Das Recheneinheitssystem 700 kann ein oder mehrere nicht flüchtige Speicherelemente 725 zur Speicherung von bestimmten Elementen einschließen.
Außerdem können ein oder mehrere Sender oder Empfänger 740 mit Verbindung 705 gekoppelt sein. In einigen Ausführungsformen kann die Recheneinheit 700 ein oder mehrere Ports 745 für den Empfang oder die Übertragung von Daten umfassen. Das Recheneinheitssystem 700 kann des Weiteren ein oder mehrere Rundstrahlantennen oder Richtantennen 747 zum Empfangen von Daten über Funksignale umfassen.
In einigen Ausführungsformen beinhaltet das Recheneinheitssystem 700 ein oder mehrere Eingabegeräte 750, wobei die Eingabegeräte ein oder mehrere von Folgendem enthalten: Tastatur, Maus, Touchpad, Sprachbefehlserkennung, Gestenerkennung oder andere Geräte für die Bereitstellung einer Eingabe für ein Recheneinheitssystem.
Das Recheneinheitssystem 700 kann auch über die Kopplungsstruktur 705 mit einem Ausgabedisplay 755 gekoppelt sein. In einigen Ausführungsformen kann die Anzeige 755 ein Liquid Crystal Display (LCD) oder eine andere Display-Technologie für das Anzeigen von Informationen oder Inhalten für einen Benutzer umfassen. In bestimmten Umgebungen kann die Anzeige 755 einen Touchscreen umfassen, der zumindest teilweise als Eingabegerät verwendet wird. In bestimmten Umgebungen kann das Anzeigegerät 755 ein Audiogerät sein oder ein solches umfassen, z. B. einen Lautsprecher für die Tonausgabe von Informationen.
Recheneinheitssystem 700 kann auch ein Stromversorgungsgerät oder -system 760 umfassen, welches ein Netzteil, eine Batterie, eine Solarzelle, eine Brennstoffzelle oder ein anderes System oderGerät für die Stromzufuhrbzw. Stromerzeugung umfasst. Der durch das Stromversorgungsgerät oder -system 760 gelieferte Strom kann je nach Bedarf an die Elemente von Recheneinheitssystem 700 verteilt werden.
Bei der vorstehenden Beschreibung sind zum Zweck der Erklärung zahlreiche spezifische Details dargelegt, um ein gründliches Verständnis der vorliegenden Erfindung zu ermöglichen. Für einen Fachmann ist es jedoch offensichtlich, dass die vorliegende Erfindung ohne einige dieser spezifischen Details betrieben werden kann. In anderen Fällen sind wohlbekannte Strukturen und Geräte in Form von Blockdiagrammen gezeigt. Es können Zwischenstrukturen zwischen veranschaulichten Komponenten vorhanden sein. Die hier beschriebenen oder veranschaulichten Komponenten können zusätzliche Eingänge oder Ausgänge aufweisen, die nicht veranschaulicht oder beschrieben sind.
Verschiedene Ausführungsformen können verschiedene Prozesse umfassen. Diese Prozesse können von Hardwarekomponenten ausgeführt werden oder können in einem Computerprogramm oder in maschinenausführbare Befehle umgesetzt sein, die verwendet werden können, um einen Universal- oder Spezialprozessor oder Logikschaltungen, die mit den Befehlen programmiert sind, zu veranlassen, die Prozesse auszuführen. Alternativ können die Prozesse von einer Kombination aus Hardware und Software ausgeführt werden.
Teile verschiedener Ausführungsformen können als ein Computerprogramm-Produkt bereitgestellt sein, das ein nichtflüchtiges computerlesbares Speichermedium umfassen kann, auf dem Computerprogramm-Befehle gespeichert sind, die verwendet werden können, um einen Computer (oder andere elektronische Geräte) zu programmieren, einen Prozess gemäß bestimmter Ausführungsformen von einem oder mehreren Prozessoren auszuführen. Das computerlesbare Medium kann beinhalten, ist aber nicht beschränkt auf, Disketten, optische Disks, Compact-Disk-Festspeicher (compact disk read-only memory, CD-ROM) und magnetooptische Disks, Festspeicher (read-only memory, ROM), Schreib-Lesespeicher mit wahlfreiem Zugriff (Random Access Memory - RAM), löschbarer programmierbarer Festspeicher (erasable programmable read-only memory, EPROM), elektrisch löschbarer programmierbarer Festspeicher (electrically-erasable programmable read-only memory, EEPROM), magnetische oder optische Karten, Flash-Memory oder andere Arten eines computerlesbaren Mediums, die zum Speichern elektronischer Befehle geeignet sind. Außerdem können Ausführungsformen ebenfalls als ein Computerprogramm-Produkt heruntergeladen werden, wobei das Programm von einer entfernten Recheneinheit zu einer anfragenden Recheneinheit übertragen werden kann.
Viele der Verfahren sind in ihrer grundlegendsten Form beschrieben, jedem der Verfahren können jedoch Prozesse hinzugefügt oder davon gelöscht werden und Informationen können bei jeglicher der beschriebenen Meldungen hinzugefügt oder entfernt werden, ohne vom grundlegenden Wirkungsbereich der vorliegenden Erfindung abzuweichen. Für einen Fachmann ist es offensichtlich, dass viele weitere Modifizierungen und Anpassungen durchgeführt werden können. Die jeweiligen Ausführungsformen sollen die Erfindung nicht einschränken, sondern sie veranschaulichen. Der Wirkungsbereich der Ausführungsformen der vorliegenden Erfindung ist nicht durch die vorstehend aufgeführten spezifischen Beispiele bestimmt, sondern nur durch die nachfolgenden Ansprüche.
Wenn gesagt wird, dass ein Element „A“ mit Element „B“ gekoppelt ist, kann Element A direkt mit Element B gekoppelt sein oder indirekt durch beispielsweise Element C gekoppelt sein. Wenn die Beschreibung oder Ansprüche besagen, dass eine Komponente, Merkmal, Struktur, Prozess oder Charakteristikum A eine Komponente, Merkmal, Struktur, Prozess oder Charakteristikum B „veranlasst“, bedeutet dies, dass „A“ zumindest eine teilweise Ursache von „B“ ist, dass da aber ebenfalls zumindest eine weitere Komponente, Merkmal, Struktur, Prozess oder Charakteristikum sein kann, das bei der Ursache von „B“ hilft. Wenn die Beschreibung angibt, dass eine Komponente, ein Merkmal, eine Struktur, ein Prozess oder ein Charakteristikum beinhaltet sein „kann“ oder „könnte“, muss diese bestimmte Komponente, dieses Merkmal, diese Struktur, dieser Prozess oder dieses Charakteristikum nicht beinhaltet sein. Wenn sich die Beschreibung oder ein Anspruch auf „ein“ Element bezieht, bedeutet dies nicht, dass nur eines der beschriebenen Elemente vorhanden ist.
Eine Ausführungsform ist eine Implementierung oder ein Beispiel der vorliegenden Erfindung. Bezugnahme in der Beschreibung auf „eine Ausführungsform“, „einige Ausführungsformen“ oder „andere Ausführungsformen“ bedeutet, dass ein bestimmtes Merkmal, eine bestimmte Struktur oder ein bestimmtes Charakteristikum, das/die im Zusammenhang mit den Ausführungsformen beschrieben wird, in mindestens einigen Ausführungsformen, aber nicht notwendigerweise allen Ausführungsformen, eingeschlossen ist. Das verschiedenartige Auftreten von „einer Ausführungsform“ oder „einigen Ausführungsformen“ bezieht sich nicht notwendigerweise auf die gleichen Ausführungsformen. Es sollte selbstverständlich sein, dass in der vorstehenden Beschreibung exemplarischer Ausführungsformen der vorliegenden Erfindung verschiedene Merkmale manchmal bei einer einzelnen Ausführungsform, Fig. oder Beschreibung davon zum Zweck der Vereinfachung der Offenlegung und zum Erreichen eines besseren Verständnisses einer oder mehrerer verschiedener erfinderischer Aspekte in Gruppen zusammengefasst sind. Dieses Verfahren der Offenlegung soll jedoch nicht als eine Absicht ausgelegt werden, dass die beanspruchte Erfindung mehr Merkmale erfordert als in jedem Anspruch ausdrücklich zitiert sind. Wie in den folgenden Ansprüchen aufgezeigt, liegen die erfindungsgemäßen Aspekte in weniger als allen Merkmalen einer einzelnen vorstehenden offenbarten Ausführungsform. Somit sind die Ansprüche ausdrücklich ein fester Bestandteil dieser Beschreibung, wobei jeder Anspruch selbstständig als separate Ausführungsform dieser Erfindung steht.
In einigen Ausführungsformen umfasst eine Vorrichtung ein mit einem DRAM zu verbindendes Systemelement, das Systemelement umfasst eine mit dem DRAM zu verbindende Speicher-E/A-Schnittstelle, die Schnittstelle umfasst einen Treiber und einen Empfänger, einen Speicher-Controller zur Steuerung des DRAM und eine Timing-Stresstestslogik zum Testen der Speicher-E/A -Schnittstelle.
In einigen Ausführungsformen umfasst die Timing-Stresstestlogik der Vorrichtung einen Multiplexer zur Auswahl zwischen einem Funktionspfad und einem Testpfad, einen Mustergenerator zur Erzeugung eines Testmusters, einen oder mehrere DLLs zur Verursachung von Verzögerungen im Testpfad und einen E/A-Musterkomparator zum Vergleichen der resultierenden Signale von der Speicher-E/A-Schnittstelle mit dem Testmuster zur Bestimmung des Bestehens oder Ausfallens der Speicher-E/A-Schnittstelle.
In einigen Ausführungsformen umfassen ein oder mehrere DLLs der Vorrichtung einen ersten mit dem Treiber verbundenen DLL und einen zweiten mit dem Empfänger verbundenen DLL. In einigen Ausführungsformen umfasst die Vorrichtung des Weiteren einen ersten endlichen Zustandsautomat zur Einstellung einer Verzögerung des ersten DLLs und einen zweiten endlichen Zustandsautomat zur Einstellung einer Verzögerung des zweiten DLLs.
In einigen Ausführungsformen umfasst die Vorrichtung des Weiteren eine Auto-Timing-Komponente zur Steuerung der Funktionen des ersten endlichen Zustandsautomaten und des zweiten endlichen Zustandsautomaten. In einigen Ausführungsformen besteht die Aufgabe der Auto-Timing-Komponente in der Einstellung des ersten endlichen Zustandsautomaten und des zweiten endlichen Zustandsautomaten durch eine Vielzahl von zunehmenden Verzögerungswerten für einen Charakterisierungstest der Speicherelemente. In einigen Ausführungsformen besteht die Aufgabe der Auto-Timing-Komponente in der Einstellung des ersten endlichen Zustandsautomaten und des zweiten endlichen Zustandsautomaten auf die Schwellenwertpegel für eine Ausfallprüfung der Speicher-E/A-Schnittstelle.
In einigen Ausführungsformen sind der Treiber und der Empfänger in der Speicher-E/A-Schnittstelle mit einer Mikro-Kontaktierungsfleckverbindung verbunden. In einigen Ausführungsformen umfasst das Systemelement der Vorrichtung eine Vielzahl von Through-Silicon-Vias (TSVs), einschließlich eines ersten, mit dem Mikro-Kontaktierungsfleck verbundenen TSVs.
In einigen Ausführungsformen sind Speicher-Controller und Timing-Stresstestlogik separate Elemente des Systemelements. In einigen Ausführungsformen bildet die Timing-Stresstestlogik einen Teil des Systemelements. In einigen Ausführungsformen ist das Systemelement ein SoC.
In einigen Ausführungsformen umfasst die Vorrichtung des Weiteren einen mit dem Systemelement verbundenen Speicherstapel, und der Speicherstapel umfasst eine oder mehrere DRAM-Schichten.
In einigen Ausführungsformen umfasst ein Verfahren den Beginn eines Testprozesses für eine Speicher-E/A-Schnittstelle, die Erzeugung eines Testmusters für die Speicher-E/A-Schnittstelle, das Umschalten eines Signalpfades auf einen E/A-Schnittstellen-Testpfad, wobei der Signalpfad entweder auf den E/A-Schnittstellentestpfad oder auf einen Funktionspfad umgeschaltet werden kann, die Einstellung einer oder mehrerer Verzögerungen für den Signalpfad, das Anlegen des Testmusters an die Speicher-E/A-Schnittstelle und die Ermittlung einer Ausgabe von der Speicher-E/A-Schnittstelle sowie der Vergleich der Ausgabe von der Speicher-E/A-Schnittstelle mit dem Testmuster.
In einigen Ausführungsformen ist der Test ein Suchtest zur Charakterisierung der Speicher-E/A-Schnittstelle. In einigen Ausführungsformen umfasst die Einstellung der einen oder mehreren Verzögerung(en) die Einstellung der einer oder mehreren Verzögerung(en) auf eine Anfangseinstellung. In einigen Ausführungsformen umfasst das Verfahren des Weiteren das Erhöhen der einen oder mehreren Verzögerung(en) für einen folgenden Vergleich, falls der Vergleich zwischen der Ausgabe und dem Testmuster keinen Ausfall anzeigt. In einigen Ausführungsformen umfasst das Verfahren des Weiteren die Charakterisierung der Speicher-E/A-Schnittstelle, basierend auf einem oder mehreren Vergleichen der Ausgabe der Speicher-E/A-Schnittstelle und des Testmusters.
In einigen Ausführungsformen ist der Test eine Ausfallprüfung einer Einheit einschließlich der Speicher-E/A-Schnittstelle. In einigen Ausführungsformen umfasst die Einstellung der einen oder mehreren Verzögerung(en) für den Signalpfad die Einstellung der Verzögerungen auf eine Ausfallschwelleneinstellung. In einigen Ausführungsformen basiert die Ausfallschwelleneinstellung auf den Ergebnissen eines Charakterisierungstests der Speicher-E/A-Schnittstelle.
In einigen Ausführungsformen erfolgt das Testverfahren ohne Verbindung des Speichers mit der Speicher-E/A-Schnittstelle.
In einigen Ausführungsformen umfasst ein System einen Prozessor zur Verarbeitung der Daten für das System, einen Sender, einen Empfänger oder beide, gekoppelt mit einer Rundstrahlantenne zum Senden der Daten, zum Empfangen der Daten oder zu beidem, und ein kombiniertes Speicherelement, einschließlich einem SoC und einem Speicherstapel, einschließlich einer oder mehrerer DRAM-Schichten, wobei der Speicherstapel über eine Mikro-Kontaktierungsfleckverbindung mit dem SoC verbunden ist, und das Systemelement umfasst eine Vielzahl von Through-Silicon-Vias (TSVs), einschließlich eines ersten, mit einem ersten Mikro-Kontaktierungsfleck verbundenen TSVs. In einigen Ausführungsformen umfasst der SoC eine Speicher-E/A-Schnittstelle, die Schnittstelle umfasst einen Treiber und einen Empfänger, einen Speicher-Controller zur Steuerung des DRAM und eine Timing-Stresstestslogik zum Test der Speicher-E/A-Schnittstelle.
In einigen Ausführungsformen umfasst die Timing-Stresstestlogik des Systems einen Multiplexer zur Auswahl zwischen einem Funktionspfad und einem Testpfad, einen Mustergenerator zur Erzeugung eines Testmusters, einen oder mehrere DLLs zur Verursachung von Verzögerungen im Testpfad und einen E/A-Musterkomparator zum Vergleichen der resultierenden Signale von der Speicher-E/A-Schnittstelle mit dem Testmuster, um das Bestehen oder Ausfallen der Speicher-E/A-Schnittstelle zu bestimmen.
In einigen Ausführungsformen umfassen ein oder mehrere DLLs des Systems einen ersten mit dem Treiber verbundenen DLL und einen zweiten mit dem Empfänger verbundenen DLL. In einigen Ausführungsformen umfasst das System des Weiteren einen ersten endlichen Zustandsautomat zur Einstellung einer Verzögerung des ersten DLLs und einen zweiten endlichen Zustandsautomat zur Einstellung einer Verzögerung des zweiten DLLs. In einigen Ausführungsformen umfasst das System des Weiteren eine Auto-Timing-Komponente zur Steuerung der Funktionen des ersten endlichen Zustandsautomaten und des zweiten endlichen Zustandsautomaten.
In einigen Ausführungsformen kann ein nicht flüchtiges, maschinenlesbares Speichermedium, auf dem Daten gespeichert sind, die eine Anweisungsfolge repräsentieren, die, wenn diese durch einen Prozessor ausgeführten wird, den Prozessor dazu veranlassen, Operationen, einschließlich der Durchführung eines Testprozesses einer Speicher-E/A-Schnittstelle, der Erzeugung eines Testmusters für die Speicher-E/A-Schnittstelle, des Umschaltens eines Signalpfades auf einen E/A-Schnittstellen-Testpfad, wobei der Signalpfad entweder auf einen E/A-Schnittstellentestpfad oder auf einen Funktionspfad umgeschaltet werden kann, der Einstellung einer oder mehrerer Verzögerungen für den Signalpfad, des Anlegens eines Testmusters an die Speicher-E/A-Schnittstelle und der Ermittlung einer Ausgabe von der Speicher-E/A-Schnittstelle sowie des Vergleichs der Ausgabe der Speicher-E/A-Schnittstelle mit dem Testmuster, auszuführen.

Claims

Vorrichtung (100, 200, 660, 715), umfassend: ein mit einem dynamischen Direktzugriffspeicher (Dynamic Random-Access Memory - DRAM) (105, 205) verbundenes Systemelement (110, 215), wobei das Systemelement (110, 215) das Folgende umfasst: eine Speicherein-/-ausgabe(E/A)-Schnittstelle zur Verbindung mit dem DRAM (105, 205), wobei die Schnittstelle einen Treiber (330) zum Senden von Daten zum Direktzugriffsspeicher (105, 205) und einen Empfänger (332) zum Empfangen von Daten vom Direktzugriffsspeicher (105, 205) umfasst, einen Speicher-Controller (260) für die Steuerung des DRAM (105, 205), und eine Timing-Stresstestlogik (265, 300) zum Testen der Speicher-E/A-Schnittstelle wobei hierzu ein E/A-Mustergenerator (312) ein Testmuster zur Prüfung des Treibers (330) und des Empfängers (332) bereitstellt.
Die Vorrichtung (100, 200, 660, 715) nach Anspruch 1, wobei die Timing-Stresstestlogik (265, 300) das Folgende umfasst: einen Multiplexer (306) zur Umschaltung zwischen einem Funktionspfad (302) und einem Testpfad (304), einen Mustergenerator (312) zur Erzeugung eines Testmusters, einen oder mehrere geschlossene(n) Regelkreis(e) mit digitaler Verzögerung (DLLs) (324, 326), um Verzögerungen im Testpfad (304) zur Verfügung zu stellen, und einen E/A-Musterkomparator (314) zum Vergleich der resultierenden Signale der Speicher-E/A-Schnittstelle mit dem Testmuster zur Bestimmung des Bestehens oder Ausfallens der Speicher-E/A-Schnittstelle.
Die Vorrichtung (100, 200, 660, 715) nach Anspruch 2, wobei eine oder mehrere DLLs (324, 326) einen ersten mit dem Treiber (330) verbundenen DLL (324) und einen zweiten mit dem Empfänger (332) verbundenen DLL (326) umfassen.
Die Vorrichtung (100, 200, 660, 715) nach Anspruch 3, des Weiteren einen ersten endlichen Zustandsautomaten (316) zur Einstellung einer Verzögerung des ersten DLLs (324) und des zweiten endlichen Zustandsautomaten (320) zur Einstellung einer Verzögerung des zweiten DLL (326) umfassend.
Die Vorrichtung (100, 200, 660, 715) nach Anspruch 4, des Weiteren eine Auto-Timing-Komponente (318) zur Steuerung der Funktionen des ersten endlichen Zustandsautomaten (316) und des zweiten endlichen Zustandsautomaten (320) umfassend.
Die Vorrichtung (100, 200, 660, 715) nach Anspruch 5, wobei die Aufgabe der Auto-Timing-Komponente (318) in der Einstellung des ersten endlichen Zustandsautomaten (316) und des zweiten endlichen Zustandsautomaten (320) durch eine Vielzahl von zunehmenden Verzögerungswerten für einen Charakterisierungstest der Speicherelemente besteht.
Die Vorrichtung (100, 200, 660, 715) nach Anspruch 5, wobei die Aufgabe der Auto-Timing-Komponente (318) in der Einstellung des ersten endlichen Zustandsautomaten (316) und des zweiten endlichen Zustandsautomaten (320) auf die Schwellenwertpegel für eine Ausfallprüfung der Speicher-E/A-Schnittstelle besteht.
Die Vorrichtung (100, 200, 660, 715) nach Anspruch 1, wobei der Treiber (330) und der Empfänger (332) in der Speicher-E/A-Schnittstelle mit einer Mikro-Kontaktierungsfleckverbindung (125, 230) verbunden werden.
Die Vorrichtung (100, 200, 660, 715) nach Anspruch 8, wobei das Systemelement (110, 215) eine Vielzahl von Through-Silicon-Vias (TSVs) (120, 225) umfasst, einschließlich eines ersten, mit dem Mikro-Kontaktierungsfleck (125, 230) verbundenen TSVs (120, 225).
Die Vorrichtung (100, 200, 660, 715) nach Anspruch 1, wobei der Speicher-Controller (260) und die Timing-Stresstestlogik (265) unterschiedliche Elemente des Systemelements (110, 215) sind.
Die Vorrichtung (100, 200, 660, 715) nach Anspruch 1, wobei die Stresstestlogik (265) einen Teil des Systemelements (110, 215) ist.
Die Vorrichtung (100, 200, 660, 715) nach Anspruch 1, wobei das Systemelement (110, 215) ein System-On-Chip (SoC) (110, 215) ist.
Die Vorrichtung (100, 200, 660, 715) nach Anspruch 1, die des Weiteren einen mit dem Systemelement (110, 215) verbundenen Speicherstapel (105, 205) einschließt, wobei der Speicherstapel (105, 205) eine oder mehrere DRAM-Schichten (105, 205) umfasst.
Verfahren, umfassend: Durchführung eines Testprozesses für eine Speicher-E/A-Schnittstelle, Erzeugung eines Testmusters für die Speicher-E/A-Schnittstelle, Umschaltung eines Signalpfades (302, 304) auf einen E/A-Schnittstellentestpfad (304), wobei der Signalpfad (302, 304) entweder auf den E/A-Schnittstellentestpfad (304) oder auf einen Funktionspfad (302) umgeschaltet wird, Einstellung einer oder mehrerer Verzögerungen für den Signalpfad (302, 304), Anlegen des Testmusters an die Speicher-E/A-Schnittstelle und Ermittlung einer Ausgabe von der Speicher-E/A-Schnittstelle, und Vergleich der Ausgabe der Speicher-E/A-Schnittstelle mit dem Testmuster.
Das Verfahren nach Anspruch 14, wobei der Test ein Suchtest zur Charakterisierung der Speicher-E/A-Schnittstelle ist.
Das Verfahren nach Anspruch 15, wobei die Einstellung der einen oder mehreren Verzögerung(en) die Einstellung der einen oder mehreren Verzögerung(en) auf eine Anfangseinstellung umfasst.
Das Verfahren nach Anspruch 15, des Weiteren das Erhöhen der einen oder mehreren Verzögerung(en) für einen folgenden Vergleich, falls der Vergleich zwischen der Ausgabe und dem Testmuster keinen Ausfall anzeigt, umfassend.
Das Verfahren nach Anspruch 17, des Weiteren die Charakterisierung der Speicher-E/A-Schnittstelle umfassend, basierend auf einem oder mehreren Vergleichen der Ausgabe der Speicher-E/A-Schnittstelle und des Testmusters.
Das Verfahren nach Anspruch 14, wobei der Test eine Ausfallprüfung für eine Einheit, einschließlich der Speicher-E/A-Schnittstelle, ist.
Das Verfahren nach Anspruch 19, wobei die Einstellung der einen oder mehreren Verzögerung(en) für den Signalpfad (302, 304) die Einstellung der Verzögerungen auf eine Ausfallschwelleneinstellung einschließt.
Das Verfahren nach Anspruch 20, wobei die Ausfallschwelleneinstellung auf den Ergebnissen eines Charakterisierungstests der Speicher-E/A-Schnittstelle basiert.
Das Verfahren nach Anspruch 14, wobei der Testprozess ohne Verbindung des Speichers (105, 205) zur Speicher-E/A-Schnittstelle erfolgt.
System (600, 700) umfassend: einen Prozessor (610, 710) zum Verarbeiten von Daten des Systems (600, 700), einen Sender (740), einen Empfänger (740) oder beides, der/die mit einer Rundstrahlantenne (747) gekoppelt ist/sind, um Daten zu senden, Daten zu empfangen oder beides, und ein kombiniertes Speicherelement (100, 200, 660, 715), einschließlich eines Systemsauf-einem-Chip (SoC) (110, 215) und eines Speicherstapels (105, 205), einschließlich einer oder mehrerer DRAM-Schichten (105, 205), wobei der Speicherstapel (105, 205) über einen Mikro-Kontaktierungsfleck (125, 230) mit dem SoC (110, 215) verbunden ist, das Systemelement (110, 215), einschließlich einer Vielzahl von Through-Silicon-Vias (TSVs) (120, 225), einschließlich eines ersten, mit einem ersten Mikro-Kontaktierungsfleck (125, 230) verbundenen TSVs (120, 225). wobei der SoC (110, 215) das Folgende umfasst: eine Speicherein-/ausgabe(E/A)-Schnittstelle, wobei die Schnittstelle einen Treiber (330) zum Senden von Daten zum Speicherstapel (105, 205) und ein Empfänger (332) zum Empfangen von Daten vom Speicherstapel (105, 205) umfasst, einen Speicher-Controller (260) für die Steuerung des DRAM (105, 205), und eine Timing-Stresstestlogik (265) zum Testen der Speicher-E/A-Schnittstelle, wobei hierzu ein E/A-Mustergenerator (312) ein Testmuster zur Prüfung des Treibers (330) und des Empfängers (332) bereitstellt.
Das System (600, 700) nach Anspruch 23, wobei die Timing-Stresstestlogik (265, 300) das Folgende umfasst: einen Multiplexer (306) zur Umschaltung zwischen einem Funktionspfad (302) und einem Testpfad (304), einen Mustergenerator (312) zur Erzeugung eines Testmusters, einen oder mehrere geschlossene(n) Regelkreis(e) mit digitaler Verzögerung (DLLs) (324, 326), um Verzögerungen im Testpfad (304) zur Verfügung zu stellen, und einen E/A-Musterkomparator (314) zum Vergleich der resultierenden Signale der Speicher-E/A-Schnittstelle mit dem Testmuster zur Bestimmung des Bestehens oder Ausfallens der Speicher-E/A-Schnittstelle.
Das System nach (600, 700) Anspruch 24, wobei eine oder mehrere DLLs (324, 326) einen ersten DLL (324) umfassen, der mit dem Treiber (330) verbunden ist und einen zweiten DLL (326), der mit dem Empfänger (332) verbunden ist.
Das System (600, 700) nach Anspruch 25, des Weiteren einen ersten endlichen Zustandsautomaten (316) zur Einstellung einer Verzögerung des ersten DLLs (324) und des zweiten endlichen Zustandsautomaten (320) zur Einstellung einer Verzögerung des zweiten DLLs (326) umfassend.
Das System (600, 700) nach Anspruch 26, des Weiteren eine Auto-Timing-Komponente (318) zur Steuerung der Funktionen des ersten endlichen Zustandsautomaten (316) und des zweiten endlichen Zustandsautomaten (320) umfassend.
Nichtflüchtiges, computerlesbares Speichermedium, das darauf gespeicherte Daten aufweist, die Befehlsfolgen repräsentieren, die, wenn sie durch einen Prozessor (610, 710) ausgeführt werden, den Prozessor (610, 710) zum Ausführen von Operation veranlassen, wobei die Operationen aufweisen: Durchführung eines Testprozesses für eine Speicher-E/A-Schnittstelle, Erzeugung eines Testmusters für die Speicher-E/A-Schnittstelle, Umschaltung eines Signalpfades (302, 304) auf einen E/A-Schnittstellentestpfad (304), wobei der Signalpfad (302, 304) entweder auf den E/A-Schnittstellentestpfad (304) oder auf einen Funktionspfad (302) umgeschaltet wird, Einstellung einer oder mehrerer Verzögerungen für den Signalpfad (302, 304), Anlegen des Testmusters an die Speicher-E/A-Schnittstelle und Ermittlung einer Ausgabe von der Speicher-E/A-Schnittstelle, und Vergleich der Ausgabe der Speicher-E/A-Schnittstelle mit dem Testmuster.