CN104321824A - 存储器i/o接口的非接触应力测试 - Google Patents
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Abstract
实施例一般针对存储器输入/输出（I/O）接口的非接触应力测试。存储器装置的实施例包括与动态随机存取存储器（DRAM）耦合的系统元件，该系统元件包括：用于与DRAM连接的存储器接口，该接口包括驱动器和接收器；用于控制DRAM的存储器控制器；和用于测试I/O接口的定时应力测试逻辑。
Description
技术领域
本发明的实施例一般涉及电子器件的领域，并且更具体地，涉及存储器I/O接口的非接触应力测试。
背景技术
为了对计算操作提供更密集的存储器，已经开发牵涉具有多个紧密耦合存储器元件的存储器装置（其可称为3D堆栈存储器，或堆栈存储器）的概念。3D堆栈存储器可包括DRAM（动态随机存取存储器）存储器元件的耦合层或封装件，其可称为存储器栈的层级。堆栈存储器可用于在单个装置或封装件中提供大量计算机存储器，其中该装置或封装件还可包括某些系统部件，例如存储器控制器和CPU（中央处理单元）。
堆栈存储器和其他相似存储器架构的开发需要测试这样的装置，其中测试可包括存储器测试和I/O（输入/输出）链路测试。
然而，堆栈存储器装置的结构提供有效测试的挑战。特别地，堆栈存储器装置架构包含微凸块连接，其无法被访问以用于测试存储器接口，并且从而常规测试对于这样的装置不可用。
附图说明
本发明的实施例将通过示示例而非限制的方式在附图的图中图示，其中类似的标号指代相似的元件。
图1图示组合存储器装置（其包括SOC和附连的堆栈存储器）的实施例；
图2是组合存储器装置架构的实施例；
图3是对于存储器I/O接口的定时应力逻辑的实施例的图示；
图4是图示对于存储器I/O接口的搜索测试的方法的实施例的流程图；
图5是图示对于存储器I/O接口的失败极限测试的方法的实施例的流程图；
图6是包括对于存储器I/O接口的定时应力测试的元件的设备或系统的实施例的图示；以及
图7是包括堆栈存储器（其具有对于存储器I/O接口的定时应力测试的元件）的计算系统的实施例。
具体实施方式
本发明的实施例一般针对存储器I/O接口的非接触应力测试。
如本文使用的：
“3D堆栈存储器”（其中3D指示三维）或“堆栈存储器”意指计算机存储器，其包括一个或多个耦合的存储器芯片层、存储器封装件或其他存储器元件。存储器可垂直堆栈或水平（例如，并排）堆栈，或用别的方式包含耦合在一起的存储器元件。特别地，堆栈存储器DRAM装置或系统可包括存储器装置，其具有多个DRAM芯片层（或层级）。组合存储器装置还可包括装置中的系统元件，其在本文可称为系统层或元件，其中该系统层可包括例如CPU（中央处理单元）、存储器控制器等元件和其他相关系统元件。系统层可包括芯片上系统（SoC）。在一些实施例中，系统层可以是应用处理器或图形处理单元（GPU）。
随着堆栈DRAM标准（例如WideIO标准）的出现，DRAM芯片可与例如SoC芯片等系统元件一起堆栈在具有存储器栈的相同封装件中，从而形成组合存储器装置。堆栈存储器和SOC可利用硅穿孔（TSV）制造技术，其中穿过硅芯片而产生通孔来提供通过存储器栈的信号路径。组合存储器装置可具有一个或多个DRAM芯片或其他存储器装置，例如Flash或SRAM装置，形成存储器层级或层的这些芯片与系统芯片耦合。每个存储器层级可包括存储器的多个块（或部分）。堆栈存储器装置可包括多个通道，其中通道可包括一列块，例如存储器栈的层级中的每个中的块。
然而，装置可在制造中出现缺陷，并且从而需要存储器I/O接口的有效测试。特别地，WideIO TSV驱动器和接收器在高容量制造期间需要测试来确保这样的元件满足对于设置和保持定时两者的规范。
WideIO TSV驱动器和接收器以1X速度运行，如与外部DRAM（其以2X至4X数据速率运行）不同。在一些实施例中，为了测试并且确保驱动器和接收器满足规范要求，提供这样的设备或系统，其包括I/O模式发生器，该I/O模式发生器提供用于实践I/O驱动器和接收器的模式。
在一些实施例中，设备或系统能够测试1X TSV 3D栈存储器接口用于使用自动定时方法来设置和保持。测试可用于在高容量制造期间节省时间，其中测试可包括在存储器栈附连之前存储器I/O接口的测试和这样的与附连存储器的接口的测试。另外，TSV微凸块无法被测试器探头接触，并且定时应力测试能够在不需要测试器接触微凸块的情况下完成测试。在一些实施例中，初始部件特征在于产生设置和保持定时的分布以便使由自动定时逻辑的搜索变窄。
图1图示组合存储器装置（其包括SOC和附连的堆栈存储器）的实施例。在一些实施例中，组合存储器装置100（其可以是Wide IO兼容装置）包括存储器栈105，其多数包含任何数量的存储器层级。组合存储器装置100进一步包括系统层，例如SoC 110，该SoC通过多个TSV微凸块125而与存储器栈105耦合。
如图示的，SoC可包括多个TSV 120，其中TSV 120可提供到存储器栈105的连接。SoC 110包括对于TSV中的每个的I/O缓冲器，这些I/O缓冲器采用用于驱动数据到存储器的驱动器和用于经由与TSV的存储器栈105的微凸块连接而从存储器接收数据的接收器。SoC 110进一步连接到封装件115来形成具有SoC和附连的堆栈存储器100的组合存储器装置。
然而，SoC内部的I/O缓冲器130需要对于装置表征和个体单元的失败测试两者的测试。微凸块太小而不能提供对I/O的物理访问以用于测试。在一些实施例中，SoC提供来自SoC 115的I/O接口的非接触测试。在一些实施例中，非接触测试包括提供测试模式来对I/O元件加应力，测试包括：存储器I/O接口的特性测试，用于确定特定类型的存储器接口的特性；和失败测试，用于确定个体存储器接口是否满足阈值要求。
图2是组合存储器装置的架构的实施例。在该图示（其未按比例绘制）中，组合存储器200包括与SoC 215耦合的一个或多个DRAM层205，其中SoC可进一步与封装件270耦合。存储器层205可通过许多TSV 220连接，并且可分成多个通道240。SoC进一步包括多个TSV 225，其中SoC 215的TSV 225通过许多微凸块230而与DRAM层205耦合。SoC包括I/O接口缓冲器250，用于驱动数据信号到DRAM层205的存储器，并且用于从存储器接收数据信号。
SoC 215进一步包括存储器控制器260。在一些实施例中，SoC还包括定时应力测试逻辑265（其在一些实现中可以是存储器控制器260的一部分），用于执行用于连接到DRAM存储器层205的SoC的接口的I/O接口缓冲器250的应力测试，其中测试逻辑265允许I/O接口缓冲器250的非接触测试而没有对微凸块连接230的外部访问。在一些实施例中，测试逻辑265允许I/O驱动器的应力测试来表征存储器I/O接口的类型或类别，并且允许失败测试来确定制造的存储器装置接口是否满足阈值操作。
图3是对于存储器I/O接口的定时应力测试逻辑的实施例的图示。图3图示组合存储器装置的SoC（例如在图2中图示的SoC 215）的某些部件。在一些实施例中，SoC包括定时应力测试逻辑300，用于提供存储器I/O接口缓冲器（示出为驱动器330和接收器332，它们与TSV微凸块340耦合）的定时应力测试。
在一些实施例中，测试逻辑包括用于选择信号路径的复用器（mux）306，其中该信号路径可以是对I/O缓冲器的正常访问的功能路径和连接到测试部件310的I/O模式引擎312的I/O测试路径304。复用器306的输出与锁存器308耦合。在一些实施例中，锁存器308的输出与第一数字延迟锁环（DLL1）324耦合，第一数字延迟锁环（DLL1）324与驱动器330耦合。对应的接收器332与第二数字延迟锁环（DLL2）326耦合。DLL2进一步与抗扭斜逻辑322耦合，其向I/O模式比较器314提供输出。
在一些实施例中，复用器306在接收信号时能切换以在测试状态中选择I/O测试路径304。在一些实施例中，I/O模式引擎312对于驱动器330和接收器332的测试提供测试模式，其中I/O模式引擎可以是可编程的以提供任何需要的测试模式。在一些实施例中，锁存器308保持的测试模式数据经受由DDL1 324带来的延迟，其中对于DDL1的延迟量由第一有限状态机（FSM_1）316设置。在一些实施例中，延迟信号由驱动器330和接收器332驱动。在一些实施例中，由接收器332提供的信号经受由DDL2 326带来的延迟，其中延迟量由第二有限状态机（FSM_2）320设置。
在一些实施例中，DDL1 324用于对I/O缓冲器的设置和保持提供定时应力，其中DDL2 326在接收路径中提供额外的定时应力。在一些实施例中，抗扭斜逻辑322用于使经由DDL2 326接收的输出信号抗扭斜，其中抗扭斜输出然后提供给I/O模式比较器314。I/O模式比较器操作以比较来自由I/O模式引擎312提供的测试模式的所接收的输出，并且基于这样的比较来确定I/O接口的通过或失败。
在一些实施例中，在用于建立组合存储器装置的表征的搜索测试中，自动时间部件318指示FSM_1 316和FSM_2 320以使DDL1和DDL2分别递增或移动通过延迟值来对驱动器330和接收器332加应力直到达到失败，其中许多个体单元中这样的失败可用于对组合存储器装置建立失败值，例如在FSM值的曲线中。在一些实施例中，自动定时逻辑318操作以将FSM值设置成合适的值以在驱动器和接收器的失败测试中测试设置/保持。
在一些实施例中，存储器I/O接口的测试可包括：存储器I/O接口的搜索测试，用于通过确定对于存储器I/O接口的失败阈值而表征接口；或存储器I/O接口的失败测试，用于确定个体单元的通过或失败。在一些实施例中，测试可包括具有SoC和附连存储器的组合装置的测试，或在存储器附连之前或没有存储器的附连情况下的SoC的测试。
图4是图示对于存储器I/O接口的搜索测试的方法的实施例的流程图。在一些实施例中，搜索测试可在存储器SoC的存储器I/O接口上实施而存储器不附连到存储器SoC。在一些实施例中，在开始对于存储器I/O接口405的搜索测试过程并且识别对于非接触应力测试410的I/O驱动器和接收器时，产生测试模式用于实践I/O驱动器和接收器415。在一些实施例中，存在从功能路径到I/O测试路径420的切换，例如通过向复用器提供信号来选择测试路径。
在一些实施例中，对于定时应力测试的DDL（例如在到I/O驱动器的路径中的第一DLL和在从I/O接收器的路径中的第二DLL）设置成定时应力测试425的初始设定值，其中该初始设定值可以是DLL带来的最小延迟。在一些实施例中，测试模式应用于测试路径，并且对测试430检测来自测试路径的返回输出。
在一些实施例中，如果在当前DLL设定值435处未达到所得的输出与测试模式的比较中的失败，则DLL可递增440以便在存储器I/O接口上提供更大的定时应力。DLL设定值可迭代增加直到在所得的输出与测试模式435之间的比较中存在失败。在一些实施例中，过程可提供记录通过和失败的DLL定时延迟，其表征存储器I/O接口来确定对于组合存储器装置445的失败阈值。
图5是图示存储器I/O接口的失败测试的方法的实施例的流程图。在一些实施例中，在开始对于存储器I/O接口505的失败测试过程并且启用对于非接触应力测试510的I/O接口驱动器和接收器时，产生测试模式用于实践I/O驱动器和接收器515。在一些实施例中，存在从功能路径到I/O测试路径520的切换，例如通过向复用器提供信号来选择测试路径。
在一些实施例中，对于定时应力测试的DDL（例如在到I/O驱动器的路径中的第一DLL和在从I/O接收器的路径中的第二DLL）设置成对于定时应力测试525的失败阈值设定值，其中该失败阈值可使用存储器I/O接口的表征来建立，其可包括在图4中图示的过程。在一些实施例中，测试模式应用于测试路径，并且对测试530检测来自测试路径的返回输出。
在一些实施例中，如果在失败阈值DLL设定值535处未达到所得的输出与测试模式的比较中的失败，则I/O接口通过定时应力测试，并且组合存储器装置单元的测试可继续任何其他测试545。在一些实施例中，如果在失败阈值DLL设定值535处达到所得的输出与测试模式的比较中的失败，则存储器装置未能通过定时应力测试过程540。
图6是计算装置（其包括对于存储器的定时应力测试的元件）的实施例的图示。计算装置600代表这样的计算装置，其包括移动计算装置，例如膝上型计算机、平板计算机（其包括具有触屏而没有独立键盘的装置；具有触屏和键盘两者的装置；具有快速启动（称为“即时开启”操作）的装置；和在操作中一般连接到网络（称为“总是连接”）的装置）、移动电话或智能电话、支持无线的电子阅读器或其他无线移动装置。将理解一般示出部件中的某些，并且不是这样的装置的所有部件都在装置600中示出。部件可通过一个或多个总线或其他连接而连接。
装置600包括处理器610，其执行装置600的主要处理操作。处理器610可以包括一个或多个物理装置，例如微处理器、应用处理器、微控制器、可编程逻辑装置或其他处理部件。由处理器610执行的处理操作包括执行应用、装置功能或两者所在的操作平台或操作系统的执行。处理操作包括与人类用户或其他装置的I/O（输入/输出）有关的操作、与电力管理有关的操作或与这两者都有关的操作或与使装置600连接到另一个装置有关的操作。处理操作还可包括与音频I/O、显示I/O或两者有关的操作。
在一些实施例中，存储器子系统660包括存储器装置，用于将信息存储在装置600中。处理器610可读取数据并且将其写入存储器子系统660的元件。存储器可以包括非易失性（具有如下这样的状态，如果中断对存储器装置的电力则该状态不改变）、易失性（具有如下这样的状态，如果中断对存储器装置的电力则该状态不确定）存储器装置，或这样的存储器两者。存储器660可以存储应用数据、用户数据、音乐、照片、文档或其他数据，以及与系统600的应用和功能的执行有关的系统数据（无论是长期还是暂时的）。
在一些实施例中，存储器子系统660可包括堆栈存储器装置662，其中该堆栈存储器装置包括定时应力测试架构，其包括例如在图3中图示的定时应力逻辑。
在一个实施例中，装置600包括音频子系统620，其代表与向计算装置提供音频功能关联的硬件（例如音频硬件和音频电路）和软件（例如驱动器和编解码器）部件。音频功能可以包括扬声器、耳机或这样的音频输出两者，以及麦克风输入。对于这样的功能的装置可以集成到装置600内，或连接到装置600。在一个实施例中，用户通过提供音频命令（其由处理器610接收并且处理）而与装置600交互。
显示子系统630代表硬件（例如显示装置）和软件（例如驱动器）部件，其提供具有视觉、触觉或两者元件的显示器以供用户与计算装置交互。显示子系统630包括显示界面632，其包括用于向用户提供显示的特定屏幕或硬件装置。在一个实施例中，显示界面632包括与处理器610分离以执行与显示有关的至少一些处理的逻辑。在一个实施例中，显示子系统630包括触屏装置，其向用户提供输出和输入两者。
I/O控制器640代表与用户的交互有关的硬件装置和软件部件。I/O控制器640可以操作以管理这样的硬件，其是音频子系统620、显示子系统630或这样的子系统两者的一部分。另外，I/O控制器640图示对于连接到装置600的额外装置的连接点，用户可通过该连接点而与系统交互。例如，可以附连到装置600的装置可包括麦克风装置、扬声器或立体音响系统、视频系统或其他显示装置、键盘或小键盘装置，或其他I/O装置以与特定应用（例如读卡器或其他装置）一起使用。
如上文提到的，I/O控制器640可与音频子系统620、显示子系统630或这样的子系统两者交互。例如，通过麦克风或其他音频装置的输入可以对装置600的一个或多个应用或功能提供输入或命令。另外，代替显示输出或除显示输出外，可以提供音频输出。在另一个示例中，如果显示子系统包括触屏，显示装置也充当输入装置，其可以至少部分由I/O控制器640管理。在装置600上还可以存在额外的按钮或开关，用于提供由I/O控制器640管理的I/O功能。
在一个实施例中，I/O控制器640管理例如加速计、拍摄装置、光传感器或其他环境传感器等装置，或装置600中可以包括的其他硬件。输入可以是直接用户交互的一部分，以及向系统提供环境输入来影响它的操作（例如对于噪声的过滤、调整显示器用于亮度检测、对拍摄装置应用闪光灯，或其他特征）。
在一个实施例中，装置600包括电力管理650，其管理电池电力使用、电池的充电和与电力节省操作有关的特征。
连接性670包括硬件装置（例如，用于无线通信、有线通信或两者的连接器和通信硬件）和软件部件（例如，驱动器、协议栈），用于使装置600能够与外部装置通信。装置可以是独立装置，例如其他计算装置、无线接入点或基站以及例如耳机、打印机或其他装置等外设。
连接性670可以包括多个不同类型的连接性。为了泛化，装置600图示有蜂窝连接性672和无线连接性674。蜂窝连接性672一般指由无线载波提供的蜂窝网络连接性，例如经由4G/LTE（长期演进）、GSM（全球移动通信系统）或变化或衍生、CDMA（码分多址）或变化或衍生、TDM（时分复用）或变化或衍生或其他蜂窝服务标准提供的。无线连接性674指不是蜂窝的无线连接性，并且可以包括个人区域网（例如蓝牙）、局域网（例如Wi-Fi）、广域网（例如WiMax）和其他无线通信。连接性可包括一个或多个全向或定向天线676。
外围连接680包括硬件接口和连接器，以及软件部件（例如，驱动器、协议栈），用于进行外围连接。将理解装置600既可以是到其他计算装置（“到”682）的外围装置，又具有连接到它的外围装置（“从”684）。装置600通常具有“对接”连接器，用于连接到其他计算装置用于例如管理（例如，下载、上传、改变或同步）装置600上的内容等目的。另外，对接连接器可以允许装置600连接到某些外设，其允许装置600控制例如到视听或其他系统的内容输出。
除外围对接连接器或其他外围连接硬件外，装置600可以经由公共或基于标准的连接器来进行外围连接680。公共类型可以包括通用串行总线（USB）连接器（其可以包括许多不同的硬件接口中的任一个）、DisplayPort（其包括MiniDisplayPort（MDP））、高清晰度多媒体接口（HDMI）、火线或其他类型。
图7是计算系统（其包括对于存储器的定时应力测试的元件）的实施例。该计算系统可包括计算机、服务器、游戏控制台或其他计算设备。在该图示中，未示出与本描述无关的某些标准和众所周知的部件。根据一些实施例，计算系统700包括互连或交叉705或用于传送数据的其他通信部件。计算系统700可包括处理部件，例如与互连705耦合用于处理信息的一个或多个处理器710。处理器710可包括一个或多个物理处理器和一个或多个逻辑处理器。为了简单起见，互连705图示为单个互连，但可代表多个不同的互连或总线并且到这样的互连的部件连接可改变。在图7中示出的互连705是抽象概念，其代表通过合适的网桥、适配器或控制器的任何一个或多个独立物理总线、点到点连接或两者。
在一些实施例中，计算系统700进一步包括随机存取存储器（RAM）或其他动态存储装置或元件作为用于存储信息和指令以供处理器710执行的主存储器715。RAM存储器包括：动态随机存取存储器（DRAM），其需要刷新存储器内容；和静态随机存取存储器（SRAM），其不需要刷新内容，但要增加成本。在一些实施例中，主存储器可包括应用（包括例如供在计算系统的用户的网络浏览活动中使用的浏览器应用）的主动存储。DRAM存储器可包括：同步动态随机存取存储器（SDRAM），其包括用于控制信号的时钟信号；和扩展数据输出动态随机存取存储器（EDO DRAM）。在一些实施例中，系统的存储器可包括某些寄存器或其他专用存储器。
在一些实施例中，主存储器715包括堆栈存储器717，其中该堆栈存储器装置包括定时应力测试架构，其包括例如在图3中图示的定时应力逻辑。
计算系统700还可包括只读存储器（ROM）720或其他静态存储设备，用于存储对于处理器710的静态信息和指令。计算系统700可包括一个或多个非易失性存储器元件725，用于存储某些元素。
一个或多个发射器或接收器740还可耦合于互连705。在一些实施例中，计算系统700可包括一个或多个端口745，用于接收或传送数据。计算系统700可进一步包括一个或多个全向或定向天线747，用于经由无线电信号接收数据。
在一些实施例中，计算系统700包括一个或多个输入装置750，其中这些输入装置包括键盘、鼠标、触摸垫、语音命令识别、手势识别或用于向计算系统提供输入的其他装置中的一个或多个。
计算系统700还可经由互连705耦合于输出显示器755。在一些实施例中，显示器755可包括液晶显示器（LCD）或任何其他显示技术，用于向用户显示信息或内容。在一些环境中，显示器755可包括触屏，其也用作输入装置的至少一部分。在一些环境中，显示器755可以是或可包括音频装置，例如用于提供音频信息的扬声器。
计算系统700还可包括电力装置或系统760，其可包括电力供应、电池、太阳能电池、燃料电池或用于提供或产生电力的其他系统或装置。由电力装置或系统760提供的电力可根据需要分布到计算系统700的元件。
在上文的描述中，为了解释目的，阐述许多具体细节以便提供对本发明的更全面的解释。然而，本发明可在没有这些具体细节中的一些的情况下实践，这对于本领域内技术人员将是明显的。在其它实例中，以框图的形式示出众所周知的结构和装置。在图示的部件之间可存在中间结构。本文描述或图示的部件可具有未图示或描述的额外输入或输出。
各种实施例可包括各种过程。这些过程可由硬件部件执行或可包含在计算机程序或机器可执行指令中，其可用于促使用指令所编程的通用或专用处理器或逻辑电路来执行过程。备选地，过程可由硬件和软件的组合执行。
各种实施例的部分可作为计算机程序产品而提供，该计算机程序产品可包括非暂时性计算机可读存储介质，其具有存储在其上的计算机程序指令，这些计算机程序指令可用于对计算机（或其他电子装置）编程以供一个或多个处理器执行来执行根据某些实施例的过程。计算机可读介质可包括但不限于，软盘、光盘、压缩盘只读存储器（CD-ROM）和磁光盘、只读存储器（ROM）、随机存取存储器（RAM）、可擦除可编程只读存储器（EPROM）、电可擦除可编程只读存储器（EEPROM）、磁或光卡、闪速存储器或适合于存储电子指令的其他类型的计算机可读介质。此外，实施例还可作为计算机程序产品而下载，其中程序可从远程计算机传输到请求计算机。
方法中的许多采用它们最基本的形式描述，但过程可添加到方法中的任一个或从其删除并且信息可以添加到描述的消息中的任一个或从其扣除而不偏离本发明的基本范围。可以做出许多另外的修改和更改，这对于本领域内技术人员将是明显的。未提供特定实施例来限制本发明而是说明它。本发明的实施例的范围不由上文提供的具体示例而仅由下文的权利要求确定。
如果说元件“A”耦合于元件“B”或与元件“B”耦合，则元件A可直接耦合于元件B或通过例如元件C而间接耦合。当说明书或权利要求规定部件、特征、结构、过程或特性A“引起”部件、特征、结构、过程或特性B时，这意指“A”至少是“B”的部分起因但还可存在有助于引起“B”的至少一个其他部件、特征、结构、过程或特性。如果说明书指示部件、特征、结构、过程或特性“可”、“可能”或“可以”被包括，则该特定部件、特征、结构、过程或特性不需要被包括。如果说明书或权利要求指“一个”元件，这不意指仅存在描述的元件中的一个。
实施例是本发明的实现或示例。在说明书中对“实施例”、“一个实施例”、“一些实施例”或“其他实施例”的引用意指结合实施例描述的特定特征、结构或特性被包括在至少一些实施例中，而不一定是所有实施例。“实施例”、“一个实施例”或“一些实施例”的各种表现不一定都指相同的实施例。应意识到在本发明的示范性实施例的前面的描述中，为了使本公开通顺并且有助于理解各种发明性方面中的一个或多个的目的，各种特征有时在单个实施例、图或其描述中组合在一起。然而，公开的该方法不解释为反映要求保护的本发明需要比在每个权利要求中明确列举的更多特征这一意向。相反，如下面的权利要求所反映的，发明性方面在于比单个前面公开的实施例的所有特征要少。从而，权利要求由此特别并入该描述，其中每个权利要求立足于它自身作为本发明的独立实施例。
在一些实施例中，设备包括要与DRAM耦合的系统元件，该系统元件包括用于与DRAM连接的存储器I/O接口，该接口包括驱动器和接收器、用于控制DRAM的存储器控制器和用于测试存储器I/O接口的定时应力测试逻辑。
在一些实施例中，设备的定时应力测试逻辑包括：复用器，用于在功能路径与测试路径之间选择；模式发生器，用于产生测试模式；一个或多个DLL，用于在测试路径中提供延迟；和I/O模式比较器，用于将来自存储器I/O接口的所得信号与测试模式比较来确定存储器I/O接口的通过或失败。
在一些实施例中，设备的一个或多个DLL包括与驱动器耦合的第一DLL和与接收器耦合的第二DLL。在一些实施例中，设备进一步包括用于设置第一DLL的延迟的第一有限状态机和用于设置第二DLL的延迟的第二有限状态机。
在一些实施例中，设备进一步包括自动定时部件，用于控制第一有限状态机和第二有限状态机的操作。在一些实施例中，自动定时部件能操作成通过多个增加延迟值而使第一有限状态机和第二有限状态机递增用于存储器装置的表征测试。在一些实施例中，自动定时部件能操作成在将第一有限状态机和第二有限状态机设置在存储器I/O接口的失败测试的阈值水平。
在一些实施例中，驱动器和接收器在存储器I/O接口中与微凸块连接耦合。在一些实施例中，设备的系统元件包括多个硅穿孔（TSV），其包括与微凸块耦合的第一TSV。
在一些实施例中，存储器控制器和定时应力测试逻辑是系统元件的独立元件。在一些实施例中，定时应力测试逻辑是系统元件的一部分。在一些实施例中，系统元件是SoC。
在一些实施例中，设备进一步包括与系统元件耦合的存储器栈，该存储器栈包括一个或多个DRAM层。
在一些实施例中，方法包括：开始对于存储器I/O接口的测试过程；对该存储器I/O接口产生测试模式；使信号路径切换到I/O接口测试路径，其中该信号路径可切换到I/O接口测试路径或功能路径；对信号路径设置一个或多个延迟；向存储器I/O接口应用测试模式并且检测来自存储器I/O接口的输出；以及将来自存储器I/O接口的输出与测试模式比较。
在一些实施例中，测试是用于表征存储器I/O接口的搜索测试。在一些实施例中，设置一个或多个延迟包括将一个或多个延迟设置在初始设定值。在一些实施例中，方法进一步包括如果输出与测试模式之间的比较未指示失败则使一个或多个延迟递增以用于后续比较。在一些实施例中，方法进一步包括基于存储器I/O接口的输出与测试模式之间的一个或多个比较来表征存储器I/O接口。
在一些实施例中，测试是对于包括存储器I/O接口的单元的失败测试。在一些实施例中，对信号路径设置一个或多个延迟包括将延迟设置在失败阈值设定值。在一些实施例中，失败阈值设定值通过存储器I/O接口的表征测试而建立。
在一些实施例中，在没有存储器附连到存储器I/O接口的情况下出现测试过程。
在一些实施例中，系统包括：处理器，用于处理对于系统的数据；发射器、接收器或两者，其与全向天线耦合来传送数据、接收数据或两者；以及组合存储器装置，包括SoC和存储器栈，其包括一个或多个DRAM层，该存储器栈通过微凸块连接而耦合于SoC，系统元件包括多个硅穿孔（TSV），其包括与第一微凸块耦合的第一TSV。在一些实施例中，SoC包括存储器I/O接口，该接口包括驱动器和接收器、用于控制DRAM的存储器控制器和用于测试存储器I/O接口的定时应力测试逻辑。
在一些实施例中，系统的定时应力测试逻辑包括：复用器，用于在功能路径与测试路径之间选择；模式发生器，用于产生测试模式；一个或多个DLL，用于在测试路径中提供延迟；和I/O模式比较器，用于将来自存储器I/O接口的所得信号与测试模式比较来确定存储器I/O接口的通过或失败。
在一些实施例中，系统的一个或多个DLL包括与驱动器耦合的第一DLL和与接收器耦合的第二DLL。在一些实施例中，设备进一步包括用于设置第一DLL的延迟的第一有限状态机和用于设置第二DLL的延迟的第二有限状态机。在一些实施例中，系统进一步包括自动定时部件，用于控制第一有限状态机和第二有限状态机的操作。
在一些实施例中，非暂时性计算机可读存储介质具有存储在其上的数据，其代表指令序列，该指令序列在由处理器执行时促使该处理器执行操作，这些操作包括：开始对于存储器I/O接口的测试过程；对该存储器I/O接口产生测试模式；使信号路径切换到I/O接口测试路径，其中该信号路径可切换到I/O接口测试路径或功能路径；对信号路径设置一个或多个延迟；向存储器I/O接口应用测试模式并且检测来自存储器I/O接口的输出；以及将来自存储器I/O接口的输出与测试模式比较。
Claims (28)
1. 一种设备，其包括：
系统元件，与动态随机存取存储器（DRAM）耦合，所述系统元件包括：
存储器输入/输出（I/O）接口，用于与所述DRAM连接，所述接口包括驱动器和接收器，
存储器控制器，用于控制所述DRAM，和
定时应力测试逻辑，用于测试所述存储器I/O接口。
2. 如权利要求1所述的设备，其中所述定时应力测试逻辑包括：
复用器，用于在功能路径与测试路径之间选择；
模式发生器，用于产生测试模式；
一个或多个数字延迟锁环（DLL），用于在所述测试路径中提供延迟；和
I/O模式比较器，用于将来自所述存储器I/O接口的所得信号与所述测试模式比较来确定所述存储器I/O接口的通过或失败。
3. 如权利要求2所述的设备，其中所述一个或多个DLL包括与所述驱动器耦合的第一DLL和与所述接收器耦合的第二DLL。
4. 如权利要求3所述的设备，其进一步包括用于设置所述第一DLL的延迟的第一有限状态机和用于设置所述第二DLL的延迟的第二有限状态机。
5. 如权利要求4所述的设备，其进一步包括自动定时部件，用于控制所述第一有限状态机和所述第二有限状态机的操作。
6. 如权利要求5所述的设备，其中所述自动定时部件能操作成通过多个增加延迟值而使所述第一有限状态机和所述第二有限状态机递增以用于所述存储器装置的表征测试。
7. 如权利要求5所述的设备，其中所述自动定时部件能操作成将所述第一有限状态机和所述第二有限状态机设置在所述存储器I/O接口的失败测试的阈值水平。
8. 如权利要求1所述的设备，其中所述驱动器和接收器在所述存储器I/O接口中与微凸块连接耦合。
9. 如权利要求8所述的设备，其中所述系统元件包括多个硅穿孔（TSV），其包括与所述微凸块耦合的第一TSV。
10. 如权利要求1所述的设备，其中所述存储器控制器和定时应力测试逻辑是所述系统元件的单独元件。
11. 如权利要求1所述的设备，其中所述定时应力测试逻辑是所述系统元件的一部分。
12. 如权利要求1所述的设备，其中所述系统元件是芯片上系统（SoC）。
13. 如权利要求1所述的设备，其进一步包括与所述系统元件耦合的存储器栈，该存储器栈包括一个或多个DRAM层。
14. 一种方法，其包括：
开始对于存储器I/O接口的测试过程；
对所述存储器I/O接口产生测试模式；
使信号路径切换到I/O接口测试路径，其中所述信号路径能切换到所述I/O接口测试路径或功能路径；
对所述信号路径设置一个或多个延迟；
向所述存储器I/O接口应用测试模式并且检测来自所述存储器I/O接口的输出；以及
将来自所述存储器I/O接口的输出与所述测试模式比较。
15. 如权利要求14所述的方法，其中所述测试是用于表征所述存储器I/O接口的搜索测试。
16. 如权利要求15所述的方法，其中设置所述一个或多个延迟包括将所述一个或多个延迟设置在初始设定值。
17. 如权利要求15所述的方法，其进一步包括如果所述输出与所述测试模式之间的比较未指示失败则使所述一个或多个延迟递增以用于后续比较。
18. 如权利要求17所述的方法，其进一步包括基于所述存储器I/O接口的输出与所述测试模式之间的一个或多个比较来表征所述存储器I/O接口。
19. 如权利要求14所述的方法，其中所述测试是对于包括所述存储器I/O接口的单元的失败测试。
20. 如权利要求19所述的方法，其中对所述信号路径设置所述一个或多个延迟包括将延迟设置在失败阈值设定值。
21. 如权利要求20所述的方法，其中所述失败阈值设定值通过所述存储器I/O接口的表征测试而建立。
22. 如权利要求14所述的方法，其中在没有存储器附连到所述存储器I/O接口的情况下出现所述测试过程。
23. 一种系统，其包括：
处理器，用于处理对于所述系统的数据；
发射器、接收器或两者，其与全向天线耦合来传送数据、接收数据或两者；以及
组合存储器装置，所述存储器装置包括芯片上系统（SoC）和存储器栈，其包括一个或多个DRAM层，所述存储器栈通过微凸块连接而耦合于所述SoC，所述系统元件包括多个硅穿孔（TSV），其包括与第一微凸块耦合的第一TSV；
其中所述SoC包括：
存储器输入/输出（I/O）接口，所述接口包括驱动器和接收器，
存储器控制器，用于控制所述DRAM，和
定时应力测试逻辑，用于测试所述存储器I/O接口。
24. 如权利要求23所述的系统，其中所述定时应力测试逻辑包括：
复用器，用于在功能路径与测试路径之间选择；
模式发生器，用于产生测试模式；
一个或多个数字延迟锁环（DLL），用于在所述测试路径中提供延迟；和
I/O模式比较器，用于将来自所述存储器I/O接口的所得信号与所述测试模式比较来确定所述存储器I/O接口的通过或失败。
25. 如权利要求24所述的系统，其中所述一个或多个DLL包括与所述驱动器耦合的第一DLL和与所述接收器耦合的第二DLL。
26. 如权利要求25所述的系统，其进一步包括用于设置所述第一DLL的延迟的第一有限状态机和用于设置所述第二DLL的延迟的第二有限状态机。
27. 如权利要求26所述的系统，其进一步包括自动定时部件，用于控制所述第一有限状态机和所述第二有限状态机的操作。
28. 一种非暂时性计算机可读存储介质，具有存储在其上的数据，所述数据代表指令序列，所述指令序列在由处理器执行时促使所述处理器执行操作，所述操作包括：
开始对于存储器I/O接口的测试过程；
对所述存储器I/O接口产生测试模式；
使信号路径切换到I/O接口测试路径，其中所述信号路径能切换到所述I/O接口测试路径或功能路径；
对所述信号路径设置一个或多个延迟；
向所述存储器I/O接口应用测试模式并且检测来自所述存储器I/O接口的输出；以及
将来自所述存储器I/O接口的输出与所述测试模式比较。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |