DE102012222581B4

DE102012222581B4 - Schnellbypass-Speicherschaltkreis

Info

Publication number: DE102012222581B4
Application number: DE102012222581.1A
Authority: DE
Inventors: Venkata Kottapalli; Scott Pitkethly; Christian Klingner; Matthew Gerlach
Original assignee: Nvidia Corp
Current assignee: Nvidia Corp
Priority date: 2011-12-15
Filing date: 2012-12-07
Publication date: 2023-09-07
Anticipated expiration: 2032-12-08
Also published as: US9911470B2; TWI629688B; DE102012222581A1; CN103165167A; CN103165167B; US20130155783A1; TW201346929A

Abstract

Ein Speicherschaltkreis, der prompt beim Erhalten eines Taktimpulses Eingangsdaten an einem Datenausgang vorlegt, der Schaltkreis aufweisend:eine vorgeordnete Speicher-Logikschaltung (32), die zum Latchen der Eingangsdaten beim Erhalten des Taktimpulses konfiguriert ist,eine nachgeordnete Speicher-Logikschaltung (34a), die zum Speichern der gelatchten Eingangsdaten konfiguriert ist, undeine Auswahl-Logikschaltung (18a), die konfiguriert ist zum Darlegen eines logischen Zustandes in Abhängigkeit davon, ob die vorgeordnete Speicher-Logikschaltung (34a) die Eingangsdaten gelatched hat, wobei der dargelegte logische Zustand aus den Eingangsdaten, bevor die Eingangsdaten gelatched wurden, und aus den gelatchten Eingangsdaten, nachdem die Eingangsdaten gelatched wurden, hergeleitet wird, dadurch gekennzeichnet, dassder Speicherschaltkreis einen Puffer aufweist, durch welchen der Taktimpuls in der vorgeordneten Speicher-Logikschaltung (32) verzögert erhalten wird, wobeiein Ausgang der vorgeordneten Speicher-Logikschaltung (32) erkennen lässt, ob die Eingangsdaten gelatched wurden, und wobei dieser Ausgang der Auswahl-Logikschaltung vorgelegt wird.

Description

TECHNISCHES GEBIET
Diese Patentanmeldung bezieht sich auf das Gebiet der Integrierten-Schaltkreis-(IC)-Technik und spezifischer auf digitale Mikroarchitektur höher Geschwindigkeit („high-speed digital microarchitecture“). Die Anmeldung betrifft insbesondere ein Speicherschaltkreis und ein Verfahren zum Vorlegen von Eingangsdaten an einen Datenausgang.
HINTERGRUND
Digitale Daten mögen durch einen IC über viele Logikschaltungspfade strömen. Solche Pfade mögen sequentielle Logikuhre („logic-clocks“), Monoflops („one-shots“) und Speicherschaltkreise, wie zum Beispiel Flipflops, enthalten. In einigen ICs mag der gesamte Durchsatz von Daten von der Daten-zu-Ausgang-Verzögerungszeit („data-to-output lag“) (t_DQ) eines Speicherschaltkreises begrenzt bzw. limitiert werden, die eine Funktion der Datenvorbereitungszeit („data-setup time“) (ts) und die Takt-zu-Output-Verzögerungszeit („clock-to-output lag“) (t_CQ) ist. Es mag deswegen erwünscht sein, sowohl die ts als auch die t_CQ von Speicherschaltkreisen, die den Datendurchsatz limitieren, zu reduzieren.
Des Weiteren mögen sequentielle Logikschaltungen bzw. Schaltwerke, die bei sehr hohen Taktfrequenzen arbeiten, anfällig für die Wirkungen von Taktverzerrung („clock skew“), Taktjitter und chipinterne Verzögerungsvariationen („within-die delay variations“) sein, die logische Fehler verursachen können. Eine Methode zum Vermeiden solcher Fehler ist, die Taktfrequenz zu reduzieren, was auch den Datendurchsatz reduziert. Eine bessere Alternative mag das Implementieren von Zeit-Ausleihen („time borrowing“) sein. Das Zeit-Ausleihen ist nützlich zum Absorbieren von Taktverzerrung und Taktjitter und zum Ausgleichen („averaging out“) von chipinternen Verzögerungsvariationen. Diese Herangehensweise kann den nützlichen Bereich der Taktfrequenz in einem IC erweitern. Zeit-Ausleihkonzepte mögen aber nicht für jede Art von Speicherschaltkreis geeignet sein. Die US 2003/0 210 078 A1 offenbart einen Verstärker zur Strom- und Spannungsevaluierung. Die US 7 408 393 B1 zeigt ein Master-Slave FlipFlop zum Schalten eines getakteten Signals vom Eingang an den Ausgang. Die US 5 349 255 A offenbart eine Schaltung mit einem schnellen Durchlauf und einem langsamen Durchlauf.
ZUSAMMENFASSUNG
Demzufolge stellt die Offenbarung hiermit eine neue Klasse von Speicherschaltkreisen bereit, die attraktiv kürze t_S- und t_CQ-Eigenschaften aufweist und für Zeit-Ausleihen offen ist. Eine Ausführungsform stellt einen Speicherschaltkreis gemäß Anspruch 1 bereit, der prompt beim Erhalten eines Taktimpulses Eingangsdaten an einem Datenausgang vorlegt („presents“). Der Schaltkreis weist unter anderem eine vorgeordnete („upstream“) Speicher-Logikschaltung, eine nachgeordnete („downstream“) Speicher-Logikschaltung und eine Auswahl-Logikschaltung auf. Die vorgeordnete Speicher-Logikschaltung ist zum Latchen der Eingangsdaten beim Erhalten des Taktimpulses konfiguriert. Die nachgeordnete Speicher-Logikschaltung ist zum Speichern der gelatchten Eingangsdaten konfiguriert. Die Auswahl-Logikschaltung ist konfiguriert zum Darlegen („expose“) eines logischen Zustandes in Abhängigkeit davon, ob die vorgeordnete Speicher-Logikschaltung die Eingangsdaten gelatched hat, wobei der dargelegte logische Zustand aus den Eingangsdaten, bevor die Eingangsdaten gelatched wurden, und aus den gelatchten Eingangsdaten, nachdem die Eingangsdaten gelatched wurden, hergeleitet wird. Eine weitere Ausführungsform stellt ein Verfahren zum prompten Vorlegen von Eingangsdaten an einem Datenausgang eines Speicherschaltkreises beim Erhalten eines Taktimpulses in dem Speicherschaltkreis gemäß Anspruch 9 bereit. Das Verfahren unter anderem enthält ein Verzögern des Erhaltens des Taktimpulses in einer vorgeordneten Speicher-Logikschaltung des Speicherschaltkreises, ein Latchen der Eingangsdaten in der vorgeordneten Speicher-Logikschaltung beim Erhalten des Taktimpulses in der vorgeordneten Speicher-Logikschaltung, und ein Darlegen, in einer Auswahl-Logikschaltung des Speicherschaltkreises, eines logischen Zustandes, der aus den Eingangsdaten hergeleitet ist, bevor die Eingangsdaten in der vorgeordneten Speicher-Logikschaltung gelatched worden sind, und Darlegen eines logischen Zustandes, der aus den gelatchten Eingangsdaten hergeleitet ist, nachdem die Eingangsdaten in der vorgeordneten Speicher-Logikschaltung gelatched worden sind.
KURZE BESCHREIBUNG DER ZEICHNUNGEN

1 zeigt schematisch einen nicht-transparenten Schnellbypass-Speicherschaltkreis gemäß einer Ausführungsform dieser Offenbarung.
2 zeigt schematisch eine vorgeordnete Speicher-Logikschaltung eines Speicherschaltkreises gemäß einer Ausführungsform dieser Offenbarung.
3 ist ein qualitatives Zeitdiagramm, das die Ausbreitung von Daten durch einen Speicherschaltkreis zeigt, gemäß einer Ausführungsform dieser Offenbarung.
4 zeigt schematisch eine Auswahl-Logikschaltung eines Speicherschaltkreises gemäß einer Ausführungsform dieser Offenbarung.
5 zeigt schematisch einen weiteren nicht-transparenten Schnellbypass-Speicherschaltkreis gemäß einer Ausführungsform dieser Offenbarung.
6 zeigt schematisch eine nachgeordnete Speicher-Logikschaltung gemäß einer Ausführungsform dieser Offenbarung.
7 zeigt schematisch eine Auswahl-Logikschaltung gemäß einer weiteren Ausführungsform dieser Offenbarung.
8 zeigt schematisch eine nachgeordnete Speicherlogikschaltung gemäß einer weiteren Ausführungsform dieser Offenbarung.
9 zeigt schematisch einen weiteren nicht-transparenten Schnellbypass-Speicherschaltkreis gemäß einer Ausführungsform dieser Offenbarung.
10 zeigt ein Verfahren zum Vorlegen von Eingangsdaten an einem Datenausgang eines Speicherschaltkreises gemäß einer Ausführungsform dieser Offenbarung.
11 zeigt schematisch eine Verarbeitungsumgebung gemäß einer Ausführungsform dieser Offenbarung.
12 zeigt eine hoch-schematische Ansicht eines Mikroprozessors gemäß einer Ausführungsform dieser Offenbarung.
13 zeigt schematisch eine taktgesteuerte Speicherstufe, die zur Verwendung in einer Repeater-basierten Verbindung („repeater-based interconnect“) geeignet ist, gemäß einer Ausführungsform dieser Offenbarung.

DETAILLIERTE BESCHREIBUNG
Aspekte von dieser Offenbarung werden jetzt beispielhaft und mit Bezug auf die dargestellten Ausführungsformen beschrieben, die oben aufgelistet sind. Bauelemente, die in einer oder mehreren Ausführungsformen im Wesentlichen die gleichen sein mögen, werden koordiniert („coordinately“) gekennzeichnet und mit minimaler Wiederholung beschrieben. Es wird aber bemerkt werden, dass koordiniert gekennzeichnete Bauelemente sich auch in gewissen Maßen unterscheiden mögen. Die an dieser Beschreibung angehängten Patentansprüche definieren eindeutig den hierin beanspruchten Gegenstand. Die Patentansprüche sind weder auf die unten dargestellten beispielhaften Strukturen und numerischen Bereichen, noch auf Implementierungen, die die hierin angegebenen Probleme oder Nachteile des gegenwärtigen Standes der Technik ansprechen, beschränkt.
1 zeigt schematisch einen nicht-transparenten Schnellbypass-Speicherschaltkreis 10 in einer Ausführungsform. In dem Schaltkreis 10 bewirkt eine ansteigende Flanke des Taktimpulses 12, dass Eingangsdaten D prompt an dem Datenausgang 14 erscheinen. In einigen Ausführungsformen mögen die Bauelemente des Speicherschaltkreises aus komplementären-Metall-Oxid-Halbleiter-(CMOS)-Elementen hergestellt werden. In anderen Ausführungsformen mögen andere Halbleitertechnologien verwendet werden.
Wie es weiter unten detaillierter beschrieben wird, enthält der Speicherschaltkreis 10 einen Flipflop 16, der zum Speichern der Eingangsdaten D konfiguriert ist. In einigen Datenpfaden mag t_CQ - die Zeit, die dafür benötigt wird, dass die Eingangsdaten in dem Flipflop gespeichert werden und sich durch den Flipflop ausbreitet - unerwünscht groß sein. Deswegen weist der Speicherschaltkreis 10 auch die Auswahl-Logikschaltung 18A auf. Die Auswahl-Logikschaltung zwingt den Datenausgang 14 zu dem logischen Zustand der gespeicherten Daten, nachdem die Eingangsdaten gespeichert sind, das heißt, nachdem sie völlig und stabil in dem Flipflop gelatched sind. Bevor die Eingangsdaten gespeichert sind, zwingt die Auswahl-Logikschaltung, beim Empfangen des Taktimpulses 12, den Datenausgang auf dem logischen Zustand der nicht gespeicherten Eingangsdaten - 20 in 1. In dieser Weise nimmt die Eingangsdaten D einen schnellen Weg zu dem Datenausgang 14, wobei sie die logischen Stufen innerhalb des Flipflops 16 umgehen („bypassing“). Folglich mag die tatsächliche Takt-zu-Output t_CQ für den Speicherschaltkreis erheblich geringer sein als die Zeit, die dazu benötigt wird, dass die Eingangsdaten in dem Flipflop gespeichert werden und sich durch den Flipflop ausbreitet.
In der Ausführungsform der 1 erhält die Auswahl-Logikschaltung 18A eine Mehrzahl von Daten- und Steuerungseingaben: Dateneingang 20, gespeicherte-Daten-Leitung („stored-data line“) 22, Timing-Eingang 24, erste Steuerungsleitung 26 und zweite Steuerungsleitung 28. Die Auswahl-Logikschaltung treibt, durch den Multiplexer 30, den Datenausgang 14 auf dem logischen Zustand des Dateneingangs oder der gespeicherten-Daten-Leitung in Abhängigkeit von dem Zustand des Timing-Eingangs und der ersten und zweiten Steuerungsleitungen. In der dargestellten Ausführungsform wird der Timing-Eingang von dem Taktimpuls 12 getrieben, während der ersten und zweiten Steuerungsleitung von dem Flipflop 16 getrieben werden. Es wird verstanden werden, dass die verschiedenen Dateneingänge, Datenleitungen, Steuerungsleitungen und Ausgänge, auf die hierin Bezug genommen wird, auch als „Knotenpunkten“ („nodes“) bezeichnet werden mögen, ohne jegliche Änderung der Bedeutung.
Der Flipflop 16 ist, weiterhin mit Bezug auf 1, ein Flipflop der D-Art („D-type“), aber andere Arten, wie zum Beispiel JK oder T, kommen auch in Betracht. Das Flipflop wird getriggert von dem Taktimpuls 12 und ist dazu konfiguriert, die Dateneingabe 20 zu erhalten und die gespeicherte-Daten-Leitung 22, die erste Steuerungsleitung 26 und die zweite Steuerungsleitung 28 zu treiben. Zu diesem Zweck weist das Flipflop eine vorgeordnete Speicher-Logikschaltung 32 auf, die die Eingangsdaten erhält und die erste Steuerleitung und die zweite Steuerleitung treibt. Die vorgeordnete Speicher-Logikschaltung ist dazu konfiguriert, die Eingangsdaten beim Erhalten des Taktimpulses zu latchen („to latch“). Zu diesem Zweck mag die vorgeordnete Speicher-Logikschaltung einen taktgesteuerten Latch der Leseverstärkerart (SA) („clocked, sense-amplifier-type (SA) latch“) aufweisen, wie es in 2 gezeigt ist. Ein Vorteil, den der SA-Latch bietet, ist eine sehr kurze ts - 0 Picosekunden in einigen Beispielen. Es wird bemerkt werden, dass der SA-Latch als ein Einzelspeicherschaltkreis (im Gegensatz zu der Konfiguration der 1) typischerweise nicht für Zeit-Ausleihen offen ist („amenable to time-borrowing“).
In dieser und anderen Ausführungsformen ist die Auswahl-Logikschaltung konfiguriert zum Darlegen eines logischen Zustandes in Abhängigkeit davon, ob die vorgeordnete Speicher-Logikschaltung die Eingangsdaten gelatched hat. Der dargelegte logische Zustand wird, bevor die Eingangsdaten gelatched wurden, aus den Eingangsdaten und, nachdem die Eingangsdaten gelatched wurden, aus den gelatchten Eingangsdaten hergeleitet. In den hierin berücksichtigten Ausführungsformen lässt eine Ausgabe der vorgeordneten Speicher-Logikschaltung erkennen, ob die Eingangsdaten gelatched sind. Diese Ausgabe wird der Auswahl-Logikschaltung vorgelegt zwecks Feststellens, ob die Eingangasdaten gelatched sind. In der Ausführungsform von 1 weist der Ausgang der vorgeordneten Speicher-Logikschaltung 32 eine erste Steuerleitung 26 und eine zweite Steuerleitung 28 auf. Wenn die Eingangsdaten gelatched sind, übernimmt die erste Steuerleitung den logischen Zustand der Eingangsdaten und die zweite Steuerleitung ist komplementär zu der ersten Steuerleitung. Wenn die Eingangsdaten nicht gelatched sind, sind die erste Steuerleitung und die zweite Steuerleitung gleich zueinander - zum Beispiel übernehmen beide einen hohen logischen Zustand („high logic level“).
Der Flipflop 16 weist ferner, weiterhin mit Bezug auf 1, eine nachgeordnete Speicher-Logikschaltung 34A auf, die die erste Steuerleitung 26 und die zweite Steuerleitung 28 empfangen und die gespeicherte-Daten-Leitung 22 treibt. In der Ausführungsform der 1 ist die nachgeordnete Speicher-Logikschaltung ein nicht-taktgesteuerter Latch der RS-Art („unclocked RS-type latch“). Es wird aber bemerkt, dass auch andere geeignete Latches in Betracht kommen. Wie es in 1 gezeigt ist, ist die vorgeordnete Speicher-Logikschaltung 32 konfiguriert zum Vorlegen der gelatchten Eingangsdaten bei der nachgeordneten Speicher-Logikschaltung 34A; die nachgeordnete Speicher-Logikschaltung ist konfiguriert zum Vorlegen der gespeicherten gelatchten Eingangsdaten bei der Auswahl-Logikschaltung 18A; und die Auswahl-Logikschaltung ist konfiguriert zum Vorlegen des dargelegtenlogischen Zustandes beim Datenausgang 14.
Das Erhalten des Taktimpulses 12 in dem Speicherschaltkreis 10 triggert das Flipflop 16 zum Speichern des logischen Zustandes des Dateneingangs 20. Dieses Speichern mag im Allgemeinen durch jede Flanke eines Taktimpulses getriggert werden - das heißt, eine vordere oder hintere, eine ansteigende oder abfallende Flanke. Zwecks vereinfachterer Beschreibung wird es hierin im Folgenden angenommen, dass das Flipflop 16 beim Erhalten einer vorderen Flanke von dem Taktsignal getriggert wird, den logischen Zustand des Dateneingangs zu speichern.
Mit der wie gezeigt konfigurierten Auswahl-Logikschaltung 18A wird der Datenausgang 14 auf den logischen Zustand des Dateneingangs 20 nur dann getrieben, wenn der Timing-Eingang 24 und jede von den ersten und zweiten Steuerleitungen (26, 28) logisch eins („high“) sind, und ansonsten wird er auf den logischen Zustand der gespeicherten-Daten-Leitung 22 getrieben. Die erste und zweite Steuerleitung werden vor dem Erhalt des Taktimpulses 12, das heißt, als der Timing-Eingang logisch null („low“) ist, auf logisch eins gehalten. Bei diesen Bedingungen ist die BYP_SEL-Leitung auf logisch eins aber die BYP_CLK ist auf logisch null. Der Multiplexer 30 hält folglich den Datenausgang in dem logischen Zustand der zuletzt gespeicherten Eingangsdaten (welcher Zustand auf der gespeicherten-Daten-Leitung vorhanden ist) ein. Der bei dem Datenausgang vorgelegte logische Zustand wird bis zum Erhalt des Taktimpulses in der Auswahl-Logikschaltung gehalten. Als der Taktimpuls zunächst erhalten wird, das heißt, wenn der Timing-Eingang auf logisch eins geht, verbleiben die erste und zweite Steuerleitung vorübergehend auf logisch eins, was bewirkt, dass auch BYP_CLK auf logisch eins geht. Daher schaltet der Multiplexer 30 den Datenausgang auf den logischen Zustand des Dateneingangs. Wegen des Puffers 36 wird der Taktimpuls folglich in der Auswahl-Logikschaltung erhalten, bevor er in der vorgeordneten Speicher-Logikschaltung erhalten wird. Der Datenausgang wird folglich auf den logischen Zustand des Dateneingangs getrieben, bevor die Eingangsdaten im Flipflop 16 gespeichert sind und spezifischer beim Erhalten des Taktimpulses in der Auswahl- Logikschaltung 18A.
Der Taktimpuls 12 wird verzögert durch den Puffer 36 in der vorgeordneten Speicher-Logikschaltung 32 erhalten. Die vorgeordnete Speicher-Logikschaltung wird dabei zum Latchen des logischen Zustands des Dateneingangs 20 getriggert. Dieser logische Zustand erscheint dann auf der ersten Steuerleitung 26, während des komplementären logischen Zustands auf der zweiten Steuerleitung 28 erscheint. Das Latchen führt dazu, dass die erste und zweite Steuerleitung Komplemente von einander werden, so dass BYP_SEL und BYP_CLK auf logisch null gezwungen werden. An dieser Stelle schaltet der Multiplexer 30 den Datenausgang 14 auf den logischen Zustand von den gespeicherten Daten auf der gespeicherten-Daten-Leitung 22. In dieser Weise wird der Datenausgang auf den logischen Zustand der gespeicherten-Daten-Leitung getrieben, sobald der logische Zustand der Eingangsdaten in dem Flipflop 16 gespeichert ist.
Das Zeitdiagramm der 3 zeigt in qualitatives Detail wie die Steuersignalen in dem Speicherschaltkreis 10 erzeugt werden. Die tatsächliche t_DQ von diesem Schaltkreis, sowie die Datenvorbereitungszeit t_S, ist von der Verzögerung des Multiplexers bestimmt. Die gesamte t_DQ in dem Speicherschaltkreis 10 mag folglich 30 ps oder weniger sein. In einem traditionellen Flipflop würde t_DQ im Gegensatz dazu gleich der Summe der Ausbreitungsverzögerungen von zwei in Reihe geschalteten Latchstufen sein - in einigen Beispielen 60 bis 80 ps.
Wie oben erwähnt wird das Flipflop 16 von der vorderen Flanke des Taktimpulses 12 durch den Puffer 36 getriggert. Der Puffer bewirkt, dass das Triggen des Flipflops relativ zu dem Erhalt des Taktimpulses in der Auswahl-Logikschaltung verzögert wird. Die Dauer der Verzögerung mag geeignet sein, um die harten Taktflanken, die ein SA-Latch typischerweise aufweisen, weicher zu machen („softening“). Ein solches Weichmachen ermöglicht Zeit-Ausleihen zur Absorption von Taktverzerrung und Taktjitter und zum Ausgleichen von chipinternen Verzögerungsvariationen. Der Umfang der Absorption von Taktverzerrung und Taktjitter mag von den Einzelheiten des Taktimpuls-Verteilungsplans („clock-pulse distribution scheme“) abhängen. In einem Beispiel mag eine Absorption von 25 ps aber appliziert werden, was I_DQ effektiv von 30 ps zu 5 ps reduziert.
Der Speicherschaltkreis 10 bietet kurze t_S und t_CQ, welche in Kombination eine kurze gesamte t_DQ ergeben. Der Schaltkreis ist ferner offen für Zeit-Ausleihen. Der für diese Vorteile bezahlte Preis ist ein ziemlich langes Haltezeit-Erfordernis („hold-time requirement“) τ_D, das in einigen Beispielen 70 ps sein mag. Falls die Eingangsdaten nach dem Erhalt des Taktimpulses aber vor τ_D geändert werden, dann werden diese Änderungen sich direkt durch zu dem Ausgang ausbreiten und unter Umständen einen logischen Fehler verursachen. Folglich ist der offenbarte Speicherschaltkreis am vorteilhaftesten in Durchsatz-begrenzende Datenpfaden, bei denen die Eingangsdaten nicht für Änderungen innerhalb des τ_D-Intervahs anfällig sind.
Kein Aspekt der vorhergehenden Beschreibung sollte in einer einschränkender Weise verstanden werden, da viele andere Ausführungsformen auch zusätzlich in Betracht kommen. Die Auswahl-Logikschaltung mag zum Beispiel dazu konfiguriert sein, den Timing-Eingang und nur eine Steuerleitung von dem Flipflop zu erhalten. Diese Anpassung könnte in trivialer Weise durch Einbauen des UND-Gatters 38 in dem Flipflop 16, statt in der Auswahl-Logikschaltung 18A, erreicht werden. Andere Varianten kommen in Betracht, in denen das Flipflop zum Treiben einer einzigen Steuerleitung konfiguriert ist, die wiederspiegelt, ob die Eingangsdaten gespeichert oder nicht gespeichert worden sind.
Ferner muss die Auswahl-Logikschaltung keinen Multiplexer enthalten. Statt des Multiplexers mag sie, wie es in 4 gezeigt ist, ein invertierendes komplexes Gatter aufweisen. In der dargestellten Ausführungsform ist das invertierende komplexe Gatter 40 dazu konfiguriert, eine Ausgabe-Promoter-Eingabe („output-promoter input“) 42 und eine Ausgabe-Demoter-Eingabe („output-demoter input“) 44 zusätzlich zu der Dateneingabe 20 zu erhalten und die Datenausgabe 14 zur Verfügung zu stellen. Die Auswahl-Logikschaltung 18B ist derart konfiguriert, dass die Ausgabe-Demoter-Eingabe nur dann logisch eins wird, wenn die gespeicherte-Daten-Leitung 22 und zumindest eine von der Timing-Eingabe 24 und der ersten und zweiten Steuerleitung (26, 28) logisch null ist. Die Ausgabe-Promoter-Eingabe wird nur dann logisch eins, wenn die gespeicherte-Daten-Leitung logisch null ist oder wenn die Timing-Eingabe und jede der ersten und zweiten Steuerleitung logisch eins sind.
Die Auswahl-Logikschaltung 18B ist folglich funktionell analog zu der Auswahl-Logikschaltung 18A, mag aber wegen der relativ zu dem Multiplexer 30 reduzierten Anzahl von logischen Stufen in dem Daten-zu-Ausgang-Pfad des invertierenden komplexen Gatters 40 eine noch kürzere t_CQ anbieten.
In der in 4 gezeigten Ausführungsform ist das invertierende komplexe Gatter 40 aus n- und p-Kanal-Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs) in einer typischen CMOS-Architektur konstruiert. Die Bezeichnungen 1X, 2X und 4X weisen auf das relative Breitezu-Länge-Verhältnis oder auf die parallele Redundanz jedes in dem Schaltbild gezeigten MOSFET hin, das bzw. die direkt mit der AN-Konduktanz („ON conductance) in Zusammenhang steht. Die AN-Konduktanz eines 4X-MOSFET ist mit anderen Worten viermal so groß als die eines 1X-MOSFET.
Der Geschwindigkeitsvorteil des invertierenden komplexen Gatters 40 ist zum größten Teil auf die Tatsache zurückzuführen, dass das Signal von dem Dateneingang 20 sich nur durch eine einzige Transistorstufe ausbreiten muss, vor es an dem Datenausgang 14 ankommt. Trotz der Vorteile der dargestellten Ausführungsformen wird es verstanden werden, dass verschiedene andere Konfigurationen, einschließlich anderer Varianten von invertierenden komplexen Gattern, auch in Betracht kommen.
5 zeigt schematisch einen anderen Schnellbypass-Speicherschaltkreis 46 gemäß einer Ausführungsform. Wie die oben beschriebenen Speicherschaltkreise weist der Speicherschaltkreis 46 eine vorgeordnete Speicher-Logikschaltung 32 und eine nachgeordnete Speicher-Logikschaltung 34B auf, wobei der Puffer 36 eine Taktimpuls-Verzögerung für die vorgeordnete Speicher-Logikschaltung bereitstellt. Der Speicherschaltkreis 46 weist auch eine Auswahl-Logikschaltung 18C auf. Im Gegensatz zu der Auswahl-Logikschaltung der obigen Ausführungsformen ist die Auswahl-Logikschaltung 18C zwischen der vorgeordneten Speicher-Logikschaltung und der nachgeordneten Speicher-Logikschaltung angebracht. Die Auswahl-Logikschaltung 18C stellt fest, ob der Dateneingang 20, auf der einen Seite, oder ein Ausgang der vorgeordneten Speicher-Logikschaltung 32, auf der anderen Seite, als Eingabe zu der nachgeordneten Speicher-Logikschaltung 34B appliziert wird.
In der in 5 gezeigten Ausführungsform ist die vorgeordnete Speicher-Logikschaltung 32 konfiguriert zum Vorlegen der gelatchten Eingangsdaten bei der Auswahl-Logikschaltung 18C; die Auswahl-Logikschaltung ist konfiguriert zum Vorlegen eines dargelegten logischen Zustandes bei der nachgeordneten Speicher-Logikschaltung 34B; und die nachgeordnete Speicher-Logikschaltung ist konfiguriert zum Speichern des dargelegten logischen Zustands, der von der Auswahl-Logikschaltung vorgelegt wird, und zum Vorlegen des gespeicherten logischen Zustands bei dem Datenausgang 14, beim Erhalten des Taktimpulses 12. Wie in den vorhergehenden Ausführungsformen ist der logische Zustand, der von der Auswahl-Logikschaltung dargelegt wird, abhängig davon, ob die vorgeordnete Speicher-Logikschaltung die Eingangsdaten gelatched hat. Bevor die Eingangsdaten gelatched wurden, wird der dargelegte logische Zustand von den Eingangsdaten abgeleitet, und nachdem die Eingangsdaten gelatched wurden, wird er von den gelatchten Eingangsdaten abgeleitet.
Das schematische Diagramm der 6 zeigt Aspekte von einer beispielhaften nachgeordneten Speicher-Logikschaltung 34B in einer Ausführungsform. Die nachgeordnete Speicher-Logikschaltung in 6 ist ein taktgesteuerter Latch. Der invertierte Ausgang ~Q der nachgeordneten Speicher-Logikschaltung treibt den Datenausgang 14 des Speicherschaltkreises. Die nachgeordnete Speicher-Logikschaltung 34B weist eine MOSFET-Dateneingangsstufe 48 auf, die von den komplementären Taktimpulssignalen CLK und ~CLK aktiviert („enabled“) wird. Die Dateneingangsstufe leitet in den Latch 50 hinein, der die Inverter 52 und 54 aufweist. Der Inverter 54 wird von dem invertierten Taktimpuls ~CLK aktiviert. Der Ausgang des Latches leitet, wie es in 6 gezeigt wird, in den Inverter 55 hinein, der die invertierte Datenausgabe ~Q vorlegt.
In der in 5 dargestellten Ausführungsform weist die Auswahl-Logikschaltung 18C einen Inverter 56 und eine Und-Oder-Invertier-(AOI)-Struktur („and-or-invert (AOI) structure“) 58 auf. Das schematische Diagramm der 7 zeigt Aspekte einer beispielhaften AOI-Struktur 58 in einer Ausführungsform. Die dargestellte AOI-Struktur weist eine MOSFET-Eingangsstufe 60 und eine MOSFET-Ausgangsstufe 62 auf.
Vor Erhalten des Taktimpulses 12 durch den Puffer 36 wird, jetzt wieder mit Bezug auf 5, der INT-Ausgang und der INTB-Ausgang der vorgeordneten Speicher-Logikschaltung 32 auf logisch eins gehalten. ~INTB ist folglich auf logisch null. Der D-Eingang der nachgeordneten Speicher-Logikschaltung 34B wird unter diesen Bedingungen auf die Inverse des logischen Zustands vom Dateneingang 20 gesetzt. Der gespeicherte logische Zustand, der bei dem Datenausgang vorgelegt wird, wird aber bis zum Erhalt des Taktimpulses in der nachgeordneten Speicher-Logikschaltung gehalten. Das Eintreffen des Taktimpulses 12 bei dem CLK-Eingang der nachgeordneten Speicher-Logikschaltung bewirkt, dass der inverse logische Zustand der Eingangsdaten in der nachgeordneten Speicher-Logikschaltung gespeichert wird. Da der ausgewählte Datenausgang 14 der invertierende Ausgang ~Q der nachgeordneten Speicher-Logikschaltung ist, wird der logische Zustand, der bei dem Datenausgang 14 vorgelegt wird, zweimal invertiert (das heißt nicht-invertiert) relativ zu dem logischen Zustand, der an dem Dateneingang erhalten wird.
Der Puffer 36 ist dazu konfiguriert, den Erhalt des Taktimpulses 12 in der vorgeordneten Speicher-Logikschaltung 32 relativ zu dem Erhalt des Taktimpulses in der nachgeordneten Speicher-Logikschaltung 34B zu verzögern. Wenn der Taktimpuls 12 nach der vorgewählten Verzögerung in der vorgeordneten Speicher-Logikschaltung erhalten wird, werden die Eingangsdaten in der vorgeordneten Speicher-Logikschaltung gespeichert. Zu diesem Zeitpunkt werden die INT- und INTB-Ausgaben Komplemente von einander, wobei sowohl INT als auch ~INTB den logischen Zustand der gespeicherten Eingangsdaten übernehmen. Der D-Eingang der nachgeordneten Speicher-Logikschaltung 34B wird unter diesen Bedingungen auf die Inverse von den gespeicherten Eingangsdaten gesetzt. Noch einmal, da der Datenausgang 14 der invertierende Ausgang der nachgeordneten Speicher-Logikschaltung ist, ist der logische Zustand, der bei dem Datenausgang 14 vorgelegt wird, nicht invertiert relativ zu dem logischen Zustand, der in der vorgeordneten Speicher-Logikschaltung gespeichert ist.
Ein Vorteil des Speicherschaltkreises 46 relativ zu dem Speicherschaltkreis 10 der 1 ist eine Reduktion des Haltezeit-Erfordernisses τ_D. In dem Speicherschaltkreis 10 fließen Daten von dem INT-Knotenpunkt und durch die NAND-Gatter der nachgeordneten Speicher-Logikschaltung 34 zu dem gespeicherten-Daten-Knotenpunkt 22. INT und INTB fließen parallel durch die Auswahl-Logikschaltung 18A, um BYP_CLK zu erzeugen. Die Verzögerung von BYP_CLK muss, um Fehler zu vermeiden, groß genug sein, um sicherzustellen, dass der gespeicherte-Daten-Knotenpunkt auf dem gewünschten Wert zur Ruhe gekommen ist. Eine gewisse Zeitspanne („time margin“) muss mit anderen Worten, nachdem der gespeicherte-Daten-Knotenpunkt umgeschaltet hat aber bevor der Multiplexer 30 umschalten kann, bereitgestellt werden. Erst nachdem der Multiplexer umgeschaltet hat, wird D wieder frei zum Hin- und Herschalten bzw. Umschalten. Die Reduktion des τ_D von dem Speicherschaltkreis 46, relativ zu dem Speicherschaltkreis 10, ist effektiv gleich der Verzögerung der NAND-Gatter plus die gewünschte Zeitspanne für den gespeicherten-Daten-Knotenpunkt zur Ruhe zu kommen minus die Verzögerung des Inverters 56 - 30 bis 40 ps in einigen Beispielen.
Ein Nachteil des Speicherschaltkreises 46 relativ zu dem Speicherschaltkreis 10 ist ein leichter Anstieg der t_DQ. Im Speicherschaltkreis 10 ist die t_DQ einfach die Verzögerung durch den Multiplexer 30, der einen ersten Inverter gefolgt von einem Transfergatter gefolgt von einem zweiten Inverter aufweisen mag. In dem Speicherschaltkreis 46 ist der erste Inverter tatsächlich durch die AOI-Struktur 58 ersetzt. Da die AOI-Struktur gestapelt („stacked“) ist, mag sie langsamer als ein Inverter sein. Der Anstieg der t_DQ ist folglich gleich der Differenz zwischen der Verzögerung durch die AOI-Struktur relativ zu der Verzögerung durch einen Inverter - 5 ps in einigen Beispielen.
Das schematische Diagramm der 8 zeigt Aspekte der nachgeordneten Speicher-Logikschaltung 34C, die eine scan-testbare („scantestable“) Variante der nachgeordneten Speicher-Logikschaltung von 6 ist. Die Scan-Aktivieren-(SE)-Leitung („scan-enable“) und Scan-Schalten-Takt-(SCK)-Leitung („scan-shift clock“) sind im normalen Betrieb auf logisch null, so dass der Schaltkreis in der gleichen Weise wie die nachgeordnete Speicher-Logikschaltung 34B operiert. Während des Scantests wird der Takt (CLK) aber anfangs auf logisch null gehalten, so dass die Latchstruktur, die ~Q vorgeordnet ist, die Daten halten. Wenn SE auf logisch eins geht, werden diese Daten dann von der komplementären Latchstruktur gehalten, die dem Scan-Schalten-Ausgang ~SO vorgeordnet ist. Dieses Ereignis wird als „Scanerfassung“ („scan capture“) bezeichnet. Dann schaltet der Scantakt um, um Scan-Schalten durchzuführen („enact“). Wenn das Scan-Schalten durchgeführt worden ist, wird SCK auf logisch null gehalten und SE geht wieder auf logisch null. Dies bewirkt, dass die Daten, die gerade eingeschaltet wurden, von der Latchstruktur gehalten werden, die ~Q vorgeordnet ist. Der Schaltkreis kann dann die normale Operation wiederaufnehmen. Es wird verstanden werden, dass die Scantestfähigkeit des nachgeschalteten Speicher-Logikschaltkreises 18C im Wesentlichen keinen Einfluss auf die normale Operation hat.
9 zeigt schematisch einen anderen Schnellbypass-Speicherschaltkreis 63 in einer Ausführungsform. Dieser Schaltkreis ist dem Speicherschaltkreis 46 der 5 ähnlich, weist aber eine etwas unterschiedliche nachgeordnete Speicher-Logikschaltung 34D auf. Es ist wichtig, dass dieses Design den Ausgangsinverter 55 eliminiert. Die Weglassung des Ausgangsinverters mag die t_DQ weiter um etwa 10 ps verkürzen, auf Kosten aber von Treibstärke („drive strength“) und von einer etwas größeren Grundfläche („footprint“).
Die Konfigurationen, die oben beschreiben sind, ermöglichen verschiedene Verfahren zum prompten Vorlegen von Eingangsdaten bei einem Datenausgang eines Speicherschaltkreises beim Erhalten eines Taktimpulses in dem Speicherschaltkreis. Einige solche Verfahren werden folglich jetzt als Beispiele beschrieben, weiterhin unter Bezugnahme auf die obigen Konfigurationen. Es wird aber verstanden werden, dass die hier beschriebenen Verfahren, und andere innerhalb des Umfangs dieser Offenbarung, auch mittels anderen Konfigurationen realisiert werden mögen. Die Verfahren mögen zu jedem Zeitpunkt, zu dem der Speicherschaltkreis in Betrieb ist, beigetreten werden, und mögen wiederholt durchgeführt werden. Einige von den Verfahrensschritten, die hierin beschrieben und/oder dargestellt sind, mögen des Weiteren in einigen Ausführungsformen weggelassen werden, ohne dass der Umfang dieser Offenbarung verlassen wird. Die angeführte Reihenfolge der Verfahrensschritte mag in ähnlicher Weise nicht immer notwendig sein, um das beabsichtigte Ergebnis zu erreichen, ist aber zwecks Einfachheit der Darstellung und Beschreibung vorgesehen. Eine oder mehrere der dargestellten Handlungen, Funktionen oder Operationen mögen in Abhängigkeit von der bestimmten Strategie, die benutzt wird, wiederholt durchgeführt werden.
10 stellt ein beispielhaftes Verfahren 64 zum prompten Vorlegen von Eingangsdaten bei einem Datenausgang eines Speicherschaltkreises beim Erhalten eines Taktimpulses in dem Speicherschaltkreis dar. Bei 66 des Verfahrens 64 wird das Erhalten eines Taktimpulses in der vorgeordneten Speicher-Logikschaltung verzögert. Die Verzögerung mag von einem Puffer erwirkt werden, der vorgeordnet zu dem CLK-Eingang der vorgeordneten Speicher-Logikschaltung gekoppelt ist. Bei 68 werden die Eingangsdaten, die dem Speicherschaltkreis bereitgestellt worden sind, beim Erhalten des Taktimpulses in der vorgeschalteten Speicher-Logikschaltung gelatched. Bei 70 werden die gelatchten Eingangsdaten der vorgeschalteten Speicher-Logikschaltung bei der Auswahl-Logikschaltung des Speicherschaltkreises vorgelegt. Bei 72 wird es basierend auf einer Asugabe von dem Speicherschaltkreis festgestellt bzw. bestimmt, ob die Eingangsdaten gelatched sind. Falls die Eingangsdaten gelatched sind, dann geht das Verfahren weiter zu 74, wo die Auswahl-Logikschaltung des Speicherschaltkreises den logischen Zustand der gelatchten Eingangsdaten darlegt. Falls die Eingangsdaten aber nicht gelatched sind, dann geht das Verfahren weiter zu 76, wo die Auswahl-Logikschaltung des Speicherschaltkreises den logischen Zustand der ungelatchten Eingangsdaten darlegt. In dieser Art und Weise legt die Auswahl-Logikschaltung einen logischen Zustand, der von den Eingangsdaten abgeleitet ist, vor die Eingangsdaten in der vorgeordneten Speicher-Logikschaltung gelatched sind, und einen logischen Zustand, der von den gelatchten Eingangsdaten abgeleitet ist, nachdem die Eingangsdaten in der vorgeordneten Speicher-Logikschaltung gelatched sind, dar.
Bei 78 wird der dargelegte logische Zustand der Auswahl-Logikschaltung bei der nachgeordneten Speicher-Logikschaltung vorgelegt. Bei 80 wird der dargelegte logische Zustand, der von der Auswahl-Logikschaltung vorgelegt wurde, in der nachgeordneten Speicher-Logikschaltung gespeichert. Bei 82 wird der logische Zustand, der in der nachgeordneten Speicher-Logikschaltung gespeichert wurde, beim Erhalten des Taktimpulses bei dem Datenausgang vorgelegt. Von 82 geht das Verfahren zurück.
Wie oben bemerkt, mögen die hierin beschriebenen Speicherschaltkreise mit Vorteil in solchen logischen Pfaden verwendet werden, wo eine sehr kurze t_DQ gewünscht ist und eine annehmbar lange τ_D zur Verfügung steht. Solche Pfade existieren in zahlreichen variierten Umgebungen in der IC-Mikroarchitektur. Eine beispielhafte Umgebung ist in 11 dargestellt. Diese Zeichnung zeigt schematisch eine Verarbeitungsumgebung 60 - zum Beispiel eine zentrale Verarbeitungseinheit oder eine Grafikverarbeitungseinheit von einem persönlichen Computer, einem Spielsystem oder einem Smartphone. Die Umgebung 60 enthält Mikroprozessor 84, der an den Instruktionsspeicher 86 und den Datenspeicher 88 operativ gekoppelt ist. Verkörpert in RAM-Speicher jeglicher zweckmäßigen Variante mögen die Instruktionsspeicher und Datenspeicher unterschiedlichen physikalischen Speicherstrukturen oder unterschiedlichen Teilen der gleichen physikalischen Speicherstruktur entsprechen.
Der Mikroprozessor 84 weist zusätzlich zu zahlreichen Steuer- und Verbindungsstrukturen, die in 11 nicht gezeigt sind, Substrukturen 90 bis 104 auf. Der Mikroprozessor weist insbesondere eine Abruf-Logikschaltung („fetch logic“) 90 auf, die konfiguriert ist zum Auslesen einer Sequenz von Instruktionen aus einem Instruktionscache 70, die in dem Instruktionsspeicher 86 gespeichert ist und aus dem Instruktionsspeicher abgerufen wird. Die Abruf-Logikschaltung ist ferner konfiguriert zum Absenden der Sequenz von Instruktionen an die Decodier-Logikschaltung 92. Die Decodier-Logikschaltung decodiert zum Beispiel die Instruktionen durch Parsen von Op-Codes, Operanden und Adressierungsmodi. Nach dem Parsen werden die Instruktionen von einer Ganzzahleinheit („integer unit“) 94 und/oder von einer Fließkommaeinheit („floating point unit“) 96 ausgeführt.
In der in 11 gezeigten Ausführungsform weist die Ganzzahleinheit 94 einen Registerspeicher 98A, eine Ausführungs-Logikschaltung 80A, eine Rückschreibe-Logikschaltung („write-back logic“) 100A und eine Speicher-Logikschaltung 102A auf. Die Fließkommaeinheit 96 weist einen separaten Registerspeicher 98B und separate Ausführungs-, Rückschreibe- und Speicher-Logikschaltungen auf. In anderen Ausführungsformen mögen zumindest einige dieser Strukturen zwischen den Ganzzahl- und Fließkommaeinheiten geteilt („shared“) werden. Als die Instruktionen ausgeführt werden, entstehen eine Sequenz logischer und/oder arithmetischer Ergebnisse in der Ausführungs-Logikschaltung von einer oder beiden Einheiten. Die entsprechende Rückschreibe-Logikschaltung speichert solche Ergebnisse in einem zweckmäßigen Register von dem entsprechenden Registerspeicher. In einigen Architekturen hat die Speicher-Logikschaltung den einzigen bzw. exklusiven Task, Speicher- und Ladeoperationen zu und aus dem Datenspeicher 88 über den Datencache 104 zu verordnen. Obwohl die Umgebung 60 nur einen Verarbeitungskern zeigt, ist jeder Aspekt von dieser Offenbarung ebenso konsistent mit Mehrkern-Prozessoren und -Umgebungen.
So gut wie jede der Mikroprozessor-Substrukturen 90 bis 104 mag Logikpfade aufweisen, die den gesamten Datendurchsatz potenziell begrenzen können. In solchen Pfaden mag ein nicht-transparenter Schnellbypass-Speicherschaltkreis mit Vorteil verwendet werden. Der Speicherschaltkreis 10 oder 46 mag zum Beispiel in der Decodier-Logikschaltung 92, Ausführungs-Logikschaltung 80A/B und/oder Rückschreibe-Logikschaltung 100A/B verwendet werden.
Eine andere Verwendung für die Speicherschaltkreise 10 oder 46 in den verschiedenen Substrukturen des Mikroprozessors 84 mag zum Reduzieren der Wirkungen von Taktjitter und Taktverzerrung sein. Taktjitter bezeichnet die inhärente Periodenlängenvariation der Impulsfolge von einem Taktgeber; er mag aus verschiedenen Umweltfaktoren entstehen. Taktverzerrung ist ein Szenario, bei dem verschiedene Mikroprozessor-Substrukturen Taktimpulsen erhalten, die aufgrund von sogenannten chipinternen (WID) Verzögerungsvariationen mangelhaft synchronisiert sind. Einige WID Verzögerungsvariationen können sich aus nicht-idealen Zuständen bei der Herstellung ergeben - geometrische und/oder materielle Inkonsistenzen, die zum Beispiel die Impedanzen von Signalpfaden beeinflussen. Andere Verzögerungsvariationen sind lediglich das Ergebnis daraus, dass der Taktimpuls verschiedene Strecken zurücklegen muss, um die verschiedenen Substrukturen des Mikroprozessors zu erreichen.
12 stellt diesen Punkt dar. Die Zeichnung zeigt, als unschattierte rechteckige Kästen, ein beispielhaftes Layout von Substrukturen (zum Beispiel jedem der Substrukturen 90 bis 104) in einem Abschnitt des Mikroprozessors 84. Die Zeichnung zeigt auch einen Taktgeber 106, der einen Taktimpuls an zumindest einige der Substrukturen über Signalpfade unterschiedlicher Länge überträgt. Der Leser wird, wieder mit Bezug auf 1, daran erinnert, dass die vorgeordnete Speicher-Logikschaltung 32 beim Erhalten des Taktimpulses 12 zum Latchen des logischen Zustandes der Eingangsdaten getriggert wird, und dass der Taktimpuls in der vorgeordnete Speicher-Logikschaltung durch den Puffer 36 hindurch erhalten wird. Wie es hierin oben erwähnt wurde, mag der Puffer konfiguriert sein zum Verzögern des Taktimpulses mit einem Betrag, der passend ist, um Zeit-Ausleihen in der Mehrzyklus-Verbindung 108 herbeizuführen, um die Wirkungen von Taktverzerrung und Taktjitter im Mikroprozessor 84 zu reduzieren. Ein Jitterereignis („jitter event“) mag zum Beispiel zur Folge haben, dass eine Taktflanke bei dem Takteingang eines gegebenen Speicherschaltkreises früher als erwartet ankommt. Dadurch wird die Datenvorbereitungszeit („data-setup time“) ts tatsächlich verlängert, was weniger Zeit dafür übrig lässt, dass der logische Zustand an dem Dateneingang vorbereitet („set up“) wird. Durch Verzögern der Ankunft der Taktflanke bei der vorgeordneten Speicher-Logikschaltung 32 mittels Puffers 36 kann es sichergestellt werden, dass der Dateneingang ausreichend Zeit hat, um vorbereitet zu werden, und dass der Speicherschaltkreis den korrekten logischen Zustand der Inputdaten speichert. Es ist bemerkenswert, dass, mit den hierin offenbarten Konfigurationen, diese zusätzliche Pufferverzögerung I_DQ nicht erhöhen wird, da die Ausgabe, vor dem Latchen, sich direkt vom Dateneingang 20, nicht von der vorgeordneten Speicher-Logikschaltung, ausbreitet.
Die hierin beschriebene Speicherschaltkreise mögen auch in sogenannten Verbindungen der Repeater-Art („repeater-type interconnects“) benutzt werden, die Signale zwischen den verschiedenen Substrukturen des Mikroprozessors 84 tragen. Dieser Aspekt wird weiter mit Bezug auf 12 dargestellt. Die Verbindungen sind in dieser Zeichnung als schattierte Bereiche gezeigt.
Insbesondere die Verbindung 108 ist konfiguriert zum Tragen von Daten zwischen zwei Substrukturen des Mikroprozessors 84. Diese Verbindung weist einen monodirektionalen Signalpfad 110 auf, durch welchen ein Datensignal über einen Leiter oder eine Reihe von Leitern getragen wird. In einigen Ausführungsformen mag eine Verbindung einen bidirektionalen Signalpfad aufweisen, zum Beispiel zwei antiparallele monodirektionale Signalpfade. In noch weiteren Ausführungsformen mag eine Verbindung so gut wie jede Multiplizität von monodirektionalen oder bidirektionalen Signalpfaden aufweisen - zum Beispiel 64 bidirektionale Signalpfaden zum bidirektionalen Austauschen von 64-Bit-Daten zwischen Substrukturen des Mikroprozessors.
Wie es in 12 dargestellt ist, mag der Signalpfad 110 kürzer als einige Signalpfade, die Daten zu der gleichen Substruktur tragen, und länger als andere sein. Der Unterschied in geometrischer Länge von den verschiedenen Signalpfaden mag potenziell zur asynchronen Ankunft von Daten, die früher synchronisiert waren, in einer Substruktur führen, wie auch WID-Verzögerungsvariationen, die aus Herstellungsinkonsistenzen folgen. Um die Ankunft von Daten in den verschiedenen Mikroprozessorsubstrukturen besser zu synchronisieren, mögen die Verbindung 108 und andere Verbindungen des Mikroprozessors 84 Repeater-basierte Verbindungen sein, in denen jeder Signalpfad zumindest eine taktgesteuerte Speicherstufe 112 aufweist, durch welche ein Datensignal aktiv getrieben wird. In einigen Ausführungsformen mögen einige oder alle Repeater-basierte Verbindungen Mehrzyklus-Repeater-basierten Verbindungen sein, in welchen jeder Signalpfad zwei oder mehr taktgesteuerte Speicherstufen aufweist, die in Reihe angebracht sind. In dieser Konfiguration schaltet ein Datensignal hin und her („toggles“) durch jede taktgesteuerte Speicherstufe der Reihe nach, getrieben von darin erhaltenen synchronisierten Taktimpulsen.
13 zeigt schematisch ein Beispiel von einer taktgesteuerten Speicherstufe 112, die zur Verwendung in der Mehrzyklus-Repeater-basierten Verbindung 108 geeignet ist. In diesem Schaltkreis werden Daten durch den Signalpfad 110 von links nach rechts in der Zeichnung getrieben, zuerst durch die Tiefpassfilterstufe 114 und dann durch den invertierenden Puffer 116. Die Daten werden von dem invertierenden Puffer 116 in invertierter Form an dem D-Eingang eines Speicherschaltkreises appliziert. Der Speicherschaltkreis erhält auch den Taktimpuls 12. Der logische Datenzustand, der an dem D-Eingang erhalten wurde, erscheint prompt beim Erhalten des Taktimpulses an dem Datenausgang Q, wie es oben beschrieben ist. Die taktgesteuerte Speicherstufe 112 weist auch einen invertierenden Puffer 118 auf, der an den Datenausgang Q gekoppelt ist. Das Signal von dem Datenausgang Q wird in dem invertierenden Puffer 118 erhalten, der den Signalpfad 110 auf den gleichen logischen Zustand treibt als der, der am Eingang D erhalten wurde, in Synchronizität mit dem Taktimpuls 112.
Wieder mit Bezug auf die 1 und 5 und auf die obige Erläuterungen, mag der Puffer 36 dazu konfiguriert sein, den Taktimpuls mit einem Betrag zu verzögern, der geeignet ist, um Zeit-Ausleihen in der Mehrzyklusverbindung 108 herbeizuführen, um chipinterne Verzögerungsvariationen in den verschiedenen Segmenten der Verbindung auszugleichen („average out“).
Beispielhafte Konzepte der vorliegenden Erfindung enthalten:

Konzept 1. Ein Speicherschaltkreis, der prompt beim Erhalten eines Taktimpulses Eingangsdaten an einem Datenausgang vorlegt, der Schaltkreis aufweisend: eine vorgeordnete Speicher-Logikschaltung, die zum Latchen der Eingangsdaten beim Erhalten des Taktimpulses konfiguriert ist, eine nachgeordnete Speicher-Logikschaltung, die zum Speichern der gelatchten Eingangsdaten konfiguriert ist, und eine Auswahl-Logikschaltung, die konfiguriert ist zum Darlegen eines logischen Zustandes in Abhängigkeit davon, ob die vorgeordnete Speicher-Logikschaltung die Eingangsdaten gelatched hat, wobei der dargelegte logische Zustand aus den Eingangsdaten, bevor die Eingangsdaten gelatched wurden, und aus den gelatchten Eingangsdaten, nachdem die Eingangsdaten gelatched wurden, hergeleitet wird.
Konzept 2. Der Speicherschaltkreis gemäß Konzept 1, ferner aufweisend einen Puffer, durch welchen der Taktimpuls in der vorgeordneten Speicher-Logikschaltung verzögert erhalten wird.
Konzept 3. Der Speicherschaltkreis gemäß Konzept 1, wobei die vorgeordnete Speicher-Logikschaltung einen taktgesteuerten Latch der Leseverstärkerart aufweist.
Konzept 4. Der Speicherschaltkreis gemäß Konzept 1, wobei ein Output der vorgeordneten Speicher-Logikschaltung erkennen lässt, ob die Eingangsdaten gelatched wurden, und wobei dieser Output der Auswahl-Logikschaltung vorgelegt wird.
Konzept 5. Der Speicherschaltkreis gemäß Konzept 4, wobei der Output der vorgeordneten Speicher-Logikschaltung eine erste Steuerleitung und eine zweite Steuerleitung aufweist, die komplementär zu einander sind, wenn die Eingangsdaten gelatched sind, und die einander gleich sind, wenn die Eingangsdaten nicht gelatched sind, und wobei die erste Steuerleitung den logischen Zustand der Eingangsdaten übernimmt, wenn die Eingangsdaten gelatched sind.
Konzept 6. Der Speicherschaltkreis gemäß Konzept 1, wobei die vorgeordnete Speicher-Logikschaltung, die nachgeordnete Speicher-Logikschaltung und die Auswahl-Logikschaltung aus komplementärer-MetallOxid-Halbleiter-Elemente gefertigt sind.
Konzept 7. Der Speicherschaltkreis gemäß Konzept 1, wobei die vorgeordnete Speicher-Logikschaltung dazu konfiguriert ist, der Auswahl-Logikschaltung die gelatchten Eingangsdaten vorzulegen, wobei die Auswahl-Logikschaltung dazu konfiguriert ist, der nachgeordneten Speicher-Logikschaltung den dargelegten logischen Zustand vorzulegen, und wobei die nachgeordnete Speicher-Logikschaltung dazu konfiguriert ist, den logischen Zustand, der von der Auswahl-Logikschaltung dargestellt ist, zu speichern und den gespeicherten logischen Zustand an dem Datenausgang vorzulegen.
Konzept 8. Der Speicherschaltkreis gemäß Konzept 7, wobei der Taktimpuls in der nachgeordneten Speicher-Logikschaltung erhalten wird, bevor er in der vorgeordneten Speicher-Logikschaltung erhalten wird.
Konzept 9. Der Speicherschaltkreis gemäß Konzept 1, wobei die nachgeordneten Speicher-Logikschaltung ein taktgesteuerter Latch ist, und wobei ein invertierter Ausgang der nachgeordneten Speicher-Logikschaltung den Datenausgang treibt.
Konzept 10. Der Speicherschaltkreis gemäß Konzept 1, wobei die Auswahl-Logikschaltung einen Inverter und eine Und-Oder-Invertier-Struktur aufweist.
Konzept 11. Der Speicherschaltkreis gemäß Konzept 1, wobei der gespeicherte logische Zustand, der an dem Datenausgang vorgelegt wird, bis zum Erhalten des Taktimpulses in der nachgeordneten Speicher-Logikschaltung gehalten wird.
Konzept 12. Der Speicherschaltkreis gemäß Konzept 1, wobei die vorgeordnete Speicher-Logikschaltung dazu konfiguriert ist, der nachgeordneten Speicher-Logikschaltung die gelatchten Eingangsdaten vorzulegen, wobei die nachgeordnete Speicher-Logikschaltung dazu konfiguriert ist, der Auswahl-Logikschaltung die gespeicherten gelatchten Eingangsdaten vorzulegen, und wobei die Auswahl-Logikschaltung dazu konfiguriert ist, den dargestellten logischen Zustand an dem Datenausgang vorzulegen.
Konzept 13. Der Speicherschaltkreis gemäß Konzept 12, wobei der Taktimpuls in der Auswahl-Logikschaltung erhalten wird, bevor er in der vorgeordneten Speicher-Logikschaltung erhalten wird.
Konzept 14. Der Speicherschaltkreis gemäß Konzept 12, wobei die vorgeordnete Speicher-Logikschaltung und die nachgeordnete Speicher-Logikschaltung in einem Flipflop gekoppelt sind.
Konzept 15. Der Speicherschaltkreis gemäß Konzept 12, wobei die Auswahl-Logikschaltung einen Multiplexer oder ein invertierendes komplexes Gatter („inverting complex gate“) aufweist.
Konzept 16. Der Speicherschaltkreis gemäß Konzept 12, wobei der dargestellte logische Zustand, der an dem Datenausgang vorgestellt ist, bis zum Erhalten des Taktimpulses in der Auswahl- Logikschaltung gehalten wird.
Konzept 17. Ein Verfahren zum prompten Vorlegen von Eingangsdaten an einem Datenausgang eines Speicherschaltkreises beim Erhalten eines Taktimpulses in dem Speicherschaltkreis, das Verfahren aufweisend:
- Verzögern des Erhaltens des Taktimpulses in einer vorgeordneten Speicher-Logikschaltung des Speicherschaltkreises, Latchen der Eingangsdaten in der vorgeordneten Speicher-Logikschaltung beim Erhalten des Taktimpulses in der vorgeordneten Speicher-Logikschaltung, und Darlegen, in einer Auswahl-Logikschaltung des Speicherschaltkreises, eines logischen Zustandes, der aus den Eingangsdaten hergeleitet ist, bevor die Eingangsdaten in der vorgeordneten Speicher-Logikschaltung gelatched worden sind, und Darlegen eines logischen Zustandes, der aus den gelatchten Eingangsdaten hergeleitet ist, nachdem die Eingangsdaten gelatched worden sind.
Konzept 18. Das Verfahren gemäß Konzept 17, ferner aufweisend: Vorlegen der gelatchten Eingangsdaten der vorgeordneten Speicher-Logikschaltung bei der Auswahl-Logikschaltung, Vorlegen des dargestellten logischen Zustandes der Auswahl-Logikschaltung bei der nachgeordneten Speicher-Logikschaltung, Speichern des von der Auswahl-Logikschaltung dargestellten logischen Zustands in der nachgeordneten Speicher-Logikschaltung, und Vorlegen des gespeicherten logischen Zustands von der nachgeordneten Speicher-Logikschaltung bei dem Datenausgang.
Konzept 19. Das Verfahren gemäß Konzept 17, ferner aufweisend ein Feststellen, basierend auf einer Ausgabe der vorgeordneten Speicher-Logikschaltung, ob die Eingangsdaten gelatched sind.
Konzept 20. Ein Speicherschaltkreis, der prompt beim Erhalten eines Taktimpulses Eingangsdaten an einem Datenausgang vorlegt, der Schaltkreis aufweisend: eine vorgeordnete Speicher-Logikschaltung, die zum Latchen der Eingangsdaten beim Erhalten des Taktimpulses konfiguriert ist, eine Auswahl-Logikschaltung, die konfiguriert ist zum Darlegen eines logischen Zustandes in Abhängigkeit davon, ob die vorgeordnete Speicher-Logikschaltung die Eingangsdaten gelatched hat, wobei der dargelegte logische Zustand aus den Eingangsdaten, bevor die Eingangsdaten gelatched wurden, und aus den gelatchten Eingangsdaten, nachdem die Eingangsdaten gelatched wurden, hergeleitet wird, eine nachgeordnete Speicher-Logikschaltung, die zum Speichern des von der Auswahl-Logikschaltung dargelegten logischen Zustandes und zum Vorstellen des gespeicherten logischen Zustands beim bzw. nach dem Erhalten des Taktimpulses, und einen Puffer, der dazu konfiguriert ist, das Erhalten des Taktimpulses in der vorgeordneten Speicher-Logikschaltung relativ zu dem Erhalten des Taktimpulses in der nahgeschalteten Speicher-Logikschaltung zu verzögern.

Claims

Ein Speicherschaltkreis, der prompt beim Erhalten eines Taktimpulses Eingangsdaten an einem Datenausgang vorlegt, der Schaltkreis aufweisend: eine vorgeordnete Speicher-Logikschaltung (32), die zum Latchen der Eingangsdaten beim Erhalten des Taktimpulses konfiguriert ist, eine nachgeordnete Speicher-Logikschaltung (34a), die zum Speichern der gelatchten Eingangsdaten konfiguriert ist, und eine Auswahl-Logikschaltung (18a), die konfiguriert ist zum Darlegen eines logischen Zustandes in Abhängigkeit davon, ob die vorgeordnete Speicher-Logikschaltung (34a) die Eingangsdaten gelatched hat, wobei der dargelegte logische Zustand aus den Eingangsdaten, bevor die Eingangsdaten gelatched wurden, und aus den gelatchten Eingangsdaten, nachdem die Eingangsdaten gelatched wurden, hergeleitet wird, dadurch gekennzeichnet, dass der Speicherschaltkreis einen Puffer aufweist, durch welchen der Taktimpuls in der vorgeordneten Speicher-Logikschaltung (32) verzögert erhalten wird, wobei ein Ausgang der vorgeordneten Speicher-Logikschaltung (32) erkennen lässt, ob die Eingangsdaten gelatched wurden, und wobei dieser Ausgang der Auswahl-Logikschaltung vorgelegt wird.
Der Speicherschaltkreis gemäß Anspruch 1, wobei die vorgeordnete Speicher-Logikschaltung einen taktgesteuerten Latch der Leseverstärkerart aufweist.
Der Speicherschaltkreis gemäß Anspruch 1, wobei der Ausgang der vorgeordneten Speicher-Logikschaltung eine erste Steuerleitung und eine zweite Steuerleitung aufweist, die komplementär zu einander sind, wenn die Eingangsdaten gelatched sind, und die einander gleich sind, wenn die Eingangsdaten nicht gelatched sind, und wobei die erste Steuerleitung den logischen Zustand der Eingangsdaten übernimmt, wenn die Eingangsdaten gelatched sind.
Der Speicherschaltkreis gemäß einem beliebigen der Ansprüche 1 bis 3, wobei die vorgeordnete Speicher-Logikschaltung dazu konfiguriert ist, der Auswahl-Logikschaltung die gelatchten Eingangsdaten vorzulegen, wobei die Auswahl-Logikschaltung dazu konfiguriert ist, der nachgeordneten Speicher-Logikschaltung den dargelegten logischen Zustand vorzulegen, und wobei die nachgeordnete Speicher-Logikschaltung dazu konfiguriert ist, den logischen Zustand, der von der Auswahl-Logikschaltung dargestellt ist, zu speichern und den gespeicherten logischen Zustand an dem Datenausgang vorzulegen.
Der Speicherschaltkreis gemäß Anspruch 4, wobei der Taktimpuls in der nachgeordneten Speicher-Logikschaltung erhalten wird, bevor er in der vorgeordneten Speicher-Logikschaltung erhalten wird.
Der Speicherschaltkreis gemäß einem beliebigen der Ansprüche 1 bis 5, wobei der gespeicherte logische Zustand, der an dem Datenausgang vorgelegt wird, bis zum Erhalten des Taktimpulses in der nachgeordneten Speicher-Logikschaltung gehalten wird.
Der Speicherschaltkreis gemäß einem beliebigen der Ansprüche 1 bis 6, wobei die vorgeordnete Speicher-Logikschaltung dazu konfiguriert ist, der nachgeordneten Speicher-Logikschaltung die gelatchten Eingangsdaten vorzulegen, wobei die nachgeordnete Speicher-Logikschaltung dazu konfiguriert ist, der Auswahl-Logikschaltung die gespeicherten gelatchten Eingangsdaten vorzulegen, und wobei die Auswahl-Logikschaltung dazu konfiguriert ist, den dargestellten logischen Zustand an dem Datenausgang vorzulegen.
Der Speicherschaltkreis gemäß Anspruch 7, wobei der Taktimpuls in der Auswahl-Logikschaltung erhalten wird, bevor er in der vorgeordneten Speicher-Logikschaltung erhalten wird.
Ein Verfahren zum prompten Vorlegen von Eingangsdaten an einem Datenausgang eines Speicherschaltkreises beim Erhalten eines Taktimpulses in dem Speicherschaltkreis, das Verfahren aufweisend: Verzögern des Erhaltens des Taktimpulses in einer vorgeordneten Speicher-Logikschaltung des Speicherschaltkreises, Latchen der Eingangsdaten in der vorgeordneten Speicher-Logikschaltung beim Erhalten des Taktimpulses in der vorgeordneten Speicher-Logikschaltung, und Darlegen, in einer Auswahl-Logikschaltung des Speicherschaltkreises, eines logischen Zustandes, der aus den Eingangsdaten hergeleitet ist, bevor die Eingangsdaten in der vorgeordneten Speicher-Logikschaltung gelatched worden sind, und Darlegen eines logischen Zustandes, der aus den gelatchten Eingangsdaten hergeleitet ist, nachdem die Eingangsdaten gelatched worden sind, wobei ein Ausgang der vorgeordneten Speicher-Logikschaltung (32) erkennen lässt, ob die Eingangsdaten gelatched wurden, und wobei dieser Ausgang der Auswahl-Logikschaltung vorgelegt wird.
Das Verfahren gemäß Anspruch 9, ferner aufweisend: Vorlegen der gelatchten Eingangsdaten der vorgeordneten Speicher-Logikschaltung bei der Auswahl-Logikschaltung, Vorlegen des dargestellten logischen Zustandes der Auswahl-Logikschaltung bei der nachgeordneten Speicher-Logikschaltung, Speichern des von der Auswahl-Logikschaltung dargestellten logischen Zustands in der nachgeordneten Speicher-Logikschaltung, und Vorlegen des gespeicherten logischen Zustands von der nachgeordneten Speicher-Logikschaltung bei dem Datenausgang.