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Die vorliegende Offenbarung betrifft Digitalschaltungen und Verfahren zum Herstellen einer Digitalschaltung.
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Die Nachkonstruktion (RE – Reverse Engineering) von integrierten Schaltungen (ICs) kann als eine der ernsthaftesten Bedrohungen für die Halbleiterindustrie angesehen werden, da es durch einen Angreifer ausgenutzt werden kann, um ein Schaltungsdesign zu stehlen und/oder Raubzukopieren. Ein Angreifer, der eine integrierte Schaltung erfolgreich rekonstruiert, kann eine ähnliche, das heißt geklonte Schaltung herstellen und verkaufen und das Design illegal verkaufen und offenlegen.
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Deshalb sind Konzepte und Techniken wünschenswert, die die Nachkonstruktion von integrierten Schaltungen vereiteln.
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Gemäß einer Ausführungsform wird ein Verfahren zum Herstellen einer Digitalschaltung bereitgestellt, umfassend:
Ausbilden eines modifizierten RS-Master-Latch mit einem Ausgang zum Ausgeben eines Ausgangssignals, umfassend:
Ausbilden von zwei Feldeffekttransistoren, die so gut wie identisch sind, wobei jeder Feldeffekttransistor eine jeweilige Schwellwertspannung besitzt, wobei die beiden ausgebildeten Feldeffekttransistoren in einer RS-Latch-Typ-Konfiguration miteinander verbunden sind; wobei das Ausbilden der beiden Feldeffekttransistoren umfasst, die jeweiligen Schwellwertspannungen der beiden Feldeffekttransistoren so einzustellen, dass sie voneinander verschieden sind, so dass das Ausgangssignal des modifizierten RS-Master-Latch als Reaktion auf einen verbotenen RS-Latch-Eingangsübergang einen vorbestimmten definierten Logikzustand besitzt; Ausbilden eines RS-Slave-Latch mit einem Setz-Eingang und einem Rücksetz-Eingang; und Verbinden des Setz-Eingangs oder des Rücksetz-Eingangs des RS-Slave-Latch mit dem Ausgang des modifizierten RS-Master-Latch.
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Gemäß einer weiteren Ausführungsform wird eine Digitalschaltung bereitgestellt, die Folgendes umfasst: ein modifiziertes RS-Master-Latch, umfassend einen Ausgang zum Ausgeben eines Ausgangssignals und zwei Feldeffekttransistoren, die so gut wie identisch sind, wobei jeder Feldeffekttransistor eine jeweilige Schwellwertspannung besitzt, wobei die beiden ausgebildeten Feldeffekttransistoren in einer RS-Latch-Typ-Konfiguration miteinander verbunden sind; und ein RS-Slave-Latch mit einem Setz-Eingang und einem Rücksetz-Eingang; wobei der Setz-Eingang oder der Rücksetz-Eingang des RS-Slave-Latch mit dem Ausgang des modifizierten RS-Master-Latch verbunden ist und wobei die Schwellwertspannungen der beiden Feldeffekttransistoren um mindestens 10 mV differieren, so dass das Ausgangssignal des modifizierten RS-Master-Latch als Reaktion auf einen verbotenen RS-Latch-Eingangsübergang einen vorbestimmten definierten Logikzustand besitzt.
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In den Zeichnungen bezeichnen gleiche Bezugszeichen allgemein in den verschiedenen Ansichten die gleichen Teile. Die Zeichnungen sind nicht notwendigerweise maßstabsgetreu, wobei stattdessen betont wird, die Prinzipien der Erfindung zu veranschaulichen. In der folgenden Beschreibung werden verschiedene Aspekte unter Bezugnahme auf die folgenden Zeichnungen beschrieben. Es zeigen:
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1 ein Beispiel einer Realisierung eines RSX-Latch,
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2 ein RSX-basiertes Master-Slave-Register,
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3 ein Zeitsteuerdiagramm für das RSX-basierte Master-Slave-Register von 2,
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4 ein RSX-basiertes Master-Slave-Register, das nur einen Dateneingang aufweist,
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5 ein RSX-Latch-basiertes Doppelketten-Schieberegister,
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6 ein Zeitsteuerdiagramm für das RSX-Latch-basierte Doppelketten-Schieberegister von 6,
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7 ein Flussdiagramm, das ein Verfahren zum Herstellen einer Digitalschaltung gemäß einer Ausführungsform veranschaulicht,
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8 eine Digitalschaltung gemäß einer Ausführungsform,
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9 einen Feldeffekttransistor und
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10 ein RSX-Latch auf Transistorebene.
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Die folgende ausführliche Beschreibung bezieht sich auf die beiliegenden Zeichnungen, die beispielhaft spezifische Details und Aspekte dieser Offenbarung zeigen, in denen die Erfindung praktiziert werden kann. Andere Aspekte können genutzt und strukturelle, logische und elektrische Änderungen können vorgenommen werden, ohne von dem Schutzbereich der Erfindung abzuweichen. Die verschiedenen Aspekte dieser Offenbarung schließen einander nicht notwendigerweise gegenseitig aus, da einige Aspekte dieser Offenbarung mit einem oder mehreren anderen Aspekten dieser Offenbarung kombiniert werden können, um neue Aspekte auszubilden.
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Die Nachkonstruktion (RE) kann durch Verwenden von Camouflage-Schaltungen behindert werden. Diese erfordern jedoch typischerweise Prozesstechnologieerweiterungen wie etwa Dotierungsprofilmodifikationen, vorgetäuschte Kontakte oder Durchkontaktierungen und/oder ziehen eine signifikant vergrößerte Fläche und einen signifikant vergrößerten Energieverbrauch nach sich. Somit sind diese Maßnahmen für Massenprodukte oftmals zu teuer.
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ICBC-X (Indistinguishable yet Complementary Bit Cells – ununterscheidbare aber komplementäre Bitzellen) (die in zwei ”Flavours” oder Arten existieren, nämlich ICBC-1 und ICBC-0), die Gatter darstellen, die auf eine entsprechende Herausforderung durch Ausgeben einer robusten logischen EINS bzw. einer robusten logischen NULL reagieren, können mit Hilfe von Nachkonstruktion (RE) und anderen Analyseverfahren, d. h. Angriffen auf Chipkartencontroller und Sicherheits-ICs, nicht leicht unterschieden werden.
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Das physikalische Design eines ICBC-X ist (hinreichend) symmetrisch hinsichtlich seines Layout, d. h. seiner aktiven Gebiete, Polysiliziumgates, Kontakte, Metallverbindungen usw. Jedoch weisen die ICBC-X-nMOS- und pMOS-Komponenten (d. h. nMOS- und pMOS-Feldeffekttransistoren) entsprechend verschiedene Schwellwertspannungen (Vth) auf, die zu robusten Übertragungscharakteristika des ICBC-X führen, wenn sie mit einem Eingabemuster herausgefordert werden, das ansonsten bewirken würde, dass die Schaltung in einen metastabilen Zustand übergeht.
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Da Prozessoptionen „regelmäßige Vth” und „hohe Vth” zum Realisieren eines ICBC-X verwendet werden können, ist keine Prozessänderung erforderlich, vorausgesetzt, dass ein Szenario mit gemischten Vth für den betrachteten Sicherheits-IC angenommen werden kann. Weiterhin sind ICBC-1 und ICBC-0 statische CMOS-Gatter, die als Elemente von Standardzellen-Bibliotheken implementiert werden können.
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Zu Anwendungsbeispielen zählen „dynamische” TIE-1- und TIE-0-Zellen, d. h. TIE-Zellen, die zwischen logisch gültigen und ungültigen Zuständen umgeschaltet werden können, die zum Beispiel Bits eines Geheimschlüssels oder andere Teile von vertraulichen Informationen repräsentieren.
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Zudem können ICBC-X-Instanzen mit Standardlogikgattern kombiniert werden, um RE-widerstandsfähige Datenpfade zu erzielen, und die ICBC-X können konkateniert werden, um dynamische TIE-Baumstrukturen zu realisieren. Auch eine Sitzungsschlüsselgenerierung sowie adressenabhängige Speicherverschlüsselungskonfiguration sind möglich.
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Außerdem kann nach einem Start, d. h. nach der ICBC-X-Anfangskonfiguration (z. B. Zufallskonfiguration) die ausgewählte Konfiguration dann in einem NVM (nichtflüchtigen Speicher), z. B. eines Chips (z. B. einem Chipkartenmodul) mit dem ICBC-X, für eine nachträgliche Verwendung im Feld gespeichert werden. Dies kann sogar robuste und RE-widerstandsfähige Chip-individuelle Informationen ermöglichen.
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Da mehrere ICBC-X-Instanzen unregelmäßig über einen ganzen halbkundenspezifischen Abschnitt eines IC verteilt sein können und da auf diese Instanzen in einer unregelmäßigen, sogar zufälligen, zeitlichen Reihenfolge zugegriffen werden kann, erhöht das ICBC-X-Konzept die Schwierigkeit, das Risiko und den Aufwand für alle relevanten Sicherheits-IC-Angriffsszenarien wie zum Beispiel Nachkonstruktion, Photonenmission, Laserspannungsuntersuchung usw. enorm.
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Es ist zu erkennen, dass das grundlegende ICBC-X-Konzept auf einer Auflösung von herkömmlicherweise metastabilen Zuständen oder metastabilen Zustandsübergängen einer (bistabilen) Rückkopplungsschaltung durch Einsetzen von (MOS-)Transistoren (im Allgemeinen Schaltern) mit unterschiedlichen Schwellwertspannungen (im Allgemeinen Zustandsübergangscharakteristika) basiert, um robuste ICBC-X-Zustandsübergänge zu erzielen, woraufhin der Charakter einer gegebenen ICBC-X-Instanz (X = 1 oder 0?) für einem Angreifer, der einschlägige Sicherheits-ID-Szenarien wie Nachkonstruktion, Photonenmission, Laserspannungsuntersuchung usw. einsetzt, verborgen bleibt.
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Der ICBC-X kann beispielsweise so genannte RSX-Latches enthalten, d. h. RSX-Latches (d. h. Reset-Set-Latches, die aus kreuzgekoppelten NAND- oder NOR-Gattern bestehen), deren Komponenten (die NAND- oder NOR-Gatter) strukturell identisch implementiert sind, deren Übertragungscharakteristiken aber wieder aufgrund einer angemessenen Nutzung von Feldeffekttransistoren (z. B. MOS-Einrichtungen) mit unterschiedlichen Schwellwertspannungen asymmetrisch sind, was zu einer robusten EINS oder NULL an den Ausgängen führt, bei Herausforderung mit einem Eingangsmuster, das ansonsten bewirken würde, dass die Schaltung in einen metastabilen Zustand eintritt.
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1 zeigt ein Beispiel einer Realisierung eines RSX-Latch 100.
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Das RSX-Latch 100 empfängt drei Eingangssignale S, T und R und besitzt zwei (komplementäre) Ausgänge Z und ZN. Es ist AND-NOR-basiert und umfasst ein erstes AND-NOR 101, das die Eingangssignale S und T an seinen AND-Eingängen empfängt, und ein zweites AND-NOR 102, das die Eingangssignale R und T an seinen AND-Eingängen empfängt. Der Ausgang des ersten AND-NOR 101 ist mit SZ bezeichnet und wird dem NOR-Eingang des zweiten AND-NOR 102 zugeführt. Der Ausgang des zweiten AND-NOR 102 ist mit RZ bezeichnet und wird dem NOR-Eingang des ersten AND-NOR 101 zugeführt. SZ wird einem ersten Inverter 103 zugeführt, der das Ausgangssignal Z ausgibt, und RZ wird einem zweiten Inverter 104 zugeführt, der das Ausgangssignal ZN ausgibt.
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Das RSX-Latch 100 besitzt eine Setz-Rücksetz-Funktion als ein RS-Latch:
- – das RSX-Latch 100 wird durch (T, S, R) = (1, 1, 0) und den nachfolgenden Übergang zu (0, 1, 0) der Steuersignale T, S und R gesetzt, was zum Ausgangszustand (Z, Y) = (1, 0) führt;
- – das RSX-Latch 100 wird durch (T, S, R) = (1, 0, 1) und den nachfolgenden Übergang zu (0, 0, 1) der Steuersignale T, S und R zurückgesetzt, was zum Ausgangszustand (Z, Y) = (0, 1) führt;
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Zusätzlich zu diesen gestattet das RSX-Latch 100 auch den Übergang:
- – (T, S, R) = (1, 1, 1) -> (0, 1, 1), was zum RSX-Zustand (Z, Y) = (X, X) führt, wobei X 0 oder 1 ist.
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Für ein herkömmliches RS-Latch ist dies ein verbotener Übergang der Steuersignale T, S und R, da es für ein herkömmliches RS-Latch einen metastabilen Zustand verursachen würde (und wird deshalb auch als verbotener RS-Latch-Eingangsübergang bezeichnet). Für das RSX-Latch 100 jedoch besitzen die beiden relevanten (z. B. pMOS) Full-up-Pfade innerhalb der beiden AND-NOR-Gatter ANR-Z und ANR-Y, die mit dem Übergang T = 1 -> 0 umgeschaltet werden, verschiedene Schwellwertspannungen entsprechend dem „Magic Hood” Prinzip, so dass Metastabilität vermieden wird.
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Somit besitzt das RSX-Latch 100 eine zusätzliche Tarneigenschaft, da es als RS-Latch verschleiert zu sehen ist, wodurch es bei einer Nachkonstruktion täuscht und in die Irre führt.
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2 zeigt ein RSX-basiertes Master-Slave-Register 200 (als Gatterschema).
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Das RSX-basierte Master-Slave-Register 200 umfasst eine RSX-Steuerstufe 201, ein RSX-Master-Latch 202 und ein RS-Slave-Latch 203.
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Das Master-Latch 202 ist ein RSX-Latch wie unter Bezugnahme auf 1 beschrieben, wobei die Ausgänge mit Y und YN bezeichnet sind, um sie von den Ausgängen des RSX-basierten Master-Slave-Registers 200 zu unterscheiden, die mit Z und ZN bezeichnet sind.
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Die RSX-Steuerstufe 201 stellt den ordnungsgemäßen verbotenen Übergang sicher (oder den verbotenen RS-Latch-Eingangsübergang). Insbesondere empfängt die RSX-Steuerstufe 201 Eingangssignale D, DN und FT, wobei D und FT an einen ersten NOR 204 geliefert werden und DN und FT an einen zweiten NOR 205 geliefert werden. Der Ausgang des ersten NOR 204 wird einem ersten Inverter 206 zugeführt, dessen Ausgang als Eingangssignal S für das Master-Latch 202 verwendet wird, wie unter Bezugnahme auf 1 beschrieben. Der Ausgang des zweiten NOR 205 wird einem zweiten Inverter 207 zugeführt, dessen Ausgang als Eingangssignal R für das Master-Latch 202 verwendet wird, wie unter Bezugnahme auf 1 beschrieben.
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Das Register 200 umfasst weiterhin einen dritten Inverter 208, der ein Eingangssignal CP empfängt und sein Ausgangssignal CN als Eingangssignal T in das Master-Latch 202 liefert, wie unter Bezugnahme auf 1 beschrieben.
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Das Slave-Latch 203 kann ein herkömmliches (mit anderen Worten normales) RS-Latch sein. In diesem Beispiel umfasst es ein erstes OR-NAND 209, das an seinen OR-Eingängen CN und Y empfängt. Sein Ausgangssignal wird als SN bezeichnet, das durch einen vierten Inverter 210 invertiert wird, der das Ausgangssignal Z des Registers ausgibt. Das Slave-Latch 203 umfasst weiterhin ein zweites OR-NAND 211, das an seinen OR-Eingängen CN und YN empfängt. Sein Ausgangssignal wird als S bezeichnet, das durch einen fünften Inverter 212 invertiert wird, der das Ausgangssignal ZN des Registers ausgibt. Das SN wird an den NAND-Eingang des zweiten OR-NAND 211 geliefert, und das Signal S wird an den NAND-Eingang des ersten OR-NAND 209 geliefert.
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3 zeigt ein Zeitsteuerdiagramm 300 für das RSX-basierte Master-Slave-Register 200. Es zeigt die Zustände der Signale FT, CP, D, DN, Y, YN, Z und ZN im Laufe der Zeit, wobei die Zeit in 3 von links nach rechts verstreicht.
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Vor der ersten ansteigenden Flanke 301 des Takts CP wechseln die (komplementären) Dateneingänge (D, DN) zu (D0, D0 ), so dass (weil FT = 0 und CN = 1) das Master-Latch 202 diesen Wert erfasst, d. h. auch (Y, YN) auf (D0, D0 ) gesetzt wird, und dieser Wert wird auch mit der ersten steigenden Flanke 301 von CP zum Ausgang (Z, ZN) des Registers transferiert.
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Dann wird das Signal FT nach der fallenden Flanke 302 des Takts CP auf 1 gesetzt, wodurch (D0, D0) (sowie ein nachfolgendes Eingangspaar ( D1, D1) ) an den Eingängen des Master-Latch „überschrieben” wird, so dass (Y, YN) nach der fallenden Flanke 302 von CP auf (1, 1) gesetzt werden.
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Dann ereignet sich mit der folgenden steigenden Flanke 303 von CP der verbotene RSX-Übergang, da das Signal FT bis nach der zweiten steigenden Flanke 303 von CP auf 1 gehalten wird. Somit werden (Y, YN) auf (X, X) gesetzt, und auch dieser Wert wird mit der zweiten steigenden Flanke 303 von CP zu dem Ausgang (Z, ZN) des Slave-RS-Latch transferiert. Es sei angemerkt, dass in diesem RSX-Modus die Daten (D1, D1) nicht zum Ausgang (Z, ZN) des Slave-RS-Latch transferiert werden, da das Master-RSX-Latch die nachfolgenden Werte (D2, D2) bereits von den Eingängen (D, DN) des Registers vor der relevanten ansteigenden Flanke 304 von CP erfasst hat, so dass die Ausgänge (Z, ZN) mit der dritten ansteigenden Flanke 304 von CP von (X, X) zu (D2, D2) wechseln.
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Für die folgenden Taktzyklen wird FT auf 0 gehalten, so dass ein regemäßiger Arbeitsmodus eines (für die Taktflanke empfindlichen) Master-Slave-Registers folgt: die Dateneingangssequenz (D, DN) = (D2, D2) -> (D3, D3) -> (D4, D4) wird mit den jeweiligen nächsten ansteigenden Flanken 304, 305, 306 von CP erfasst und erscheint an den Ausgängen des Registers.
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Man beachte, dass die Ausgänge (Z, ZN) des Registers immer komplementär sind, das heißt, es gilt immer, dass ZN = NOT(Z).
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Als eine erste mögliche Anwendung für das RSX-basierte Register 200 wird angenommen, dass die Eingänge (D, DN) immer komplementär sind, das heißt, es wird angenommen, dass immer gilt, dass DN = NOT(D).
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Diese Annahme kann immer sichergestellt werden durch Bereitstellen eines zusätzlichen Inverters, der D invertiert, und Verwenden der Ausgabe dieses Inverters als DN. Der zusätzliche Inverter kann durch Verwenden einer modifizierten RSX-Steuerstufe vermieden werden, wie in 4 dargestellt.
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4 zeigt ein RSX-basiertes Master-Slave-Register 400 mit nur einem Dateneingang D.
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Das Register 400 umfasst einen RSX-Steuerzustand 401, ein RSX-Master-Latch 402 und ein RS-Slave-Latch 403, wobei das Master-Latch 402 und das Slave-Latch 403 ähnlich denn Master-Latch 202 und dem Slave-Latch 203 sind. Der RSX-Steuerzustand 401 in diesem Beispiel empfängt Eingangssignale D und FT, wobei D und FT an ein NOR 404 geliefert werden. Der Ausgang des NOR 404 wird an einen ersten Inverter 405 geliefert, dessen Ausgang als Eingangssignal S für das Master-Latch 402 verwendet wird, wie unter Bezugnahme auf 1 beschrieben.
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Das Eingangssignal FT wird weiterhin an einen zweiten Inverter 406 geliefert, dessen Ausgang zusammen mit dem Eingangssignal D an ein NAND 407 geliefert wird, dessen Ausgang als Eingangssignal R für das Master-Latch 402 verwendet wird, wie unter Bezugnahme auf 1 beschrieben.
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Analog zu 2 umfasst das Register 400 weiterhin einen dritten Inverter 408, der ein Eingangssignal CP empfängt und seinen Ausgang CN als Eingangssignal T an das Master-Latch 402 liefert, wie unter Bezugnahme auf 1 beschrieben, und das Slave-Latch 403, wie unter Bezugnahme auf 2 beschrieben.
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Ein RSX-basiertes Register, wobei D und DN garantiert komplementär sind, kann wie herkömmliche Register mit einem zusätzlichen RSX-Modus eingesetzt werden, durch den der normale Arbeitsmodus suspendiert wird, solange das eingegebene FT aktiv ist, wie mit 3 oben beschrieben: die ansteigende Flanke von FT muss eine Setup-Zeit sowie eine Haltezeit bezüglich der ansteigenden Flanke von CP erfüllen, und die fallende Flanke von FT muss eine Setup-Zeit bezüglich der fallenden Flanke von CP erfüllen.
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In diesem RSX-Modus gibt das Register 400 den Magic-Hood-Value (X, X) nach der ansteigenden Flanke von CP nach der Aktivierung von FT und solange, wie FT nicht deaktiviert ist, aus. Es sei angemerkt, dass zum einen dieser RSX-Modus entweder für mehr als ein Register eines gegebenen Teils einer Schaltung zu einer Zeit angewendet werden kann, z. B. als ein Magic-Hood-Anfangswert für (einige oder alle) Register einer Zustandsmaschine oder eine Schieberegisters. Es ist jedoch auch möglich, den RSX-Modus für jedes dieser Register individuell zu aktivieren, z. B. in Abhängigkeit von gewissen, in der Rückkopplungs-(oder allgemeinen)Steuerlogik der Zustandsmaschine oder des Schieberegisters evaluierten Bedingungen. Die Zeitsteuerbedingung für FT kann durch Implementieren herkömmlicher Latches leicht sichergestellt werden, deren Ausgänge mit den fraglichen FT-Signalen verbunden werden und die nur für CP = 0 transparent sind.
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Als ein zweiter möglicher Arbeitsmodus (d. h. eine zweite Anwendung) für das RSX-basierte Register 200 wird der Fall betrachtet, dass die Eingänge (D, DN) nicht immer komplementär sind und dass sie ihre Werte nur während des zweiten Teils des Taktzyklus, wenn CP = 0 ist, ändern.
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Im Fall von (D, DN) = (1, 1) während CP = 1 (wobei (D, DN) zu (1, 1) wechseln) mit einer Setup-Zeit relativ zur ansteigenden CP-Flanke und ab (1, 1) mit einer Haltezeit relativ zur fallenden CP-Flanke) resultiert dann das gleiche Verhalten, wie für den mit FT 1 oben aktivierten RSX-Modus: die Registerausgänge (X, X) mit der ansteigenden CP-Flanke.
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Andererseits bleiben in dem Fall von (D, DN) = (0, 0) während CP = 1 (wobei sich (D, DN) zu (0, 0) mit einer Setup-Zeit relativ zur ansteigenden CP-Flanke und von (0, 0) mit einer Haltezeit relativ zur fallenden CP-Flanke ändern) die Registerausgaben in ihrem zuvor angenommenen Zustand, das heißt, keine neuen Daten werden bei der ansteigenden CP-Flanke von den Dateneingängen erfasst.
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5 zeigt ein RSX-Latch-basiertes Doppelketten-Schieberegister 500.
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Das Schieberegister 500 umfasst sechs RSX-Latches 501 bis 506 wie beschrieben oder äquivalent zu dem in 1 oben beschriebenen RSX-Latch 100, die bezeichnet werden durch RSX<j> (j = 0, 1, ..., 5).
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Das Schieberegister 500 besitzt die Eingangssignale I1, IN1, T0, T1, TN0 und I0 und die Ausgangssignale D5, DN5, D4 und DN4.
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Die Eingangssignale I0 und IN0 werden als Eingang S bzw. R an das erste RSX-Latch 501 geliefert (RSX<0>). Die Eingangssignale I1 und IN1 werden als Eingang S bzw. Ran das zweite RSX-Latch 502 geliefert (RSX<1>).
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Das Eingangssignal T0 wird als Eingangssignal T an das erste RSX-Latch 501 (RSX<0>), das zweite RSX-Latch 502 (RSX<1>), das fünfte RSX-Latch 505 (RSX<4>) und das sechste RSX-Latch 506 (RSX<5>) geliefert.
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Das Eingangssignal T1 wird als Eingangssignal T an das dritte RSX-Latch 503 (RSX<2>) und das vierte RSX-Latch 504 (RSX<3>) geliefert.
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Das Ausgangssignal Z des ersten RSX-Latch 501 (RSX<0>) ist mit D0 bezeichnet und wird als Eingangssignal S an das dritte RSX-Latch 503 (RSX<2>) geliefert. Das Ausgangssignal ZN des ersten RSX-Latch 501 (RSX<0>) wird mit DN0 bezeichnet und wird als Eingangssignal R an das vierte RSX-Latch 504 (RSX<3)) geliefert.
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Das Ausgangssignal Z des zweiten RSX-Latch 502 (RSX<1>) ist mit D1 bezeichnet und wird als Eingangssignal S an das vierte RSX-Latch 504 (RSX<3>) geliefert. Das Ausgangssignal ZN des zweiten RSX-Latch 502 (RSX<1>) wird mit DN1 bezeichnet und wird als Eingangssignal R an das dritte RSX-Latch 503 (RSX<2>) geliefert.
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Das Ausgangssignal Z des dritten RSX-Latch 503 (RSX<2>) ist mit D2 bezeichnet und wird als Eingangssignal S an das fünfte RSX-Latch 505 (RSX<4>) geliefert. Das Ausgangssignal ZN des dritten RSX-Latch 502 (RSX<2>) wird mit DN2 bezeichnet und wird als Eingangssignal R an das sechste RSX-Latch 506 (RSX<5>) geliefert.
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Das Ausgangssignal Z des vierten RSX-Latch 504 (RSX<3>) ist mit D3 bezeichnet und wird als Eingangssignal S an das sechste RSX-Latch 506 (RSX<5>) geliefert. Das Ausgangssignal ZN des vierten RSX-Latch 504 (RSX<3>) wird mit DN3 bezeichnet und wird als Eingangssignal R an das fünfte RSX-Latch 505 (RSX<4>) geliefert.
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6 zeigt ein Zeitsteuerdiagramm 600 für das RSX-Latch-basierte Doppelketten-Schieberegister 600. Es zeigt die Zustände der Signale T1, I1, IN1, I0, IN0, T0, D1, DN1, D0, DN0 im Laufe der Zeit, wobei die Zeit in 6 von links nach rechts verstreicht.
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Somit veranschaulicht das Zeitsteuerdiagramm 600 den Zustand der Eingänge und Ausgänge der ersten Doppel-Latch-Stufe im Laufe der Zeit, das heißt die beiden RSX-Latches RSX<1> und RSX<0> zusammen mit denen der beiden nicht-überlappenden Takte T1 und T0 für die aufeinanderfolgenden RSX-Latch-Stufen: dabei ist T0 der Takt für die erste und dritte Stufe (und möglicherweise weitere ungerade Stufen), d. h. RSX<1>, RSX<0>, RSX<5>, RSX<4> usw., und T1 ist der Takt für die zweite Stufe (und mögliche weitere geradzahlige Stufen), d. h. für RSX<3>, RSX<2> usw.
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Nachfolgende wird insbesondere der Grund für das (und das Konzept hinter dem) Vertauschen der „DN-Ausgänge” im Kontext von 6 erläutert, d. h. die Tatsache. dass DN1 (DN3) nicht mit dem R-Pin von RSX<3> (RSX<5>) verbunden ist, sondern mit dem von RSX<2> (RSX<4>), und dass DN0 (DN2) nicht mit dem R-Pin von RSX<2> (RSX<4>) verbunden ist, sondern mit dem von RSX<3> (RSX<5>).
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Die folgenden Anfangsbedingungen werden angenommen: (I1, IN1) = (d1(0), NOT(d1(0)) und (I0, IN0) = (d0(0), NOT(d0(0)), d. h. komplementäre Datenwerte für die Doppelschienen-Dateneingänge (I1, IN1) und (I0, IN0) die bis zur ersten ansteigenden T1-Flanke 601 stabil sind. Dann transferieren bei der ersten ansteigenden T0-Flanke 605 die Latches RSX<1> und RSX<0> ihre Eingangsdaten (d1(0), NOT(d1(0)) und (d0(0), NOT(d0(0)) zu ihren Ausgängen (D1, DN1) und (D0, DN0) und halten sie dort bis zur nächsten ansteigenden T0-Flanke 606.
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Mit der ersten ansteigenden T1-Flanke 601 wechseln die Eingänge in diesem Beispiel zu (I1, IN1) = (1, 1) und (I0, IN0) = (0, 0) d. h. nicht-komplementäre Werte für die Doppelschienen-Dateneingänge (I1, IN1) und (I0, IN0), die dann bis zur folgenden ansteigenden T1-Flanke 602 stabil sind. Infolgedessen transferiert bei der nächsten ansteigenden T0-Flanke 606 RSX<1> die Datenwerte (1, 1) an seine Ausgänge (D1, DN1) was einen „verbotenen Übergang” bei der folgenden abfallenden T0-Flanke 607 bewirkt, was zu (X1, NOT(X1)) bei (D1, DN1) führt, wobei X1 das boolsche Geheimnis von RSX<1> ist.
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Andererseits bewirkt die gleiche ansteigende T0-Flanke 606 keinen Übergang an den Ausgängen (D0, DN0) von RSX<0>, da (I0, IN0) = (0, 0) äquivalent zu T0 = 0 an den Eingängen eines RSX-Latch von dem in 1 gezeigten Typ ist.
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Mit der zweiten ansteigenden T1-Flanke 602 wechseln die Eingänge in diesem Beispiel zu (I1, IN1) = (0, 0) und (I0, IN0) = (1, 1) d. h. wieder nicht-komplementäre Datenwerte für die Doppelschienen-Dateneingänge (11, IN1) und (I0, IN0) die dann bis zur folgenden ansteigenden T1-Flanke 603 stabil sind.
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Infolgedessen transferiert bei der nächsten ansteigenden T0-Flanke 608 RSX<0> die Datenwerte (1, 1) an seine Ausgänge (D0, DN0), was einen „verbotenen Übergang” bei der folgenden abfallenden T0-Flanke 609 bewirkt, was zu (X0, NOT(X0)) bei (D0, DN0) führt, wobei X0 das boolsche Geheimnis von RSX<0> ist. Andererseits bewirkt die gleiche ansteigende T0-Flanke 608 keinen Übergang an den Ausgängen (D1, DN1) von RSX<1>, da (I1, IN1) = (0, 0) äquivalent zu T0 = 0 an den Eingängen eines RSX-Latch von dem in 1 gezeigten Typ ist.
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Bei der dritten ansteigenden T1-Flanke 603 wechseln die Eingänge in diesem Beispiel zu (I1, IN1) = (d1(3), NOT(d1(3)) und (I0, IN0) = (d0(3), NOT(d0(3)) d. h. komplementäre Datenwerte für die Doppelschienen-Dateneingänge (I1, IN1) und (I0, IN0) die bis zur nächsten ansteigenden T1-Flanke 604 stabil sind. Dann transferieren bei der nächsten ansteigenden T0-Flanke 610 die Latches RSX<1> und RSX<0> ihre Eingangsdaten (d1(3), NOT(d1(3)) und (d0(3), NOT(d0(3)) zu ihren Ausgängen (D1, DN1) und (D0, DN0) und halten sie dort bis zur folgenden ansteigenden T0-Flanke.
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Aus diesem Zeitsteuerverhalten der Sektion eines RSX-Latch-basierten Doppelketten-Schieberegisters 500 folgt, dass die Datenausgänge (D1, DN1) und (D0, DN0) immer komplementär sind, bevor, während und nachdem der Takt T1 der nachfolgenden RSX-Latch-Stufe (RSX<3> und RSX<2>) aktiv wird (d. h. zu 1 geschaltet wird). Dies bedeutet jedoch nicht, dass die Dateneingänge von RSX<3> und RSX<2> notwendigerweise wegen des Vertauschens der „DN-Ausgänge” komplementär sind, da DN1 mit dem R-Pin von RSX<2> verbunden ist und DN0 mit dem R-Pin von RSX<3> verbunden ist. Das heißt, komplementäre Werte bei (D1, DN1) und (D0, DN0) resultieren möglicherweise zu komplementären Werten an den Dateneingängen von RSX<3> und RSX<2>, sondern aufgrund des Vertauschens auch zu Werten (1, 1) und (0, 0) oder umgekehrt. Dies rechtfertigt die Annahme hinsichtlich der Eingangssequenzen des Beispiels von 6, zumindest falls angenommen wird, dass diese Eingänge (I1, IN1) und (I0, IN0) mit den Ausgängen einer vorausgegangenen RSX-Latch-Stufe gemäß dem gleichen Vertauschen seiner „DN-Ausgänge” verbunden sind, wie in 5 gezeigt. Diese Feststellung gilt auch für alle folgenden RSX-Latch-Stufen.
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Andererseits hängen die Doppelschienen-Dateneingänge (I1, IN1) und (I0, IN0) sowie die RSX-Latch-Eingänge einer beliebigen RSX-Stufe eines Schieberegisters möglicherweise nicht nur von den Ausgängen der vorausgegangenen RSX-Latch-Stufe ab, sondern auch von den Ausgängen anderer RSX-Latches oder sogar von einer anderen Schaltung, solange die Dateneingänge die folgenden Bedingungen erfüllen (d. h., sind entweder beide komplementär oder sind beide gleich (1, 1) und (0, 0) oder umgekehrt), und auch vorausgesetzt, dass die Zeitsteueranforderungen, wie in 6 dargestellt, erfüllt werden: die Doppelschienen-Dateneingänge eines beliebigen RSX-Latch müssen stabil sein mit einer gewissen Setup-Zeit vor den jeweiligen Taktflanken (T1 or T0), müssen während T1 = 1 und T0 = 1 stabil bleiben und mit einer gewissen Haltezeit auch nach den jeweiligen fallenden Taktflanken.
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Im Allgemeinen wird gemäß verschiedenen Ausführungsformen ein Verfahren zum Herstellen einer Digitalschaltung bereitgestellt, wie in 7 dargestellt.
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7 zeigt ein Flussdiagramm 700.
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In 701 wird ein modifiziertes RS-Master-Latch mit einem Ausgang zum Ausgeben eines Ausgangssignals ausgebildet, wobei das Ausbilden des modifizierten RS-Master-Latch Folgendes umfasst: Ausbilden von zwei Feldeffekttransistoren, die so gut wie identisch sind, wobei jeder Feldeffekttransistor eine jeweilige Schwellwertspannung besitzt, wobei die beiden ausgebildeten Feldeffekttransistoren in einer RS-Latch-Typ-Konfiguration miteinander verbunden sind, wobei das Ausbilden der beiden Feldeffekttransistoren umfasst, die jeweiligen Schwellwertspannungen der beiden Feldeffekttransistoren so einzustellen, dass sie voneinander verschieden sind, so dass das Ausgangssignal des modifizierten RS-Master-Latch als Reaktion auf einen verbotenen RS-Latch-Eingangsübergang einen vorbestimmten definierten Logikzustand besitzt.
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In 702 wird ein RS-Slave-Latch mit einem Setz-Eingang und einem Rücksetz-Eingang ausgebildet.
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In 703 wird der Setz-Eingang oder der Rücksetz-Eingang des RS-Slave-Latch mit dem Ausgang des modifizierten RS-Master-Latch verbunden.
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Mit anderen Worten wird ein metastabiler Zustand eines RS-Master-Latch (z. B. in einem RS-Master-Slave-Flipflop) durch entsprechendes Setzen der Schwellwertspannungen von zwei Transistoren des RS-Master-Latch zu einem vordefinierten stabilen Zustand verschoben. Die Schwellwertspannung kann beispielsweise durch eine gewisse Dotierung eines Gebiets (z. B. eines Kanalgebiets) der Feldeffekttransistoren eingestellt werden. Beispielsweise können die beiden Feldeffekttransistoren unterschiedlich dotiert sein.
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Es sei angemerkt, dass das RS-Slave-Latch ebenfalls ein modifiziertes RS-Latch ähnlich dem modifizierten RS-Master-Latch sein kann, das heißt, es kann zwei Feldeffekttransistoren umfassen, deren Schwellwertspannungen so eingestellt sind, dass sie voneinander verschieden sind, so dass ein Ausgangssignal des RS-Slave-Latch als Reaktion auf einen verbotenen RS-Latch-Eingangsübergang einen vorbestimmten definierten Logikzustand besitzt.
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Dass die beiden Feldeffekttransistoren so gut wie identisch sind, kann beispielsweise bedeuten, dass die Feldeffekttransistoren geometrisch identisch ausgelegt sind (das heißt, sie können die gleichen Transistorabmessungen besitzen wie etwa Kanalbreite, Kanallänge, Sourcegebietform und -abmessung und Draingebietform und -abmessung). Mit anderen Worten bilden die Feldeffekttransistoren ein Feldeffekttransistorpaar auf der Basis ihres identischen geometrischen Designs.
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Beispielsweise können die Abmessungen der Feldeffekttransistoren und ihrer Unterkomponenten (z. B. Sourcegebiet, Draingebiet usw.) innerhalb des Bereichs von Herstellungstoleranzen identisch sein, das heißt, etwaige detektierbare Unterschiede sind auf Zufallsherstellungsprozessvariationen zurückzuführen, können zum Beispiel innerhalb kleiner Prozentsätze liegen, beispielsweise unter 10%. Es sei angemerkt, dass aus etwaigen detektierbaren Unterschieden bei den Abmessungen zwischen den Feldeffekttransistoren nicht auf das Boolesche Geheimnis des modifizierten RS-Master-Latch geschlossen werden kann.
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Dass die beiden Feldeffekttransistoren so gut wie identisch sind, kann bedeuten, dass sie visuell identisch sind. Beispielsweise sind die beiden Feldeffekttransistoren in einem Ausmaß identisch, das eine optische Untersuchung keinen Unterschied zwischen den beiden Feldeffekttransistoren offenbart. Beispielsweise sind die Feldeffekttransistoren in einem Ausmaß identisch, dass ein Unterschied bei den Feldeffekttransistoren nur detektiert werden kann, wenn sie mit Hilfe eines Elektronenmikroskops (anstelle eines optischen Mikroskops) untersucht werden. Beispielsweise liegen visuelle Unterschiede zwischen den Feldeffekttransistoren innerhalb des Nanometerbereichs.
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Im Gegensatz dazu wäre, um die beabsichtigten Unterschiede der Schwellwertspannungen zu detektieren, eine Nanountersuchung mit dem Zweck des Messens der Unterschiede der Übertragungscharakteristiken der jeweiligen Feldeffekttransistoren notwendig. Die Feldeffekttransistoren könnten somit bis zur Nanountersuchung als identisch betrachtet werden.
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Der oben unter Bezugnahme auf 7 beschriebene Ansatz gestattet beispielsweise das Einbetten eines RSX-Latch in eine synchrone Umgebung, so dass der synchrone Designfluss (z. B. im Kontext einer statischen Zeitsteueranalyse) volle Kontrolle über die relevanten Zeitsteuerungen (insbesondere der Eingangssignale des RSX-Latch) haben kann.
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Die Feldeffekttransistoren des Feldeffekttransistorpaars können geometrisch identisch ausgelegt sein (das heißt, sie können gleiche Transistorabmessungen wie etwa Kanalbreite, Kanallänge, Sourcegebietform und -abmessung und Draingebietform und -abmessung besitzen). Mit anderen Worten können Feldeffekttransistoren auf der Basis ihres identischen geometrischen Designs gepaart werden. Somit offenbart eine optische Untersuchung keinen Unterschied zwischen den Feldeffekttransistoren.
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Die Feldeffekttransistoren werden so hergestellt, dass sie unterschiedliche Schwellwertspannungen besitzen, so dass die Knoten jeweils als Reaktion auf den verbotenen Übergang einen definierten Logikzustand besitzen. Beispielsweise werden die Feldeffekttransistoren derart hergestellt, dass der erwartete Wert des Unterschieds ihrer Schwellwertspannungen ein Mehrfaches der Standardabweichung des Unterschieds ihrer Schwellwertspannungen beträgt.
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Gemäß einer Ausführungsform wird beispielsweise eine integrierte Schaltung, wie in 8 dargestellt, ausgebildet.
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8 zeigt eine Digitalschaltung 800 gemäß einer Ausführungsform.
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Die Digitalschaltung 800 umfasst ein modifiziertes RS-Master-Latch 801, das einen Ausgang zum Ausgeben eines Ausgangssignals umfasst, und zwei Feldeffekttransistoren 802, 803, die so gut wie identisch sind, wobei jeder Feldeffekttransistor 802, 803 eine jeweilige Schwellwertspannung besitzt, wobei die beiden ausgebildeten Feldeffekttransistoren 802, 803 in einer RS-Latch-Typ-Konfiguration miteinander verbunden sind.
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Die Digitalschaltung 800 umfasst weiterhin ein RS-Slave-Latch 804 mit einem Setz-Eingang und einem Rücksetz-Eingang, wobei der Setz-Eingang oder der Rücksetz-Eingang des RS-Slave-Latch 804 mit dem Ausgang des modifizierten RS-Master-Latch verbunden ist und wobei die Schwellwertspannungen der beiden Feldeffekttransistoren um mindestens 10 mV differieren, so dass das Ausgangssignal des modifizierten RS-Master-Latch als Reaktion auf einen verbotenen RS-Latch-Eingangsübergang einen vorbestimmten definierten Logikzustand besitzt.
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Nachfolgend werden verschiedene Ausführungsformen angegeben.
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Ausführungsform 1 ist ein Verfahren zum Herstellen einer Digitalschaltung, wie in 7 dargestellt.
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Ausführungsform 2 ist ein Verfahren gemäß Ausführungsform 1, wobei der verbotene RS-Latch-Übergang ein Übergang eines Eingangs ist, der bewirkt, dass ein normales RS-Latch einen undefinierten Logikzustand besitzt.
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Ausführungsform 3 ist ein Verfahren nach Ausführungsform 1 oder 2, umfassend das Einstellen der Schwellwertspannung des mindestens einen der Feldeffekttransistoren durch eine entsprechende Dotierung eines Halbleitergebiets des Feldeffekttransistors.
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Ausführungsform 4 ist ein Verfahren nach einem der Ausführungsformen 1 bis 3, wobei der verbotene RS-Latch-Eingangsübergang bewirkt, dass ein RS-Latch mit zwei Feldeffekttransistoren, die miteinander in einer RS-Latch-Typ-Konfiguration verbunden sind, die so gut wie identisch sind und die gleiche Schwellwertspannung besitzen, einen undefinierten Logikzustand besitzt.
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Ausführungsform 5 ist ein Verfahren nach einer der Ausführungsformen 1 bis 4, weiterhin umfassend das Ausbilden einer Eingangsschaltung mit einem ersten Ausgang und einem zweiten Ausgang und Verbinden des ersten Ausgangs der Eingangsschaltung mit einem Setz-Eingang des modifizierten RS-Master-Latch und des zweiten Ausgangs der Eingangsschaltung mit einem Rücksetz-Eingang des modifizierten RS-Master-Latch, so dass die Eingangsschaltung als Reaktion auf einen vorbestimmen Eingang einen verbotenen RS-Latch-Eingangsübergang am Setz-Eingang und am Rücksetz-Eingang des modifizierten RS-Master-Latch durchführt.
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Ausführungsform 6 ist ein Verfahren nach einer der Ausführungsformen 1 bis 5, weiterhin umfassend das Ausbilden des modifizierten RS-Master-Latch derart, dass es einen ersten Takteingang besitzt und des RS-Slave-Latch derart, dass es einen zweiten Takteingang besitzt, und Verbinden des ersten Takteingangs und des zweiten Takteingangs mit einer gemeinsamen Taktsignalquelle.
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Ausführungsform 7 ist ein Verfahren nach Ausführungsform 6, umfassend das Konfigurieren des modifizierten RS-Master-Latch und des RS-Slave-Latch, um Eingangsdaten in verschiedenen Takthalbzyklen zu erfassen.
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Ausführungsform 8 ist ein Verfahren nach einem der Ausführungsformen 1 bis 7, wobei die beiden Feldeffekttransistoren beide n-Kanal-Feldeffekttransistoren sind oder die beiden Feldeffekttransistoren beide p-Kanal-Feldeffekttransistoren sind.
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Ausführungsform 9 ist ein Verfahren nach einem der Ausführungsformen 1 bis 8, wobei die Feldeffekttransistoren MOSFETs sind.
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Ausführungsform 10 ist ein Verfahren nach einem der Ausführungsformen 1 bis 9, wobei das Ausbilden des modifizierten RS-Master-Latch das Ausbilden von zwei konkurrierenden Pfaden umfasst, wobei einer der konkurrierenden Pfade einen der Feldeffekttransistoren umfasst und der andere konkurrierende Pfad den anderen der Feldeffekttransistoren umfasst.
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Ausführungsform 11 ist ein Verfahren nach Ausführungsform 10, umfassend das Ausbilden der konkurrierenden Pfade derart, dass das Ausgangssignal des modifizierten RS-Master-Latch als Reaktion auf den verbotenen RS-Latch-Eingangsübergang von dem Ergebnis des Wettbewerbs der beiden konkurrierenden Pfade abhängt.
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Ausführungsform 12 ist ein Verfahren gemäß einer der Ausführungsformen 1 bis 11, umfassend das Ausbilden jedes der konkurrierenden Pfade derart, dass er eine Mehrzahl von Feldeffekttransistoren umfasst, und Einstellen der Schwellwertspannungen der Mehrzahl von Feldeffekttransistoren derart, dass das Ausgangssignal des modifizierten RS-Master-Latch als Reaktion auf den verbotenen RS-Latch-Eingangsübergang den vorbestimmten definierten Logikzustand besitzt.
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Ausführungsform 13 ist ein Verfahren gemäß einer der Ausführungsformen 1 bis 12, umfassend das Ausbilden der Mehrzahl von Feldeffekttransistoren in CMOS-Technologie.
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Ausführungsform 14 ist ein Verfahren nach einer der Ausführungsformen 1 bis 13, wobei der vorbestimmte definierte Logikzustand eine logische Ziffer 0 oder eine logische Ziffer 1 ist.
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Ausführungsform 15 ist ein Verfahren nach einer der Ausführungsformen 1 bis 14, umfassend das Ausbilden des modifizierten RS-Master-Latch, so dass es einen Q-Ausgang und einen Q-Ausgang besitzt.
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Ausführungsform 16 ist ein Verfahren nach Ausführungsform 15, wobei der Ausgang der Q-Ausgang oder der Q-Ausgang des modifizierten RS-Master-Latch ist.
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Ausführungsform 17 ist ein Verfahren nach Ausführungsform 15 oder 16, umfassend das Verbinden des Setz-Eingangs des RS-Slave-Latch mit einem des Q-Ausgangs und des Q-Ausgangs des RS-Master-Latch und Verbinden des Rücksetz-Eingangs des RS-Slave-Latch mit dem anderen des Q-Ausgangs und des Q-Ausgangs des RS-Master-Latch.
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Ausführungsform 18 ist ein Verfahren nach einer der Ausführungsformen 15 bis 17, umfassend das Verbinden des Setz-Eingangs oder des Rücksetz-Eingangs des RS-Slave-Latch mit einem des Q-Ausgangs und des Q-Ausgangs des modifizierten RS-Master-Latch, Ausbilden einer weiteren RS-Slave-Latch-Schaltung mit einem Setz-Eingang und einem Rücksetz-Eingang und Verbinden des Setz-Eingangs oder des Rücksetz-Eingangs des weiteren RS-Slave-Latch mit dem anderen des Q-Ausgangs und des Q-Ausgangs des modifizierten RS-Master-Latch.
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Ausführungsform 19 ist ein Verfahren nach einer der Ausführungsformen 1 bis 18, umfassend das Verbinden eines des Setz-Eingangs und des Rücksetz-Eingangs des RS-Slave-Latch mit dem Ausgang des modifizierten RS-Master-Latch und Verbinden des anderen des Setz-Eingangs und des Rücksetz-Eingangs mit einem Ausgang eines weiteren modifizierten RS-Master-Latch.
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Ausführungsform 20 ist eine Digitalschaltung, wie in 8 dargestellt.
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Ausführungsform 21 ist eine Digitalschaltung nach Anspruch 20, wobei die Schwellwertspannungen der Feldeffekttransistoren um mindestens 20 mV, um mindestens 30 mV oder um mindestens 50 mV differieren.
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Es sei angemerkt, dass die im Kontext des in 7 dargestellten Verfahrens beschriebenen Ausführungsformen analog für die integrierte Schaltung 800 gelten und umgekehrt.
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Möglichkeiten zum Einstellen der Schwellwertspannung eines Feldeffekttransistors werden nachfolgend unter Bezugnahme auf 9 beschrieben.
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9 zeigt einen Feldeffekttransistor (FET) 900.
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Der FET 900 enthält ein Sourcegebiet 901, ein Draingebiet 902, ein Gate 903 und ein Kanalgebiet 904. Das Kanalgebiet 904 kann in einem Substrat oder in einer Mulde innerhalb des Substrats liegen.
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Das Sourcegebiet 901 besitzt eine Erweiterung 905 und einen Halo 906. Analog besitzt das Draingebiet 902 eine Erweiterung 907 und einen Halo 908.
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Die Schwellwertspannung des FET 900 kann durch Einstellen von entsprechenden Dotierungskonzentrationen im Kanalgebiet 904, der Halos 906, 908 und/oder Einstellen der Dotierungskonzentration in den Erweiterungen 905, 907 eingestellt werden.
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Zur Veranschaulichung, wie der Ansatz von 7 auf ein RSX-Latch angewendet werden kann, ist eine Darstellung eines AND-NOR-basierten RSX-Latch, wie in 1 auf Transistorebene gezeigt, in 10 dargestellt.
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10 zeigt ein RSX-Latch 1000 auf Transistorebene.
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Entsprechend dem RSX-Latch 100 empfängt das RSX-Latch 1000 Eingangssignale S, T und R und gibt Ausgangssignale Z und ZN aus.
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Das RSX-Latch 1000 umfasst ein erstes AND-NOR 1001 und ein zweites AND-NOR 1020.
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Das erste AND-NOR 1001 umfasst einen ersten p-Kanal-FET 1002, dessen Source mit dem hohen Versorgungspotential (VDD) verbunden ist, dessen Gate mit einem ersten Ausgangsknoten 1003 verbunden ist, dessen Zustand als SZ bezeichnet ist, und dessen Drain mit der Source eines zweiten p-Kanal-FET 1004 verbunden ist, dessen Gate mit dem Eingangssignal T versorgt wird und dessen Drain mit einem zweiten Ausgangsknoten 1005 verbunden ist, dessen Zustand als RZ bezeichnet ist. Der Drain des ersten p-Kanal-FET 1002 ist weiter mit der Source eines dritten p-Kanal-FET 1006 verbunden, dessen Gate mit dem Eingangssignal R versorgt wird und dessen Drain mit dem zweiten Ausgangsknoten 1005 verbunden ist.
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Weiterhin umfasst das erste AND-NOR 1001 einen ersten n-Kanal-FET 1007, dessen Source mit dem niedrigen Versorgungspotential (VSS) verbunden ist, dessen Gate mit dem Eingangssignal R versorgt wird und dessen Drain mit der Source eines zweiten n-Kanal-FET 1008 verbunden ist, dessen Gate mit dem Eingangssignal T versorgt wird und dessen Drain mit dem zweiten Ausgangsknoten 1005 verbunden ist. Das erste AND-NOR 1001 umfasst weiterhin einen dritten n-Kanal-FET 1009, dessen Gate mit dem ersten Ausgangsknoten 1003 verbunden ist und dessen Drain mit dem zweiten Ausgangsknoten 1005 verbunden ist.
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Das zweite AND-NOR 1020 umfasst einen vierten p-Kanal-FET 1010, dessen Source mit dem hohen Versorgungspotential (VDD) verbunden ist, dessen Gate mit dem zweiten Ausgangsknoten 1005 verbunden ist und dessen Drain mit der Source eines fünften p-Kanal-FET 1011 verbunden ist, dessen Gate mit Eingangssignal T versorgt wird und dessen Drain mit dem ersten Ausgangsknoten 1003 verbunden ist. Der Drain des vierten p-Kanal-FET 1010 ist weiterhin mit der Source eines sechsten p-Kanal-FET 1012 verbunden, dessen Gate mit dem Eingangssignal S versorgt wird und dessen Drain mit dem ersten Ausgangsknoten 1003 verbunden ist.
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Weiterhin umfasst das zweite AND-NOR 1020 einen vierten n-Kanal-FET 1013, dessen Source mit dem niedrigen Versorgungspotential (VSS) verbunden ist, dessen Gate mit dem Eingangssignal S versorgt wird und dessen Drain mit der Source eines fünften n-Kanal-FET 1014 verbunden ist, dessen Gate mit dem Eingangssignal T versorgt wird und dessen Drain mit dem ersten Ausgangsknoten 1003 verbunden ist. Das zweite AND-NOR 1020 umfasst weiterhin einen sechsten n-Kanal-FET 1015, dessen Gate mit dem zweiten Ausgangsknoten 1005 verbunden ist und dessen Drain mit dem ersten Ausgangsknoten 1003 verbunden ist.
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Der erste Ausgangsknoten 1003 ist mit dem Eingang eines ersten Inverters 1016 verbunden, dessen Ausgang der Ausgang Z ist, und der zweite Ausgangsknoten 1005 ist mit dem Eingang eines zweiten Inverters 1017 verbunden, dessen Ausgang der Ausgang ZN ist.
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Wie dargestellt, werden die Inverter beispielsweise durch einen p-Kanal-FET und einen n-Kanal-FET realisiert, die seriell zwischen das hohe Versorgungspotential und das niedrige Potential geschaltet sind, die den Eingang des Inverters an ihren Gates empfangen und wobei der Knoten zwischen ihnen der Ausgangsknoten des jeweiligen Inverters ist.
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Wenngleich spezifische Aspekte beschrieben worden sind, versteht der Fachmann, dass verschiedene Änderungen hinsichtlich Form und Detail daran vorgenommen werden können, Ohne von dem Gedanken und Schutzbereich der Aspekte dieser Offenbarung, wie durch die beigefügten Ansprüche definiert, abzuweichen. Der Schutzbereich wird somit durch die beigefügten Ansprüche angegeben, und alle Änderungen, die innerhalb der Bedeutung und des Bereichs an Äquivalenz der Ansprüche liegen, sollen deshalb eingeschlossen sein.
