DE102015105879A1 - Chip und Verfahren zur Herstellung eines Chips - Google Patents

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Abstract

Gemäß einer Ausführungsform ist ein Chip (100) beschrieben, der mehrere Versorgungsleitungen (101, 102) aufweist, die mehrere Zellflächen (103, 104) begrenzen, sowie in Gatter (105), das einen ersten Transistor (106) und einen zweiten Transistor (107) aufweist, wobei sich der erste Transistor (106) in einer ersten Zellfläche (103) der mehreren Zellflächen (103, 104) befindet und der zweite Transistor (107) sich in einer zweiten Zellfläche (104) der mehreren Zellflächen (103, 104) befindet, so dass eine Versorgungsleitung (101, 102) der mehreren Versorgungsleitungen (101, 102) zwischen der ersten Zellfläche (103) und der zweiten Zellfläche (104) liegt.

Description

  • Die vorliegende Offenbarung betrifft einen Chip und ein Verfahren zur Herstellung eines Chips.
  • Eine Nachkonstruktion (RE; Reverse Engineering) integrierter Schaltungen (ICs) kann als eine der ernsthaftesten Bedrohungen für die Halbleiterindustrie angesehen werden, da sie von einem Angreifer für einen Diebstahl und/oder eine Raubkopie eines Schaltungsentwurfs verwendet werden kann. Ein Angreifer, der eine integrierte Schaltung erfolgreich nachkonstruiert, kann eine ähnliche, d.h., geklonte Schaltung herstellen und verkaufen und kann den Entwurf illegal verkaufen und veröffentlichen. Daher sind Konzepte und Techniken wünschenswert, die eine Nachkonstruktion integrierter Schaltungen vereiteln.
  • Gemäß einer Ausführungsform ist ein Chip vorgesehen, der mehrere Versorgungsleitungen, die mehrere Zellflächen begrenzen, und ein Gatter mit einem ersten Transistor und einem zweiten Transistor enthält, wobei sich der erste Transistor in einer ersten Zellfläche der mehreren Zellflächen befindet und der zweite Transistor sich in einer zweiten Zellfläche der mehreren Zellflächen befindet, so dass eine Versorgungsleitung der mehreren Versorgungsleitungen zwischen der ersten Zellfläche und der zweiten Zellfläche liegt.
  • In einer Ausgestaltung kann das Gatter ein Bool'sches oder eine sequentielles Gatter sein. In noch einer Ausgestaltung kann das Gatter ein komplexes Gatter sein. In noch einer Ausgestaltung kann das Gatter eine Bool'sche Grundfunktion ausführen. In noch einer Ausgestaltung kann die Bool'sche Grundfunktion ein Bool'sches NOT, ein Bool'sches AND, ein Bool'sches OR, ein Bool'sches NAND, ein Bool'sches NOR, ein Bool'sches EXOR oder ein Bool'sches EXNOR sein. In noch einer Ausgestaltung können die Transistoren Feldeffekttransistoren sein. In noch einer Ausgestaltung können der erste Transistor und der zweite Transistor beide p-Kanal-Feldeffekttransistoren oder beide n-Kanal-Feldeffekttransistoren sein. In noch einer Ausgestaltung kann das Gatter in CMOS-Technologie ausgeführt sein. In noch einer Ausgestaltung kann das Gatter eine Vielzahl von Transistoren aufweisen, wobei ein erster Teilsatz der Vielzahl von Transistoren sich in der ersten Zellfläche befindet und ein zweiter Teilsatz der Vielzahl von Transistoren sich in der zweiten Zellfläche befindet. In noch einer Ausgestaltung können der erste Teilsatz und der zweite Teilsatz beide zumindest einen n-Kanal-Feldeffekttransistor und zumindest einen p-Kanal-Feldeffekttransistor enthalten. In noch einer Ausgestaltung können die Zellflächen Zellenreihen sein. In noch einer Ausgestaltung können die Versorgungsleitungen der mehreren Versorgungsleitungen im Wesentlichen parallel zueinander angeordnet sein. In noch einer Ausgestaltung können die mehreren Versorgungsleitungen abwechselnd eine Versorgungsleitung für ein hohes Versorgungspotential und eine Versorgungsleitung für ein niederes Versorgungspotential aufweisen. In noch einer Ausgestaltung kann jede Zellfläche an einer Seite durch eine Versorgungsleitung für ein hohes Versorgungspotential und an einer anderen Seite durch eine Versorgungsleitung für ein niederes Versorgungspotential begrenzt sein. In noch einer Ausgestaltung kann die Zellflächen Zellenreihen sein und das Gatter kann gemäß einer horizontalen Teilung der Zellflächen in Hälften nur eine Hälfte der ersten Zellfläche oder nur eine Hälfte der zweiten Zellfläche belegen. In noch einer Ausgestaltung kann der Chip ferner eine Vielzahl von Versorgungsleitungen, die eine Vielzahl von Zellflächen begrenzen, aufweisen und eine Vielzahl von Gattern aufweisen, wobei jedes Gatter einen ersten Transistor und einen zweiten Transistor aufweist, wobei sich der erste Transistor in einer ersten Zellfläche der Vielzahl von Zellflächen befindet und der zweite Transistor sich in einer zweiten Zellfläche der Vielzahl von Zellflächen befindet, so dass eine Versorgungsleitung der Vielzahl von Versorgungsleitungen zwischen der ersten Zellfläche und der zweiten Zellfläche liegt. In noch einer Ausgestaltung kann die Vielzahl von Gattern zur Bildung einer integrierten Schaltung verbunden sein. In noch einer Ausgestaltung kann der Chip ferner aufweisen ein oder mehrere weitere Gatter, die innerhalb einer Zellfläche der Vielzahl von Zellflächen liegen. In noch einer Ausgestaltung kann die Vielzahl von Gattern und das eine oder die mehreren weiteren Gatter zur Bildung einer integrierten Schaltung verbunden sein.
  • In verschiedenen Ausführungsformen wird ein Verfahren zur Herstellung eines Chips bereitgestellt, aufweisend: Begrenzen mehrerer Zellflächen durch Bildung mehrerer Versorgungsleitungen; und Bilden eines Gatters, aufweisend das Bilden eines ersten Transistors in einer ersten Zellfläche der mehreren Zellflächen und das Bilden eines zweiten Transistors in einer zweiten Zellfläche der mehreren Zellflächen, so dass eine Versorgungsleitung der mehreren Versorgungsleitungen zwischen der ersten Zellfläche und der zweiten Zellfläche liegt.
  • In den Zeichnungen beziehen sich gleiche Bezugszeichen in den verschiedenen Ansichten im Allgemeinen auf dieselben Teile. Die Zeichnungen sind nicht unbedingt im Maßstab, da der Schwerpunkt im Allgemeinen auf der Darstellung der Prinzipien der Erfindung liegt. In der folgenden Beschreibung sind verschiedene Aspekte unter Bezugnahme auf die folgenden Zeichnungen beschrieben, von welchen:
  • 1 einen Chip gemäß einer Ausführungsform zeigt;
  • 2 ein Ablaufdiagramm zeigt, das ein Verfahren zur Herstellung eines Chips darstellt;
  • 3 das Gatter-Symbol und die Eingänge und den Ausgang eines NAND-Gatters zeigt;
  • 4 das Transistorschaltbild eines NAND-Gatters zeigt;
  • 5 die Ausführung eines NAND-Gatters auf einem Chip zeigt;
  • 6 die Ausführung eines NAND-Gatters gemäß einer Ausführungsform zeigt;
  • 7 die Ausführung eines NAND-Gatters gemäß einer Ausführungsform zeigt;
  • 8 ein NAND-Gatter zeigt, das auf einer Ausführung eines D-Flip-Flops beruht;
  • 9 das Gatter-Symbol und die Eingänge und den Ausgang eines ANDNOR-Gatters zeigt;
  • 10 das Transistorschaltbild eines ANDNOR-Gatters zeigt;
  • 11 die Ausführung eines ANDNOR-Gatters gemäß einer Ausführungsform zeigt.
  • Die folgende ausführliche Beschreibung bezieht sich auf die beiliegenden Zeichnungen, die zur Veranschaulichung spezielle Einzelheiten und Aspekte dieser Offenbarung zeigen, in welchen die Erfindung ausgeführt werden kann. Andere Aspekte können verwendet werden und es können strukturelle, logische und elektrische Änderungen vorgenommen werden, ohne vom Schutzumfang der Erfindung abzuweichen. Die verschiedenen Aspekte dieser Offenbarung sind nicht unbedingt wechselseitig ausschließend, da einige Aspekte dieser Offenbarung mit einem oder mehreren Aspekt(en) dieser Offenbarung zur Bildung neuer Aspekte kombiniert werden können. Eine Nachkonstruktion kann durch den Einsatz von Tarnschaltungen verhindert werden. Diese erfordern jedoch typischerweise Erweiterungen der Prozesstechnologie, wie Modifizierungen des Dotierungsprofils, vorgetäuschte Kontakte oder Durchkontaktierungen und/oder bringen einen signifikant erhöhten Flächen- und Energieverbrauch mit sich. Somit sind diese Maßnahmen häufig für Massenprodukte zu teuer, z.B. im Sinne von Lizenzgebühren, Siliziumflächen- oder Energieverbrauch. In der Folge ist ein Chip mit erhöhtem notwendigem Aufwand für ein erfolgreiches Nachkonstruieren des Chips beschrieben.
  • 1 zeigt einen Chip 100 gemäß einer Ausführungsform.
  • Der Chip 100 enthält mehrere Versorgungsleitungen 101, 102, die mehrere Zellflächen 103, 104 begrenzen. Ferner enthält der Chip 100 ein Gatter 105, das einen ersten Transistor 106 und einen zweiten Transistor 107 enthält, wobei sich der erste Transistor 106 in einer ersten Zellfläche 103 der mehreren Zellflächen befindet und der zweite Transistor sich in einer zweiten Zellfläche 104 der mehreren Zellflächen befindet, so dass eine Versorgungsleitung 102 der mehreren Versorgungsleitungen zwischen der ersten Zellfläche 103 und der zweiten Zellfläche 104 liegt.
  • Mit anderen Worten, ein Logikgatter ist über mehrere Zellflächen verteilt und geteilt. Somit kann ein Angreifer, der das Logikgatter sucht, z.B. Gatter (oder Zellen) durch Mustererkennung identifiziert, das Gatter nicht finden, wenn er nur innerhalb einer Zellfläche sucht, sondern muss mehrere Zellflächen berücksichtigen. Anstatt zum Beispiel nach einem Muster innerhalb einer Zellfläche zu suchen, muss ein Angreifer berücksichtigen, dass sich Teile des Musters in benachbarten Zellflächen befinden können.
  • Dies erhöht den Aufwand für ein erfolgreiches Nachkonstruieren signifikant. Das Gatter kann als getarnt angesehen werden, da es über mehr als eine Zellfläche verteilt ist. Daher wird es auch in der Folge als getarntes Gatter oder getarnte Zelle bezeichnet.
  • Die Strategie des Verteilens (oder Teilens) des Gatters über mehrere Zellflächen wird als SPLIT-GATTER-Strategie (oder -Konzept) bezeichnet und das Gatter wird auch als SPLIT-GATTER bezeichnet.
  • Gemäß verschiedenen Ausführungsformen ist das Gatter ein kombinatorisches Gatter, d.h., führt eine Bool'sche Funktion aus. Gemäß einer Ausführungsform ist das Gatter ein Bool'sches oder ein sequentielles Gatter.
  • Das Gatter kann ein komplexes Gatter, z.B. ein ANDNOR, ein ORNAND oder ein ANDORNAND usw. sein
  • Das Gatter kann eine Bool'sche Grundfunktion ausführen.
  • Die Bool'sche Grundfunktion ist zum Beispiel ein Bool'sches NOT, ein Bool'sches AND, ein Bool'sches OR, ein Bool'sches NAND, ein Bool'sches NOR, ein Bool'sches EXOR oder ein Bool'sches EXNOR.
  • Gemäß einer Ausführungsform sind die Transistoren Feldeffekttransistoren.
  • Zum Beispiel sind der erste Transistor und der zweite Transistor beide p-Kanal-Feldeffekttransistoren oder beide n-Kanal-Feldeffekttransistoren.
  • Gemäß einer Ausführungsform ist das Gatter in CMOS-Technologie ausgeführt.
  • Das Gatter kann eine Vielzahl von Transistoren enthalten, wobei ein erster Teilsatz der Vielzahl von Transistoren sich in der ersten Zellfläche befindet und ein zweiter Teilsatz der Vielzahl von Transistoren sich in der zweiten Zellfläche befindet.
  • Zum Beispiel enthalten sowohl der erste Teilsatz wie auch der zweite Teilsatz zumindest einen n-Kanal-Feldeffekttransistor und zumindest einen p-Kanal-Feldeffekttransistor. Die Zellflächen sind zum Beispiel Zellenreihen.
  • Gemäß einer Ausführungsform sind die Versorgungsleitungen der mehreren Versorgungsleitungen (im Wesentlichen) parallel zueinander angeordnet.
  • Die mehreren Versorgungsleitungen enthalten zum Beispiel abwechselnd eine Versorgungsleitung für ein hohes Versorgungspotential und eine Versorgungsleitung für ein niederes Versorgungspotential.
  • Jede Zellfläche ist zum Beispiel an einer Seite durch eine Versorgungsleitung für ein hohes Versorgungspotential und an einer anderen Seite durch eine Versorgungsleitung für ein niederes Versorgungspotential begrenzt.
  • Gemäß einer Ausführungsform sind die Zellflächen Zellenreihen und das Gatter belegt gemäß einer horizontalen Teilung der Zellflächen in Hälften nur eine Hälfte der ersten Zellfläche oder nur eine Hälfte der zweiten Zellfläche.
  • Gemäß einer Ausführungsform, enthält der Chip eine Vielzahl von Versorgungsleitungen, die eine Vielzahl von Zellflächen und eine Vielzahl von Gattern begrenzen, wobei jedes Gatter einen ersten Transistor und einen zweiten Transistor enthält, wobei sich der erste Transistor in einer ersten Zellfläche der Vielzahl von Zellflächen befindet und der zweite Transistor sich in einer zweiten Zellfläche der Vielzahl von Zellflächen befindet, so dass eine Versorgungsleitung der Vielzahl von Versorgungsleitungen zwischen der ersten Zellfläche und der zweiten Zellfläche liegt. Die Vielzahl von Gattern ist zum Beispiel zur Bildung einer integrierten Schaltung verbunden.
  • Der Chip kann ferner ein oder mehrere weitere(s) Gatter enthalten, die jeweils innerhalb einer Zellfläche der Vielzahl von Zellflächen liegen.
  • Die Vielzahl von Gattern und das eine oder die mehreren weitere(n) Gatter(n) können zur Bildung einer integrierten Schaltung verbunden sein.
  • Gemäß einer Ausführungsform ist ein Verfahren zur Herstellung eines Chips wie in 2 dargestellt vorgesehen.
  • 2 zeigt ein Ablaufdiagramm 200, das ein Verfahren zur Herstellung eines Chips darstellt.
  • In 201 sind mehrere Zellflächen durch Bildung mehrerer Versorgungsleitungen begrenzt.
  • In 202 wird ein Gatter gebildet. Die Bildung des Gatters enthält die Bildung eines ersten Transistors in einer ersten Zellfläche der mehreren Zellflächen und die Bildung eines zweiten Transistors in einer zweiten Zellfläche der mehreren Zellflächen, so dass eine Versorgungsleitung der mehreren Versorgungsleitungen zwischen der ersten Zellfläche und der zweiten Zellfläche liegt.
  • Die Bildung des Gatters kann die Bildung weiterer Komponenten, z.B. Transistoren, des Gatters und Verbinden der verschiedenen Komponenten (einschließlich des ersten Transistors und des zweiten Transistors) gemäß der (z.B. Bool'schen) Funktion enthalten, die vom Gatter vorgesehen ist.
  • Es sollte festgehalten werden, dass Ausführungsformen, die im Zusammenhang mit dem Chip 100 beschrieben sind, gleichermaßen für das Verfahren gültig sind, das in 2 dargestellt ist und umgekehrt.
  • In der Folge sind Ausführungsformen ausführlicher beschrieben.
  • Die SPLIT-GATTER-Strategie für eine IC-Tarnung beruht offensichtlich auf einer Teilung eines bestimmten Gatters (oder im Allgemeinen einer Standardzelle) in Komponenten, z.B. in ihre pMOS(p-Kanal-Metalloxidhalbleiter)-Transistoren und nMOS(n-Kanal-MOS)-Transistoren, und Zuordnen dieser Komponenten zu verschiedenen (z.B. benachbarten) Zellflächen, z.B. Standardzellenreihen. Das heißt, anstelle einer Zuordnung von pMOS-Transistoren und nMOS-Transistoren eines Gatters innerhalb einer Zellenreihe sind die pMOS- und nMOS-Komponenten (d.h., Transistoren) eines SPLIT-GATTERS über zwei oder mehr (z.B. benachbarte) Standardzellenreihen verstreut.
  • Damit ein Nachkonstrukteur erfolgreich ist, muss er somit vollständige und korrekte Daten richtig interpretieren, die sich auf
    aktive MOS-Flächen (“Diffusion”),
    Diffusion-Metall-1-Kontakte,
    Metall-1-Verdrahtung,
    Metall-1-Gatter-Polykontakte,
    Gatter-Polyverdrahtung,
    Metall-1-Metall-2-Durchkontaktierungen, und
    Metall-2-Verdrahtung
    beziehen, und zumindest benachbarte Standardzellenreihen berücksichtigen, um zuverlässig die Transistornetzliste und Funktion des jeweiligen SPLIT-GATTERS zu gewinnen. Somit sind Aufwand und Risiko für eine korrekte Nachkonstruktion durch die SPLIT-GATTER-Strategie signifikant erhöht.
  • Ferner ist es auch möglich “halb-integrierte” Zellhöhen, d.h., 1,5, 2,5 usw. Zellenreihen, für die tatsächliche Tarnzelle (z.B. das SPLIT-GATTER) zu verwenden und die verbleibenden Zellenreihenhälften mit Dummy-pMOS- oder -nMOS-Vorrichtungen (d.h., Transistoren) zu füllen oder “ halb-integrierte ” SPLIT-GATTER zu verknüpfen, d.h., SPLIT-GATTER zu verknüpfen, die jeweils nur Hälften von (mehreren) Zellenreihen belegen. Zusätzlich können ebenso z.B. L- und T- und Z-förmige SPLIT-GATTER verwendet werden. Dies bedeutet, dass das SPLIT-GATTER-Konzept nicht auf rechteckige Zellformen beschränkt ist.
  • Die SPLIT-GATTER-Strategie kann mit zellinternen Variationen der geometrischen Eigenschaften der pMOS- und nMOS-Komponente kombiniert werden, wie Gatterbreite und Orientierung, wie auch Pin-Positionen, die einer bestimmten Zellfunktion entsprechen, d.h., zur Erzeugung von Familien von geometrisch unterschiedlichen Ausführungen von Gattern, die dieselben Funktionalitäts- und Schalteigenschaften aufweisen.
  • Eine Variation von n-Wannenbreiten und p-Wannenbreiten innerhalb eines bestimmten SPLIT-GATTERS kann verwendet werden, um eine Nachkonstruktion zusätzlich zu erschweren, da die Kenntnis der tatsächlichen Wannenstruktur verpflichtend ist, um eine Unsicherheit bezüglich der Art einer MOS-Vorrichtung zu vermeiden (z.B. dass ein pMOS-Transistor irrtümlich als ein nMOS-Transistor identifiziert wird und umgekehrt). Als SPLIT-GATTER getarnte Gatter können mit Standardlogik-Gattern kombiniert werden, um eine gegen Nachkonstruktion gesicherte IC-Ausführung zu erreichen. Da mehrere SPLIT-GATTER unregelmäßig über einen gesamten, zur Hälfte benutzerdefinierten Abschnitt (wie auch innerhalb eines vollständig benutzerdefinierten Schaltkreises) verteilt werden können, kann das SPLIT-GATTER-Konzept zur signifikanten Erhöhung von Schwierigkeit, Risiko und Aufwand für eine IC Nachkonstruktion verwendet werden.
  • Es sollte festgehalten werden, dass ein SPLIT-GATTER keine Modifizierung einer Prozesstechnologie benötigt und bei jeder Technologie angewendet werden kann, z.B. bei der CMOS(komplementären MOS)-Technologie.
  • Das SPLIT-GATTER-Konzept kann auch bei vollständig benutzerdefinierten Ausführungen von Datenpfaden, Speichermakros, usw. und ihrer jeweiligen Kontrolllogik angewendet werden. Ferner ist das SPLIT-GATTER-Konzept nicht auf statische CMOS-Ausführungen beschränkt, sondern kann auch bei anderen logischen Arten, wie Sende-Gatterlogik, N-Durchgang-Gatterlogik, (Dynamische) Vorladelogik usw. zum Beispiel in selbstauslösenden Schaltkreis- oder asynchronen Gestaltungen angewendet werden.
  • Zusätzlich kann das SPLIT-GATTER-Tarnkonzept auch mit anderen Tarntechniken kombiniert werden. Zum Beispiel kann ein Gatter, das an sich eine Tarneigenschaft hat, über mehrere Zellflächen verteilt sein.
  • In der Folge ist das SPLIT-GATTER-Konzept für ein NAND-Gatter als Beispiel dargestellt.
  • 3 zeigt das Gatter-Symbol und die Eingänge und den Ausgang eines NAND-Gatters 300.
  • Das NAND-Gatter 300 hat einen ersten Eingang 301, der ein Signal A0 empfängt, einen zweiten Eingang 302, der ein Signal A1 empfängt, und einen Ausgang 303, der ein Signal Z ausgibt, wobei Z = NAND (A1, A0).
  • 4 zeigt das Transistorschaltbild eines NAND-Gatters 400.
  • Das NAND-Gatter 400 enthält einen ersten p-Kanal-Feldeffekttransistor (FET) 401, dessen Source an ein hohes Versorgungspotential (VDD) angeschlossen ist, dessen Gatter das Signal A0 zugeleitet wird und dessen Drain an den Drain eines ersten n-Kanal-FET 402 angeschlossen ist.
  • Das NAND-Gatter 400 enthält ferner einen zweiten p-Kanal-FET 403, dessen Source an das hohe Versorgungspotential angeschlossen ist, dessen Gatter das Signal A1 zugeleitet wird und dessen Drain an den Drain eines ersten n-Kanal-FET 402 angeschlossen ist. Der Zustand an diesem Anschluss stellt das Ausgangssignal Z dar.
  • Dem Gatter des ersten n-Kanal-FET 402 wird das Signal A0 zugeleitet und seine Source ist an den Drain eines zweiten n-Kanal-FET 404 angeschlossen, dessen Source an ein niederes Versorgungspotential (VSS) angeschlossen ist und dessen Gatter das Signal A0 zugeleitet wird.
  • Eine Ausführung des NAND-Gatters 400 innerhalb einer Zellenreihe ist in 5 dargestellt.
  • 5 zeigt die Ausführung eines NAND-Gatters 500 auf einem Chip.
  • Die Darstellung von 5 kann als ein “physisches Schema” betrachtet werden, das die relativen Positionen von nMOS- und pMOS-Transistoren innerhalb einer Standardzellenreihe wie auch zellinterne Verdrahtungen (Diffusion, Gatter Poly und M1, d.h., Metall-1, d.h., erste Metallschicht) und Kontakte angibt.
  • Das NAND-Gatter 500 enthält einen ersten p-Kanal-MOSFET 501 entsprechend dem ersten p-Kanal-FET 401, einen zweiten p-Kanal-MOSFET 503 entsprechend dem zweiten p-Kanal-FET 403, eine ersten n-Kanal-MOSFET 502 entsprechend dem ersten n-Kanal-FET 402 und einen zweiten n-Kanal-MOSFET 504 entsprechend dem zweiten n-Kanal-FET 404, die, wie unter Bezugnahme auf 4 erklärt, angeschlossen sind. Das hohe Versorgungspotential wird von einer ersten Versorgungsleitung 505 vorgesehen und das niedere Versorgungspotential wird von einer zweiten Versorgungsleitung 506 vorgesehen. Die Fläche zwischen den Versorgungsleitungen 505, 506 ist eine Zellenreihe. Die Zellenreihe enthält eine n-Wanne 507 und eine p-Wanne 508, wobei sich die p-Kanal-MOSFETs 501, 503 innerhalb der n-Wanne 507 befinden und die n-Kanal-MOSFETs 502, 504 sich innerhalb der p-Wanne 508 befinden. Beispiele für eine Anwendung der SPLIT-GATTER-Strategie beim NAND-Gatter 400 sind in 6 und 7 angegeben.
  • 6 stellt die Ausführung eines NAND-Gatters 600 gemäß einer Ausführungsform dar.
  • Die Darstellung von 6 kann als ein “physisches Schema" betrachtet werden, das die relativen Positionen von nMos- und pMos-Transistoren innerhalb zwei benachbarter Standardzellenreihen wie auch die zellinternen Verdrahtungen (Diffusion, Gatter Poly, M1 und M2, d.h., Metall-1 und Metall-2, d.h., zweite Metallschicht), Kontakte und Durchkontaktierungen angibt.
  • Das NAND-Gatter 600 enthält einen ersten p-Kanal-MOSFET 601 entsprechend dem ersten p-Kanal-FET 401, einen zweiten p-Kanal-MOSFET 603 entsprechend dem zweiten p-Kanal-FET 403, einen ersten n-Kanal-MOSFET 602 entsprechend dem ersten n-Kanal-FET 402 und einen zweiten n-Kanal-MOSFET 604 entsprechend dem zweiten n-Kanal-FET 404, die, wie unter Bezugnahme auf 4 erklärt, angeschlossen sind. Das hohe Versorgungspotential wird von einer ersten Versorgungsleitung 605 und einer dritten Versorgungsleitung 607 vorgesehen und das niedere Versorgungspotential wird von einer zweiten Versorgungsleitung 606 vorgesehen. Die Fläche zwischen der ersten Versorgungsleitung 605 und der zweiten Versorgungsleitung 606 ist eine erste Zellenreihe 608 und die Fläche zwischen der zweiten Versorgungsleitung 606 und der dritten Versorgungsleitung 607 ist eine zweite Zellenreihe 609.
  • Wie ersichtlich ist, sind die FETs 601, 602, 603, 604 über die Zellenreihen 608, 609 verteilt.
  • Jede Zellenreihe enthält eine n-Wanne 610 und eine p-Wanne 611, wobei sich die p-Kanal-MOSFETs 601, 603 jeweils innerhalb einer der n-Wannen 610 befinden und die n-Kanal-MOSFETs 602, 604 sich jeweils innerhalb einer der p-Wannen 611 befinden. Die Ausführung des NAND-Gatters als ein SPLIT-GATTER, wie in 6 dargestellt, kann als eine npn-Version betrachtet werden, da die p-Wannen 611 nebeneinander und zwischen den n-Wannen 610 liegen.
  • 7 stellt die Ausführung eines NAND-Gatters 700 gemäß einer Ausführungsform dar.
  • Die Darstellung von 7 kann als ein “physisches Schema" betrachtet werden, das die relativen Positionen von nMos- und pMos-Transistoren innerhalb zwei benachbarter Standardzellenreihen wie auch die zellinternen Verdrahtungen (Diffusion, Gatter Poly, M1 und M2, d.h., erste Metallschicht und zweite Metallschicht), Kontakte und Durchkontaktierungen angibt.
  • Das NAND-Gatter 700 enthält einen ersten p-Kanal-MOSFET 701 entsprechend dem ersten p-Kanal-FET 401, einen zweiten p-Kanal-MOSFET 703 entsprechend dem zweiten p-Kanal-FET 403, einen ersten n-Kanal-MOSFET 702 entsprechend dem ersten n-Kanal-FET 402 und einen zweiten n-Kanal-MOSFET 704 entsprechend dem zweiten n-Kanal-FET 404, die, wie unter Bezugnahme auf 4 erklärt, angeschlossen sind. Das niedere Versorgungspotential wird von einer ersten Versorgungsleitung 705 und einer dritten Versorgungsleitung 707 vorgesehen und das hohe Versorgungspotential wird von einer zweiten Versorgungsleitung 706 vorgesehen. Die Fläche zwischen der ersten Versorgungsleitung 705 und der zweiten Versorgungsleitung 706 ist eine erste Zellenreihe 708 und die Fläche zwischen der zweiten Versorgungsleitung 706 und der dritten Versorgungsleitung ist eine zweite Zellenreihe 709.
  • Wie ersichtlich ist, sind die FETs 701, 702, 703, 704 über die Zellenreihen 708, 709 verteilt.
  • Jede Zellenreihe enthält eine n-Wanne 710 und eine p-Wanne 711, wobei sich die p-Kanal-MOSFETs 701, 703 jeweils innerhalb einer der n-Wannen 710 befinden und die n-Kanal-MOSFETs 702, 704 sich jeweils innerhalb einer der p-Wannen 711 befinden. Die Ausführung des NAND-Gatters als ein SPLIT-GATTER, wie in 7 dargestellt, kann als eine pnp-Version angesehen werden, da die n-Wannen 710 nebeneinander und zwischen den p-Wannen 711 liegen.
  • NAND-Gatter, die als SPLIT-GATTER ausgeführt sind, wie zum Beispiel in 6 und 7 dargestellt, können zum Beispiel in einem NAND-basierten D-Flip-Flop verwendet werden, wie in 8 dargestellt.
  • 8 zeigt einen D-Flip-Flop 800.
  • Der D-Flip-Flop 800 enthält sechs NAND-Gatter 801 bis 806.
  • Das erste NAND-Gatter 801 empfängt den Ausgang des zweiten NAND-Gatters 802 und den Ausgang des dritten NAND-Gatters 803 als Eingänge.
  • Das zweite NAND-Gatter 802 empfängt das Takt(CK)-Eingangssignal des D-Flip-Flops 800 und den Ausgang des ersten NAND-Gatters 801 als Eingänge.
  • Das dritte NAND-Gatter 803 empfängt das D-Eingangssignal des D-Flip-Flops 800 und den Ausgang des vierten NAND-Gatters 804 als Eingänge.
  • Das vierte NAND-Gatter 804 empfängt das Takteingangssignal und den Ausgang des ersten NAND-Gatters 801, invertiert durch einen Inverter 807, als Eingänge.
  • Das fünfte NAND-Gatter 805 empfängt den Ausgang des zweiten NAND-Gatters 802 und den Ausgang des sechsten NAND-Gatters 806 als Eingänge.
  • Das sechste NAND-Gatter 806 empfängt den Ausgang des fünften NAND-Gatters 805 und den Ausgang des vierten NAND-Gatters 804 als Eingänge.
  • Der Ausgang des fünften NAND-Gatters 805 bildet das Ausgangssignal Q des D-Flip-Flops 800.
  • Der Ausgang des sechsten NAND-Gatters 806 bildet das invertierte Ausgangssignal QN des D-Flip-Flops 800.
  • Im Prinzip können Teilsätze der NAND-Gatter 801 bis 806, die den D-Flip-Flop 800 bilden, als SPLIT-GATTER-NANDs ausgeführt werden, d.h., NAND-Gatter gemäß der SPLIT-GATTER-Strategie, wie zum Beispiel in 6 und 7 dargestellt. Zum Beispiel könnten das erste NAND-Gatter 801, das dritte NAND-Gatter 803, das fünfte NAND-Gatter 805 und das sechste NAND-Gatter 806 als SPLIT-GATTER ausgeführt werden, während die zwei zentralen NANDs (d.h., das zweite NAND-Gatter 802 und das vierte NAND-Gatter 804, die das Taktsignal CK empfangen), Standard-NAND-Gatter sein können, z.B. wie in der Darstellung von 5 ausgeführt, oder umgekehrt.
  • Ebenso können ein oder mehrere NAND-Gatter, die als ein SPLIT-GATTER ausgeführt sind, in jeder anderen Schaltung unter Verwendung eines oder mehrerer NAND-Gatter ausgeführt werden. Im Allgemeinen kann das SPLIT-GATTER-Tarnkonzept bei jedem Element einer Standardzellenbibliothek angewendet werden. Ferner gilt die allgemeine Aussage, dass je komplexer das Gatter ist, umso mehr Möglichkeiten bestehen, verschiedene physische Gestaltungsoptionen für eine bestimmte Gatterfunktionalität zu erwägen. Dies gilt insbesondere für zellbasierte Gestaltungsbibliotheken, zum Beispiel ALU-Nicht-Standardzellen oder Registerdatei-Makrozellen.
  • Somit kann eine Schaltung mit einer Kombination willkürlich vieler kombinatorischer oder sequentieller SPLIT-GATTER vorgesehen werden. Dies bedeutet, dass das SPLIT-GATTER-Konzept skalierbar ist und Kompromisse bezüglich Sicherheit (hinsichtlich einer Nachkonstruktion) gegenüber Kosten ermöglicht. Als eine Konsequenz, und wenn ausreichend viele SPLIT-GATTER ausgeführt sind, kann der Aufwand bei der Nachkonstruktion, um ihre wahren Funktionen (und die Funktion der gesamten Schaltung) zu entdecken, signifikant erhöht sein.
  • Durch eine sorgfältige physische Gestaltung ist es in vielen Fällen möglich, SPLIT-GATTER vorzusehen, die nur geringfügig andere Gestaltungen im Vergleich zu den entsprechenden Gestaltungen anderer Gatter aufweisen. Dies kann verwendet werden, um die manuelle Nachkonstruktion weiter zu erschweren, die der notwendige erste Schritt zur Verbesserung der Funktionalität einer automatisierten Strategie für eine Nachkonstruktion getarnter IC Ausführungen ist.
  • Als ein weiteres Beispiel ist das SPLIT-GATTER-Konzept für ein ANDNOR-Gatter dargestellt.
  • 9 zeigt das Gatter-Symbol und die Eingänge und den Ausgang eines ANDNOR-Gatters 900.
  • Das ANDNOR-Gatter 900 hat einen ersten Eingang 901, der ein Signal A0 empfängt, einen zweiten Eingang 902, der ein Signal A1 empfängt, einen dritten Eingang, 903 der ein Signal A2 empfängt, einen vierten Eingang 904, der einen Ausgang A3 empfängt und einen Ausgang 905, der ein Signal Z ausgibt, wobei Z = NOR(AND(A3, A2), AND(A1, A0)).
  • 10 zeigt das Transistorschaltbild eines ANDNOR-Gatters 1000.
  • Das ANDNOR-Gatter 1000 enthält einen ersten p-Kanal-Feldeffekttransistor (FET) 1001, dessen Source an ein hohes Versorgungspotential (VDD) angeschlossen ist, dessen Gatter das Signal A3 zugeleitet wird, und dessen Drain an die Source eines zweiten p-Kanal-FET 1002 angeschlossen ist.
  • Dem Gatter des zweiten p-Kanal-Feldeffekttransistors 1002 wird das Signal A1 zugeleitet und sein Drain ist an den Drain eines ersten n-Kanal-FET 1003 angeschlossen.
  • Dem Gatter des ersten n-Kanal-FET 1003 wird das Signal A1 zugeleitet und seine Source ist an den Drain eines zweiten n-Kanal-FET 1004 angeschlossen, dessen Source an ein niederes Versorgungspotential (VSS) angeschlossen ist und dessen Gatter das Signal A0 zugeleitet wird.
  • Das ANDNOR-Gatter 1000 enthält ferner einen dritten p-Kanal-Feldeffekttransistor 1005, dessen Source an ein hohes Versorgungspotential (VDD) angeschlossen ist, dessen Gatter das Signal A2 zugeleitet wird und dessen Drain an die Source eines vierten p-Kanal-FET 1006 angeschlossen ist.
  • Dem Gatter des vierten p-Kanal-Feldeffekttransistors 1006 wird das Signal A0 zugeleitet und sein Drain ist an den Drain eines dritten n-Kanal-FET 1007 angeschlossen. Der Zustand an diesem Anschluss stellt das Ausgangssignal Z dar.
  • Dem Gatter des dritten n-Kanal-FET 1007 wird das Signal A2 zugeleitet und seine Source ist an den Drain eines vierten n-Kanal-FET 1008 angeschlossen, dessen Source an ein niederes Versorgungspotential (VSS) angeschlossen ist und dessen Gatter das Signal A3 zugeleitet wird.
  • Ein Beispiel für eine Anwendung der SPLIT-GATTER-Strategie beim ANDNOR-Gatter 1000 ist in 11 angegeben.
  • 11 stellt die Ausführung eines ANDNOR-Gatters 1100 gemäß einer Ausführungsform dar.
  • Die Darstellung von 11 kann als ein “physisches Schema" betrachtet werden, das die relativen Positionen von nMos- und pMos-Transistoren innerhalb zwei benachbarter Standardzellenreihen wie auch die zellinternen Verdrahtungen (Diffusion, Gatter Poly, M1 und M2, d.h., Metall-1 und Metall-2, d.h., zweite Metallschicht), Kontakte und Durchkontaktierungen angibt.
  • Das ANDNOR-Gatter 1100 enthält einen ersten p-Kanal-MOSFET 1101 entsprechend dem ersten p-Kanal-FET 1001, einen zweiten p-Kanal-MOSFET 1102 entsprechend dem zweiten p-Kanal-FET 1002, einen ersten n-Kanal-MOSFET 1103 entsprechend dem ersten n-Kanal-FET 1003, einen zweiten n-Kanal-MOSFET 1104 entsprechend dem zweiten n-Kanal-FET 1004, einen dritten p-Kanal-MOSFET 1105 entsprechend dem zweiten p-Kanal-FET 1005, einen vierten p-Kanal-MOSFET 1106 entsprechend dem zweiten p-Kanal-FET 1006, einen dritten n-Kanal-MOSFET 1107 entsprechend dem dritten n-Kanal-FET 1007 und einen vierten n-Kanal-MOSFET 1108 entsprechend dem vierten p-Kanal-FET 1008, die, wie unter Bezugnahme auf 10 erklärt, verbunden sind.
  • Das hohe Versorgungspotential wird von einer ersten Versorgungsleitung 1109 und einer dritten Versorgungsleitung 1111 vorgesehen und das niedere Versorgungspotential wird von einer zweiten Versorgungsleitung 1110 vorgesehen. Die Fläche zwischen der ersten Versorgungsleitung 1109 und der zweiten Versorgungsleitung 1110 ist eine erste Zellenreihe 1112 und die Fläche zwischen der zweiten Versorgungsleitung 1110 und der dritten Versorgungsleitung 1111 ist eine zweite Zellenreihe 1113.
  • Wie ersichtlich ist, sind die FETs 1101–1108 über die Zellenreihen 1112, 1113 verteilt.
  • Jede Zellenreihe enthält eine n-Wanne 1114 und eine p-Wanne 1115, wobei sich die p-Kanal-MOSFETs 1101, 1102, 1105, 1106 jeweils innerhalb einer der n-Wannen 1114 befinden und die n-Kanal-MOSFETs 1103, 1104, 1107, 1108 sich jeweils innerhalb einer der p-Wannen 1115 befinden. Das ANDNOR-Gatter 1100, in seiner Ausführung wie in 11 dargestellt, kann die Form eines Z haben.
  • Während spezifische Aspekte beschrieben wurden, sollte für Fachleute auf dem Gebiet klar sein, dass verschiedene Änderungen an Form und Detail vorgenommen werden können, ohne vom Wesen und Schutzumfang der Aspekte dieser Offenbarung abzuweichen, wie durch die beiliegenden Ansprüche definiert. Der Schutzumfang ist somit durch die beiliegenden Ansprüche angegeben und alle Änderungen, die in der Bedeutung und im Bereich einer Entsprechung der Ansprüche liegen, sollen daher enthalten sein.

Claims (15)

  1. Chip (100), aufweisend: mehrere Versorgungsleitungen (101, 102), die mehrere Zellflächen (103, 104) begrenzen; und ein Gatter (105), aufweisend einen ersten Transistor (106) und einen zweiten Transistor (107), wobei sich der erste Transistor (106) in einer ersten Zellfläche (103) der mehreren Zellflächen (103, 104) befindet und der zweite Transistor (107) sich in einer zweiten Zellfläche (104) der mehreren Zellflächen (103, 104) befindet, so dass eine Versorgungsleitung (101, 102) der mehreren Versorgungsleitungen (101, 102) zwischen der ersten Zellfläche (103) und der zweiten Zellfläche (104) liegt.
  2. Chip (100) nach Anspruch 1, wobei das Gatter (105) ein Bool'sches oder eine sequentielles Gatter (105) ist.
  3. Chip (100) nach Anspruch 1 oder 2, wobei das Gatter (105) ein komplexes Gatter (105) ist.
  4. Chip (100) nach einem der Ansprüche 1 bis 3, wobei das Gatter (105) eine Bool'sche Grundfunktion ausführt; wobei optional die Bool'sche Grundfunktion ein Bool'sches NOT, ein Bool'sches AND, ein Bool'sches OR, ein Bool'sches NAND, ein Bool'sches NOR, ein Bool'sches EXOR oder ein Bool'sches EXNOR ist.
  5. Chip (100) nach einem der Ansprüche 1 bis 4, wobei die Transistoren (106, 107) Feldeffekttransistoren sind.
  6. Chip (100) nach einem der Ansprüche 1 bis 5, wobei der erste Transistor (106) und der zweite Transistor (107) beide p-Kanal-Feldeffekttransistoren oder beide n-Kanal-Feldeffekttransistoren sind.
  7. Chip (100) nach einem der Ansprüche 1 bis 6, wobei das Gatter (105) in CMOS-Technologie ausgeführt ist.
  8. Chip (100) nach einem der Ansprüche 1 bis 7, wobei das Gatter (105) eine Vielzahl von Transistoren aufweist, wobei ein erster Teilsatz der Vielzahl von Transistoren sich in der ersten Zellfläche (103) befindet und ein zweiter Teilsatz der Vielzahl von Transistoren sich in der zweiten Zellfläche (104) befindet; wobei optional der erste Teilsatz und der zweite Teilsatz beide zumindest einen n-Kanal-Feldeffekttransistor und zumindest einen p-Kanal-Feldeffekttransistor enthalten.
  9. Chip (100) nach einem der Ansprüche 1 bis 8, wobei die Zellflächen (103, 104) Zellenreihen sind.
  10. Chip (100) nach Anspruch 9, wobei die Versorgungsleitungen (101, 102) der mehreren Versorgungsleitungen (101, 102) im Wesentlichen parallel zueinander angeordnet sind; wobei optional die mehreren Versorgungsleitungen (101, 102) abwechselnd eine Versorgungsleitung (101, 102) für ein hohes Versorgungspotential und eine Versorgungsleitung (101, 102) für ein niederes Versorgungspotential aufweisen.
  11. Chip (100) nach einem der Ansprüche 1 bis 10, wobei jede Zellfläche (103, 104) an einer Seite durch eine Versorgungsleitung (101, 102) für ein hohes Versorgungspotential und an einer anderen Seite durch eine Versorgungsleitung (101, 102) für ein niederes Versorgungspotential begrenzt ist.
  12. Chip (100) nach einem der Ansprüche 1 bis 11, wobei die Zellflächen (103, 104) Zellenreihen sind und das Gatter (105) gemäß einer horizontalen Teilung der Zellflächen (103, 104) in Hälften nur eine Hälfte der ersten Zellfläche (103) oder nur eine Hälfte der zweiten Zellfläche (104) belegt.
  13. Chip (100) nach einem der Ansprüche 1 bis 12, ferner aufweisend: eine Vielzahl von Versorgungsleitungen (101, 102), die eine Vielzahl von Zellflächen (103, 104) begrenzen; und eine Vielzahl von Gattern (105), wobei jedes Gatter (105) einen ersten Transistor (106) und einen zweiten Transistor (107) aufweist, wobei sich der erste Transistor (106) in einer ersten Zellfläche (103) der Vielzahl von Zellflächen (103, 104) befindet und der zweite Transistor (107) sich in einer zweiten Zellfläche (104) der Vielzahl von Zellflächen (103, 104) befindet, so dass eine Versorgungsleitung (101, 102) der Vielzahl von Versorgungsleitungen (101, 102) zwischen der ersten Zellfläche (103) und der zweiten Zellfläche (104) liegt; wobei optional die Vielzahl von Gattern (105) zur Bildung einer integrierten Schaltung verbunden ist.
  14. Chip (100) nach Anspruch 13, ferner aufweisend: ein oder mehrere weitere Gatter (105), die innerhalb einer Zellfläche (103, 104) der Vielzahl von Zellflächen (103, 104) liegen; wobei optional die Vielzahl von Gattern (105) und das eine oder die mehreren weiteren Gatter (105) zur Bildung einer integrierten Schaltung verbunden sind.
  15. Verfahren zur Herstellung eines Chips (100), aufweisend: Begrenzen mehrerer Zellflächen (103, 104) durch Bildung mehrerer Versorgungsleitungen (101, 102); und Bildung eines Gatters (105), aufweisend die Bildung eines ersten Transistors (106) in einer ersten Zellfläche (103) der mehreren Zellflächen (103, 104) und die Bildung eines zweiten Transistors (107) in einer zweiten Zellfläche (104) der mehreren Zellflächen (103, 104), so dass eine Versorgungsleitung (101, 102) der mehreren Versorgungsleitungen (101, 102) zwischen der ersten Zellfläche (103) und der zweiten Zellfläche (104) liegt.
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