CN105047659A - 芯片和用于制造芯片的方法 - Google Patents

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Abstract

本发明的各个实施例涉及芯片和用于制造芯片的方法。根据一个实施例，描述了一种芯片，包括界定了多个单元区域的多个电源线、以及包括第一晶体管和第二晶体管的门，其中第一晶体管位于该多个单元区域中的第一单元区域中，而第二晶体管位于该多个单元区域中的第二单元区域中，使得在该多个电源线中的电源线位于第一单元区域与第二单元区域之间。

Description

芯片和用于制造芯片的方法
技术领域
本公开涉及芯片以及用于制造芯片的方法。
背景技术
集成电路(IC)的逆向工程(RE)可以视作对于半导体工业的最严重威胁之一，因为其可以由攻击者滥用以盗窃和/或盗版电路设计。成功地逆向工程了集成电路的攻击者可以制造并且售卖类似的即克隆的电路，并且可以非法地售卖和泄露其设计。
因此需要阻碍集成电路的逆向工程的概念和技术。
发明内容
根据一个实施例，提供了一种芯片，包括界定了多个单元区域的多个电源线以及包括第一晶体管和第二晶体管的门，其中第一晶体管位于多个单元区域的第一单元区域中并且第二晶体管位于多个单元区域的第二单元区域中以使得多个电源线中的电源线位于第一单元区域与第二单元区域之间。
附图说明
在附图中，相同附图标记通常在不同附图中涉及相同的部件。附图无需按照比例绘制，而是通常强调了对本发明原理的解释说明。在以下说明书中，参照以下附图描述各个方面，其中：
图1示出了根据实施例的芯片。
图2示出了说明用于制造芯片方法的流程图。
图3示出了NAND门的门符号以及输入和输出。
图4示出了NAND门的晶体管示意图。
图5示出了在芯片上NAND门的实施方式。
图6示出了根据一个实施例的NAND门的实施方式。
图7示出了根据一个实施例的NAND门的实施方式。
图8示出了D触发器的基于NAND门的实施方式。
图9示出了ANDNOR门的门符号以及输入和输出。
图10示出了ANDNOR门的晶体管示意图。
图11示出了根据一个实施例的ANDNOR门的实施方式。
具体实施方式
以下详细说明书涉及附图，其借由示意说明的方式示出了其中可以实施本发明的本公开的具体细节和方面。可以采用其它方面，并且可以做出结构上、逻辑上和电学上改变而不脱离本发明的范围。本公开的各个方面无需是互斥的，因为本公开的一些方面可以与本公开的一个或多个其它方面组合以形成新的方面。
可以通过配置伪装电路来阻碍逆向工程。然而，这些通常需要工艺技术扩展，例如掺杂分布修改、虚假接触或通孔、和/或承受显著增大的面积和能耗。因此，对于大规模产品制造这些措施通常太过昂贵，例如在许可证费用、硅片面积、或能耗方面。
在下文描述了一种芯片，为了对该芯片进行成功的逆向工程需要增多的必需工作量。
图1示出了根据实施例的芯片100。
芯片100包括界定了多个单元区域103、104的多个电源线101、102。此外，芯片100包括门105，其包括第一晶体管106和第二晶体管107，其中第一晶体管106位于该多个单元区域中的第一单元区域103中，并且第二晶体管107位于该多个单元区域中的第二单元区域104中，使得多个电源线中的电源线102位于第一单元区域103与第二单元区域104之间。
换言之，逻辑门在多个单元区域之上被分布或者划分。因此，搜寻逻辑门(例如通过图案识别来识别门(或单元))的攻击者仅在一个单元区域内搜寻，则该攻击者无法找到门，相反地该攻击者必需考虑多个单元区域。例如，替代与在一个单元区域内搜寻图案，攻击者必需考虑到图案的部分可以位于邻近单元区域中。
这大大增加了成功的逆向工程的工作量。可以视作通过将门分布在多于一个单元区域之上来将门伪装。因此，在以下该门也称作伪装的门或伪装的单元。
在多个单元区域之上分布(或划分)门的方案称作划分门(SPLITGATE)方案(或概念)，并且门也称作SPLITGATE。
根据各个实施例，门是组合逻辑门，即实施布尔函数。根据一个实施例，门是布尔门或时序门。
门可以是复合门，例如ANDNOR门、ORNAND门、或者是ANDNORAND门等等。
门可以实施基本布尔函数(basicBooleanfunction)。
基本布尔函数例如是布尔NOT、布尔AND、布尔OR、布尔NAND、布尔NOR、布尔EXOR、或者布尔EXNOR。
根据一个实施例，晶体管是场效应晶体管。
例如，第一晶体管和第二晶体管均是p沟道场效应晶体管或者均是n沟道场效应晶体管。
根据一个实施例，门以CMOS技术实施。
门可以包括多个晶体管，其中该多个晶体管的第一子集位于第一单元区域中，并且该多个晶体管的第二子集位于第二单元区域中。
例如，第一子集和第二子集均包括至少一个n沟道场效应晶体管以及至少一个p沟道场效应晶体管。
单元区域例如是单元行(cellrow)。
根据一个实施例，多个电源线的电源线(基本上)相互平行设置。
多个电源线例如备选地包括用于高电源电势的电源线以及用于低电源电势的电源线。
每个单元区域例如在一侧由用于高电源电势的电源线限制并且在另一侧由用于低电源电势的电源线限制。
根据一个实施例，单元区域是单元行，并且根据将单元区域水平划分为半部(half)，门仅占据了第一单元区域的一半或者仅占据了第二单元区域的一半。
根据一个实施例，芯片包括界定了多个单元区域的多个电源线、以及多个门，每个门包括第一晶体管和第二晶体管，其中第一晶体管位于该多个单元区域的第一单元区域中，并且第二晶体管位于该多个单元区域的第二单元区域中，使得该多个电源线中的电源线位于第一单元区域与第二单元区域之间。
多个门例如被连接，以形成集成电路。
芯片可以进一步包括一个或多个其它门，其中每个其它门位于该多个单元区域中的一个单元区域内。
该多个门和该一个或多个其它门可以被连接，以形成集成电路。
根据一个实施例，提供了一种如图2中所示的用于制造芯片的方法。
图2示出了说明用于制造芯片方法的流程图200。
在201中，通过形成多个电源线来界定多个单元区域。
在202中，形成门。门的形成包括在该多个单元区域中的第一单元区域中形成第一晶体管，以及在该多个单元区域中的第二单元区域中形成第二晶体管，使得该多个电源线中的电源线位于第一单元区域与第二单元区域之间。
门的形成可以包括形成门的其它部件例如晶体管，并且根据由门所提供的函数(例如布尔函数)来连接该各种部件(包括第一晶体管和第二晶体管)。
应该注意的是，在芯片100的背景下描述的实施例类似地适用于图2中所示的方法，并且反之亦然。
在下文中，更详细描述了各个实施例。
用于IC伪装的SPLITGATE方案可以视作是基于将给定的门(或者通常地为标准单元)划分为部件，例如划分为其pMOS(p沟道金属氧化物半导体)晶体管和nMOS(n沟道MOS)晶体管，并且将这些部件分配至不同的(例如邻近的)单元区域，例如标准单元行。即，替代将门的pMOS晶体管和nMOS晶体管分配到一个单元行内，将SPLITGATE的pMOS和nMOS部件(即晶体管)分散在两个或多个(例如邻近)标准单元行之上。
因此，对于成功逆向工程必需正确地解释关于下列各项的完整和正确的数据：
>MOS有源区域("扩散")，
>扩散-金属-1接触，
>金属-1布线，
>金属-1-栅极-多晶硅接触，
>栅极-多晶硅布线，
>金属-1-金属-2通孔，以及
>金属-2布线
并且关注至少邻近的标准单元行。以便于可靠地提取相应的SPLITGATE的晶体管网表和函数。因此，通过SPLITGATE方案，大大增加了正确的逆向工程的工作量和风险。
此外，也可以将“半整数”的单元高度，即1.5、2.5等个单元行，用于实际伪装单元(例如SPLITGATE)，并且将剩余的单元行半部用伪pMOS或nMOS器件(即晶体管)填充，或者也可以连接“半整数”的SPLITGATE，即连接其中每个仅占据(多个)单元行的半部的SPLITGATE。除此之外，例如也可以使用L、T和Z形的SPLITGATE。这意味着SPLITGATE概念不限于矩形单元形状。
SPLITGATE方案可以与pMOS和nMOS部件的几何特性(例如，栅极宽度和朝向、以及对应于给定单元功能的管脚位置)的单元内变化组合，即用于产生展现了相同的功能和开关特性的门的不同的几何实现方式的系列。
特定SPLITGATE内的n阱宽度和p阱宽度的变化可以用于附加地妨碍逆向工程，这是因为实际阱结构的知识是必需的以便于避免混淆MOS器件的种类(例如将pMOS晶体管错误地识别为nMOS晶体管，反之亦然)。
SPLITGATE伪装的门可以与标准逻辑门组合以实现抗逆向工程的IC实施方式。因为多个SPLITGATE可以无规则分布在IC的整个半用户定制部分之上(以及在全用户定制电路装置内)，所以SPLITGATE概念可以用于大大增加IC逆向工程的难度、风险和工作量。
应该注意的是，SPLITGATE无需任何工艺技术修改并且可以适用于任何技术，例如CMOS(互补MOS)技术。
SPLITGATE概念也可以适用于数据路径、存储宏等的全用户定制实施方式，以及它们各自的控制逻辑。此外，SPLITGATE概念不限于静态CMOS实施方式，而是也可以适用于其它逻辑类型，例如传输门逻辑、N-通过门逻辑、(动态)预充电逻辑等，用于例如自定时电路装置或异步设计。
除此之外，SPLITGATE伪装概念也可以与其它伪装技术组合。例如，可以将自身具有伪装特性的门分布在多个单元区域之上。
在下文中，SPLITGATE概念针对NAND门示出，作为示例。
图3示出了NAND门300的门符号以及输入和输出。
NAND门300具有接收信号A0的第一输入端301，接收信号A1的第二输入端302，以及输出信号Z的输出端303，其中Z＝NAND(A1,A0)。
图4示出了NAND门400的晶体管示意图。
NAND门400包括第一p沟道场效应晶体管(FET)401，其源极连接至高电源电势(VDD)，其栅极被提供有信号A0，而其漏极连接至第一n沟道FET402的漏极。
NAND门400进一步包括第二p沟道FET403，其源极连接至高电源电势，其栅极被提供有信号A1，而其漏极连接至第一n沟道FET402的漏极。按该连接的状态，表现输出信号Z。
第一n沟道FET402的栅极被提供有信号A0，并且其源极连接至第二n沟道FET404的漏极，第二n沟道FET的源极连接至低电源电势(VSS)并且其栅极被提供有信号A1。
在一个单元行内的NAND门400的实施方式在图5中示出。
图5示出了在芯片上的NAND门500的实施方式。
图5的示意说明可以视作是“物理示意图”，指示了在标准单元行内nMOS和pMOS晶体管的相对位置、以及单元内布线(扩散、栅极多晶硅和M1(即金属-1，即第一金属层))、和接触。
NAND门500包括对应于第一p沟道FET401的第一p沟道MOSFET501、对应于第二p沟道FET403的第二p沟道MOSFET503、对应于第一n沟道FET402的第一n沟道MOSFET502、以及对应于第二n沟道FET404的第二n沟道MOSFET504，其如参照图4所述而连接。
高电源电势由第一电源线505提供，而低电源电势由第二电源线506提供。在电源线505、506之间的区域是单元行。单元行包括n阱507和p阱508，其中p沟道MOSFET501、503位于n阱507内，而n沟道MOSFET502、504位于p阱508内。
在图6和图7中给出了将SPLITGATE方案应用于NAND门400的示例。
图6示出了根据一个实施例的NAND门600的实施方式。
图6的示意说明可以视作“物理示意图”，指示了在两个邻近标准单元行内的nMOS和pMOS晶体管的相对位置、以及单元内布线(扩散、栅极多晶硅、M1和M2(即金属-1和金属-2，即第二金属层))、接触和通孔。
NAND门600包括对应于第一p沟道FET401的第一p沟道MOSFET601、对应于第二p沟道FET403的第二p沟道MOSFET603、对应于第一n沟道FET402的第一n沟道MOSFET602、以及对应于第二n沟道FET404的第二n沟道MOSFET604，其如参照图4所述而连接。
高电源电势由第一电源线605和第三电源线607提供，而低电源电势由第二电源线606提供。在第一电源线605和第二电源线606之间的区域是第一单元行608，而在第二电源线606与第三电源线607之间的区域是第二单元行609。
如图可见，FET601、602、603、604被分布在单元行608、609之上。
每个单元行包括n阱601和p阱611，其中p沟道MOSFET601、603中的每个位于n阱610中的一个n阱内，并且n沟道MOSFET602、604中的每个位于p阱611中的一个p阱内。如图6中所示的NAND门作为SPLITGATE的实施方式，可以视作npn版本，这是因为p阱611相互邻接并且在n阱610之间。
图7示出了根据一个实施例的NAND门700的实施方式。
图7的示意说明可以视作“物理示意图”，指示了在两个邻近标准单元行内的nMOS和pMOS晶体管的相对位置、以及单元内布线(扩散、栅极多晶硅、M1和M2(即第一金属层和第二金属层))、接触和通孔。
NAND门700包括对应于第一p沟道FET401的第一p沟道MOSFET701、对应于第二p沟道FET403的第二p沟道MOSFET703、对应于第一n沟道FET402的第一n沟道MOSFET702、以及对应于第二n沟道FET404的第二n沟道MOSFET704，其参照图4所述而连接。
低电源电势由第一电源线705和第三电源线707提供，而高电源电势由第二电源线706提供。在第一电源线705与第二电源线706之间的区域是第一单元行708，而在第二电源线706与第三电源线707之间的区域是第二单元行709。
如图可见，FET701、702、703、704分布在单元行708、709之上，
每个单元行包括n阱710和p阱711，其中p沟道MOSFET701、703中的每个位于n阱710中的一个n阱内，而n沟道MOSFET702、704中的每个位于p阱711中的一个p阱内。如图7所示的NAND门作为SPLITGATE的实施方式，可以视作pnp版本，这是因为n阱710相互邻接并且在p阱711之间。
例如如图6和图7所示的被实施为SPLITGATE的NAND门，可以例如如图8所示用于基于NAND门的D触发器。
图8示出了D触发器800。
D触发器800包括六个NAND门801至806。
第一NAND门801接收第二NAND门802的输出以及第三NAND门803的输出作为输入。
第二NAND门802接收D触发器800的时钟(CK)输入信号以及第一NAND门801的输出作为输入。
第三NAND门803接收D触发器800的D输入信号以及第四NAND门804的输出作为输入。
第四NAND门804接收时钟输入信号以及由反相器807反相的第一NAND门801的输出作为输入。
第五NAND门805接收第二NAND门802的输出以及第六NAND门806的输出作为输入。
第六NAND门806接收第五NAND门805的输出以及第四NAND门804的输出作为输入。
第五NAND门805的输出形成了D触发器800的输出信号Q。
第六NAND门806的输出形成了D触发器800的反相输出信号QN。
原则上，构成了D触发器800的NAND门801至806的任意子集可以实施为SPLITGATENAND门，即根据例如如图6和图7所示的SPLITGATE方案的NAND门。例如，第一NAND门801、第三NAND门803、第五NAND门805以及第六NAND门806可以实施的为SPLITGATE，而两个中心的NAND门(即接收时钟信号CK的第二NAND门802和第四NAND门804)可以是标准NAND门，例如如图5所示而实施，或者反之亦然。
类似的，实施为SPLITGATE的一个或多个NAND门可以用于使用一个或多个NAND门的任何其它电路。通常，SPLITGATE伪装概念可以适用于标准单元库的任何元件。此外，该通常陈述成立：门越复杂，越存在更多可能性用于针对给定门功能来构思不同的物理设计选项。这特别适用于基于单元的设计库，例如ALU非标准单元或者寄存器文档宏单元。
因此，电路可以被设置有任意许多组合的或时序的SPLITGATE的组合。这意味着SPLITGATE概念是可扩展的并且允许安全性(抗逆向工程)与成本的权衡。结果，并且如果实施了足够多的SPLITGATE，可以大大增加揭示它们真实功能(以及整个电路的功能)的逆向工程工作量。
借由小心的物理设计，在许多情形下能够提供如下SPLITGATE，该SPLITGATE特征在于版图布局与其它门的相应版图布局相比仅稍微不同。这可以用于进一步使得人工逆向工程复杂化，其将是用于使得对经伪装的IC实施方式进行逆向工程的任何自动方案的功能性被增强的必须第一步骤。
作为进一步示例，SPLITGATE概念示出为ANDNOR门。
图9示出了ANDNOR门900的门符号以及输入和输出。
ANDNOR门900具有接收信号A0的第一输入端901，接收信号A1的第二输入端902，接收信号A2的第三输入端903，接收输出A3的第四输入端904，以及输出了信号Z的输出端905，其中Z＝NOR(AND(A3,A2),AND(A1,A0))。
图10示出了ANDNOR门1000的晶体管示意图。
ANDNOR门1000包括第一p沟道场效应晶体管(FET)1001，其源极连接至高电源电势(VDD)，其栅极被提供有信号A3，以及其漏极连接至第二p沟道FET1002的源极。
第二p沟道场效应晶体管1002的栅极被提供有信号A1，以及其漏极连接至第一n沟道FET1003的漏极。
第一n沟道FET1003的栅极被提供有信号A1，以及其源极连接至第二n沟道FET1004的漏极，第二n沟道FET的源极连接至低电源电势(VSS)并且其栅极被提供有信号A0。
ANDNOR门1000进一步包括第三p沟道场效应晶体管1005，其源极连接至高电源电势(VDD)，其栅极被提供有信号A2，以及其漏极连接至第四p沟道FET1006的源极。
第四p沟道场效应晶体管1006的栅极被提供有信号A0，并且其漏极连接至第三n沟道FET1007的漏极。按该连接的状态，表现输出信号Z。
第三n沟道FET1007的栅极被提供有信号A2，并且其源极连接至第四n沟道FET1008的漏极，第四n沟道FET的源极连接至低电源电势(VSS)并且其栅极被提供有信号A3。
在图11中给出了将SPLITGATE方案应用于ANDNOR门1000的示例。
图11示出了根据一个实施例的ANDNOR门1100的实施方式。
图11的示意说明可以视作“物理示意图”，指示了在两个邻近标准单元行内的nMOS和pMOS晶体管的相对位置、以及单元内布线(扩散、栅极多晶硅、M1和M2(即金属-1和金属-2，即第二金属层))、接触和通孔。
ANDNOR门1100包括对应于第一p沟道FET1001的第一p沟道MOSFET1101、对应于第二p沟道FET1002的第二p沟道MOSFET1102、对应于第一n沟道FET1003的第一n沟道MOSFET1103、对应于第二n沟道FET1004的第二n沟道MOSFET1104，对应于第二p沟道FET1005的第三p沟道MOSFET1105、对应于第二p沟道FET1006的第四p沟道MOSFET1106、对应于第三n沟道FET1007的第三n沟道MOSFET1107、以及对应于第四p沟道FET1008的第四n沟道MOSFET1108，其参照图10所示而连接。
高电源电势由第一电源线1109和第三电源线1111提供，而低电源电势由第二电源线1110提供。在第一电源线1109与第二电源线1110之间的区域是第一单元行1112，而在第二电源线1110与第三电源线1111之间的区域是第二单元行1113。
如图可见，FET1101－1108分布在单元行1112、1113之上。
每个单元行包括n阱1114和p阱1115，其中p沟道MOSFET1101、1102、1105、1106中的每个位于n阱1114中的一个n阱内，以及n沟道MOSFET1103、1104、1107、1108中的每个位于p阱1115中的一个p阱内。在如图11所示的实施方式中的ANDNOR门1110可以具有Z形式。
尽管已经描述了具体的方面，本领域技术人员应该理解的是，可以在其中做出形式上和细节上的各种改变而不脱离由所附权利要求限定的本公开的方面的精神和范围。因此范围由所附权利要求指示，并且因此意在包括落入权利要求的等同形式的含义和范围内的所有改变。

Claims (20)

1.一种芯片，包括：
多个电源线，界定了多个单元区域；以及
门，包括第一晶体管和第二晶体管，其中所述第一晶体管位于所述多个单元区域中的第一单元区域中，所述第二晶体管位于所述多个单元区域中的第二单元区域中，使得在所述多个电源线中的电源线位于所述第一单元区域与所述第二单元区域之间。
2.根据权利要求1所述的芯片，其中所述门是布尔门或时序门。
3.根据权利要求1所述的芯片，其中所述门是复合门。
4.根据权利要求1所述的芯片，其中所述门实施了基本布尔函数。
5.根据权利要求4所述的芯片，其中所述基本布尔函数是布尔NOT、布尔AND、布尔OR、布尔NAND、布尔NOR、布尔EXOR、或者布尔EXNOR。
6.根据权利要求1所述的芯片，其中所述晶体管是场效应晶体管。
7.根据权利要求1所述的芯片，其中所述第一晶体管和所述第二晶体管均是p沟道场效应晶体管，或者均是n沟道场效应晶体管。
8.根据权利要求1所述的芯片，其中所述门以CMOS技术实施。
9.根据权利要求1所述的芯片，其中所述门包括多个晶体管，其中所述多个晶体管的第一子集位于所述第一单元区域中，而所述多个晶体管的第二子集位于所述第二单元区域中。
10.根据权利要求1所述的芯片，其中所述第一子集和所述第二子集均包括至少一个n沟道场效应晶体管以及至少一个p沟道场效应晶体管。
11.根据权利要求1所述的芯片，其中所述单元区域是单元行。
12.根据权利要求11所述的芯片，其中所述多个电源线中的电源线基本上相互平行地设置。
13.根据权利要求12所述的芯片，其中所述多个电源线备选地包括用于高电源电势的电源线以及用于低电源电势的电源线。
14.根据权利要求1所述的芯片，其中每个单元区域在一侧由用于高电源电势的电源线限制，而在另一侧由用于低电源电势的电源线限制。
15.根据权利要求1所述的芯片，其中所述单元区域是单元行，并且根据将所述单元区域水平地划分为半部，所述门仅占据所述第一单元区域的半部，或者仅占据所述第二单元区域的半部。
16.根据权利要求1所述的芯片，包括界定了多个单元区域的多个电源线；以及
多个门，每个门包括第一晶体管和第二晶体管，其中所述第一晶体管位于所述多个单元区域中的第一单元区域中，而所述第二晶体管位于所述多个单元区域中的第二单元区域中，使得在所述多个电源线中的电源线位于所述第一单元区域与所述第二单元区域之间。
17.根据权利要求16所述的芯片，其中所述多个门被连接，以形成集成电路。
18.根据权利要求16所述的芯片，进一步包括一个或多个另外的门，每个另外的门位于所述多个单元区域中的一个单元区域内。
19.根据权利要求18所述的芯片，其中所述多个门和所述一个或多个另外的门被连接，以形成集成电路。
20.一种用于制造芯片的方法，包括：
通过形成多个电源线，来界定多个单元区域；以及
形成门，包括在所述多个单元区域中的第一单元区域中形成第一晶体管，而在所述多个单元区域中的第二单元区域中形成第二晶体管，使得在所述多个电源线中的电源线位于所述第一单元区域与所述第二单元区域之间。
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