CN104978499A - 用于制造数字电路的方法和数字电路 - Google Patents

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Abstract

本发明涉及用于制造数字电路的方法和数字电路。一种用于制造数字电路的方法被描述，其包括：形成两个场效应晶体管；将场效应晶体管连接，使得响应于预确定输入的数字电路的输出信号在场效应晶体管的阈值电压相等时具有未定义的逻辑状态；以及设定场效应晶体管中的至少一个的阈值电压，使得响应于预确定输入的数字电路的输出信号具有预确定定义的逻辑状态。

Description

用于制造数字电路的方法和数字电路
对相关申请的交叉参考
本申请是在2014年4月9日提交的美国专利申请号14/248，375的部分继续申请，其内容通过引用被整体并入于此。本申请要求在2014年4月28日提交的美国专利申请序号14/262，830的优先权，并且通过引用被整体并入于此。
技术领域
本公开涉及用于制造数字电路的方法和数字电路。
背景技术
集成电路（IC）的逆向工程（RE）能够被认为是对半导体工业的最严重威胁之一，因为它可以被攻击者滥用以窃取和/或盗印电路设计。对集成电路成功地进行逆向工程的攻击者能够制作和出售类似的即克隆的电路，并且非法出售和泄露设计。
因此，阻碍集成电路的逆向工程的概念和技术是期望的。
发明内容
一种用于制造数字电路的方法被提供，其包含：形成两个场效应晶体管；将该场效应晶体管连接，使得响应于预确定输入的数字电路的输出信号在场效应晶体管的阈值电压相等时具有未定义的逻辑状态；以及设定场效应晶体管中的至少一个的阈值电压，使得响应于预确定输入的数字电路的输出信号具有预确定定义的逻辑状态。
附图说明
在附图中，贯穿不同的视图，同样的参考符号通常指代相同的部分。附图不必成比例，而是重点通常放在图解本发明的原理。在下面描述中，各种方面参考下面附图来描述，其中：
图1示出流程图。
图2示出数字电路。
图3示出依据实施例的ICBC－X。
图4示出场效应晶体管（FET）。
图5示出ICBC－X标准单元的示例。
图6示出依据实施例的ICBC－X复用器。
图7示出依据另一个实施例的ICBC－X复用器。
图8示出触发器的初始化电路。
图9示出ICBC－X切换触发器电路。
图10示出依据另一个实施例的ICBC－X。
图11示出依据实施例的RSX锁存器。
图12示出依据另一实施例的RSX锁存器。
图13示出依据另一实施例的RSX锁存器。
图14示出依据另一实施例的RSX锁存器。
图15示出DFTG 1500。
图16示出依据另一实施例的RSX锁存器1600。
图17示出反相器1701和TIE单元1702。
图18示出借助于反相器实施的依据实施例的位单元1800。
图19示出借助于TIE单元实施的依据实施例的位单元1900。
图20示出借助于反相器和TIE单元两者实施的依据实施例的位单元2000。
图21示出图解图5的ICBC－X标准单元500的非局域的实施方式的ICBC－X单元2100。
图22示出基于或非（NOR）的RS触发器2200。
图23示出基于或非的ICBC－X 2300的示例，该基于或非的ICBC－X 2300能够被视为是基于图22的基于或非的RS触发器。
图24示出图解图23的ICBC－X 2300的非局域的版本的ICBC－X 2400电路。
具体实施方式
下面的详细描述参考附图，附图通过图解的方式示出其中可以实施本发明的本公开的特定细节和方面。在不脱离本发明的范围情况下，可以利用其它方面并且可以做出结构、逻辑、和电气的改变。本公开的各种方面不必相互排斥，因为本公开的一些方面能够与本公开的一个或多个其它方面组合以形成新的方面。
通过部署伪装的电路能够阻止逆向工程。然而，这些典型地要求像掺杂轮廓修改、伪接触或通孔的工艺技术扩展和/或需要显著增加的面积和能量消耗。因此，这些措施对于大量产品而言经常太昂贵。
在下面，描述用于制造电路的方法，其高效地允许增加对于例如在芯片上的电路的成功逆向工程所必要的努力。
图1示出流程图100。
流程图100图解用于制造数字电路的方法。
在101中，形成两个场效应晶体管。
在102中，将场效应晶体管连接，使得响应于预确定输入的数字电路的输出信号在场效应晶体管的阈值电压相等时具有未定义的逻辑状态（和例如物理上亚稳的状态）。
在103中，场效应晶体管的至少一个的阈值电压被设定，使得响应于预确定输入的数字电路的输出信号具有预确定定义的逻辑状态。
换句话说，依据一个实施例，电路的亚稳状态通过相应地设定电路的两个晶体管的阈值电压被移动到预定义稳定的状态。阈值电压可以例如通过场效应晶体管的区域（例如沟道区域）的特定掺杂来设定。例如，两个场效应晶体管可以被不同地掺杂。
该方法可以进一步包含形成用于表示数字电路的逻辑状态的信号的输出。
依据一个实施例，该方法包含形成进一步电路部件和用于向进一步电路部件提供信号的连接。
例如，进一步电路部件是逻辑门。
进一步电路部件可以是触发器。
依据一个实施例，两个场效应晶体管都是n沟道场效应晶体管或两个场效应晶体管都是p沟道场效应晶体管。
场效应晶体管例如是MOSFET。
依据一个实施例，该方法包含形成两个竞争路径，其中竞争路径中的一个包含场效应晶体管中的一个并且另一个竞争路径包含场效应晶体管中的另一个。
例如，该方法包含形成竞争路径使得逻辑状态取决于两个竞争路径的竞争的结果。
该方法可以进一步包含：形成竞争路径的每个以包含多个场效应晶体管，并且设定场效应晶体管的阈值电压使得响应于预确定输入的数字电路的输出信号具有预确定定义的逻辑状态。
依据一个实施例，该方法包含以CMOS技术形成多个场效应晶体管。
预确定定义的逻辑状态例如是逻辑0或逻辑1。
依据一个实施例，数字电路是触发器，例如RS触发器。
依据一个实施例，场效应晶体管基本上具有相同的尺寸。
依据一个实施例，预确定输入是输入控制信号。
依据另一个实施例，预确定输入是用于数字电路的供给电压。
依据一个实施例，该方法包括：形成集成电路中的两个子电路，使得另一个数字电路处于两个子电路之间；并且连接该子电路以形成数字电路（在集成电路内）。
例如，数字电路实施逻辑门并且另一个数字电路实施另一个逻辑门。
两个场效应晶体管例如属于两个子电路的相同子电路或两个子电路的不同子电路。
每个子电路可以包括一个或多个场效应晶体管。
例如，每个子电路包括一个或多个反相器或TIE单元。
依据在图1中图解的方法制造的电路的示例被图解在图2中。
图2示出数字电路200。
数字电路200包含两个场效应晶体管201、202，其被连接成使得响应于预确定输入的数字电路的输出信号在场效应晶体管的阈值电压相等时具有未定义的逻辑状态。
场效应晶体管的阈值电压相差至少10mV，使得响应于预确定输入的数字电路的输出信号具有预确定定义的逻辑状态。
依据各种实施例，场效应晶体管的阈值电压相差至少20mV、至少30mV或至少50mV。
应当注意的是，利用参考图1描述的方法在上下文中描述的实施例针对数字电路200是类似有效的并且反之亦然。
在下面，实施例被更详细地描述。
依据一个实施例，数字电路被提供，其被称为无法区分但互补的位单元（ICBC）。它能够被提供为两种类型ICBC－1和ICBC－0中的一个，其通常被缩写为ICBC－X。ICBC－X是门，该门通过分别输出稳健的逻辑1（ICBC－1）或稳健的逻辑0（ICBC－0）来响应于适当的挑战（即预确定输入），但不能够典型地借助于芯片卡控制器和安全IC的逆向工程（RE）和其它典型分析方法（即对芯片卡控制器和安全IC的攻击）来区分。响应于预确定输入的数字电路的输出值因此能够被视为电路的布尔秘密。
ICBC－X能够利用物理设计来实施，该物理设计在其布局（即其有源区域、多晶硅栅、接触、金属连接性等）方面是（足够）对称的。然而，ICBC－X具有nMOS（n沟道金属氧化物半导体）和pMOS（p沟道金属氧化物半导体）部件（通常是场效应晶体管），该部件具有适当不同的阈值电压（Vth），从而导致在用将会另外（即在类似的阈值电压的情况下）对应于ICBC－X的亚稳状态（即ICBC－X在其中没有定义的逻辑状态的状态）的输入样式挑战时ICBC－X的稳健传递特性。
因为在典型的制造工艺中，例如在针对安全IC的混合的Vth的方案中，对于不同阈值电压诸如“规则Vth”和“高的Vth”的选择是可用的，所以这些能够在没有工艺改变的情况下被用来实现ICBC-X。
ICBC-1和ICBC-0例如是静态CMOS（互补金属氧化物半导体）门，该CMOS门能够被实现为标准单元库的元件。
ICBC-X例如能够被用作动态TIE-1或TIE-0单元，即能够被切换在逻辑有效与无效状态之间从而表示例如密钥的位或机密信息的其它片段的TIE单元。
而且，ICBC-X能够与一个或多个逻辑门组合以实现抗逆向工程的数据路径并且ICBC-X能够被连结以实现动态TIE树状结构。
ICBC-X可以进一步被应用到会话密钥生成以及依赖地址的存储器加密配置。除此之外，在转出（roll-out）之后，即在ICBC-X的初始（例如随机）配置之后，选择的配置然后能够被存储在非易失性存储器中用于随后的使用。这甚至可以允许稳健和抗逆向工程的芯片个别的信息片段。
因为许多ICBC-X能够被分布（例如无规则地）跨过IC的整个半定制部分，并且因为这些实例能够以无规则的、甚至随机的时间顺序被访问，所以ICBC-X允许针对所有有关的安全IC攻击的方案像逆向工程、光子发射、激光电压探测等极大地增加困难、风险和努力。
ICBC-X进一步提供与静态伪装的技术对比的动态、甚至芯片个别的特性。
ICBC-X概念能够被视为基于通过部署具有不同阈值电压（通常为状态转换特性）的（MOS）场效应晶体管（通常为开关）来解决（双稳态）反馈电路的亚稳状态或亚稳状态转换以便实现稳健的ICBC-X状态转换，因此任何给定的ICBC-X实例（X=1或0）的性质对于采用有关的安全IC攻击的方案像逆向工程、光子发射、激光电压探测等的攻击者保持隐藏。
在图3中图解ICBC-X（X=0、1）的电路系统示意图的示例。
图3示出依据实施例的ICBC-X 300。
ICBC-X 300包含第一p沟道FET（场效应晶体管）301，该FET 301的源极端子被连接到接收输入信号S1的第一输入端子302，其漏极被连接到第一n沟道FET 303的漏极端子并且其栅极被连接到第一n沟道FET 303的栅极。第一n沟道FET 303的源极被耦合到低的供给电势（VSS）。
ICBC-X 300进一步包含第二p沟道FET 304，该FET 304的源极端子被连接到第一输入端子302，其漏极被连接到第二n沟道FET 305的漏极端子并且其栅极被连接到第二n沟道FET 305的栅极。第二n沟道FET 305的源极被耦合到低的供给电势（VSS）。
第一n沟道FET 303的栅极进一步被耦合到第三n沟道FET 306的源极，该第三n沟道FET 306的漏极被连接到第一输入端子302并且其栅极被连接到接收输入信号S0的第二输入端子307。
第二n沟道FET 305的栅极进一步被耦合到第四n沟道FET 308的源极，该第四n沟道FET 308的漏极被连接到第一输入端子302并且其栅极被连接到第二输入端子307。
进一步，第一p沟道FET 301的漏极被连接到第二p沟道FET 304的栅极。该连接被进一步连接到将输出信号BL输出的第一输出端子309。
类似地，第二p沟道FET 304的漏极被连接到第一p沟道FET 301的栅极并且该连接被进一步连接到将输出信号BR输出的第二输出端子310。
图解地，ICBC-X 300具有：内部反馈回路，该内部反馈回路由p沟道FET（例如pMOS晶体管）301、304和第一n沟道FET 303和第二n沟道FET 305（例如nMOS晶体管）组成并且针对S1=1被启用以及针对S1=0被禁用；以及形式为第三n沟道FET 306和第四n沟道FET 308（例如nMOS晶体管）的预充电器件，该预充电器件针对S0=1被启用以及针对S0=0被禁用。
依据一个实施例，ICBC-X的物理设计在ICBC-X布局方面是足够（即不必完全地）对称的，即其器件的尺寸（栅极宽度和长度）有源区域、多晶栅极、接触、金属连接性等是对称的，以便确保适当和稳健的ICBC-X转移特性并且确保即便通过最靠近可能的布局检查也没有办法得出关于ICBC-X的身份（ICBC-1或ICBC-0）的任何结论。
例如，ICBC-X 300至少具有对称的nMOS和pMOS栅极的尺寸，即第一p沟道晶体管301和第二p沟道晶体管304具有相同的栅极尺寸，第一n沟道晶体管303和第二n沟道晶体管305具有相同的栅极尺寸并且第三n沟道晶体管306和第四n沟道晶体管308具有相同的栅极尺寸。
ICBC-X通过如下被提供有伪装的属性：
第一p沟道晶体管301和第二p沟道晶体管304具有不同的阈值电压Vthy(p)和Vthz(p)；以及
（任选地）第一n沟道晶体管303和第二n沟道晶体管305具有不同的阈值电压Vthz(n)和Vthy(n)。
例如，阈值电压Vthz和Vthy分别对应于高的Vth和规则的Vth CMOS工艺选择。
阈值电压的差别导致在用输入样式挑战时ICBC-X的稳健传递特性，该输入样式将会另外（即在相等的阈值电压的情况下）对应于亚稳状态，例如在其中电路的逻辑状态是未定义的逻辑状态的状态（因为其实际的物理状态不能够被预确定，并且例如取决于未知的工艺波动或噪声等）。
对于下面的考虑而言，逻辑值0意味着更低的供给电压VSS并且逻辑1意味着更高的供给电压VDD。
ICBC-X在如下时是ICBC-1：
与。
它能够呈现两个稳定的状态：
在预充电（PRECHARGE）状态（S1=0、S0=1）中，输出信号BL、BR在逻辑上不是有效的（但在物理上被很好地定义并且关于ICBC-0是相同的，即（BL、BR）=（0、0）），然而
在有效（VALID）状态（S1=1、S0=0）中，输出总是处于逻辑1，即被定义为（BL、BR）=（1、0）。
ICBC-X在如下时是ICBC-0：
与。
它能够呈现两个稳定的状态：
在预充电状态（S1=0、S0=1）中，输出在逻辑上不是有效的（但在物理上被很好地定义并且关于ICBC-1是相同的，即（BL、BR）=（0、0）），然而
在有效状态（S1=1、S0=0）中，输出对于上面的示例总是处于逻辑0，即被定义为（BL、BR）=（0、1）。
在下面，参考图4来描述设定场效应晶体管的阈值电压的可能性。
图4示出场效应晶体管（FET）400。
FET 400包含源极区域401、漏极区域402、栅极403和沟道区域404。沟道区域404可以处于衬底中或在衬底内的阱中。
源极区域401具有延伸部405和晕状物（halo）406。类似地，漏极区域402具有延伸部407和晕状物408。
FET 400的阈值电压能够通过设定在沟道区域404中的适当掺杂浓度、设定晕状物406、408的适当掺杂浓度和/或设定延伸部405、407中的掺杂浓度来设定。
任何伪装技术的价值是隐藏物理结构中的信息，所述物理结构在典型的逆向工程工艺中不是可见的。已知先进的伪装单元设计使用例如晶体管漏极或沟道注入的修改以直接更改功能。这样的伪装设计使特别的晶体管器件和对应的非标准单元的构建成为必要。这能够是附加可靠性风险的来源和昂贵的工艺，特别地在生产应当在代工厂中完成的情况下。这样的设计通常包含由大量的晶体管构成的一组看起来同样的超级单元。这些单元具有不同的逻辑功能，其中修改的晶体管确定不同的逻辑功能。这样的单元典型地能够在规则的标准单元当中被容易地识别，该规则的标准单元针对最小的晶体管计数而被优化。伪装保护在于找出嵌入在芯片中的大量单元的逻辑功能的困难。基本上，成功的克隆攻击要求多次探测以获得所有这些单元的真值表。
对比之下，基于ICBC－X的以防逆向工程的保护能够被视为单独基于典型地例如在混合Vth设计中可用的标准器件。ICBC－X能够被视为使用隐藏的信息。借助于典型的逆向工程来识别ICBC－X的有效状态（VALID State）是不可能的，即ICBC－1和ICBC－0实例关于典型的逆向工程方法是不可区分的。泄露隐藏的信息例如要求强加输入信号并且探测ICBC－X的输出信号。
在ICBC－X中，隐藏的信息是单个布尔值，其能够例如被用来改变随后组合逻辑的逻辑功能。例如，实施例可以
A．直接使用一个或多个ICBC－X单元的隐藏的布尔变量作为到组合逻辑网络的输入；和/或
B．将ICBC－X结构嵌入在更大的超级单元中，其实现了更复杂（n，m）－布尔函数F（x）（即n输入、m输出的布尔函数）。
方案A例如可以被用来隐藏秘密的二进制向量（例如被用作密钥或配置）。该秘密向量例如被选择为足够大以阻碍探测攻击。攻击努力应当至少随着隐藏的位的数目线性增加。例如，应当注意的是，不存在允许顺序读出秘密向量的几个位（例如经由移位寄存器链）的电路。能够期望的是，对于攻击者的成功概率超线性地下降，因为几乎每个探测点通常要求FIB（聚焦离子束）修改。因此，对于单个FIB修改的成功概率被倍增。在这种情况下，对于攻击者的成功概率将会随着位的数目而指数下降。
利用方案B能够实现（至少由典型的逆向工程）无法识别的逻辑功能。而且，可以构建具有同样的布局但提供不同逻辑功能的单元。
图5示出ICBC－X标准单元500的示例。
ICBC－X标准单元500包含如上面参考图3描述的ICBC－X 501，其中输入信号S1是被第一反相器502反相的输入信号S，输入信号S0是输入信号S，第一输出信号Y是被第二反相器503反相的输出信号BL并且第二输出信号Z是被第三反相器504反相的输出信号BR。图解地，输入信号S1和输出信号BL和BR被缓冲以便使ICBC－X独立于S1的输入斜率和BL与BR处的输出负载。
对于ICBC－1的情况，即对于Vthz（p）>Vthy（p），Vthz（n）>Vthy（n），单元500（在这种情况下ICBC－1单元）实现布尔方程
然而，对于ICBC－0的情况，即对于Vthz（p）<Vthy（p），Vthz（n）<Vthy（n），
。
因此，对于一般的ICBC－X的情况
。
图6示出依据实施例的ICBC－X复用器600。
ICBC－X复用器600包含ICBC－X标准单元601，如在图5中图解的。
输出信号Y与输入信号A一起被馈送到与或（ANDOR）门602的第一或（OR）。
输出信号Z与输入信号B一起被馈送到与或门602的第二或（OR）。
与或门602的输出信号由以下给出：
。
这意味着在ICBC－X被启用（即对于S＝1）的情况下，A或B被选择是输出C，然而对于S＝0输出C被设定到1。
图7示出依据另一个实施例的ICBC－X复用器700。
ICBC－X复用器700包含ICBC－X标准单元701，如在图5中图解的。
输出信号Y被反相并且与输入信号A一起被馈送到与或门702的第一或（OR）。
进一步，输出信号Y与输入信号B一起被馈送到与或门702的第二或（OR）。
与或门702的输出信号由以下给出：
。
这意味着在ICBC－X被启用（即对于S＝1）的情况下，B或A被选择是输出C，然而对于S＝0输出C被设定到A。
因此，利用这个或类似的电路系统，不可能实现数据路径元件的抗逆向工程排列，例如S盒排列或不同ALU配置。
逆向工程的复杂性甚至能够通过连结ICBC－X，即通过将ICBC－X输出连接到另一个ICBC－X（相同类型（即ICBC－0或ICBC－1）或不同类型中的任一个）的选择输入（即针对输入信号S的输入端子）来增加。在这种方式下，能够实现复杂无法识别的逻辑功能。
用于加密或解密密钥的静态分量（份额）能够通过使用几个ICBC－X单元来实现。这意味着隐藏的值X被用来通过应用某一（例如密码）函数G（即Z＝G（X，Y））修改存储在非易失性存储器中的某些秘密值Y。值Z能够例如被用作用于芯片的配置设定、用作加密密钥（例如用于存储器、例如用于AES（高级加密标准）加密）等。
为了使得ICBC－X单元的个别表征更难，单元可以几乎总是被保持在禁用模式中（即在预充电状态中）除了在其隐藏的值（对于X而言0或1）被读出时短的时间间隔以外。该值例如可以被立即使用，例如在某一状态机中或作为密钥的值，并且然后该单元被切换回到预充电模式。在单元被读取的时间间隔能够被随机化以进一步增加针对成功攻击的努力。
作为第二选择，ICBC－X单元能够被保持禁用，除了在其中隐藏的值被复制到某一瞬态存储器元件（例如寄存器、锁存器或RAM）的短的时间段内以外。然后，ICBC－X单元被再次禁用并且逻辑功能/秘密的值仅仅通过从存储器元件重新得到它而可获得。因此，秘密的值在芯片的每次掉电中被删除，这增加了安全性。
ICBC－X单元能够与顺序器件例如与主从触发器组合，以便隐藏触发器的初始值。在图8中示出示例。
图8示出触发器初始化电路800。
电路800包含ICBC－X单元801，如在图5中图解的。
输入信号S和输出信号Y被馈送到或与（ORAND）门802的第一与（AND）。
输入信号A和反相的输入信号S被馈送到或与门802的第二与。
电路800进一步包含D触发器803，其被供给有在其时钟输入处的时钟信号CK以及在其D输入处的或与门802的输出信号D。
为了初始化，S被设定到1从而启用ICBC－X单元801并且利用或与复用器802来选择Y用于触发器的输入D，使得Y在其时钟CK的上升沿时被写入到触发器803中。当S然后被再次重置到0时，ICBC－X单元801被重置到预充电并且对于D“规则”输入A被复用器802选择。
将这个窍门（dodge）应用到状态机，即在A是Q的函数（并且表示状态机的当前状态的其它触发器输出）的情况下，可能的是，利用不能够被（典型的）逆向工程识别的秘密状态来初始化状态机并且增加其它分析方法的努力。顺序切换单元的示例被图解在图9中。
图9示出ICBC－X切换触发器电路900。
电路900包含ICBC－X单元901，如在图5中图解的。
输入信号S和输出信号Y被馈送到或与门902的第一与。
D触发器903的反相的输出信号Q和反相的输入信号S被馈送到或与门802的第二与。
D触发器903被供给有在其时钟输入处的时钟信号CK以及在其D输入处的或与门902的输出信号D。
如上述的，ICBC－X单元901表示本征和隐藏的布尔值。在如由电路900实施的顺序切换单元中，附加的复用器（或与902）和触发器903被附着到ICBC－X单元901。在重置（信号S使能）时，触发器903从ICBC－X单元901取得X值。每一次活动的时钟边沿被时钟信号CK施加，在触发器并且由此触发器输出信号Q中的值被互补。
电路900能够被使用在有限状态机或计数器类型的结构以实施具有隐藏编码的下一个状态函数。应当注意的是，ICBC－X、复用器和触发器的电路系统能够被组合并且集成在一个单个优化的电路中。
图10示出依据另一个实施例的ICBC－X 1000。
在ICBC－X 1000中，p沟道FET和n沟道FET的角色关于在图3中示出的ICBC－X 300被互换。
ICBC－X 1000包含第一p沟道FET（场效应晶体管）1001，其源极端子被连接到高的供给电势（VDD），其漏极被连接到第一n沟道FET 1003的漏极端子并且其栅极被连接到第一n沟道FET 1003的栅极。第一n沟道FET 1003的源极被耦合到接收输入信号S0的第一输入端子1002。
ICBC－X 1000进一步包含第二p沟道FET 1004，其源极端子被连接到高的供给电势，其漏极被连接到第二n沟道FET 1005的漏极端子并且其栅极被连接到第二n沟道FET 1005的栅极。第二n沟道FET 1005的源极被耦合到第一输入端子1002。
第一p沟道FET 1001的栅极被进一步耦合到第三p沟道FET 1006的源极，其漏极被连接到第一输入端子1002并且其栅极被连接到接收输入信号S1的第二输入端子1007。
第二p沟道FET 1004的栅极被进一步耦合到第四p沟道FET 1008的源极，其漏极被连接到第一输入端子1002并且其栅极被连接到第二输入端子1007。
进一步，第一n沟道FET 1003的漏极被连接到第二n沟道FET 1005的栅极。该连接被进一步连接到将输出信号BL输出的第一输出端子1009。
类似地，第二n沟道FET 1005的漏极被连接到第一n沟道FET 1003的栅极并且该连接被进一步连接到将输出信号BR输出的第二输出端子1010。
预充电状态再次通过输入值S1＝0，S0＝1来限定，现在导致两个输出为1，即BL＝BR＝1。
有效状态再次通过互补输入值S1＝1，S0＝0来限定，从而导致
，对于与或者
，对于与。
实现ICBC－X的进一步替代方案例如包含RS锁存器（即交叉耦合的与非或者或非门），其部件（与非或者或非门）被结构上同样地实施而其传递特性由于具有不同阈值电压的FET（例如，MOS器件）的适当使用是非对称的，从而导致在用将会另外对应于亚稳状态的输入样式挑战时输出处稳健的1或0。
关于这个的示例利用图11到15来示出，该图11到15表示RSX锁存器的不同实现，即能够被设定到以下的锁存器
，通过设定
，通过设定
，其中转换，这是对于常规RS锁存器的禁止转换，因为它引起未定义的逻辑状态。
与图3和10的ICBC－X对比，在图11到14中示出的RSX锁存器1100、1200、1300、1400具有三个输入。然而，RSX锁存器的使用可以是期望的，因为它们能够被视为具有被伪装为RS锁存器的附加伪装属性，从而欺骗和引导误入歧途的逆向工程。
应当注意的是，在上面给定的所有应用示例中，下面描述的RSX锁存器中的任何一个能够被使用而不是ICBC－X电路（或ICBC－X单元）。
图11示出依据实施例的RSX锁存器1100。
RSX锁存器1100包含第一p沟道FET 1101，其源极端子被连接到高的供给电势（VDD），其漏极被连接到第一n沟道FET 1103的漏极端子并且其栅极被连接到第一n沟道FET 1103的栅极。
RSX锁存器1100进一步包含第二p沟道FET 1104，其源极端子被连接到高的供给电势（VDD），其漏极被连接到第二n沟道FET 1105的漏极端子并且其栅极被连接到第二n沟道FET 1105的栅极。
第一n沟道FET 1103的源极被耦合到第三n沟道FET 1106的漏极端子，其栅极被耦合到接收输入信号SR的第一输入端子1107并且其源极被耦合到对应于信号S0的节点1112。
第二n沟道FET 1105的源极被耦合到第四n沟道FET 1108的漏极端子，其栅极被耦合到接收输入信号SL的第二输入端子1109并且其源极被耦合到节点1112。
第一p沟道FET 1101的栅极被进一步耦合到第三p沟道FET 1110的源极，其漏极被连接到节点1112并且其栅极被连接到接收输入信号EN的第三输入端子1113。
第二p沟道FET 1104的栅极被进一步耦合到第四p沟道FET 1111的源极，其漏极被连接到节点1112并且其栅极被连接到第三输入端子1113。
进一步，第一n沟道FET 1103的漏极被连接到第二n沟道FET 1105的栅极。该连接被进一步连接到将输出信号BL输出的第一输出端子1114。
类似地，第二n沟道FET 1105的漏极被连接到第一n沟道FET 1103的栅极，并且该连接被进一步连接到将输出信号BR输出的第二输出端子1115。
节点1112被连接到第五p沟道FET 1116的漏极，其源极被连接到高的供给电势并且其栅极被连接到第三输入端子1113。
节点1112被进一步连接到第五n沟道FET 1117的漏极，其源极被连接到低的供给电势并且其栅极被连接到第三输入端子1113。
图12示出依据另一个实施例的RSX锁存器1200。
RSX锁存器1200包含第一p沟道FET 1201，其源极端子被连接到高的供给电势（VDD），其漏极被连接到第一n沟道FET 1203的漏极端子并且其栅极被连接到第一n沟道FET 1203的栅极。
RSX锁存器1200进一步包含第二p沟道FET 1204，其源极端子被连接到高的供给电势，其漏极被连接到第二n沟道FET 1205的漏极端子并且其栅极被连接到第二n沟道FET 1205的栅极。
第一n沟道FET 1203的源极被耦合到第三n沟道FET 1206的漏极端子，其栅极被耦合到接收输入信号SR的第一输入端子1207并且其源极被耦合到对应于信号S0的节点1212。
第二n沟道FET 1205的源极被耦合到第四n沟道FET 1208的漏极端子，其栅极被耦合到接收输入信号SL的第二输入端子1209并且其源极被耦合到节点1212。
第一p沟道FET 1201的栅极被进一步耦合到第三p沟道FET 1210的漏极，其源极被连接到高的供给电势并且其栅极被连接到接收输入信号EN的第三输入端子1213。
第二p沟道FET 1204的栅极被进一步耦合到第四p沟道FET 1211的漏极，其源极被连接到高的供给电势并且其栅极被连接到第三输入端子1213。
进一步，第一n沟道FET 1203的漏极被连接到第二n沟道FET 1205的栅极。该连接被进一步连接到将输出信号BL输出的第一输出端子1214。
类似地，第二n沟道FET 1205的漏极被连接到第一n沟道FET 1203的栅极，并且该连接被进一步连接到将输出信号BR输出的第二输出端子1215。
节点1212被连接到第五p沟道FET 1216的漏极，其源极被连接到高的供给电势并且其栅极被连接到第三输入端子1213。
节点1212被进一步连接到第五n沟道FET 1217的漏极，其源极被连接到低的供给电势并且其栅极被连接到第三输入端子1213。
图13示出依据另一个实施例的RSX锁存器1300。
RSX锁存器1300包含第一p沟道FET 1301，其源极端子被连接到高的供给电势（VDD），其漏极被连接到第一n沟道FET 1303的漏极端子并且其栅极被连接到第一n沟道FET 1303的栅极。
RSX锁存器1300进一步包含第二p沟道FET 1304，其源极端子被连接到高的供给电势，其漏极被连接到第二n沟道FET 1305的漏极端子并且其栅极被连接到第二n沟道FET 1305的栅极。
第一n沟道FET 1303的源极被耦合到第三n沟道FET 1306的漏极端子，其栅极被耦合到接收输入信号SR的第一输入端子1307并且其源极被耦合到对应于信号S0的节点1312。
第二n沟道FET 1305的源极被耦合到第四n沟道FET 1308的漏极端子，其栅极被耦合到接收输入信号SL的第二输入端子1309并且其源极被耦合到节点1312。
第一p沟道FET 1301的栅极被进一步耦合到第三p沟道FET 1310的漏极，其源极被连接到高的供给电势并且其栅极被连接到接收输入信号EN的第三输入端子1313。
第二p沟道FET 1304的栅极被进一步耦合到第四p沟道FET 1311的漏极，其源极被连接到高的供给电势并且其栅极被连接到第三输入端子1313。
进一步，第一n沟道FET 1303的漏极被连接到第二n沟道FET 1305的栅极。该连接被进一步连接到将输出信号BL输出的第一输出端子1314。
类似地，第二n沟道FET 1305的漏极被连接到第一n沟道FET 1303的栅极并且该连接被进一步连接到将输出信号BR输出的第二输出端子1315。
节点1312被连接到第五p沟道FET 1316的漏极，其源极被连接到高的供给电势并且其栅极被连接到第三输入端子1313。
节点1312被进一步连接到第五n沟道FET 1317的漏极，其源极被连接到低的供给电势并且其栅极被连接到第三输入端子1313。
而且，第一输入端子1307被连接到第六p沟道晶体管1318的栅极，其源极被连接到高的供给电势并且其漏极被连接到第一输出端子1314。
第二输入端子1309被连接到第七p沟道晶体管1319的栅极，其源极被连接到高的供给电势并且其漏极被连接到第二输出端子1315。
图14示出依据另一个实施例的RSX锁存器1400。
RSX锁存器1400包含第一p沟道FET 1401，其源极端子被连接到高的供给电势（VDD），其漏极被连接到第一n沟道FET 1403的漏极端子并且其栅极被连接到第一n沟道FET 1403的栅极。
RSX锁存器1400进一步包含第二p沟道FET 1404，其源极端子被连接到高的供给电势，其漏极被连接到第二n沟道FET 1405的漏极端子并且其栅极被连接到第二n沟道FET 1405的栅极。
第一n沟道FET 1403的源极被耦合到第三n沟道FET 1406的漏极端子，其栅极被耦合到接收输入信号SR的第一输入端子1407并且其源极被耦合到对应于信号S0的节点1412。
第二n沟道FET 1405的源极被耦合到第四n沟道FET 1408的漏极端子，其栅极被耦合到接收输入信号SL的第二输入端子1409并且其源极被耦合到节点1412。
第一p沟道FET 1401的栅极被进一步耦合到第三p沟道FET 1410的漏极，其源极被连接到高的供给电势并且其栅极被连接到接收输入信号EN的第三输入端子1413。
第二p沟道FET 1404的栅极被进一步耦合到第四p沟道FET 1411的漏极，其源极被连接到高的供给电势并且其栅极被连接到第三输入端子1413。
进一步，第一n沟道FET 1403的漏极被连接到第二n沟道FET 1405的栅极。该连接被进一步连接到将输出信号BL输出的第一输出端子1414。
类似地，第二n沟道FET 1405的漏极被连接到第一n沟道FET 1403的栅极并且该连接被进一步连接到将输出信号BR输出的第二输出端子1415。
节点1412被连接到第五n沟道FET 1417的漏极，其源极被连接到低的供给电势并且其栅极被连接到第三输入端子1413。
而且，第一输入端子1407被连接到第六p沟道晶体管1418的栅极，其源极被连接到高的供给电势并且其漏极被连接到第一输出端子1414。
第二输入端子1409被连接到第七p沟道晶体管1419的栅极，其源极被连接到高的供给电势并且其漏极被连接到第二输出端子1415。
实现ICBC－X的进一步选择包含部署与存储ICBC－X的响应的位单元组合的特征为相同物理设计但其FET（例如，nMOS和/或pMOS器件）的适当不同的阈值电压的差分反馈传输门（DFTG）对。
图15示出DFTG 1500。
DFTG 1500包含第一输入端子1501、第一输入端子1502、第一输出端子1503和第二输出端子1504。
第一p沟道FET 1505被连接在第一输入端子1501与第一输出端子1503之间。与其并联的是，第一n沟道FET 1506被连接在第一输入端子1501与第一输出端子1503之间。
第二n沟道FET 1507被连接在第二输入端子1502与第二输出端子1504之间。与其并联的是，第二p沟道FET 1508被连接在第二输入端子1502与第二输出端子1504之间。
第一输出端子1503被反馈到第二n沟道FET 1507与第二p沟道FET 1508的栅极。
第二输出端子1504被反馈到第一p沟道FET 1505与第一n沟道FET 1506的栅极。
FET的阈值电压之间的差（即p沟道FET 1505，1508的阈值电压之间的差和n沟道FET 1506，1507的阈值电压之间的差）可以被选择是非常小的，因为DFTG电路1500关于FET（例如MOS器件）传递特性具有特别的灵敏性。
在IC制作工艺的过程中，nMOSFET和pMOSFET的不同阈值电压（例如，按照类型（flavor）像低Vth、标准Vth、和高Vth）可以借助于不同的离子注入剂量来调整，从而导致MOSFET的n沟道和p沟道区域内以及沟道与源极及漏极二极管之间的过渡区域内的不同施主和/或受主浓度。
在这种方式下，对于深亚微米（DSM）技术（像例如65nm技术）而言，100..200mV的值被典型地指定并且实现用于以下邻近的阈值类型之间的差：例如对于标准Vth MOSFET大约350mV和对于高Vth MOSFET大约520mV。然而，应当注意的是，由于离子注入工艺的静态性质，指定的Vth值仅表示用于所有个别的MOSFET的Vth频率分布的静态平均值的目标。即，不可避免的工艺波动也引起与Vth平均值μ[Vth]的偏差（以均方根或标准偏差σ的单位测量）。这些标准偏差对于DSM技术中的相同Vth类型的相邻和几何上同样的MOSFET处在15到25mV的范围中（由于热噪声造成的对应波动对于300与400K之间的温度处在1－2mV的范围中）。
根据上面描述的工艺技术特性，可以对于两个不同Vth类型之间的最小所需的距离得出准则，该两个不同Vth类型要被部署用于关于工艺波动的具有足够高的成品率的稳健ICBC－X和RSX实施方式（例如，对于特征为大约250个ICBC－X实例的芯片而言>99.9％成品率）。
首先，能够观察到的是，局域和不相关的随机Vth变化是关于CDF（累积分布函数）的正态分布（不考虑由于例如多晶栅极长度的波动造成的相关Vth变化）
其中CDF （ x ）表示随机变量的X（在这个情况下X＝Vth）假定在-∞与x之间的值的概率。
而且，因为两个不同Vth类型Vth （ z ）和Vth （ y ）是正态分布的、静态独立的、并且（依据上面最差的情况假设）不相关的，所以（随机）差Vth （ z ）-Vth （ y ）也是关于平均值和方差正态分布的，
其中Vth （ z ）和Vth （ y ）表示不同Vth类型的（随机）值。
例如，在这些两个Vth类型要被部署用于ICBC－X实施方式的情况下，Vth （ z ）对应于高Vth并且Vth （ y ）对应于标准Vth类型。
然后，对于小于特定余量Vm 的差Vth （ z ）-Vth （ y ）的概率通过以下给出：
应当注意的是，对于要被考虑为对于可靠生产使用不是足够稳定的单个ICBC实例而言，表示作为Vm 、∆ μ和σ的函数的概率。
现在假设需要的是，对于特征为 N 个ICBC（或RSX）实例的芯片的“部分ICBC成品率” YICBC 应当是至少 YC 。这给出期望的准则：
例如， N ＝250并且 YC ＝0.999的情况在以下情况下被实现：
在假定要求并且时。
“关于工艺波动的非常高的成品率”例如可以被理解成意味着单个不可避免的故障ICBC－X实例出现如此不频繁使得它们能够在其它不可避免的成品率贬低者（detractor）像“栅极氧化物损坏”等出现得相当更频繁得多的意义上被忽略。
为了针对更高的 N 和/或 YC 也实现具有非常高的成品率的稳健IXBC－X或RSX实施方式，在ICBC－X或RSX内的不仅一个MOSFET对而且两个或更多个MOSFET对可以用不同Vth类型来实施。这被图解在图16中。
图16示出依据另一个实施例的RSX锁存器1600。
RSX锁存器1600包含第一p沟道FET 1601，其源极端子被连接到高的供给电势（VDD），其漏极被连接到第一n沟道FET 1603的漏极端子并且其栅极被连接到第一n沟道FET 1603的栅极。
RSX锁存器1600进一步包含第二p沟道FET 1604，其源极端子被连接到高的供给电势，其漏极被连接到第二n沟道FET 1605的漏极端子并且其栅极被连接到第二n沟道FET 1605的栅极。
第一n沟道FET 1603的源极被耦合到第三n沟道FET 1606的漏极端子，其栅极被耦合到接收输入信号SR的第一输入端子1607。
第二n沟道FET 1605的源极被耦合到第四n沟道FET 1608的漏极端子，其栅极被耦合到接收输入信号SL的第二输入端子1609。
第一p沟道FET 1601的栅极被进一步耦合到第三p沟道FET 1610的漏极，其源极被连接到高的供给电势并且其栅极被连接到接收输入信号EN的第三输入端子1613。
第二p沟道FET 1604的栅极被进一步耦合到第四p沟道FET 1611的漏极，其源极被连接到高的供给电势并且其栅极被连接到第三输入端子1613。
进一步，第一n沟道FET 1603的漏极被连接到第二n沟道FET 1605的栅极。该连接被进一步连接到将输出信号BL输出的第一输出端子1614。
类似地，第二n沟道FET 1605的漏极被连接到第一n沟道FET 1603的栅极并且该连接被进一步连接到将输出信号BR输出的第二输出端子1615。
第三n沟道FET 1606的源极被连接到第五n沟道FET 1616的漏极，其栅极被连接到第三输入端子1613并且其源极被连接到低的供给电势。
第四n沟道FET 1608的源极被连接到第六n沟道FET 1617的漏极，其栅极被连接到第三输入端子1613并且其源极被连接到低的供给电势。
而且，第一输入端子1607被连接到第六p沟道晶体管1618的栅极，其源极被连接到高的供给电势并且其漏极被连接到第一输出端子1614。
第二输入端子1609被连接到第七p沟道晶体管1619的栅极，其源极被连接到高的供给电势并且其漏极被连接到第二输出端子1615。
换句话说，RSX锁存器1600包含具有来自输出信号BL和BR的交叉耦合反馈的两个与非3门。例如，所有p沟道FET（例如pMOSFET）用相同的Vth类型来实施，而第一n沟道FET 1603、第三n沟道FET 1606和第五n沟道FET 1616（例如nMOSFET）各自具有第一阈值电压Vthz（n），与它们的三个（例如nMOS）配对物（counterpart）对比，第二n沟道FET 1605、第四n沟道FET 1608和第六n沟道FET 1617展示与Vthz（n）不同的第二阈值电压Vthy（n）。
因为相邻MOSFET的局域变化至少在非常好的近似上是统计上独立的，所以与具有不同Vth类型的仅一对（例如仅第一n沟道FET 1603和第二n沟道FET 1605）的情况相比，对于稳健RSX转换特性高得多的概率产生。
因此，∆μ可以被减少到某一程度，例如到而没有失去相对于具有不同Vth类型的仅一个FET对的情况高的成品率预测的优点。
这例如可以被应用到如下情况：两个Vth类型的差是特别小的并且能够或应当不被修改，例如出于成本或技术原因像泄露和速度性能优化选择。
应当进一步注意的是，在非常高的 N 和/或 YC 的情况下，ECC（纠错码）方法可以被采用用于ICBC－X或RSX实例的全体。例如，纠正仅一个错误的简单的ECC典型地在对于小于256位的ICBC－X全体的几乎所有相关的情况中是足够的。
在另一方面，对于例如32或64位的ICBC－X/RSX全体的奇偶校验可以以任何速率被部署作为成品率监测器。
ICBC－X单元也可以被实施而没有控制输入，即可以被实施为ICBC－X单元，其状态不取决于控制输入信号而是ICBC－X单元在正被上电时呈现的状态（与上面描述的动态ICBC－X单元对比，这样的ICBC－X单元可以被视为静态ICBC－X单元）。例如，两个反相器可以被耦合以提供相互的反馈（即每个反相器的输出驱动另一个反相器的输入）并且一个或两个反相器的输出被用作ICBC－X单元的（一个或多个）输出。形成反相器的场效应晶体管的阈值电压可以被设定，使得单元的输出具有响应于将供给电压提供到反相器（其能够被视为到单元的输入）而预确定定义的逻辑状态。
进一步，依据一个实施例，ICBC－X的布尔秘密可以通过以下以非局域的方式来隐藏：将物理ICBC－X表示细分成特定子电路并且将这些子电路不放置靠近彼此，例如在包括ICBC－X的集成电路的（标准）单元阵列内，而且允许在原则上以在垂直和水平方向两者上的它们之间的任意距离来布置它们。这可以被用来急剧地增加逆向工程努力以及误解的风险。这个“非局域性”概念也可以被应用到如上面提到的没有控制输入的ICBC－X电路。例如，可以使用如下事实：具有带有相互的反馈的两个反相器的简单的双稳CMOS位单元能够被CMOS分解成反相器或两个TIE单元。这些CMOS部件被图解在图17中。
图17示出反相器1701和TIE单元1702。
反相器1701包含p沟道场效应晶体管1703，其源极被连接到高的供给电势（VDD），其栅极被连接到提供有输入信号A的反相器的输入并且其漏极被连接到将输出信号Z输出的反相器的输出。
反相器1701进一步包含n沟道场效应晶体管1704，其源极被连接到低的供给电势（VSS），其栅极被连接到反相器的输入并且其漏极被连接到反相器的输出。
TIE单元1702包含p沟道场效应晶体管1705，其源极被连接到高的供给电势（VDD），其栅极被连接到n沟道场效应晶体管1706的漏极并且其漏极被连接到n沟道场效应晶体管1706的栅极。n沟道场效应晶体管1706的源极被连接到低的供给电势（VSS）。
将p沟道场效应晶体管1705的栅极与n沟道场效应晶体管1706的漏极连接的节点（或连接）在下面被称为T0并且将n沟道场效应晶体管1706的栅极与p沟道场效应晶体管1705的漏极连接的节点（或连接）在下面被称为T1。
在热动态平衡中，节点电压呈现值V（T1）＝VDD并且V（T0）＝VSS（取决于工艺技术、供给电压和温度，电路的驰豫时间范围从大约100ps上至纳秒状况（regime））。
TIE单元可以被用于IC伪装（也被称为TIE单元伪装概念或方案），其能够被视为基于具有TIE单元1702的结构的HC－TIE FILLER单元。这样的填充单元例如可以被用来提供两个供给线之间的特定容量。
TIE单元伪装概念能够被视为使用填充单元的“稳定和全级”内部节点T1＝1（即V（T1）＝VDD）和T0＝0（即V（T0）＝VSS）用于隐藏TIE－1和TIE－0单元以及TIE－MUXOR单元。
利用用于IC伪装的TIE单元方案，可能在尝试提取标准单元的逻辑功能时误导逆向工程，并且可能抑制使用自动化（模式）辨别来识别伪装门的功能性以及其与其它伪装门或与规则门的连接性。即，TIE单元伪装门能够与标准的逻辑门组合以实现抗逆向工程的IC实施方式。因为大量的TIE单元伪装门能够跨过IC的整个半定制部分（以及在全定制电路系统内）“无规则地”分布，所以TIE单元伪装概念显著地增加对于IC逆向工程的困难、风险和努力。而且，TIE单元伪装概念不要求任何工艺技术修改并且能够被应用到任何（CMOS）技术。
下面参考图18和19来描述基本非局域双稳CMOS位单元的两个版本。
图18示出借助于反相器实施的依据实施例的位单元1800。
位单元1800包括与参考图17描述的反相器1701类似的第一反相器1801和第二反相器1802。
位单元1800是静态ICBC－X单元，该ICBC－X单元如上面提到的那样通过将第一反相器1801的输出与第二反相器1802的输入连接并且将第二反相器1802的输出与第一反相器1801的输入连接来实施。第一反相器1801的输出节点（被称为节点B0）被连接到将输出信号Z输出的第三反相器1803的输入并且第二反相器1802的输出节点（被称为节点B1）被连接到将输出信号Y输出的第四反相器1804的输入。
反相器1801、1802的场效应晶体管的阈值电压可以是使得在加电时即响应于位单元1800正被提供功率，反相器1801、1802中的预确定的一个具有状态B1/B0＝1而另一个具有值B0/B1＝0。
位单元1800可以通过将反相器1801、1802以离彼此特定的距离（例如以它们之间的一个或多个其它门）放置而以非局域的方式实施。
图19示出借助于TIE单元实施的依据实施例的位单元1900。
位单元1900包括与参考图17描述的TIE单元1702类似的第一TIE单元1901和第二TIE单元1902。
位单元1900是静态ICBC－X单元，该ICBC－X单元通过将第一TIE单元1901的T1节点与第二TIE单元1902的T0节点连接并且将第二TIE单元1902的T1节点与第一TIE单元1901的T0节点连接来实施。第一TIE单元1901的T1节点（被称为节点B0）被连接到将输出信号Z输出的第一反相器1903的输入并且第二TIE单元1902的T1节点（被称为节点B1）被连接到将输出信号Y输出的第二反相器1904的输入。
TIE单元1901、1902的场效应晶体管的阈值电压可以是使得在加电时即响应于位单元1900正被提供功率，TIE单元1901、1902中的预确定的一个首先达到T1＝1，T0＝0的状态并且防止另一个TIE单元1901、1902达到这个状态，使得输出信号Y、Z具有预定义的逻辑状态。
位单元1900可以通过将TIE单元1901、1902以离彼此特定的距离（例如以它们之间的一个或多个门）放置而以非局域的方式实施。
依据一个实施例，B1和B0的平衡布线被提供以便最大化相应电路的稳定性以免受（不同）阈值电压的工艺变化影响并且由此关于可预测的输出值Y和Z最大化成品率。
应当注意的是，与上面参考图3、10、11到14和16描述的ICBC－X和RSX电路系统对比，单元1800、1900没有控制输入。因此，图18和19的ICBC－X单元一旦供给电压VDD和VSS已达到稳定值（例如在它们位于的IC通电时）呈现它们的（隐藏的）布尔值（即Y＝X，Z＝非（X）；X＝0或X＝1）。
在下面，描述可以以非局域方式实施的复杂双稳CMOS位单元的示例，该复杂双稳CMOS位单元包括反相器和 TIE 单元两者（两者特征也为串联和并联连接的 nMOSFET 和 pMOSFET ）作为部件。
图20示出借助于反相器和TIE单元两者实施的依据实施例的位单元2000。
位单元2000包括与图17的TIE单元1702类似地实施但具有串联连接的两个p沟道FET而不是p沟道FET 1705的第一TIE单元2001。
类似地，位单元2000包括与图17的TIE单元1702类似地实施但具有串联连接的两个p沟道FET而不是p沟道FET 1705的第二TIE单元2002。
位单元2000进一步包括第一反相器2003，该第一反相器2003与图17的反相器1701类似地实施，但具有串联连接的两个p沟道FET而不是p沟道FET 1703以及串联连接的三个n沟道FET而不是n沟道FET 1704。
位单元2000进一步包括第二反相器2004，该第二反相器2004与图17的反相器1701类似地实施，但具有串联连接的两个n沟道FET而不是n沟道FET 1704。
进一步，位单元2000包括第三反相器2005，该第三反相器2005被实施为具有作为第一反相器2003的结构的反相器与具有作为第二反相器2004的结构的反相器的并联连接。
节点BR被连接到第一TIE单元2001的T0节点、第三反相器2005的输出、将输出信号Z输出的第四反相器2006的输入、第二反相器2004的输入、第二TIE单元2002的T1节点和第一反相器2003的输入。
节点BL被连接到第一TIE单元2001的T1节点、第三反相器2005的输入、将输出信号Y输出的第五反相器2007的输入、第二反相器2004的输出、第二TIE单元2002的T0节点和第一反相器2003的输出。
依据一个实施例，BR和BL的平衡布线被提供以便最大化相应电路的稳定性以免受（不同）阈值电压的工艺变化影响并且由此关于可预测的输出值Y和Z最大化成品率。
如图18和19的单元1800、1900，单元2000没有控制输入。因此，取决于形成TIE单元2001、2002和反相器2003到2005的场效应晶体管的阈值电压的关系，图20的ICBC－X单元一旦供给电压VDD和VSS已达到稳定值（例如在它们位于的IC通电时）呈现它的（隐藏的）布尔值（即Y＝X，Z＝非（X）；X＝0或X＝1）。这些阈值电压可以被设定，使得单元2000具有预确定定义的逻辑状态（即Y＝X，Z＝非（X）；X＝0或X＝1）。
位单元2000可以通过将TIE单元2001、2002和反相器2003到2005中的一个或多个以到另外的一个或多个的特定距离（例如以它们之间的一个或多个门）放置而以非局域的方式实施。
图21示出图解图5的ICBC－X标准单元500的非局域实施方式的ICBC－X单元2100。
与图5的ICBC－X标准单元500类似，ICBC－X单元2100包含由如上面参考图3描述连接的p沟道FET 2101和n沟道FET 2102形成的ICBC－X和对应于第二反相器503的第一反相器2103以及对应于第三反相器504的第二反相器2104。
进一步，ICBC－X单元2100包含一起对应于第一反相器502的第三反相器2105和第四反相器2106（即第三反相器2105和第四反相器2106一起具有与第一反相器502相同的功能性）。如在图21中图解的，第三反相器2105和第四反相器2106可以位于离彼此特定距离内（例如其中另一个单元例如门处于它们之间）。类似地，FET 2101、2102可以被放置成彼此间隔开，在这个示例中在位于接近第一反相器2105的第一组2107和位于接近第二反相器2106的第二组2108中。
在下面给出基于或非的RS触发器的ICBC－X实施方式的示例和非局域ICBC－X实施方式的示例。
图22示出基于或非的RS触发器2200。
RS触发器2200包括第一或非门2201和第二或非门2202。
第一或非门2201接收R输入信号和形成输出信号BR的第二或非门2202的输出。
第二或非门2202接收S输入信号和形成输出信号BL的第一或非门2201的输出。
RS触发器2200具有禁用的输入信号转换，其在或非门2201、2202两者展示相等的信号转换特性（即电路系统是对称的）的情况下将会导致亚稳的状态。
图23示出能够被视为基于图22的基于或非的RS触发器的基于或非的ICBC－X 2300的示例。
R输入和S输入被识别到单个输入S。这强迫亚稳的状态转换。通过提供适当不同的阈值电压给或非门的场效应晶体管，足够非对称的信号转换特性能够被实现以便以可预测和稳定方式解决亚稳定性。
ICBC－X 2300包含第一p沟道FET（场效应晶体管）2301，其源极端子被连接到高的供给电势（VDD），其漏极被连接到第二p沟道FET 2302的源极端子并且其栅极被连接到第一n沟道FET 2303的栅极。
第二p沟道FET 2302的漏极被连接到第一n沟道FET 2303的漏极并且第二p沟道FET 2302的栅极被提供有输入信号S。第一n沟道FET 2303的源极被耦合到低的供给电势（VSS）。
ICBC－X 2300包含第三p沟道FET 2304，其源极端子被连接到高的供给电势（VDD），其漏极被连接到第四p沟道FET 2305的源极端子并且其栅极被连接到第二n沟道FET 2306的栅极。第四p沟道FET 2305的漏极被连接到第二n沟道FET 2306的漏极并且第四p沟道FET 2305的源极被提供有输入信号S。第二n沟道FET 2306的源极被耦合到低的供给电势（VSS）。
第一n沟道FET 2303的栅极被进一步耦合到第三n沟道FET 2307的漏极和第四p沟道FET 2305的漏极。该连接的状态（被称为BR）被馈送到第一反相器2308，其输出是输出信号Z。第三n沟道FET 2307的源极被连接到低的供给电势并且其栅极被提供有输入信号S。
第二n沟道FET 2306的栅极被进一步耦合到第四n沟道FET 2309的漏极和第二p沟道FET 2302的漏极。该连接的状态（被称为BL）被馈送到第二反相器2310，其输出是输出信号Y。第四n沟道FET 2309的源极被连接到低的供给电势并且其栅极被提供有输入信号S。
图24示出图解图23的ICBC－X 2300的非局域版本的ICBC－X 2400电路。
ICBC－X 2400包括对应于如上面参考图23描述被连接的ICBC－X 2300的FET 2301到2307、2309的FET 2401。FET被分成两组2402、2403，其在芯片上以它们之间的特定距离（例如以处于它们之间的一个或多个门）来放置。
依据一个实施例，BR和BL的平衡布线被提供以便最大化相应电路的稳定性以免受（不同）阈值电压的工艺变化影响并且由此关于可预测输出值Y和Z最大化成品率。
虽然特定的方面已被描述，但是本领域的技术人员应当理解在没有脱离如由所附权利要求限定的本公开方面的精神和范围的情况下，可以在其中做出形式和细节上的各种改变。该范围因此由所附权利要求指示并且因此旨在涵盖落在权利要求的等价的意义和范围内的所有改变。

Claims (24)

1.一种用于制造数字电路的方法，包括：
形成两个场效应晶体管；
将场效应晶体管连接，使得响应于预确定输入的数字电路的输出信号在场效应晶体管的阈值电压相等时具有未定义的逻辑状态；以及
设定场效应晶体管中的至少一个的阈值电压，使得响应于预确定输入的数字电路的输出信号具有预确定定义的逻辑状态。
2.根据权利要求1的所述方法，形成信号的输出表示数字电路的逻辑状态。
3.根据权利要求1的所述方法，包括形成进一步电路部件和用于将信号提供到所述进一步电路部件的连接。
4.根据权利要求3的所述方法，其中所述进一步电路部件是逻辑门。
5.根据权利要求3的所述方法，其中所述进一步电路部件是触发器。
6.根据权利要求1的所述方法，其中所述两个场效应晶体管都是n沟道场效应晶体管或所述两个场效应晶体管都是p沟道场效应晶体管。
7.根据权利要求1的所述方法，其中所述场效应晶体管是MOSFET。
8.根据权利要求1的所述方法，包括形成两个竞争路径，其中所述竞争路径中的一个包括所述场效应晶体管中的一个并且另一个竞争路径包括所述场效应晶体管中的另一个。
9.根据权利要求8的所述方法，包括形成竞争路径使得逻辑状态取决于所述两个竞争路径的竞争结果。
10.根据权利要求1的所述方法，包括：形成竞争路径中的每个以包括多个场效应晶体管；以及设定场效应晶体管的阈值电压，使得响应于预确定输入的数字电路的输出信号具有预确定定义的逻辑状态。
11.根据权利要求1的所述方法，包括以CMOS技术形成多个场效应晶体管。
12.根据权利要求1的所述方法，其中所述预确定定义的逻辑状态是逻辑0或逻辑1。
13.根据权利要求1的所述方法，其中所述数字电路是触发器。
14.根据权利要求1的所述方法，其中所述数字电路是RS触发器。
15.根据权利要求1的所述方法，其中所述场效应晶体管被形成为基本上具有相同的尺寸。
16.根据权利要求1的所述方法，其中所述预确定输入是输入控制信号。
17.根据权利要求1的所述方法，其中所述预确定输入是用于数字电路的供给电压。
18.根据权利要求1的所述方法，包括：形成集成电路中的两个子电路使得另一个数字电路处于所述两个子电路之间，以及连接所述子电路以形成数字电路。
19.根据权利要求18的所述方法，其中所述数字电路实施逻辑门并且另一个数字电路实施另一个逻辑门。
20.根据权利要求19的所述方法，其中所述两个场效应晶体管属于所述两个子电路的相同子电路或所述两个子电路的不同子电路。
21.根据权利要求18的所述方法，其中每个子电路包括一个或多个场效应晶体管。
22.根据权利要求18的所述方法，其中每个子电路包括一个或多个反相器或TIE单元。
23.一种数字电路，包括：
两个场效应晶体管，被连接成使得响应于预确定输入的数字电路的输出信号在场效应晶体管的阈值电压相等时具有未定义的逻辑状态；
其中所述场效应晶体管的阈值电压相差至少10mV，使得响应于预确定输入的数字电路的输出信号具有预确定定义的逻辑状态。
24.权利要求23的所述数字电路，其中所述场效应晶体管的阈值电压相差至少20mV、相差至少30mV或相差至少50mV。
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