DE102019123539A1 - Halbleiterchip - Google Patents

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Abstract

Gemäß einer Ausführungsform ist ein Halbleiterchip beschrieben, der Folgendes umfasst: einen Chip mit wenigstens einen p-Kanal-Feldeffekttransistor (FET), wenigstens einem n-Kanal-FET, einem ersten und einem zweiten Leistungsversorgungsanschluss, wobei der wenigstens eine n-Kanal-FET, falls er mit dem oberen Versorgungspotential an seinem Gate versorgt wird, das untere Versorgungspotential an das Gate des wenigstens einen p-Kanal-FET liefert, und der wenigstens eine p-Kanal-FET, falls er mit dem unteren Versorgungspotential an seinem Gate versorgt wird, das obere Versorgungspotential an das Gate des wenigstens einen n-Kanal-FET liefert, einen Vorladungsschaltkreis, der zum Vorladen des Schaltkreises in einen ersten Zustand konfiguriert ist, in dem das Potential an dem Gate des wenigstens einen n-Kanal-FET niedriger als das obere Versorgungspotential ist und das Potential an dem Gate des wenigstens einen p-Kanal-FET höher als das untere Versorgungspotential ist, und einen Detektionsschaltkreis, der zum Detektieren konfiguriert ist, ob der Schaltkreis in einen zweiten Zustand eingetreten ist, in dem das Potential an dem Gate des wenigstens einen n-Kanal-FET das obere Versorgungspotential ist und das Potential an dem Gate des wenigstens einen p-Kanal-FET das untere Versorgungspotential ist, und zum Ausgeben eines Alarmsignals konfiguriert ist, falls er detektiert hat, dass der Schaltkreis in den zweiten Zustand eingetreten ist.

Description

  • Die vorliegende Offenbarung betrifft Halbleiterchips.
  • Chips mit integrierten Schaltkreisen (ICs), die für sicherheitskritische Anwendungen verwendet werden, zum Beispiel auf Chipkarten oder Sicherheitssteuerungen, sollen typischerweise vor Angriffen geschützt werden. Ein Typ solcher Angriffe ist Strahlungsangriffe, z. B. Laserangriff oder lonenstrahlangriffe, wobei die Absicht in diesem Fall darin besteht, eine funktionale Störung einer Komponente hervorzurufen. Möglichkeiten zum Detektieren solcher Fehlerangriffe auf digitale Schaltkreise sind wünschenswert.
  • Gemäß einer Ausführungsform ist ein Halbleiterchip einschließlich eines Schaltkreises bereitgestellt, der Folgendes beinhaltet: wenigstens einen p-Kanal-Feldeffekttransistor, wenigstens einen n-Kanal-Feldeffekttransistor, einen ersten Leistungsversorgungsanschluss, der zum Empfangen einer ersten Versorgungsspannung mit einem oberen Versorgungspotential konfiguriert ist, und einen zweiten Leistungsversorgungsanschluss, der zum Empfangen einer zweiten Versorgungsspannung mit einem unteren Versorgungspotential konfiguriert ist, wobei der wenigstens eine p-Kanal-Feldeffekttransistor und der wenigstens eine n-Kanal-Feldeffekttransistor so verbunden sind, dass der wenigstens eine n-Kanal-Feldeffekttransistor, falls er mit dem oberen Versorgungspotential an seinem Gate versorgt wird, das untere Versorgungspotential an das Gate des wenigstens einen p-Kanal-Feldeffekttransistors liefert und der wenigstens eine p-Kanal-Feldeffekttransistor, falls er mit dem unteren Versorgungspotential an seinem Gate versorgt wird, das obere Versorgungspotential an das Gate des wenigstens einen n-Kanal-Feldeffekttransistors liefert, einen Vorladungsschaltkreis, der zum Vorladen des Schaltkreises in einen ersten Zustand konfiguriert ist, in dem das Potential an dem Gate des wenigstens einen n-Kanal-Feldeffekttransistors niedriger als das obere Versorgungspotential ist und das Potential an dem Gate des wenigstens einen p-Kanal-Feldeffekttransistors höher als das untere Versorgungspotential ist, und einen Detektionsschaltkreis, der zum Detektieren konfiguriert ist, ob der Schaltkreis in einen zweiten Zustand eingetreten ist, in dem das Potential an dem Gate des wenigstens einen n-Kanal-Feldeffekttransistors das obere Versorgungspotential ist und das Potential an dem Gate des wenigstens einen p-Kanal-Feldeffekttransistors das untere Versorgungspotential ist, und zum Ausgeben eines Alarmsignals konfiguriert ist, falls er detektiert hat, dass der Schaltkreis in den zweiten Zustand eingetreten ist.
  • In den Zeichnungen verweisen gleiche Bezugszeichen allgemein auf die gleichen Teile in den verschiedenen Ansichten. Die Zeichnungen sind nicht notwendigerweise maßstabsgetreu, stattdessen wird allgemein Wert auf eine Veranschaulichung der Prinzipien der Erfindung gelegt. In der folgenden Beschreibung werden verschiedene Aspekte unter Bezugnahme auf die folgenden Zeichnungen beschrieben, in denen gilt:
    • 1 zeigt ein Beispiel für eine Datenverarbeitungsvorrichtung, die vor Strahlungsangriffen geschützt werden soll.
    • 2 veranschaulicht physikalische Effekte in CMOS(komplementärer Metall-Oxid-Halbleiter)-Technologie im Fall eines Laserfehlerangriffs.
    • 3 zeigt eine TIE-Zelle.
    • 4 zeigt eine gesteuerte TIE-Zelle (CTC).
    • 5 zeigt ein Zeitverlaufsdiagramm einer Vorladung und anschließenden Relaxation für die gesteuerte TIE-Zelle aus 4.
    • 6 veranschaulicht den Effekt einer Fotostrominjektion aufgrund eines Fehlerangriffs in einem TIE-Zelle-Relaxationsprozess.
    • 7 zeigt eine Fehlerdetektionsanordnung.
    • 8 zeigt eine gesteuerte TIE-Zelle gemäß einer Variante.
    • 9 zeigt eine gesteuerte TIE-Zelle gemäß einer weiteren Variante.
    • 10 zeigt eine CTC-Anordnung gemäß einer Ausführungsform.
    • 11 zeigt eine Schaltungsanordnung zur Fehlerangriffsdetektion, die auf einer gemeinsamen Rückkopplung eines p-Kanal-Feldeffekttransistors (FET) in einer n-Typ-Wanne und eines n-Kanal-FET in einer p-Typ-Wanne 1104 basiert.
    • 12 zeigt einen Halbleiterchip gemäß einer Ausführungsform.
  • Die folgende ausführliche Beschreibung bezieht sich auf die beigefügten Zeichnungen, die spezielle Einzelheiten und Aspekte dieser Offenbarung zur Veranschaulichung zeigen, in denen die Erfindung ausgeübt werden kann. Andere Aspekte können genutzt werden und strukturelle, logische und elektrische Änderungen können vorgenommen werden, ohne vom Schutzumfang der Erfindung abzuweichen. Die verschiedenen Aspekte dieser Offenbarung schließen sich nicht notwendigerweise gegenseitig aus, da manche Aspekte dieser Offenbarung mit einem oder mehreren anderen Aspekten dieser Offenbarung kombiniert werden können, um neue Aspekte zu bilden.
  • 1 zeigt ein Beispiel für eine Datenverarbeitungsvorrichtung 100, die vor Strahlungsangriffen geschützt werden soll.
  • Die Datenverarbeitungsvorrichtung 100 kann eine Steuereinheit oder ein Mikrocontroller in einem Fahrzeug, z. B. eine ECU (Elektronische Steuereinheit) in einem Kraftfahrzeug, sein. Sie kann auch ein Chipkarten-IC (integrierter Schaltkreis) einer Chipkarte, wie etwa einer Smartkarte mit einem beliebigen Formfaktor, z. B. für einen Pass oder für eine SIM (Subscriber Identity Module), sein.
  • Die Datenverarbeitungseinheit 100 beinhaltet einen integrierten Schaltkreis, z. B. einen (Halbleiter-) Chip 101, der vor Strahlungsangriffen geschützt werden soll. Der Chip kann ein Steuerchip sein und zum Beispiel einen Prozessor, einen Koprozessor (z. B. einen Kryptoprozessor) und/oder einen Speicher implementieren. Der Chip kann auch zum Beispiel ein RFID(Hochfrequenzidentifikation)-Chip sein oder eine SIM (Subscriber Identity Module) für ein Mobiltelefon implementieren. Der Chip kann für eine Sicherheitsanwendung bereitgestellt werden und z. B. geheime Daten speichern oder verarbeiten und/oder zum Authentifizieren eines Benutzers konfiguriert sein. Zum Schutz des Chips 101 beinhaltet er eine Angriffsdetektionsschaltungsanordnung (z. B. eine Fehlerangriffsschutzschaltungsanordnung) 102. Es ist anzumerken, dass die Angriffsdetektionsschaltungsanordnung 102 eine Vielzahl an Schaltkreisen beinhalten kann, die über dem Chip verteilt sind, um einige (möglicherweise) alle Bereiche des Chips 101 zu schützen.
  • Beispielsweise können Lichtsensoren auf einem integrierten Schaltkreis (IC1) 101 für eine Sicherheitsanwendung integriert sein, wobei die Lichtsensoren als analoge Schaltkreise ausgeführt sind und zum Schützen des gesamten IC oder wenigstens sehr großer Gebiete von diesem vor globalen (d. h. großflächigen) Lichtangriffen (oder allgemein Strahlungsangriffen) gestaltet sind. Jedoch sind solche Lichtsensoren typischerweise nicht zum Schützen einzelner relativ kleiner Schaltkreisblöcke vor lokalen Angriffen (auf Flächen von einer bis einigen hundert Standard-Gate-Flächen, z. B. mit Flächen von 1 µm2 bis zu einigen 100 µm2) geeignet, da sie keine ausreichende Empfindlichkeit zum ordnungsgemäßen Schutz vor lokalen Angriffen bereitstellen.
  • Zudem basierend die funktionalen Prinzipien solcher analoger Schaltkreise auf anderen physikalischen Effekten als jene, die typischerweise für Fehlerangriffe auf einzelne Stücke einer digitalen Schaltungsanordnung, z. B. CMOS(komplementärerer Metall-Oxid-Halbleiter)-Gates, genutzt werden, um die gewünschte Fehlfunktion zu erreichen. Dies ist der Grund, warum fehlerangriffe durch analoge Lichtsensoren nicht zuverlässig genug (d. h. nicht mit ausreichender Wahrscheinlichkeit) detektiert werden können.
  • Gemäß verschiedenen Ausführungsformen implementiert die Angriffsdetektionsschaltungsanordnung 102 einen Fehlerdetektionsansatz, der als Nicht-Gleichgewicht-Schaltungsanordnung zur Fehlerangriffsdetektion (NEC-FAD: Non-Equilibrium Circuitry for Fault Attack Detection) bezeichnet wird. Das grundlegende Konzept kann als teilweise auf physikalischen Effekten beruhend angesehen werden, die mit beliebiger CMOS-Technologie assoziiert sind und in 2 veranschaulicht sind.
  • 2 veranschaulicht physikalische Effekte in CMOS-Technologie im Fall eines Laserfehlerangriffs.
  • Fotostrompulse 201 (die durch die Photonenenergie hv repräsentiert werden) führen zu einer (laserinduzierten) Elektron-Loch-Paar-Bildung und Ladungsseparation bei dem pn-Übergang 202 (Raumladungszone) zwischen der n-Typ-Wanne 203 und der p-Typ-Wanne 204.
  • Die n-/p-Typ-Wanne-begrenzen Majoritätsladungsträger weisen vergleichsweise lange Lebenszeiten auf. Die Paarbildung und Ladungsseparation führen zu einer Verschiebung der lokalen Wannenpotentiale und folglich zu einer Kombination von Ladungsinjektion in einen MOSFET (Metall-Oxid-Halbleiter-Feldeffekttransistor) mit umgekehrt vorgespanntem Drain-Übergang, einer Schwellenspannungsreduktion der entsprechenden MOSFETs 205, 206 und eines Schaltens der jeweiligen parasitären Bipolartransistoren 207, 208, was zu dem Umschalten eines Bits (insbesondere in Elementen, wie etwa Latches und Flipflops mit Rückkopplungsschleifen eines Datenspeichers) führt, wie es durch einen Angreifer erwünscht ist.
  • Gemäß verschiedenen Ausführungsformen werden die unter Bezugnahme auf 2 beschriebenen physikalischen Effekte mit der (dedizierten) Angriffsdetektionsschaltungsanordnung 102 zum Fehlerangriffsschutz detektiert, wobei extrem nichtlineare elektrothermische Tiefe-Subschwelle-Relaxationsprozesse aus Nichtgleichgewichtszuständen zu Zuständen mit eingeschränkten Gleichgewicht ausgenutzt werden.
  • Insbesondere basiert die Angriffsdetektionsschaltungsanordnung 102 gemäß verschiedenen Ausführungsformen auf sogenannten TIE-Zellen, wie in 3 veranschaulicht ist.
  • 3 zeigt eine TIE-Zelle 300.
  • Die TIE-Zelle 300 beinhaltet einen p-Kanal-Feldeffekttransistor (FET) 301, dessen Source mit einem hohen Versorgungspotential (VDD) verbunden ist, dessen Gate mit dem Drain eines n-Kanal-Feldeffekttransistors 302 verbunden ist und dessen Drain mit dem Gate des n-Kanal-Feldeffekttransistors 302 verbunden ist. Die Source des n-Kanal-Feldeffekttransistors 302 ist mit einem niedrigen Versorgungspotential (VSS) verbunden. Es ist anzumerken, dass alle hier erwähnten FETs zum Beispiel MOSFETs (Metall-Oxid-Halbleiter-Feldeffekttransistoren) sein können.
  • Der Knoten (oder die Verbindung), der das Gate des p-Kanal-Feldeffekttransistors 301 mit dem Drain des n-Kanal-Feldeffekttransistors 302 verbindet, wird nachfolgend als TN bezeichnet und der Knoten (oder die Verbindung), der das Gate des n-Kanal-Feldeffekttransistors 302 mit dem Drain des p-Kanal-Feldeffekttransistors 301 verbindet, wird nachfolgend als T bezeichnet. Nachfolgend wird der Zustand eines Knotens der Einfachheit halber mit dem Namen des Knotens bezeichnet, z. B. verweist T auch auf den Zustand (oder das Signal) an dem Knoten T.
  • Für die folgende Erklärung soll die Angriffsdetektionsschaltungsanordnung 102 eine TIE-Zelle 300 beinhalten (in einer praktischen Anwendung kann die Angriffsdetektionsschaltungsanordnung 102 eine sehr große Anzahl an TIE-Zellen 300 beinhalten, die über die Fläche des Chips 101 verteilt sind).
  • Zuerst wird der Fall ohne irgendeine laserinduzierte Fotostrominjektion betrachtet. Dies bedeutet den Fall eines begrenzten elektrothermischen Gleichgewichts. Es wird angenommen, dass die Versorgungspotentialdifferenz VDD-VSS hoch genug ist, so dass in einem stationären Gleichgewicht die beiden FETs 301, 302 mit starker Inversion arbeiten (d. h., sie weisen eine vollständig entwickelte Kanalinversion auf): VDD − VSS > Vth ( n − Kanal − FET 302 ) + | Vth ( p − Kanal − FET 301 ) |
    Figure DE102019123539A1_0001
    wobei Vth(FET) die Schwellenspannung des in Klammern angegebenen FET bezeichnet.
  • Dann sind die Erwartungswerte der Knotenspannung die stationären Werte V(T)=VDD und V(TN)=VSS. Das heißt, selbst für zeitlich veränderliche Spannungen VDD und VSS sind die zeitlich gemittelten Werte die oben angegebenen stationären (und zeitlich gemittelten) Werte V(T)=VDD und V(TN)=VSS.
  • Zudem reicht die Relaxationszeit des Schaltkreises in Abhängigkeit von der Prozesstechnologie, der Versorgungsspannung und der Temperatur von einigen 100 ps bis zu dem Nanosekundenregime. Das heißt, die Potentiale V(T) und V(TN) relaxieren von kleinen Störungen (Abweichungen von ihren stationären Werten) zu ihren stationären Werten VDD und VSS mit Relaxationszeiten in dem (Sub-) Nanosekundenregime.
  • Für große Abweichungen von V(T) und V(TN) von ihren Gleichgewichtswerten resultiert jedoch ein komplett unterschiedliches Verhalten der TIE-Zelle-Schaltkreiskomponenten. Insbesondere wird der Extremfall der folgenden Anfangsbedingung betrachtet: V ( T ) = VSS und V ( TN ) = VDD zur Zeit t = 0 .
    Figure DE102019123539A1_0002
  • Das heißt, die Knotenspannungen werden zuerst bei den „inversen“ Werten relativ zu ihren obigen Gleichgewichtswerten gehalten, so dass anfänglich die beiden FETs 301, 302 AUSgeschaltet sind, d. h. sie befinden sich beide in ihrer tiefen Subschwellendomäne.
  • Falls dann für t>0 die Anfangsbedingung gelöst wird (d. h. die Knoten T und TN sind nicht mehr auf ihre anfänglichen Werte gezwungen), befindet sich die Schaltungsanordnung 300 anfänglich in einem Nichtgleichgewichtszustand, nämlich in einem Zustand so weit wie möglich von ihrem oben beschriebenen stationären Zustand entfernt. Folglich bewegen sich die Potentiale der Knoten T und TN aufgrund von unvermeidbarer (tiefen) Subschwellenströmen in der Richtung ihrer Gleichgewichts(stationären)-Werte V(T)=VDD und V(TN)=VSS. Der Übergang ist jedoch ein extrem nichtlinearer, der stark von dem VDD-Spannungspegel relativ zu VSS, von der Temperatur T und insbesondere den unvermeidbaren Herstellungsprozessvariationen der Schaltkreiskomponenten (hier FETs 301, 302), so dass zwei Instanzen (Kopien) der „gleichen“ TIE-Zelle mit sehr hoher Wahrscheinlichkeit bezüglich ihrer Relaxationszeiten abweichen werden.
  • Dementsprechend werden für die Anwendung der TIE-Zelle 300 in der Angriffsdetektionsschaltungsanordnung 101 die geometrischen Abmessungen der beteiligten Transistoren 301, 302 so groß gewählt, dass ihre statistischen Variationen mit Bezug auf das Subschwellenverhalten gegenüber ihrer VDD- und T-Abhängigkeit vernachlässigt werden können. Insbesondere ist die TIE-Zelle 300 so bemessen, dass die Variationen der Subschwellenströme gegenüber den Mittelwerten klein sind, so dass z. B. zwei TIE-Zellen, die in Reihe gekoppelt sind, langsamer als eine einzige TIE-Zelle relaxieren.
  • Eine TIE-Zelle 300 kann in der Angriffsdetektionsschaltungsanordnung 101 in einem Schaltkreis enthalten sein, der als eine gesteuerte TIE-Zelle (CTC) bezeichnet wird, um das oben beschriebene Verhalten (insbesondere die Relaxation von den „inversen“ Werten) zu nutzen, wie oben beschrieben ist.
  • 4 zeigt eine gesteuerte TIE-Zelle 400.
  • Die gesteuerte TIE-Zelle 400 beinhaltet eine TIE-Zelle, die durch einen ersten p-Kanal-FET 401 und einen ersten n-Kanal-Feldeffekttransistor 402 gebildet ist. Die FETs 401, 402 sind kreuzgekoppelt und mit VDD bzw. VSS verbunden, wie unter Bezugnahme auf 3 erklärt ist. Jedoch beinhaltet die gesteuerte TIE-Zelle 400 zusätzlich eine Vorladesteuerschaltungsanordnung, die durch einen Inverter 403, einen zweiten p-Kanal-FET 404 und einen zweiten n-Kanal-FET 405 gebildet ist.
  • Das Gate des zweiten p-Kanal-FET 404 empfängt ein Steuereingangssignal S. Der Inverter 403 empfängt das Steuereingangssignal S und invertiert es zu einem invertierten Steuersignal SN, das es an das Gate des zweiten n-Kanal-FET 405 liefert.
  • Die Source des zweiten p-Kanal-FET 404 ist mit der Source des ersten p-Kanal-FET 401 verbunden und sein Drain ist mit dem Gate des ersten p-Kanal-FET 401 verbunden.
  • Die Source des zweiten n-Kanal-FET 405 ist mit der Source des ersten n-Kanal-FET 402 verbunden und sein Drain ist mit dem Gate des ersten n-Kanal-FET 402 verbunden.
  • Das Gate des ersten p-Kanal-FET 401 ist ferner mit einem Ausgangsinverter 406 verbunden, dessen Ausgang Z der Ausgang der gesteuerten TIE-Zelle 400 ist.
  • 5 zeigt ein Zeitverlaufsdiagramm 500 einer Vorladung und anschließenden Relaxation (d. h. einer Vorladung-und-Relaxation-Prozess-Sequenz) für die gesteuerte TIE-Zelle aus 4.
  • Die Signale S, Y, YN, Z sind mit der Zeit von links nach rechts gezeigt (wobei in jedem Fall eine Linie wieder oben ein höheres Potential (z. B. gleich oder nahe VDD) repräsentiert und eine Linie weiter unten ein niedrigeres Potential (z. B. gleich oder nahe VSS) repräsentiert).
  • Zuerst lädt die Vorladesteuerschaltungsanordnung Y auf VDD und YN auf VSS für S=0 bzw. SN=1. Dieser Zustand (Y auf VDD und YN auf VSS) wird als Vorladezustand 501 bezeichnet.
  • Nach der Vorladung wird die Vorladebedingung mit der steigenden Flanke 504 von S, d. h. dem Übergang S = 0 -> 1, gelöst und kann die Relaxation 502 von dem Gleichgewichtszustand der TIE-Zelle (Y, YN)) = (VDD, VSS) zu ihrem stationären Zustand (Y, N) = (VSS, VDD) stattfinden. Dementsprechend kann dies mittels der Steuereingabe S und ihrer boolescher Übergang als gesteuerte Relaxation von einem Nichtgleichgewichtszustand angesehen werden.
  • Auf dies kann dann eine weitere Vorladung 503 folgen und so weiter. Dies bedeutet, dass das Steuersignal S periodisch ein- und ausgeschaltet wird. Zum Beispiel beinhaltet die Angriffsdetektionsschaltungsanordnung einen Taktgenerator, der zum entsprechende Erzeugen des Steuersignals S konfiguriert ist.
  • 6 veranschaulicht den Effekt einer Fotostrominjektion aufgrund eines Fehlerangriffs in einem TIE-Zelle-Relaxationsprozess.
  • Ähnlich zu 2 führen Fotostrompulse 601 (die durch die Photonenenergie hv repräsentiert werden) zu einer (laserinduzierten) Elektron-Loch-Paar-Bildung und Ladungsseparation bei dem pn-Übergang 602 (Raumladungszone) zwischen der n-Typ-Wanne 603 und der p-Typ-Wanne 604.
  • Eine TIE-Zelle ist durch einen p-Kanal-FET 605 und einen n-Kanal-FET 606 gebildet, die z. B. den FETs 401, 402 aus 4 entsprechen.
  • Wie in 6 veranschaulicht, wird die Relaxation der TIE-Zelle von dem Nichtgleichgewichtszustand V(T)=VSS und V(TN)=VDD signifikant durch die laserinduzierte Elektron-Loch-Paar-Erzeugung und die Ladungsseparation an dem n-Wanne-p-Wanne-Übergang 602 beschleunigt: die Aktion des involvierten pnp-Bipolartransistors 607 und npn-Bipolartransistors 608 wirken zusammen und ergänzen einander, was zu einer strahlungsinduzierten Zunahme der Subschwellenströme der beiden involvierten FETs 605, 606 führt.
  • Zusätzlich dazu sind, solange V(TN) > VSS und V(T) < VDD gilt, die Drain-Übergänge der beiden FETs 605, 606 in rückwärts vorgespannt, was zu einem Ladungstransfer zu den Knoten TN und T führt: eine negative Ladung (e-) wird an dem Knoten TN und eine positive Ladung (h+) an dem Knoten T gesammelt, so dass sich die beiden Knoten in die Richtung des elektrothermischen Gleichgewichts bewegen.
  • Dementsprechend wird die Relaxationszeit der TIE-Zelle von dem Nichtgleichgewichtszustand V(T)=VSS und V(TN)=VDD im Vergleich zu dem Relaxationsprozess ohne laserinduzierte Ladungsseparation und ihre Konsequenzen signifikant reduziert.
  • Gemäß verschiedenen Ausführungsformen wird dieser Effekt durch die Angriffsdetektionsschaltungsanordnung 102 ausgenutzt, indem Instanzen von zwei Typen gesteuerter TIE-Zellen 400 in der Angriffsdetektionsschaltungsanordnung 102 aufgenommen werden: ein erster Typ, der als Vorlade-CTC (P-CTC) bezeichnet wird, und ein zweiter Typ, der als Detektor-CTC (D-CTC) bezeichnet wird. Die P-CTC kann einige Male an unterschiedlichen Positionen in dem Bereich des zu schützenden Chips 101 (d. h. dem Gebiet von Interesse) angeordnet sein, wohingegen mehrere D-CTC-Instanzen in angemessenen Abständen voneinander über das gesamte Gebiet von Interesse implementiert sind. Die P-CTC und D-CTC wirken zusammen, wie nachfolgend beschrieben ist.
  • 7 zeigt eine Fehlerdetektionsanordnung 700.
  • Die CTC-Anordnung beinhaltet eine P-CTC 701, die eine gesteuerte TIE-Zelle (CTC) 702 beinhaltet, die der gesteuerten TIE-Zelle 400 aus 4 entspricht.
  • Der Ausgang Z der CTCs ist der Ausgang P der P-CTC 701. Ferner wird die CTC-Ausgabe Z mittels der Rückkopplungsschaltungsanordnung 703 zurückgekoppelt, die auch ein Aktivierungssignal E empfängt und das Steuersignal S erzeugt, das sie an die CTC 702 liefert.
  • Wie oben erwähnt, können mehrere Instanzen der P-CTC 701 in der Angriffsdetektionsschaltungsanordnung 102 enthalten sein.
  • Es wird angenommen, dass jede P-CTC-Instanz ihren Vorladezustand mittels S=0 startet, was zu Z=0 führt.
  • Die Rückkopplungsschaltungsanordnung 703 ist dazu konfiguriert, dann die P-CTC 701 von ihrem Vorladezustand durch den Übergang S=0->1 freizugeben, woraufhin die oben beschriebene Relaxation stattfindet, während der die Ausgabe Z der CTC auf 0 verbleibt, bis Y am Ende des Relaxationsprozesses auf VSS schaltet, d. h. auf die boolesche 0, so dass Z auf eine boolesche 1 schaltet. Dann wird S mittels der Rückkopplungsschaltungsanordnung 703, die entsprechend konfiguriert ist, auf 0 zurückgesetzt, wodurch eine weitere Vorladeoperation aktiviert wird. Sobald die Vorladung abgeschlossen ist, wird Z kurz danach auch auf 0 zurückgesetzt, woraufhin S wieder auf 1 gesetzt wird und die nächste TIE-Zelle-Relaxation initiiert wird. Dann findet der gleiche Zyklus von Ereignissen wieder statt.
  • Die Rückkopplungsschaltungsanordnung 703 kann zum Beispiel durch eine boolesche Funktion
    S=AND(E, NOT(P)) realisiert werden, so dass S=0 für E=0 und S=NOT(P) für E=1 gilt.
  • Die Ausgabe P der P-CTC, die die Aktivierung des Vorladezustands angibt (für P=1 wird die P-CTC in ihren Vorladezustand geschaltet), wird nicht nur in die P-CTC, wie oben beschrieben, zurückgekoppelt, sondern ist auch die Steuereingabe für die Mehrzahl von D-CTCs 704 der CTC-Anordnung 700, so dass nicht nur die P-CTC 701 für P=1 vorgeladen wird, sondern auch alle verbundenen D-CTCs 704.
  • Die D-CTCs 704 sind derart bemessen, dass sie viel größere Relaxationszeiten als die P-CTC 701 aufweisen, so dass sie immer, lange bevor sie in ihre stationären Zustände relaxieren können, vorgeladen sind, falls es keine Fotostrominjektion aufgrund eines Fehlerangriffs gibt.
  • Im Fall eines Fehlerangriffs sind die Relaxationszeiten der D-CTC jedoch signifikant reduziert, so dass ihre Relaxation in den stationären Zustand abgeschlossen ist, selbst bevor die P-CTC 701 den Vorladepuls P=1 senden kann. Dementsprechend kann die Ausgabe Z der D-CTC als eine Alarmausgabe durch einen Alarmabwicklungsschaltkreis 705 der Fehlerdetektionsschaltungsanordnung verwendet werden: Z=1 gibt an, dass ein Fehlerangriff detektiert wurde. Zum Beispiel kann der Alarmabwicklungsschaltkreis 705 eine Alarmabwicklung (wie etwa eine Abschaltung von Komponenten des Chips 101) auslösen kann, falls die Ausgaben einer beliebigen D-CTC 704 auf Z=1 wechselt.
  • Mehrere Fehlerdetektionsanordnungen 700 können in der Angriffsdetektionsschaltungsanordnung 102 enthalten sein. Jedoch kann zum Beispiel der Alarmabwicklungsschaltkreis 705 zwischen mehreren Fehlerdetektionsschaltungsanordnungen 700 geteilt werden. Zum Beispiel kann sie eine zentrale Entität der Fehlerdetektionsschaltungsanordnungen 102 sein.
  • Die viel längeren „ungestörten“ Relaxationszeiten der D-CTCs 704 im Vergleich zu der P-CTC 701 können durch unterschiedliche mögliche Maßnahmen erreicht werden:
    • □ die P-CTC und D-CTC weisen die gleichen Transistorstrukturen (z. B. die einen aus 4) auf, aber sie sind mit unterschiedlichen Schwellenspannungen implementiert: falls die TIE-Zelle-Elemente 401, 402 der P-CTC eine niedrigere Schwellenspannung als jene der D-CTC haben, werden die D-CTC-Relaxationszeiten viel länger als jene einer P-CTC sein.
    • □ die P-CTC und D-CTC weisen die gleichen Transistorstrukturen (z. B. die einen aus 4) auf, aber sie sind mit unterschiedlichen Kanallängen und/oder -breiten implementiert, so dass die D-CTC-Relaxationszeiten viel länger als jene einer P-CTC sind.
    • □ die P-CTC und D-CTC weisen unterschiedliche Transistorstrukturen, z. B. eine P-CTC, wie die jene aus 4, und eine D-CTC, wie jene unten beschriebene aus 8, d. h. mit TIE-Zellen, die aus zwei (oder mehr als zwei) FETs in Reihe bestehen, auf, was zu viel längeren Relaxationszeiten führt.
    • □ die P-CTC und D-CTC weisen unterschiedliche Transistorstrukturen, z. B. eine P-CTC, wie die jene aus 4, und eine D-CTC, wie jene unten beschriebene aus 9, d. h. mit zwei (oder mehr als zwei) in Reihe verbundenen TIE-Zellen, auf, was zu viel längeren (näherungsweise doppelten) Relaxationszeiten führt: die zweite TC beginnt möglicherweise ihre Relaxationsphase nur, nachdem die erste ihre Relaxation abgeschlossen hat.
  • 8 zeigt eine gesteuerte TIE-Zelle 800 gemäß einer Variante.
  • Die gesteuerte TIE-Zelle 800 beinhaltet eine TIE-Zelle, die durch einen ersten p-Kanal-FET 801, einen zweiten p-Kanal-FET 802, einen ersten n-Kanal-Feldeffekttransistor 803 und einen zweiten n-Kanal-FET 804 gebildet ist.
  • Die p-Kanal-FETs 801, 802 sind mit den n-Kanal-FETs 803, 804 kreuzgekoppelt und mit VDD bzw. VSS verbunden, wie unter Bezugnahme auf 3 erklärt ist, wobei aber zwei p-Kanal-FETs 801, 802 anstelle von einem in Reihe verbunden sind und zwei n-Kanal-FETs 803, 804 anstelle von einem in Reihe verbunden sind.
  • Ferner beinhaltet die gesteuerte TIE-Zelle 800, ähnlich zu 4, eine Vorladesteuerschaltungsanordnung, die durch einen Inverter 805, einen dritten p-Kanal-FET 806 und einen vierten n-Kanal-FET 807 gebildet ist.
  • Ferner ist das Gate des ersten p-Kanal-FET 801, ähnlich zu 4, mit einem Ausgangsinverter 808 verbunden, dessen Ausgang Z der Ausgang der gesteuerten TIE-Zelle 800 ist.
  • 9 zeigt eine gesteuerte TIE-Zelle 900 gemäß einer weiteren Variante.
  • Die gesteuerte TIE-Zelle 900 beinhaltet einen ersten Teil, der aus einer gesteuerten TIE-Zelle gebildet ist, wie unter Bezugnahme auf 4 (ohne Ausgangsinverter) beschrieben ist, die aus einem ersten p-Kanal-FET 901, einem ersten n-Kanal-FET 902, einem Eingangsinverter 903, einem zweiten p-Kanal-FET 904 und einem zweiten n-Kanal-FET 905 gebildet ist.
  • Auf den ersten Teil folgt ein zweiter Teil, der aus einer gesteuerten TIE-Zelle gebildet ist, wie unter Bezugnahme auf 4 (ohne Eingangsinverter) beschrieben ist, die aus einem fünften p-Kanal-FET 906, einem fünften n-Kanal-FET 907, einem sechsten p-Kanal-FET 908, einem sechsten n-Kanal-FET 909 und einem Ausgangsinverter 910, der die Ausgabe der gesteuerten TIE-Zelle 900 ausgibt, gebildet ist.
  • Die zwei Teile (d. h. die zwei gesteuerten TIE-Zelle-Subschaltkreise, die die gesteuerte TIE-Zelle 900 bilden) sind auf eine solche Weise verbunden, dass das Gate des sechsten p-Kanal-FET 908 mit dem Drain des ersten p-Kanal-FET 901 verbunden ist und das Gate des sechsten n-Kanal-FET 909 mit dem Drain des ersten n-Kanal-FET 902 verbunden ist.
  • Das Schema einer zusammenwirkenden P-CTC und D-CTC, das unter Bezugnahme auf 7 beschrieben ist, kann ferner erweitert oder aufgerüstet werden, z. B. auf eine Weise, dass mehr als eine einiger paralleler P-CTCs eine Relaxation abgeschlossen haben muss, bevor die nächste Vorladung aktiviert werden kann, was einer NAND-Verbindung mehrerer P-CTC-Ausgänge entspricht, so dass gleichzeitige Fehlerangriffe auf eine Teilmenge der relevanten P-CTCs und auf Bereiche, die durch D-CTCs geschützt sind, nicht ausreichen, um eine künstliche Vorladung zu erzeugen, um von der D-CTC kommende Alarme zu unterdrücken. Dies ist in 10 veranschaulicht.
  • 10 zeigt eine CTC-Anordnung 1000 gemäß einer Ausführungsform.
  • Die CTC-Anordnung 1000 beinhaltet P-CTC-Instanzen 1001, mehrere D-CTC-Instanzen 1002 und einen Steuerschaltkreis 1003, der eine boolesche Funktion implementiert.
  • Die Ausgänge Z3, Z2 und Z1 der drei P-CTC-Instanzen 1001 werden durch die boolesche Funktion kombiniert, um das Vorladesignal P für die P-CTC-Instanzen und die mehreren D-CTC-Instanzen 1002 (von denen acht gezeigt sind) zu erzeugen.
  • Der Steuerschaltkreis 1003 kann beispielsweise ein boolesches NAND implementieren oder gemäß einem vertierenden MAJORITÄTS-Gatter arbeiten: P = NOT ( Z 3 * Z 2 + Z 2 * Z 1 + Z 1 * Z 3 ) .
    Figure DE102019123539A1_0003
  • Die Alarmausgaben A der D-CTC-Instanzen 1002 sind ebenfalls gezeigt. Sie können an einen Alarmabwicklungsschaltkreis, wie unter Bezugnahme auf 7 beschrieben, geliefert werden.
  • Eine weitere Option zum Erweitern oder Aufrüsten des Schemas einer zusammenwirkenden P-CTC und D-CTC, das unter Bezugnahme auf 7 beschrieben ist, ist das Bereitstellen von mehr als einer CTC-Baugruppe einschließlich einiger P-CTCs und mehrerer D-CTCs, die wie oben beschrieben zusammenwirken. Diese unterschiedlichen CTC-Baugruppen können insbesondere auf eine solche Weise verflochten sein, dass jede der P-CTC-Instanzen einer gegebenen CTC-Baugruppe durch eine D-CTC-Instanz einer anderen CTC-Baugruppe geschützt wird. Wieder können dann gleichzeitige Fehlerangriffe auf P-CTC- und D-CTC-Bereiche verhindert werden.
  • Eine zusätzlich Option ist das Kombinieren der hier beschriebenen Ansätze mit einem Ansatz zur Fehlerangriffsdetektion, der auf einem gemeinsamen Rückkopplung zwischen FETs basiert.
  • 11 zeigt eine Schaltungsanordnung 1100 zur Fehlerangriffsdetektion, die auf einer gemeinsamen Rückkopplung eines p-Kanal-FET 1101 in einer n-Typ-Wanne 1103 und eines n-Kanal-FET 1102 in einer p-Typ-Wanne 1104 basiert.
  • Die FETs entsprechen zum Beispiel den FETs aus 2.
    ein n-Typ-Wanne-Kontakt 1105 ist mit dem Gate des p-Kanal-FET 1101 verbunden und ein p-Typ-Wanne-Kontakt 1106 ist mit dem Gate des n-Kanal-FET 1102 verbunden.
  • Falls das Potential in der n-Typ-Wanne 1103 auf um näherungsweise eine p-Kanal-FET-Schwellenspannung unterhalb des bereitgestellten n-Typ-Wanne-Potentials (VDDBULK) abfällt, dann verbindet der p-Kanal-FET 1101 den p-Typ-Wanne-Kontakt 1106 (und dementsprechend die p-Typ-Wanne 1104) mit VDD.
  • Falls das Potential in der p-Typ-Wanne 1104 aufgrund eines Strahlungsangriffs auf um näherungsweise eine n-Kanal-FET-Schwellenspannung oberhalb des bereitgestellten p-Typ-Wanne-Potentials (VSSBULK) ansteigt, dann verbindet der n-Kanal-FET 1102 den n-Typ-Wanne-Kontakt 1105 (und dementsprechend die n-Typ-Wanne 1103) mit VSS.
  • Der Schaltkreis 1100 realisiert dementsprechend eine Rückkopplung zwischen den Wannen 1103, 1104 und eine ausreichende Änderung des Potentials in einer der zwei Wannen aufgrund eines Strahlungsangriffs führt auch eine Änderung der anderen Wanne herbei und verstärkt dementsprechend den Effekt des Strahlungsangriffs auf das Substrat.
  • Mit anderen Worten wird ein „Kurzschluss“ zwischen den lokalen Wannenpotentialen VDDBULK mit VSS bzw. VSSBULK mit VDD durch einen Strahlungsangriff auf eine der Wannen verursacht. Der Mechanismus kann verwendet werden, indem ein oder mehrere, möglicherweise eine große Anzahl an Schaltkreisen 1100 in dem Chip 101 aufgenommen werden: die Relaxation einer D-CTC, die in denselben Wannengebieten wie ein Schaltkreis 1100 angeordnet ist, kann aufgrund des „Kurzschluss“-Mechanismus des Schaltkreises 1100 im Fall eines Laserangriffs signifikant erhöht werden, während eine P-CTC, die mit der D-CTC assoziiert ist, wie in 7 veranschaulicht ist, weiter weg (z. B. wenigstens teilweise in einer anderen Wanne oder allgemein einem anderen Gebiet des Halbleiterchips gebildet) sein kann und dementsprechend möglicherweise nicht durch den Laserangriff beeinflusst wird. Dementsprechend kann die Anzahl an D-CTC-Elementen auf dem Chip 101, die zum zuverlässigen Detektieren von Fehlerangriffen notwendig ist, reduziert werden.
  • Zusammengefasst ist gemäß verschiedenen Ausführungsformen ein Halbleiterchip, wie in 12 veranschaulicht, bereitgestellt.
  • 12 zeigt einen Halbleiterchip 1200 gemäß einer Ausführungsform. Der Halbleiterchip beinhaltet einen Schaltkreis 1201, der wenigstens einen p-Kanal-Feldeffekttransistor 1202, wenigstens einen n-Kanal-Feldeffekttransistor 1203, einen ersten Leistungsversorgungsanschluss 1204, der zum Empfangen einer ersten Versorgungsspannung mit einem oberen Versorgungspotential konfiguriert ist, und einen zweiten Leistungsversorgungsanschluss 1205, der zum Empfangen einer zweiten Versorgungsspannung mit einem niedrigeren Versorgungspotential konfiguriert ist, beinhaltet.
  • Der wenigstens eine p-Kanal-Feldeffekttransistor 1202 und der wenigstens eine n-Kanal-Feldeffekttransistor 1203 sind derart verbunden, dass der wenigstens eine n-Kanal-Feldeffekttransistor 1203, falls der mit dem oberen Versorgungspotential an seinem Gate versorgt wird, das untere Versorgungspotential an das Gate des wenigstens einen p-Kanal-Feldeffekttransistors 1202 liefert und der wenigstens eine p-Kanal-Feldeffekttransistor 1202, falls er mit dem unteren Versorgungspotential an seinem Gate versorgt wird, das obere Versorgungspotential an das Gate des wenigstens einen n-Kanal-Feldeffekttransistors 1203 liefert.
  • Der Halbleiterchip 1200 beinhaltet ferner einen Vorladungsschaltkreis 1206, der zum Vorladen des Schaltkreises 1201 in einen ersten Zustand konfiguriert ist, in dem das Potential an dem Gate des wenigstens einen n-Kanal-Feldeffekttransistors 1203 niedriger als das obere Versorgungspotential 1204 ist und das Potential an dem Gate des wenigstens einen p-Kanal-Feldeffekttransistors 1202 höher als das untere Versorgungspotential 1205 ist.
  • Ferner beinhaltet der Halbleiterchip 1200 einen Detektionsschaltkreis 1207, der zum Detektieren konfiguriert ist, ob der Schaltkreis 1201 in einen zweiten Zustand eingetreten ist, in dem das Potential an dem Gate des wenigstens einen n-Kanal-Feldeffekttransistors 1203 das obere Versorgungspotential ist und das Potential an dem Gate des wenigstens einen p-Kanal-Feldeffekttransistors 1202 das untere Versorgungspotential ist, und zum Ausgeben eines Alarmsignals konfiguriert ist, falls er detektiert hat, dass der Schaltkreis 1201 in den zweiten Zustand eingetreten ist.
  • Gemäß verschiedenen Ausführungsformen wird mit anderen Worten eine TIE-Zelle mit wenigstens einem p-Kanal-Feldeffekttransistor und wenigstens einem n-Kanal-Feldeffekttransistor, die einander durch gegenseitiges Einschalten in einem stationären Zustand halten, in einen inversen Zustand vorgeladen. Der inverse Zustand ist in dem Sinne invers zu dem stationären Zustand, dass die FETs ausgeschaltet sind. Ein Alarm wird ausgegeben, falls die TIE-Zelle ihrem stationären Zustand erreich, da dies typischerweise eine Indikation eines Strahlungsangriffs ist.
  • Der erste Zustand kann ein Zustand sein, wenn die FETs ausgeschaltet sind, und der zweite Zustand kann ein Zustand sein, wenn die FETs eingeschaltet sind. Es ist anzumerken, dass es einen „Relaxationszustand“ zwischen dem ersten Zustand und dem zweiten Zustand geben kann, d. h. einen Zustand, den der Schaltkreis hat, wenn er von dem ersten Zustand zu dem zweiten Zustand übergeht. Der erste Zustand (möglicherweise zusammen mit dem Relaxationszustand) kann als „Nichtgleichgewicht“-Zustand betrachtet werden.
  • Der Relaxationszustand beginnt zum Beispiel, wenn der Vorladeschaltkreis das Vorladen des Schaltkreises abschließt, d. h. den Schaltkreis aus dem ersten Zustand (der durch die Vorladung erzwungen wird) freigibt. Zum Beispiel erzwingt der Vorladeschaltkreis in dem ersten Zustand, dass sich der Schaltkreis in dem ersten Zustand befindet (und in diesem verbleibt) und „gibt den Schaltkreis dann frei“, um in seinen zweiten Zustand überzugehen. Jedoch sind die FETs so bemessen, dass der Schaltkreis den zweiten Zustand (unter normalen Betriebsbedingungen) nicht erreichen wird, wenn es keinen Strahlungsangriff gibt, da der Vorladeschaltkreis zum Vorladen des Schaltkreises in den ersten Zustand konfiguriert ist, bevor die Relaxationszeit verstreicht, d. h. bevor der Schaltkreis den zweiten Zustand erreicht hat.
  • Verschiedene Beispiele sind im Folgenden beschrieben:
    • Beispiel 1 ist ein Halbleiterchip, wie in 12 veranschaulicht.
    • Beispiel 2 ist ein Halbleiterchip gemäß Beispiel 1, wobei der Vorladeschaltkreis dazu konfiguriert ist, einen Übergang des Schaltkreises von dem ersten Zustand in den zweiten Zustand nach dem Vorladen des Schaltkreises in den ersten Zustand beginnen zu lassen. Beispiel 3 ist ein Halbleiterchip gemäß Beispiel 1 oder 2, wobei der Vorladeschaltkreis zum periodischen Vorladen des Schaltkreises in den ersten Zustand konfiguriert ist.
    • Beispiel 4 ist ein Halbleiterchip gemäß Beispiel 3, wobei die Periode des Vorladens kürzer als eine Relaxationszeit des Schaltkreises von dem ersten Zustand in den zweiten Zustand ist.
    • Beispiel 5 ist ein Halbleiterchip gemäß Beispiel 4, wobei die Relaxationszeit eine Relaxationszeit des Schaltkreises unter Bedingungen ohne Strahlungsangriff ist.
    • Beispiel 6 ist ein Halbleiterchip gemäß einem der Beispiele 3 bis 5, wobei die Periode des Vorladens länger als eine Relaxationszeit des Schaltkreises von dem ersten Zustand in den zweiten Zustand unter Strahlungsangriffsbedingungen ist.
    • Beispiel 7 ist ein Halbleiterchip gemäß einem der Beispiele 1 bis 6, wobei der zweite Zustand ein stationärer Zustand des Schaltkreises ist und der erste Zustand ein inverser Zustand des zweiten Zustands ist.
    • Beispiel 8 ist ein Halbleiterchip gemäß einem der Beispiele 1 bis 7, wobei in dem ersten Zustand das Potential an dem Gate des wenigstens einen n-Kanal-Feldeffekttransistors das untere Versorgungspotential ist und das Potential an dem Gate des wenigstens einen p-Kanal-Feldeffekttransistors das obere Versorgungspotential ist.
    • Beispiel 9 ist ein Halbleiterchip gemäß einem der Beispiele 1 bis 8, wobei in dem ersten Zustand das Potential an dem Gate des wenigstens einen n-Kanal-Feldeffekttransistors ein Potential zum Ausschalten des n-Kanal-Feldeffekttransistors ist und das Potential an dem Gate des wenigstens einen p-Kanal-Feldeffekttransistors ein Potential zum Ausschalten des p-Kanal-Feldeffekttransistors ist.
    • Beispiel 10 ist ein Halbleiterchip gemäß einem der Beispiele 1 bis 9, der Folgendes beinhaltet:
      • ein zweiten Schaltkreis, der Folgendes beinhaltet:
        • wenigstens einen p-Kanal-Feldeffekttransistor;
        • wenigstens einen n-Kanal-Feldeffekttransistor;
        • einen ersten Leistungsversorgungsanschluss, der zum Empfangen der ersten Versorgungsspannung mit dem oberen Versorgungspotential konfiguriert ist;
        • einen zweiten Leistungsversorgungsanschluss, der zum Empfangen der zweiten Versorgungsspannung mit dem unteren Versorgungspotential konfiguriert ist;
        • wobei der wenigstens eine p-Kanal-Feldeffekttransistor und der wenigstens eine n-Kanal-Feldeffekttransistor so verbunden sind, dass
        • der wenigstens eine n-Kanal-Feldeffekttransistor, falls er mit dem oberen Versorgungspotential an seinem Gate versorgt wird, das untere Versorgungspotential an das Gate des wenigstens einen p-Kanal-Feldeffekttransistors liefert; und
        • der wenigstens eine p-Kanal-Feldeffekttransistor, falls er mit dem unteren Versorgungspotential an seinem Gate versorgt wird, das obere Versorgungspotential an das Gate des wenigstens einen n-Kanal-Feldeffekttransistors liefert;
        • und einen zweiten Vorladungsschaltkreis, der zum Vorladen des zweiten Schaltkreises in einen ersten Zustand konfiguriert ist, in dem das Potential an dem Gate des wenigstens einen n-Kanal-Feldeffekttransistors niedriger als das obere Versorgungspotential ist und das Potential an dem Gate des wenigstens einen p-Kanal-Feldeffekttransistors höher als das untere Versorgungspotential ist,
        • wobei das Gate des wenigstens einen p-Kanal-Feldeffekttransistors oder das Gate des wenigstens einen n-Kanal-Feldeffekttransistors mit dem Vorladeschaltkreis des Schaltkreises gekoppelt ist, so dass der Zustand des zweiten Schaltkreises das Vorladen des Schaltkreises steuert.
    • Beispiel 11 ist ein Halbleiterchip gemäß Beispiel 10, wobei das Gate des wenigstens einen p-Kanal-Feldeffekttransistors des zweiten Schaltkreises oder das Gate des wenigstens einen n-Kanal-Feldeffekttransistors des zweiten Schaltkreises mit dem Vorladeschaltkreis des Schaltkreises gekoppelt ist, so dass der Vorladeschaltkreis den Schaltkreis vorlädt, wenn sich der zweite Schaltkreis in seinem ersten Zustand befindet.
    • Beispiel 12 ist ein Halbleiterchip gemäß Beispiel 10 oder 11, wobei sich der Schaltkreis und der zweite Schaltkreis wenigstens teilweise in unterschiedlichen Wannen des Halbleiterchips befinden.
    • Beispiel 13 ist ein Halbleiterchip gemäß einem der Beispiele 10 bis 12, der mehrere Schaltkreise und Vorladeschaltkreise beinhaltet, wobei der Zustand des zweiten Schaltkreises das Vorladen der mehreren Schaltkreise steuert.
    • Beispiel 14 ist ein Halbleiterchip gemäß einem der Beispiele 10 bis 13, der mehrere zweite Schaltkreise und einen Kombinationsschaltkreis beinhaltet, der zum Steuern des Vorladens des Schaltkreises basierend auf einer Kombination der Zustände der zweiten Schaltkreise konfiguriert ist.
    • Beispiel 15 ist ein Halbleiterchip gemäß einem der Beispiele 10 bis 14, wobei die Relaxationszeit von dem ersten Zustand in den zweiten Zustand des zweiten Schaltkreises unter den gleichen Umgebungsbedingungen kürzer als die Relaxationszeit von dem ersten Zustand in den zweiten Zustand des ersten Schaltkreises ist.
    • Beispiel 16 ist ein Halbleiterchip gemäß einem der Beispiele 1 bis 15, wobei der Schaltkreis Folgendes beinhaltet:
      • mehrere p-Kanal-Feldeffekttransistoren;
      • wobei die p-Kanal-Feldeffekttransistoren und der wenigstens eine n-Kanal-Feldeffekttransistor so verbunden sind, dass
      • der wenigstens eine n-Kanal-Feldeffekttransistor, falls er mit einem oberen Versorgungspotential an seinem Gate versorgt wird, das untere Versorgungspotential an die Gates der p-Kanal-Feldeffekttransistoren liefert; und
      • die p-Kanal-Feldeffekttransistoren, falls sie mit dem unteren Versorgungspotential an ihren Gates versorgt werden, das obere Versorgungspotential an das Gate des wenigstens einen n-Kanal-Feldeffekttransistors liefern.
    • Beispiel 17 ist ein Halbleiterchip gemäß einem der Beispiele 1 bis 15, wobei der Schaltkreis Folgendes beinhaltet:
      • mehrere n-Kanal-Feldeffekttransistoren;
      • wobei die n-Kanal-Feldeffekttransistoren und der wenigstens eine p-Kanal-Feldeffekttransistor so verbunden sind, dass
      • der wenigstens eine p-Kanal-Feldeffekttransistor, falls er mit einem unteren Versorgungspotential an seinem Gate versorgt wird, das höhere Versorgungspotential an die Gates der n-Kanal-Feldeffekttransistoren liefert; und
      • die n-Kanal-Feldeffekttransistoren, falls sie mit dem höheren Versorgungspotential an ihren Gates versorgt werden, das untere Versorgungspotential an das Gate des wenigstens einen p-Kanal-Feldeffekttransistors liefern.
    • Beispiel 18 ist ein Halbleiterchip gemäß einem der Beispiele 1 bis 15, wobei der Schaltkreis Folgendes beinhaltet:
      • mehrere p-Kanal-Feldeffekttransistoren;
      • mehrere n-Kanal-Feldeffekttransistoren;
      • wobei die p-Kanal-Feldeffekttransistoren und die n-Kanal-Feldeffekttransistoren so verbunden sind, dass
      • die n-Kanal-Feldeffekttransistoren, falls sie mit einem oberen Versorgungspotential an ihren Gates versorgt werden, das untere Versorgungspotential an die Gates der p-Kanal-Feldeffekttransistoren liefern; und
      • die p-Kanal-Feldeffekttransistoren, falls sie mit dem unteren Versorgungspotential an ihren Gates versorgt werden, das obere Versorgungspotential an die Gates der n-Kanal-Feldeffekttransistoren liefern.
    • Beispiel 19 ist ein Halbleiterchip gemäß Beispiel 18, wobei die p-Kanal-Feldeffekttransistoren in Reihe verbunden sind und ihre Gates verbunden sind und die n-Kanal-Feldeffekttransistoren in Reihe verbunden sind und ihre Gates verbunden sind. Beispiel 20 ist ein Halbleiterchip gemäß einem der Beispiele 1 bis 19, der mehrere Schaltkreise beinhaltet, wobei jeder Schaltkreis Folgendes beinhaltet:
      • wenigstens einen p-Kanal-Feldeffekttransistor;
      • wenigstens einen n-Kanal-Feldeffekttransistor;
      • einen ersten Leistungsversorgungsanschluss, der zum Empfangen einer ersten Versorgungsspannung mit einem oberen Versorgungspotential konfiguriert ist; und
      • einen zweiten Leistungsversorgungsanschluss, der zum Empfangen einer zweiten Versorgungsspannung mit einem unteren Versorgungspotential konfiguriert ist;
      • wobei der wenigstens eine p-Kanal-Feldeffekttransistor und der wenigstens eine n-Kanal-Feldeffekttransistor so verbunden sind, dass
      • der wenigstens eine n-Kanal-Feldeffekttransistor, falls er mit dem oberen Versorgungspotential an seinem Gate versorgt wird, das untere Versorgungspotential an das Gate des wenigstens einen p-Kanal-Feldeffekttransistors liefert; und
      • der wenigstens eine p-Kanal-Feldeffekttransistor, falls er mit dem unteren Versorgungspotential an seinem Gate versorgt wird, das obere Versorgungspotential an das Gate des wenigstens einen n-Kanal-Feldeffekttransistors liefert;
      • einen Vorladungsschaltkreis für jeden Schaltkreis der mehreren Schaltkreise, der zum Vorladen des Schaltkreises in einen ersten Zustand konfiguriert ist, in dem das Potential an dem Gate des wenigstens einen n-Kanal-Feldeffekttransistors niedriger als das obere Versorgungspotential ist und das Potential an dem Gate des wenigstens einen p-Kanal-Feldeffekttransistors höher als das untere Versorgungspotential ist;
      • einen Detektionsschaltkreis, der zum Detektieren konfiguriert ist, ob irgendeiner der mehreren Schaltkreise in einen zweiten Zustand eingetreten ist, in dem das Potential an dem Gate des wenigstens einen n-Kanal-Feldeffekttransistors das obere Versorgungspotential ist und das Potential an dem Gate des wenigstens einen p-Kanal-Feldeffekttransistors das untere Versorgungspotential ist, und zum Ausgeben eines Alarmsignals konfiguriert ist, falls er detektiert hat, dass irgendeiner der mehreren Schaltkreise in den zweiten Zustand eingetreten ist.
  • Obgleich spezielle Ausführungsformen veranschaulicht und beschrieben wurden, wird ein Durchschnittsfachmann verstehen, dass eine Vielzahl alternativer und/oder äquivalenter Implementierungen die speziellen gezeigten und beschriebenen Ausführungsformen ersetzen können, ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen. Mit dieser Anmeldung wird beabsichtigt, sämtliche Anpassungen oder Variationen der speziellen hier besprochenen Ausführungsform abzudecken. Daher wird beabsichtigt, dass diese Erfindung nur durch die Ansprüche und die Äquivalente von diesen beschränkt wird.
  • Bezugszeichenliste
    • 100
    Datenverarbeitungsvorrichtung
    101
    Chip
    102
    Angriffsschutzschaltungsanordnung
    201
    Fotostrompulse
    202
    pn-Übergang
    203,204
    Wannen
    205,206
    MOSFETs
    207, 208
    Bipolartransistoren
    300
    TIE-Zelle
    301, 302
    FETs
    400
    Gesteuerte TIE-Zelle
    401, 402
    FETs
    403
    Inverter
    404,405
    FETs
    406
    Inverter
    501-503
    Zustände
    504
    Steigende Flanke
    601
    Fotostrompulse
    602
    pn-Übergang
    603, 604
    Wannen
    605, 606
    MOSFETs
    607, 608
    Bipolartransistoren
    700
    Fehlerdetektionsanordnung
    701
    P-CTC
    702
    CTC
    703
    Rückkopplungsschaltungsanordnung
    704
    D-CTCs
    705
    Alarmabwicklungsschaltkreis
    800
    Gesteuerte TIE-Zelle
    801-804
    FETs
    805
    Inverter
    806,807
    FETs
    808
    Inverter
    900
    Gesteuerte TIE-Zelle
    901,902
    FETs
    903
    Inverter
    904-909
    FETs
    910
    Inverter
    1000
    CTC-Anordnung
    1001
    P-CTCs
    1002
    D-CTCs
    1003
    Steuerschaltkreis
    1100
    Schaltungsanordnung zur Fehlerangriffsdetektion
    1101,1102
    FETs
    1103, 1104
    Wannen
    1105, 1106
    Wannenkontakte
    1200
    Halbleiterchip
    1201
    Schaltkreis
    1202, 1203
    FETs
    1204, 1205
    Versorgungsanschlüsse
    1206
    Vorladeschaltkreis
    1207
    Detektionsschaltkreis

Claims (20)

  1. Halbleiterchip, der Folgendes umfasst: einen Schaltkreis, der Folgendes umfasst: wenigstens einen p-Kanal-Feldeffekttransistor; wenigstens einen n-Kanal-Feldeffekttransistor; einen ersten Leistungsversorgungsanschluss, der zum Empfangen einer ersten Versorgungsspannung mit einem oberen Versorgungspotential konfiguriert ist; und einen zweiten Leistungsversorgungsanschluss, der zum Empfangen einer zweiten Versorgungsspannung mit einem unteren Versorgungspotential konfiguriert ist; wobei der wenigstens eine p-Kanal-Feldeffekttransistor und der wenigstens eine n-Kanal-Feldeffekttransistor so verbunden sind, dass der wenigstens eine n-Kanal-Feldeffekttransistor, falls er mit dem oberen Versorgungspotential an seinem Gate versorgt wird, das untere Versorgungspotential an das Gate des wenigstens einen p-Kanal-Feldeffekttransistors liefert; und der wenigstens eine p-Kanal-Feldeffekttransistor, falls er mit dem unteren Versorgungspotential an seinem Gate versorgt wird, das obere Versorgungspotential an das Gate des wenigstens einen n-Kanal-Feldeffekttransistors liefert; einen Vorladungsschaltkreis, der zum Vorladen des Schaltkreises in einen ersten Zustand konfiguriert ist, in dem das Potential an dem Gate des wenigstens einen n-Kanal-Feldeffekttransistors niedriger als das obere Versorgungspotential ist und das Potential an dem Gate des wenigstens einen p-Kanal-Feldeffekttransistors höher als das untere Versorgungspotential ist; und einen Detektionsschaltkreis, der zum Detektieren konfiguriert ist, ob der Schaltkreis in einen zweiten Zustand eingetreten ist, in dem das Potential an dem Gate des wenigstens einen n-Kanal-Feldeffekttransistors das obere Versorgungspotential ist und das Potential an dem Gate des wenigstens einen p-Kanal-Feldeffekttransistors das untere Versorgungspotential ist, und zum Ausgeben eines Alarmsignals konfiguriert ist, falls er detektiert hat, dass der Schaltkreis in den zweiten Zustand eingetreten ist.
  2. Halbleiterchip nach Anspruch 1, wobei der Vorladeschaltkreis dazu konfiguriert ist, einen Übergang des Schaltkreises von dem ersten Zustand in den zweiten Zustand nach dem Vorladen des Schaltkreises in den ersten Zustand beginnen zu lassen.
  3. Halbleiterchip nach Anspruch 1 oder 2, wobei der Vorladeschaltkreis zum periodischen Vorladen des Schaltkreises in den ersten Zustand konfiguriert ist.
  4. Halbleiterchip nach Anspruch 3, wobei die Periode des Vorladens kürzer als eine Relaxationszeit des Schaltkreises von dem ersten Zustand in den zweiten Zustand ist.
  5. Halbleiterchip nach Anspruch 4, wobei die Relaxationszeit eine Relaxationszeit des Schaltkreises unter Bedingungen ohne Strahlungsangriff ist.
  6. Halbleiterchip nach einem der Ansprüche 3 bis 5, wobei die Periode des Vorladens länger als eine Relaxationszeit des Schaltkreises von dem ersten Zustand in den zweiten Zustand unter Strahlungsangriffsbedingungen ist.
  7. Halbleiterchip nach einem der Ansprüche 1 bis 6, wobei der zweite Zustand ein stationärer Zustand des Schaltkreises ist und der erste Zustand ein inverser Zustand des zweiten Zustands ist.
  8. Halbleiterchip nach einem der Ansprüche 1 bis 7, wobei in dem ersten Zustand das Potential an dem Gate des wenigstens einen n-Kanal-Feldeffekttransistors das untere Versorgungspotential ist und das Potential an dem Gate des wenigstens einen p-Kanal-Feldeffekttransistors das obere Versorgungspotential ist.
  9. Halbleiterchip nach einem der Ansprüche 1 bis 8, wobei in dem ersten Zustand das Potential an dem Gate des wenigstens einen n-Kanal-Feldeffekttransistors ein Potential zum Ausschalten des n-Kanal-Feldeffekttransistors ist und das Potential an dem Gate des wenigstens einen p-Kanal-Feldeffekttransistors ein Potential zum Ausschalten des p-Kanal-Feldeffekttransistors ist.
  10. Halbleiterchip nach einem der Ansprüche 1 bis 9, der Folgendes umfasst: einen zweiten Schaltkreis, der Folgendes umfasst: wenigstens einen p-Kanal-Feldeffekttransistor; wenigstens einen n-Kanal-Feldeffekttransistor; einen ersten Leistungsversorgungsanschluss, der zum Empfangen der ersten Versorgungsspannung mit dem oberen Versorgungspotential konfiguriert ist; einen zweiten Leistungsversorgungsanschluss, der zum Empfangen der zweiten Versorgungsspannung mit dem unteren Versorgungspotential konfiguriert ist; wobei der wenigstens eine p-Kanal-Feldeffekttransistor und der wenigstens eine n-Kanal-Feldeffekttransistor so verbunden sind, dass der wenigstens eine n-Kanal-Feldeffekttransistor, falls er mit dem oberen Versorgungspotential an seinem Gate versorgt wird, das untere Versorgungspotential an das Gate des wenigstens einen p-Kanal-Feldeffekttransistors liefert; und der wenigstens eine p-Kanal-Feldeffekttransistor, falls er mit dem unteren Versorgungspotential an seinem Gate versorgt wird, das obere Versorgungspotential an das Gate des wenigstens einen n-Kanal-Feldeffekttransistors liefert; und einen zweiten Vorladungsschaltkreis, der zum Vorladen des zweiten Schaltkreises in einen ersten Zustand konfiguriert ist, in dem das Potential an dem Gate des wenigstens einen n-Kanal-Feldeffekttransistors niedriger als das obere Versorgungspotential ist und das Potential an dem Gate des wenigstens einen p-Kanal-Feldeffekttransistors höher als das untere Versorgungspotential ist, wobei das Gate des wenigstens einen p-Kanal-Feldeffekttransistors oder das Gate des wenigstens einen n-Kanal-Feldeffekttransistors mit dem Vorladeschaltkreis des Schaltkreises gekoppelt ist, so dass der Zustand des zweiten Schaltkreises das Vorladen des Schaltkreises steuert.
  11. Halbleiterchip nach Anspruch 10, wobei das Gate des wenigstens einen p-Kanal-Feldeffekttransistors des zweiten Schaltkreises oder das Gate des wenigstens einen n-Kanal-Feldeffekttransistors des zweiten Schaltkreises mit dem Vorladeschaltkreis des Schaltkreises gekoppelt ist, so dass der Vorladeschaltkreis den Schaltkreis vorlädt, wenn sich der zweite Schaltkreis in seinem ersten Zustand befindet.
  12. Halbleiterchip nach Anspruch 10 oder 11, wobei sich der Schaltkreis und der zweite Schaltkreis wenigstens teilweise in unterschiedlichen Wannen des Halbleiterchips befinden.
  13. Halbleiterchip nach einem der Ansprüche 10 bis 12, der mehrere Schaltkreise und Vorladeschaltkreise umfasst, wobei der Zustand des zweiten Schaltkreises das Vorladen der mehreren Schaltkreise steuert.
  14. Halbleiterchip nach einem der Ansprüche 10 bis 13, der mehrere zweite Schaltkreise und einen Kombinationsschaltkreis umfasst, der zum Steuern des Vorladens des Schaltkreises basierend auf einer Kombination der Zustände der zweiten Schaltkreise konfiguriert ist.
  15. Halbleiterchip nach einem der Ansprüche 10 bis 14, wobei die Relaxationszeit von dem ersten Zustand in den zweiten Zustand des zweiten Schaltkreises unter den gleichen Umgebungsbedingungen kürzer als die Relaxationszeit von dem ersten Zustand in den zweiten Zustand des ersten Schaltkreises ist.
  16. Halbleiterchip nach einem der Ansprüche 1 bis 15, wobei der Schaltkreis Folgendes umfasst: mehrere p-Kanal-Feldeffekttransistoren; wobei die p-Kanal-Feldeffekttransistoren und der wenigstens eine n-Kanal-Feldeffekttransistor so verbunden sind, dass der wenigstens eine n-Kanal-Feldeffekttransistor, falls er mit einem oberen Versorgungspotential an seinem Gate versorgt wird, das untere Versorgungspotential an die Gates der p-Kanal-Feldeffekttransistoren liefert; und die p-Kanal-Feldeffekttransistoren, falls sie mit dem unteren Versorgungspotential an ihren Gates versorgt werden, das obere Versorgungspotential an das Gate des wenigstens einen n-Kanal-Feldeffekttransistors liefern.
  17. Halbleiterchip nach einem der Ansprüche 1 bis 15, wobei der Schaltkreis Folgendes umfasst: mehrere n-Kanal-Feldeffekttransistoren; wobei die n-Kanal-Feldeffekttransistoren und der wenigstens eine p-Kanal-Feldeffekttransistor so verbunden sind, dass der wenigstens eine p-Kanal-Feldeffekttransistor, falls er mit einem unteren Versorgungspotential an seinem Gate versorgt wird, das höhere Versorgungspotential an die Gates der n-Kanal-Feldeffekttransistoren liefert; und die n-Kanal-Feldeffekttransistoren, falls sie mit dem höheren Versorgungspotential an ihren Gates versorgt werden, das untere Versorgungspotential an das Gate des wenigstens einen p-Kanal-Feldeffekttransistors liefern.
  18. Halbleiterchip nach einem der Ansprüche 1 bis 15, wobei der Schaltkreis Folgendes umfasst: mehrere p-Kanal-Feldeffekttransistoren; mehrere n-Kanal-Feldeffekttransistoren; wobei die p-Kanal-Feldeffekttransistoren und die n-Kanal-Feldeffekttransistoren so verbunden sind, dass die n-Kanal-Feldeffekttransistoren, falls sie mit einem oberen Versorgungspotential an ihren Gates versorgt werden, das untere Versorgungspotential an die Gates der p-Kanal-Feldeffekttransistoren liefern; und die p-Kanal-Feldeffekttransistoren, falls sie mit dem unteren Versorgungspotential an ihren Gates versorgt werden, das obere Versorgungspotential an die Gates der n-Kanal-Feldeffekttransistoren liefern.
  19. Halbleiterchip nach Anspruch 18, wobei die p-Kanal-Feldeffekttransistoren in Reihe verbunden sind und ihre Gates verbunden sind und die n-Kanal-Feldeffekttransistoren in Reihe verbunden sind und ihre Gates verbunden sind.
  20. Halbleiterchip nach einem der Ansprüche 1 bis 19, der mehrere Schaltkreise umfasst, wobei jeder Schaltkreis Folgendes umfasst: wenigstens einen p-Kanal-Feldeffekttransistor; wenigstens einen n-Kanal-Feldeffekttransistor; einen ersten Leistungsversorgungsanschluss, der zum Empfangen einer ersten Versorgungsspannung mit einem oberen Versorgungspotential konfiguriert ist; und einen zweiten Leistungsversorgungsanschluss, der zum Empfangen einer zweiten Versorgungsspannung mit einem unteren Versorgungspotential konfiguriert ist; wobei der wenigstens eine p-Kanal-Feldeffekttransistor und der wenigstens eine n-Kanal-Feldeffekttransistor so verbunden sind, dass der wenigstens eine n-Kanal-Feldeffekttransistor, falls er mit dem oberen Versorgungspotential an seinem Gate versorgt wird, das untere Versorgungspotential an das Gate des wenigstens einen p-Kanal-Feldeffekttransistors liefert; und der wenigstens eine p-Kanal-Feldeffekttransistor, falls er mit dem unteren Versorgungspotential an seinem Gate versorgt wird, das obere Versorgungspotential an das Gate des wenigstens einen n-Kanal-Feldeffekttransistors liefert; einen Vorladungsschaltkreis für jeden Schaltkreis der mehreren Schaltkreise, der zum Vorladen des Schaltkreises in einen ersten Zustand konfiguriert ist, in dem das Potential an dem Gate des wenigstens einen n-Kanal-Feldeffekttransistors niedriger als das obere Versorgungspotential ist und das Potential an dem Gate des wenigstens einen p-Kanal-Feldeffekttransistors höher als das untere Versorgungspotential ist; einen Detektionsschaltkreis, der zum Detektieren konfiguriert ist, ob irgendeiner der mehreren Schaltkreise in einen zweiten Zustand eingetreten ist, in dem das Potential an dem Gate des wenigstens einen n-Kanal-Feldeffekttransistors das obere Versorgungspotential ist und das Potential an dem Gate des wenigstens einen p-Kanal-Feldeffekttransistors das untere Versorgungspotential ist, und zum Ausgeben eines Alarmsignals konfiguriert ist, falls er detektiert hat, dass irgendeiner der mehreren Schaltkreise in den zweiten Zustand eingetreten ist.
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