DE102017126217A1

DE102017126217A1 - PUF-Arbiter-Schaltung

Info

Publication number: DE102017126217A1
Application number: DE102017126217.2A
Authority: DE
Inventors: Thomas Künemund
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2017-11-09
Filing date: 2017-11-09
Publication date: 2019-05-09
Anticipated expiration: 2037-11-10
Also published as: DE102017126217B4; US20190140643A1; US10483972B2; CN109768794A

Abstract

Gemäß einem Ausführungsbeispiel wird eine Verzögerungsschaltung beschrieben, die ein elektronisches Übertragungselement, eine Eingangsschaltung, die eingerichtet ist, ein Eingangssignal zu empfangen und einem Übertragungselement-Eingang das Eingangssignal und einem anderen Übertragungselement-Eingang das invertierte Eingangssignal zuzuführen und eine Ausgangsschaltung aufweist, die mit einem ersten Übertragungselement-Ausgang und einem zweiten Übertragungselement-Ausgang gekoppelt ist und eingerichtet ist, ein Ausgangssignal bereitzustellen, wobei die Ausgangsschaltung derart eingerichtet ist, dass sich das Ausgangssignal bei einer Änderung des Eingangssignals erst ändert, wenn die Änderung des Eingangssignals sowohl am ersten Übertragungselement-Ausgang als auch am zweiten Übertragungselement-Ausgang eine Änderung bewirkt hat.

Description

Ausführungsbeispiele betreffen allgemein Verzögerungsschaltungen.
Piraterie und Reverse Engineering (RE) von integrierten Schaltungen (ICs) gilt als eine der gravierendsten Bedrohungen der Halbleiterindustrie, da dabei ein Design gestohlen werden kann: Ein erfolgreicher Angreifer kann einen IC nachbauen oder einen ähnlichen (d.h. „geklonten“) IC fertigen und verkaufen, kann ihn illegal verwenden oder extrahiertes und gestohlenes geistiges Eigentum verkaufen und so z.B. einem Konkurrenten Geschäftsgeheimnisse verraten. Aus diesen Gründen sind effektive Konzepte und Techniken, die IC-Piraterie und Reverse Engineering verhindern, wünschenswert.
Gemäß einer Ausführungsform wird eine Verzögerungsschaltung bereitstellt, die ein elektronisches Übertragungselement mit einem ersten Übertragungselement-Eingang und einem ersten Übertragungselement-Ausgang aufweist, wobei der erste Übertragungselement-Eingang mit dem ersten Übertragungselement-Ausgang mittels zweier erster, parallel geschalteter komplementärer Schalter gekoppelt ist, wobei die ersten Schalter jeweils einen Steuereingang aufweisen, einem zweiten Übertragungselement-Eingang und einem zweiten Übertragungselement-Ausgang, wobei der zweite Übertragungselement-Eingang mit dem zweiten Übertragungselement-Ausgang mittels zweier zweiter, parallel geschalteter komplementärer Schalter gekoppelt ist, wobei die zweiten Schalter jeweils einen Steuereingang aufweisen, wobei der erste Übertragungselement-Ausgang mit den Steuereingängen der zweiten Schalter gekoppelt ist und der zweite Übertragungselement-Ausgang mit den Steuereingängen der ersten Schalter gekoppelt ist, eine Eingangsschaltung aufweist, die eingerichtet ist, ein Eingangssignal zu empfangen und einem der Übertragungselement-Eingänge das Eingangssignal und dem anderen der Übertragungselement-Eingänge das invertierte Eingangssignal zuzuführen und eine Ausgangsschaltung aufweist, die mit dem ersten Übertragungselement-Ausgang und dem zweiten Übertragungselement-Ausgang gekoppelt ist und eingerichtet ist, ein Ausgangssignal bereitzustellen, wobei die Ausgangsschaltung derart eingerichtet ist, dass sich das Ausgangssignal bei einer Änderung des Eingangssignals erst ändert, wenn die Änderung des Eingangssignals sowohl am ersten Übertragungselement-Ausgang als auch am zweiten Übertragungselement-Ausgang eine Änderung bewirkt hat.
Die Figuren geben nicht die tatsächlichen Größenverhältnisse wieder sondern sollen dazu dienen, die Prinzipien der verschiedenen Ausführungsbeispiele zu illustrieren. Im Folgenden werden verschiedene Ausführungsbeispiele mit Bezug auf die folgenden Figuren beschrieben.

1 zeigt eine Chipkarte.
2 zeigt eine Schaltung zu Realisierung einer Silizium-Chip-basierten Arbiter-PUF.
3 zeigt eine Schaltung zu Realisierung einer Silizium-Chip-basierten Arbiter-PUF mit zusätzlichen Verzögerungselementen.
4 zeigt ein Beispiel einer Schaltung, die ein Element aus Multiplexer und Verzögerungselement implementiert.
5 zeigt ein Übertragungsgatter, auch bezeichnet als differenzielles Feedback-Transfergatter (DFTG für engl. Differential Feedback Transfer Gate).
6 zeigt das zeitliche Verhalten bei einem Umschalten des Eingangsknotenpaars des Übertragungsgatters von 5.
7 zeigt eine Verzögerungsschaltung.

Die folgende detaillierte Beschreibung bezieht sich auf die beiliegenden Figuren, die Details und Ausführungsbeispiele zeigen. Diese Ausführungsbeispiele sind so detailliert beschrieben, dass der Fachmann die Erfindung ausführen kann. Andere Ausführungsformen sind auch möglich und die Ausführungsbeispiele können in struktureller, logischer und elektrischer Hinsicht geändert werden, ohne vom Gegenstand der Erfindung abzuweichen. Die verschiedenen Ausführungsbeispiele schließen sich nicht notwendig gegenseitig aus sondern es können verschiedene Ausführungsformen miteinander kombiniert werden, so dass neue Ausführungsformen entstehen. Im Rahmen dieser Beschreibung werden die Begriffe „verbunden“, „angeschlossen“ sowie „gekoppelt“ verwendet zum Beschreiben sowohl einer direkten als auch einer indirekten Verbindung, eines direkten oder indirekten Anschlusses sowie einer direkten oder indirekten Kopplung.
Ein vielversprechender Ansatz für eine zuverlässige und sichere Identifizierung und Authentifizierung von ICs, wodurch beispielsweise die Verwendung eines nachgebauten ICs verhindert werden kann, besteht darin, sogenannte Physical Random Functions oder Physical Unclonable Functions (PUFs) zu verwenden, um auf einem Chip (PUF-)Werte zu erzeugen, auf deren Basis geheime Schlüssel für kryptographische Algorithmen erzeugt werden. Idealerweise erzeugen Silizium-Chip-basierte PUFs Chip-spezifische Schlüssel, die beliebig oft reproduzierbar, aber unvorhersehbar sind und nicht von außen ermittelt werden können. Dies kann durch die Nutzung von Zufallsvariationen der IC-Herstellungsprozesse erreicht werden, wobei gleichzeitig Maßnahmen getroffen werden, dass die PUF-Wert-Erzeugung von globalen Prozess-, Temperatur- und Versorgungsspannungsschwankungen und Rauschen unabhängig ist.
Da eine PUF-Schaltung, die eine PUF realisiert, zusammen mit einer dedizierten Steuerlogik integriert werden kann, kann ein Versuch, physikalisch auf die PUF-Schaltung zuzugreifen, sehr effektiv und effizient erschwert werden. Diese signifikante Widerstandsfähigkeit gegen physikalische Angriffe ist ein wesentlicher Vorteil der Verwendung von gesteuerten Silizium-Chip-basierten PUFs.
Darüber hinaus sind für die Erzeugung geheimer Schlüssel nur schwache PUFs erforderlich, d.h. PUFs, die nur eine sehr begrenzte Anzahl von Challenge-Response-Paaren verwenden (verglichen mit der Anzahl möglicher Challenge-Response-Paare).
Man kann sich den PUF-Wert P als eine Art Fingerabdruck eines physikalischen Objekts vorstellen. Durch den wahren PUF-Wert P, d.h. dem PUF-Wert bei seiner Registrierung, kann das physikalische Objekt eindeutig identifiziert werden und basierend auf der Identifikation kann beispielsweise ein Schlüssel erzeugt werden. Das physikalische Objekt kann ein Steuergerät oder ein Mikrocontroller sein. Es kann auch ein Chipkarten-IC (Integrated Circuit) einer Chipkarte wie eine Smartcard mit einem beliebigen Formfaktor, z.B. für einen Pass oder für eine SIM (Subscriber Identity Module), sein.
1 zeigt als Beispiel eine Chipkarte 100.
Die Chipkarte 100, die hier im Kartenformat dargestellt ist, aber jeglichen Formfaktor haben kann, weist einen Träger und ein Chipkartenmodul 102 auf. Das Chipkartenmodul 102 hat verschiedene Komponenten wie beispielsweise einen nichtflüchtigen Speicher 103 und eine CPU (Central Processing Unit) 104. Insbesondere weist die Chipkarte eine Komponente 105 auf, die als PUF-Quelle dient, beispielsweise einen Speicher (z.B. mit einer Vielzahl von SRAM-Zellen), dessen zufälliger Anfangszustand als PUF-Wert verwendet wird.
Der PUF-Wert P kann als eine Identifikationsnummer für die Chipkarte 100 (genauer für das Chipkartenmodul 102 in der Chipkarte 100) angesehen werden. Beispielsweise weist das Chipkartenmodul 102 einen Kryptoprozessor auf, der aus dieser Identifikationsnummer einen chipkartenindividuellen kryptographischen Schlüssel ableitet oder die CPU 104 leitet selbst einen kryptographischen Schlüssel daraus ab.
Aus Sicherheitsgründen wird weder der wahre PUF-Wert P noch der aus ihm abgeleitete kryptographische Schlüssel auf der Chipkarte 100 gespeichert. Stattdessen befindet sich auf der Chipkarte 100 ein sogenanntes PUF-Modul 106, welches mit dem physikalischen Objekt 105 verbunden ist. Wird der PUF-Wert P benötigt, dann wird ein sogenannter PUF-Request (PUF-Anforderung) gestellt, worauf das PUF-Modul 106 den PUF-Wert jedes Mal neu bestimmt (durch interne Messung). Mit anderen Worten antwortet das PUF-Modul 106 auf einen PUF-Request mit der Ausgabe eines PUF-Wertes P', der sich von dem wahren PUF-Wert P, d.h. dem PUF-Wert bei seiner Registrierung, je nach Bitstabilität der Bits, die die PUF-Quelle 105 liefert, mehr oder weniger unterscheiden kann.
Es gibt verschiedene Ansätze, um gesteuerte Silizium-Chip-basierte PUFs (d.h. PUF-Quellen 105) zu realisieren, z.B. SRAM-, Leseverstärker-, Butterfly- und Latch-basierte PUF-Felder einerseits sowie verzögerungsbasierte PUFs wie Ring-Oszillator- und Arbiter-PUFs andererseits.
SRAM-PUFs basieren auf der prozessvariationsinduzierten Tendenz der einzelnen SRAM-Speicherzellen, vorzugsweise einen ihrer beiden stabilen Zustände beim Einschalten zu übernehmen. Sie leiden jedoch typischerweise unter schwerwiegenden Einschränkungen wie schlechter Bitstabilität und hoher Verwundbarkeit gegenüber semiinvasiven Angriffen wie elektrischem und optischem Sondieren und/oder unzureichender statistischer Qualität.
Bei verzögerungsbasierten PUFs, wie Ring-Oszillator(RO)- und Arbiter-PUFs, bei denen die Verzögerungen von zwei ideal identisch implementierten Verzögerungsleitungen verglichen werden, gibt es ähnliche Einschränkungen hinsichtlich der Bitstabilität und der statistischen Qualität, während ihre bekannte Schwäche gegen Modell-basierte Angriffe für eine Schlüsselgenerierung auf einem Chip irrelevant ist, da die (sehr geringe Anzahl der) gesteuerten Silizium-PUF-Challenge-Response-Paare niemals direkt exponiert ist und nicht von außen ermittelt werden können.
2 zeigt eine Schaltung 200 zu Realisierung einer Silizium-Chip-basierten Arbiter-PUF.
Die Arbiter-PUF wird mit Multiplexern 201 und einem Arbiter realisiert, der als RS-FlipFlop(FF) 202 implementiert ist und aus zwei kreuzgekoppelten NOR(NICHT-ODER)-Gattern 203 und 204 besteht. Das erste NOR-Gatter 203 empfängt ein Signal S1 und das Ausgangssignal Y<0> des zweiten NOR-Gatters 204 und das zweite NOR-Gatter 204 empfängt ein Signal S0 und das Ausgangssignal Y<1> des ersten NOR-Gatters 203.
Die Schaltung 200 hat ein n-Bit-Eingangssignal X <n-1: 0> und berechnet ein Ausgangssignal, repräsentiert durch zwei komplementäre Bits Y <1: 0> (d.h. ein dualrail-Ausgangssignal), abhängig von dem Verzögerungsunterschied zwischen zwei von den Multiplexern 201 gebildeten Pfaden mit der gleichen nominalen Layout-Länge beginnend bei dem Ausgang eines XOR(exklusives ODER)-Gatters 205, das ein Startsignal A empfängt.
Die Eingänge X <j> (j = n-1, ... 1, 0) bestimmen die beiden jeweiligen Pfade durch die Konfiguration der Multiplexer 201. Ein Paar von Multiplexern 201, die von demselben Eingang X<j> gesteuert werden, arbeitet als bedingter Vertauscher: Es gibt seine beiden Eingangssignale zu den Ausgängen (in 2 von links nach rechts) für X <j> = 1 unvertauscht weiter. Für X <j> = 0 vertauscht es die Eingangssignale vor ihrer Ausgabe. Somit erzeugt die Schaltung 2ⁿ verschiedene Verzögerungspfade für jeden der 2ⁿ möglichen Werte des Eingangssignals X <n-1: 0>.
Da für die Erzeugung von geheimen Schlüsseln nur schwache PUFs erforderlich sind, werden nur eine sehr begrenzte Anzahl von Challenge-Response-Paaren (in dem Beispiel von 2 Paare aus Eingangssignalvektor X, Ausgangssignal Y) benötigt.
Ein (zufälliger) Seed und ein Pseudozufallsgenerator (wie beispielsweise ein lineares Rückkopplungsschieberegister) können dazu verwendet werden, um einen geeigneten Satz von Challenges X <n-1: 0> zu erzeugen.
Das XOR-Gatter 205 empfängt neben dem Startsignal A ein Steuersignal E, mittels welchem die Signalflanke eingestellt werden kann, die für die Arbiter-PUF-Bit-Generierung verwendet wird. Für E = 1 invertiert das XOR-Gatter 205 das Startsignal A und XNOR(exklusive NICHT-ODER)-Gatter 206, 207, die zwischen die Ausgänge des letzten Vertauschers und die RS-FF-Eingänge geschaltet sind und ebenfalls das Steuersignal E als Eingangssignal haben, realisieren für E=1 nicht-invertierende Puffer innerhalb der Signalwege. Für E = 0 realisiert das XOR-Gatter 205 am Schaltungseingang einen nicht-invertierenden Puffer und die beiden XNOR-Gatter 206, 207 an den RS-FF-Eingängen realisieren Inverter innerhalb der Signalpfade. Somit führt der Startwert 0 des Startsignals A an den Eingängen des Arbiter-RS-FFs 202 (unabhängig von E) zu einer 1, so dass das RS-FF 202 auf einen Vorladewert Y<1:0> = 00 gesetzt ist. Zur Auswertung des Ausgangssignals Y <1: 0> für ein gegebenes Eingang X weist das Startsignal eine ansteigende Signalflanke auf, d.h. den Eingängen beider Pfade wird zur gleichen Zeit eine für E = 0 ansteigende und für E = 1 fallende Signalflanke zugeführt. Die Signalflanken laufen durch die beiden durch X konfigurierten Verzögerungspfade und das Arbiter RS-FF 202 an den Ausgängen der beiden Pfade ermittelt, welcher der beiden Pfade die kleinere Verzögerung hat.
Es gilt Y <1: 0> = 10, wenn an dem ersten NOR Gatter 203 zuerst eine fallende Signalflanke ankommt und Y <1: 0> = 01, wenn an dem zweiten NOR-Gatter 204 zuerst eine fallende Signalflanke ankommt. Die später ankommende fallende Signalflanke ändert den Wert des Ausgangssignals Y <1: 0> nicht mehr, da dann S1 = S0 = 0 ist, d.h. das RS-FF 202 ist dann im Datenspeicherungs-Zustand.
Wie oben erwähnt weist der in 2 gezeigte Ansatz zur Verwirklichung von Silizium-Chip-basierten Arbiter-PUFs eine relativ schlechte statistische Qualität und PUF-Bitstabilität auf.
So kann eine unregelmäßige Platzierung und automatisierte Verdrahtung der Arbiter-PUF-Elemente zu asymmetrischen Verdrahtungen und, als Konsequenz, zu systematischen Verzögerungsunterschieden, d.h. schlechter statistischer Qualität führen. Außerdem hängen die Verzögerungsdifferenzen zwischen den beiden Pfaden mit der gleichen nominalen Layoutlänge nur von den kleinen Prozessvariationen der beteiligten Multiplexer-Gatter und deren Verbindungen ab, was zu einer schlechten Bitstabilität führt. Bei schlechter Bitstabilität sind die Erzeugung von sogenannten Hilfsdaten während der PUF-Registrierung sowie eine teure (in Bezug auf Gatter- und Flächenanzahl sowie Energieverteilung) und zeitaufwändige Fehlerkorrektur während der Schlüsselrekonstruktion im Einsatz erforderlich.
Eine weitere bekannte Maßnahme zur Verbesserung der PUF-Bitstabilität besteht in der Markierung von stabilen Bits oder der Vorauswahl von PUF-Bits. Bei der Vorauswahl werden instabile Bits bei der PUF-Registrierung verworfen und bei der PUF-Rekonstruktion nicht mehr berücksichtigt.
Im Folgenden werden Ausführungsbeispiele beschrieben, bei der die Bitstabilität und die statistische Qualität durch die Einführung von dedizierten Verzögerungselementen, die extrem empfindlich gegenüber Prozessvariationen sind, erhöht werden.
Dies ermöglicht auch eine sehr effektive Markierung von stabilen Bits oder die Vorauswahl von PUF-Bits mit einstellbarer, vorgegebener Stabilität in Bezug auf Umgebungsvariationen (wie Temperatur- und Versorgungsspannung) sowie Alterung.
3 zeigt eine Schaltung 300 zu Realisierung einer Silizium-Chip-basierten Arbiter-PUF mit zusätzlichen Verzögerungselementen.
Ähnlich wie die Schaltung 200 weist die Schaltung 300 Multiplexer 301 auf, wobei jeweils zwei Multiplexer 301, denen dasselbe Bit X<j> des n-Bit-Eingangssignals X<1:n> als Steuerbit zugeführt wird, ein Paar bilden, das einen Vertauscher realisiert, ein RS-FF 302 aus zwei kreuzgekoppelten NOR-Gattern 303, 304, ein XOR-Gatter 305 am Eingang der Schaltung 300 und zwei XNOR-Gatter 306, 307 an den Eingängen des RS-FFs 302.
Darüber hinaus ist am Ausgang jedes Multiplexers 301 ein Verzögerungsbuffer 308 vorgesehen, der empfindlich gegenüber Variationen (z.B. Prozessvariationen) ist, welche als Verbesserung der Multiplexer 301 gesehen werden können.
Diese Variations-empfindlichen Verzögerungspuffer 308 werden gemäß verschiedener Ausführungsformen derart gewählt, dass ihre Signalverzögerungs-Standardabweichungen mindestens zehnmal größer sind als die entsprechenden Signalverzögerungs-Standardabweichungen von sowohl regulären Standard-CMOS-Gattern, d.h. Standard-CMOS-Gattern, als auch von den Verdrahtungsleitungen. Gemäß einer Ausgestaltung, wie sie unten beschrieben ist, sind die Signalverzögerungs-Standardabweichungen der Verzögerungspuffer 308 sogar signifikant größer als die Mittelwerte der Signalverzögerungen sowohl der regulären CMOS-Gatter als auch der Verdrahtungsleitungen. Somit können in Bezug auf die PUF-Bit-Erzeugung die Verzögerungen der Standard-CMOS-Gatter (z.B. der Multiplexer 301) und die Verzögerungen der Verbindungsleitungen gegenüber den Verzögerungen durch die Verzögerungspuffer 308 vernachlässigt werden.
Dies bedeutet wiederum, dass selbst ein unregelmäßiges Anordnen und Verdrahten (Place & Route) der Elemente aus Multiplexer 301 und Verzögerungselement 308 (d.h. der grundlegenden Arbiter-PUF-Elemente in der Schaltung 300) keine relevanten Auswirkungen auf die Gesamtbitstabilität des Arbiter-PUF-Schaltkreises hat. Nur die starke Variationssensitivität der Elemente aus Multiplexer 301 und Verzögerungselement 308 spielt eine Rolle.
Darüber hinaus ist gemäß einem Ausführungsbeispiel die extreme Variationssensitivität der Verzögerungselemente 308 groß genug, um eine einstellbare Vorauswahl von PUF-Bits mit vorgegebener Mindestbitstabilität zu ermöglichen. Dies wird in der Schaltung 300 dadurch erreicht, dass schaltbare Verzögerungselemente 309, 310, bezeichnet mit τε, in beiden Signalwegen zwischen dem letzten Element aus Multiplexer 301 und Verzögerungselement 308 und dem jeweiligen XNOR-Gatter 306, 307 des Arbiter-RS-FFs 302 eingefügt werden. Dem ersten schaltbaren Verzögerungselement 309, das vor dem ersten XNOR-Gatter 306 angeordnet ist, wird ein Schaltsignal T1 zugeführt und dem zweiten schaltbaren Verzögerungselement 310, das vor dem zweiten XNOR-Gatter 307 angeordnet ist, wird ein Schaltsignal T0 zugeführt.
Für Tj = 0 (j = 1, 0) ist das schaltbare Verzögerungselement 309, 310 in einem Zustand der minimalen Verzögerung τ(0), während für Tj = 1 (j = 1, 0) das betrachtete Verzögerungselement τε in einem Zustand großer Verzögerung τ(1) >> τ(0) ist. Die Verzögerungselemente 309, 310 können auch so ausgestaltet sein, dass sie mehr als zwei Verzögerungseinstellungszustände aufweisen.
Gemäß einem Ausführungsbeispiel wird ein PUF-Bit als stabil eingestuft, wenn und nur wenn für beide (T1 = 1, T0 = 0) und (T1 = 0, T0 = 1) das gleiche Ergebnis im Arbiter-RS-FF 302 gespeichert ist. Diese Vorauswahl stabiler Bits bedeutet, dass der schnellere Signalpfad mindestens um τ(1)-τ(0) schneller sein muss als der langsamere Signalpfad, damit ein PUF-Bit, das einer bestimmten Challenge, d.h. einem bestimmten Eingabevektor (X(0), ... X(N-l)) für einen bestimmten Wert für E entspricht, als stabiles und damit gültiges PUF-Bit klassifiziert wird. Andernfalls wird es verworfen, d.h. der entsprechende Eingangsvektor (X(0), ... X(N-1)) wird in der Registrierungsphase der PUF als ungültig oder irrelevant markiert und wird in der PUF-Auswertungs-/ Rekonstruktionsphase aussortiert und nicht berücksichtigt.
Im Unterschied zur PUF-Bit-Registrierung werden während der PUF-Rekonstruktion für alle gültigen PUF-Bits beide schaltbaren Verzögerungselemente 309, 310 durch Zuführen von T1 = 0 und T0 = 0 auf die minimale Verzögerung τ(0) geschaltet, um von der hohen Bitstabilität der gültigen PUF-Bits zu profitieren.
4 zeigt ein Beispiel einer Schaltung, die ein Element aus Multiplexer 401 und Verzögerungselement 402 implementiert, das in der Schaltung 300 für die Kombinationen aus Multiplexer 301 und nachfolgendem Verzögerungselement 308 jeweils verwendet werden kann.
Der Multiplexer 401 weist ein Komplexgatter 403 mit vier Eingängen auf, das seinen ersten Eingang mit seinem zweiten Eingang UND-verknüpft und seinen dritten Eingang mit seinem vierten Eingang UND-verknüpft und die Ergebnisse der beiden UND-Verknüpfungen NICHT-ODER-verknüpft. Der erste Eingang und der vierte Eingang des Komplexgatters 403 entsprechend den Dateneingängen des Multiplexers 401, dem zweiten Eingang wird das jeweilige Steuerbit X(j) zugeführt und dem dritten Eingang wird das von einem ersten Inverter 404 invertierte Steuerbit X(j) zugeführt. Das Ausgangssignal des Komplexgatters 403 wird von einem zweiten Inverter 405 invertiert und dem Verzögerungselement 402 als Eingangssignal zugeführt.
Das Verzögerungselement 402 weist ein Übertragungsgatter 406 mit zwei Eingängen auf. Dem ersten Eingang des Übertragungsgatters 406 wird das von einem dritten Inverter 407 invertierte Eingangssignal des Verzögerungselements 402 zugeführt und dem zweiten Eingang des Übertragungsgatters 406 wird das Eingangssignal des Verzögerungselements 402 zugeführt.
Das Verzögerungselement 402 weist ferner eine Ausgangsschaltung 408 mit vier Feldeffekttransistoren (FETs) 409 bis 412 auf: Die Source eines ersten p-Kanal- FETs 409 ist mit dem hohen Versorgungspotential verbunden und sein Drain mit der Source eines zweiten p-Kanal-FETs 410 verbunden, dessen Drain mit dem Drain eines ersten n-Kanal-FETs 411 verbunden ist. Die Source des ersten n-Kanal-FETs 411 ist mit dem Drain eines zweiten n-Kanal-FETs 412 verbunden, dessen Source mit dem niedrigen Versorgungspotential verbunden ist.
Das Übertragungsgatter 406 weist einen ersten Ausgang auf, der mit dem Gate des zweiten p-Kanal-FETs 410 und mit dem Gate des ersten n-Kanal-FETs 411 verbunden ist. Außerdem hat das Übertragungsgatter 406 einen zweiten Ausgang, der über einen vierten Inverter 413 mit dem Gate des ersten p-Kanal-FETs 409 und dem Gate des zweiten n-Kanal-FETs 412 verbunden ist.
Die Verbindung zwischen dem Drain des zweiten p-Kanal-FETs 410 und dem Drain des ersten n-Kanal-FETs 411 ist mit dem Eingang eines Buffers 414 verbunden, dessen Ausgang der Ausgang der Ausgangsschaltung 408 und des Verzögerungselements 402 ist.
Im Folgenden werden das Übertragungsgatter 406 und insbesondere sein ungewöhnliches Übertragungsverhalten genauer beschrieben.
5 zeigt ein Übertragungsgatter 500, auch bezeichnet als differenzielles Feedback-Transfergatter (DFTG für engl. Differential Feedback Transfer Gate).
Das Übertragungsgatter 500 weist einen ersten Eingangsknoten (ersten Eingang) 501 bezeichnet mit X1, einen zweiten Eingangsknoten (zweiten Eingang) 502 bezeichnet mit X0, einen ersten Ausgangsknoten (ersten Ausgang) 503 bezeichnet mit Y1 und einen zweiten Ausgangsknoten (zweiten Ausgang) 504 bezeichnet mit Y0 auf.
Ein erster p-Kanal-Feldeffekttransistor 505 (bezeichnet als TP1) ist zwischen den ersten Eingangsknoten 501 und den ersten Ausgangsknoten 503 geschaltet. Parallel dazu ist ein erster n-Kanal-Feldeffekttransistor 506 (bezeichnet als TN1) zwischen den ersten Eingangsknoten 501 und den ersten Ausgangsknoten 503 geschaltet.
Ein zweiter n-Kanal-Feldeffekttransistor 507 (bezeichnet als TN0) ist zwischen den zweiten Eingangsknoten 502 und den zweiten Ausgangsknoten 504 geschaltet. Parallel dazu ist ein zweiter p-Kanal-Feldeffekttransistor 508 (bezeichnet als TP0) zwischen den zweiten Eingangsknoten 502 und den zweiten Ausgangsknoten 504 geschaltet.
Der erste Ausgangsknoten 503 ist auf die Gates des zweiten n-Kanal-Feldeffekttransistors 507 und des zweiten p-Kanal-Feldeffekttransistors 508 rückgekoppelt.
Der zweite Ausgangsknoten 504 ist auf die Gates des ersten p-Kanal-Feldeffekttransistors 505 und des ersten n-Kanal-Feldeffekttransistors 506 rückgekoppelt.
Das DFTG 500 ist beispielsweise eine CMOS-Schaltung. Entsprechend sind die FETs beispielsweise MOSFETs (Metal Oxide Semiconductor FETs). Das DFTG 500 weist beim Umschalten zwischen seinen beiden stabilen Zuständen eine ungewöhnliche Übergangscharakteristik auf: Die zwei n-Kanal-MOSFETs 506, 507 und die zwei p-Kanal-MOSFETs 505, 508 des DFTGs 500 befinden sich während mehr als 90% der Übergangszeit in schwacher Inversion, wobei sich zunächst einer der n-Kanal-MOSFETs und einer der p-Kanal-MOSFETs sich gegenseitig hemmen, während sie sich anschließend gegenseitig unterstützen, um den jeweiligen neuen Gleichgewichtszustand des DFTGs 500 zu erreichen.
Das DFTG 500 ist weder eine herkömmliche analoge Schaltung noch ist sie ein digitales Gatter. Vielmehr handelt es sich um eine analog-digitale Hybridschaltung. Insbesondere unterscheiden sich seine eigentlichen Übergangseigenschaften von denen regulärer CMOS-Gatter.
Dies betrifft vor allem die sehr starke Abhängigkeit von der Prozesstechnologie (sowie der Temperatur und der Versorgungsspannung), da bei schwacher Inversion die Abhängigkeit der CMOS-Schwellenspannungen des DFTGs 500 von unvorhersehbaren lokalen Variationen von Kanal- und/oder Halo-Implantat-Konzentrationen exponentiell verstärkt ist. Daher können für normal verteilte CMOS-Schwellenspannungen die DFTG-Übergangszeiten als log-normal-verteilt betrachtet werden. Monte-Carlo-Simulationen und Messungen bestätigen dies.
Im Vergleich zu regulären CMOS-Gattern ergeben diese Übergangseigenschaften eine drastisch erhöhte Empfindlichkeit der Verzögerungsunterschiede der DFTG-Gatter eines Paares von „identischen“ DFTG-Gattern gegenüber Prozessvariationen.
Deshalb sind die DFTG-Schaltungen zum Zweck von extrem empfindlichen Verzögerungs- und Zell-basierten PUFs (z.B. Arbiter PUFs) geeignet, die aufgrund ihrer hohen Reproduzierbarkeit und ihrer einfach zu implementierenden Vorauswahl (alle potenziell instabilen Bits werden maskiert) keine Fehlerkorrektor benötigen. Darüber hinaus können die DFTG-basierte Arbiter-PUF-Elemente aufgrund ihrer zellbasierten und robusten Natur unregelmäßig über einen Chip platziert werden, wodurch der physische Zugang für jeden Angreifer extrem schwierig und mühsam wird.
Im Folgenden wird angenommen, dass der logische Wert 0 dem unteren Versorgungspotential VSS entspricht und dass der logische Wert 1 dem oberen Versorgungspotential VDD entspricht.
Außerdem wird angenommen, dass die Knotenpaare (X1,X0) und (Y1,Y0) jeweils die beiden komplementären Gleichgewichtszustände (1,0) und (0,1) annehmen können, sowie dass zwischen diesen beiden Zuständen hin- und her geschaltet wird (durch jeweils geeignete Ansteuerung von außen über (X1,X0) (bzw. (Y1,Y0)), wobei bei der im Folgenden beschriebenen Betriebsweise (X1,X0) das Eingangsknotenpaar und (Y1,Y0) das Ausgangsknotenpaar bilden.
Wie aus 5 ersichtlich, ist das Übertragungsgatter 500 symmetrisch aufgebaut hinsichtlich der Vertauschung der Knoten X1 und X0 (sowie von Y1 und Y0), sodass es ohne Einschränkung der Allgemeinheit ausreicht, den Übergang von (X1,X0) von (1,0) auf (0,1) und das daraus resultierende zeitliche Verhalten von (Y1,Y0) beim Übergang von (1,0) auf (0,1) zu betrachten.
6 zeigt das zeitliche Verhalten bei einem Umschalten des Eingangsknotenpaars (X1, X0) von (1,0) auf (0,1).
Ein erstes Diagramm 601 zeigt dabei den Pegelverlauf von X1 in einer ersten Kurve 603 und den Pegelverlauf von Y1 in einer zweiten (gestrichelten) Kurve 604.
Ein zweites Diagramm 602 zeigt den Pegelverlauf von X0 in einer dritten Kurve 605 und den Pegelverlauf von Y0 in einer vierten (gestrichelten) Kurve 606.
Die Zeit nimmt in den Diagrammen 601, 602 jeweils von links nach rechts zu und der Pegel (d.h. das jeweilige Knotenpotential) nimmt jeweils von unten nach oben zu, wobei er sich gemäß der angenommenen Logikpegel zwischen VSS und VDD bewegt.
Wie in 6 dargestellt erfolgt der Übergang von (Y1,Y0) von (1,0) auf (0,1) nicht wie der von (X1,X0), also nicht mit Schaltzeiten t_r bzw. t_f , die z.B. für Standard-CMOS in Deep-Sub-Micron Technologien in der Größenordnung von 100 ps sind. Die Eingangssignale für die Eingangsknoten 501, 502 werden beispielsweise mittels Standard-CMOS-Gattern bereitgestellt.
Nach einer kurzen Anfangsphase, während der sich der erste p-Kanal-Transistor 505 und der zweite n-Kanal-Transistor 507 noch in starker Inversion (SI für engl. strong inversion) befinden, und nach der das Potential von Y1 um Δ V₁ abgesunken und das von Y0 um Δ V₀ angestiegen sind, befinden sich alle vier Transistoren 505, 506, 507, 508 in Schwacher Inversion (WI für engl. weak inversion) und operieren mithin unterhalb ihrer jeweiligen Schwellspannung (die Schwellenspannungen werden bezeichnet als Vth(P1), Vth(Nl), Vth(P0), Vth(N0) entsprechend der Bezeichnungen der Transistoren).
Die damit einher gehenden vergleichsweise niedrigen Kanalströme wiederum haben zur Folge, dass die mit Y1 und Y0 verbundenen elektrischen (Last-)Kapazitäten C_Y (beispielsweise aufweisend die jeweiligen Gate-Kapazitäten der Transistoren und Kapazitäten von ausgangsseitig mit dem Übertragungsgatter 500 verbundenen Knoten) nur sehr langsam umgeladen werden können, so dass ein im Vergleich zu Standard-CMOS-Schaltzeiten wesentlich längeres Zeitintervall Δ t_WI verstreicht, bis die Potentiale an Y1 und Y0 Werte erreicht haben, die den Übergang von schwacher Inversion zu starker Inversion des ersten n-Kanal-Transistors 506 und des zweiten p-Kanal-Transistors 508 ermöglichen: Y0 ist dann bis auf etwa Vth(N1) angestiegen und Y1 auf etwa VDD-|Vth(P0)| abgesunken.
Es ergibt sich also, dass aus der wechselseitigen Gegenkopplung von Y1 auf die Gateanschlüsse des zweiten p-Kanal-Transistors 508 und des zweiten n-Kanal-Transistors 507 bzw. und von Y0 auf die Gateanschlüsse des ersten p-Kanal-Transistors 505 und des ersten n-Kanal-Transistors 506 (wobei über die Gate-Kapazitäten der Transistoren 505, 506, 507, 508 auch eine kapazitive Kopplung zwischen Y1 und Y0 vorhanden ist, was in 5 durch den Überschwinger von Y1 während t_f angedeutet ist) zunächst eine gegenseitige Behinderung des Ladungstransports resultiert. Dieselbe Gegenkopplung bedeutet aber auch gegenseitige Unterstützung dafür, dass der Δ t_WI dauernde Nichtgleichgewichtszustand (also die Phase schwacher Inversion, während der sich keiner der Transistoren 505, 506, 507, 508 in starker Inversion befindet) in Richtung des neuen Gleichgewichtszustandes (in dem (Y1,Y0) den Zustand (0,1) annimmt) bewegt, bis eine der Schwellspannungen des ersten n-Kanal-Transistors 506 oder des zweiten p-Kanal-Transistors 508 erreicht ist, woraufhin dann auch sehr schnell die jeweils andere Schwellspannung überschritten wird und sich in der unmittelbaren Folge (Y1,Y0) auf (0,1) einstellt.
Die DFTG-Schaltvorgänge von (1,0) zu (0,1) und von (0,1) zu (1,0) sind also praktisch ausschließlich abhängig vom Weak-Inversion-Verhalten der Transistoren 505, 506, 507, 508 (wobei nach Erreichen von Δ V₁ bzw. Δ V₀ der erste p-Kanal-Transistor 505 und der zweite n-Kanal-Transistor 507 aufgrund ihrer dann in Sperrrichtung gepolten Source-Dioden und Drain-Bulk-Dioden wegen sehr schnell nur noch wenig zum Umladen der Ausgangsknoten 503, 504 beitragen).
Im Folgenden wird angenommen, dass die Transistoren 505, 506, 507, 508 MOSFETs (Metal Oxide Semiconductor Field Effect Transistors) sind.
Für den Kanalstrom z.B. eines nMOS-Transistors (d.h. n-Kanal-MOSFETs) im Weak Inversion-Bereich gilt $I_{D S} = 2 μ \cdot C_{o x} \frac{W}{L} {(\frac{k T}{e})}^{2} e^{e \cdot \frac{V_{G S} - V_{t h}}{k T}} {e^{e \cdot \frac{- V_{S B}}{k T}} - e^{e \cdot \frac{- V_{D B}}{k T}}},$
mit der Beweglichkeit µ, der spezifischen Gate-Kapazität C_ox, der Weite W und der Länge L des Gates, der Boltzmann-Konstanten k, der Temperatur T, der Elementarladung e, der Einsatzspannung V_th, sowie den Spannungen V_GS, V_SB und V_DB zwischen Gate und Source, Source und Bulk (Substrat) bzw. Drain und Bulk.
Es herrschen also exponentielle Abhängigkeiten des Kanalstroms von T und Vth sowie von den Terminalspannungen V_GS, V_SB und V_DB, ganz im Gegensatz zu den linearen bzw. quadratischen Abhängigkeiten im Bereich starker Inversion.
Die Kanalströme im Bereich schwacher Inversion sind also proportional zu Faktoren der Form $\begin{matrix} e^{- \frac{Δ E}{k T}} & mit & Δ E = e \cdot (V_{t h} - V_{G S}) \end{matrix}$
(mithin zur quantenstatistischen Aufenthaltswahrscheinlichkeit für bewegliche Ladungsträger (Elektronen bzw. Löcher) im Leitungs- bzw. Valenzband).
Zu Beginn des Bereichs schwacher Inversion gilt $V_{G S}^{0} = Δ V_{0}$
(für den ersten n-Kanal-Transistor 506) und $V_{G S}^{0} = - Δ V_{1}$
(für den zweiten p-Kanal-Transistor 508).
Mit Lastkapazitäten C_Y an Y1 und Y0 und aus $d t = C \cdot \frac{d V}{I (V)}$
folgt dann $Δ t_{W I} = C_{Y} \cdot \int_{V_{G S}^{0}}^{V_{t h}} \frac{d V_{G S}}{I (V_{G S})} \sim C_{Y} \cdot e^{\frac{e}{k T} (V_{t h} - V_{G S}^{0})} .$
Da $V_{G S}^{0}$
bzw. Δ V₁, Δ V₀ mit größerem VDD ansteigen, bestehen also exponentielle Zusammenhänge von Δ twi mit sowohl T als auch VDD: Sowohl steigende Temperatur, als auch steigende Versorgungsspannung VDD haben exponentielles Abfallen von Δ t_WI zur Folge. Hinsichtlich der Temperatur-Abhängigkeit wird dies noch verstärkt durch die mit steigender Temperatur T abnehmende Schwellspannung V_th.
Das DFTG-Schaltverhalten (Δ V₁, Δ V₀ und insbesondere die wesentlich durch Δ t_WI bestimmte Schaltzeit) verhält sich also signifikant anders als das von Standard-CMOS-Gattern.
Monte-Carlo-Simulationen zeigen, dass die Standardabweichung der DFTG-Übergangszeiten mindestens zehnmal größer ist als die Standardabweichungen sowie deutlich größer ist als die Mittelwerte (3 bis 10 mal größer) der Verzögerungszeiten von regulären CMOS-Gattern und Verdrahtungsleitungen. Das heißt, dass die Verzögerungszeiten von regulären CMOS-Gattern und Verdrahtungsleitungen gegenüber den DFTG-Übergangszeiten vernachlässigt werden können, auch für unsymmetrische Verdrahtung. Deshalb können die Verzögerungen der regulären CMOS-Gatter und die Verzögerungen der Verbindungsleitungen gegenüber den Verzögerungen durch die Verzögerungspuffer 402 vernachlässigt werden.
Gemäß einer Ausführungsform werden die Werte von Δ V₁ , Δ V₀ und Δ t_WI durch geeignete Wahl der folgenden Parameter für den jeweils gewünschten Anwendungsfall eingestellt:

- W, L und V_th (z.B. eine hohe Schwellspannung (highVth) oder eine normale Schwellspannung (standardVth) der beteiligten Transistoren 505, 506, 507, 508 je nach Anwendungsfall;
- Wahl der Substratanschlüsse der Transistoren 505, 506, 507, 508 (z.B. Verbinden der Substratanschlüsse der p-Kanal-Transistoren 505, 508 mit VDD oder Y1, Y0 etc. oder Verbinden der Substratanschlüsse der n-Kanal-Transistoren 506, 507 mit VSS oder Y1, Y0);
- Wahl der Anstiegs- und Abfallzeiten t_r und/oder der Verzögerung t_D für die Eingangssignale X1 und X0.

Diese Parameter lassen sich für die Transistoren 505, 506, 507, 508 individuell einstellen. Insbesondere kann das Übertragungsgatter 500 für bestimmte Anwendungsfälle unsymmetrisch aufgebaut werden.
In der Schaltung von 4 ist die DFTG-Komponente 406 mit ihrem zweiten Eingang X0 mit dem Ausgang des Multiplexers 401 verbunden und ihrem ersten Eingang X1 wird das inverse Signal AN des Multiplexer-Ausgangssignals A zugeführt, abgeleitet aus A durch den dritten Inverter 407. Der zweite Ausgang Y0 des DFTGs 406 ist mit dem vierten Inverter 413 verbunden, dessen Ausgangssignal BN mit dem ersten Eingang der Ausgangsschaltung 408 (Gates der FETs 409, 412) verbunden ist und der erste Ausgang Y1 des DFTGs 406 ist mit einem zweiten Eingang der Ausgangsschaltung 408 verbunden (Gates der FETs 410, 411). Die Ausgangsschaltung 408 ist ein Dual-Gate-Inverter dessen Ausgang dem Eingang des Buffers 414 verbunden ist, der das Ausgangssignal der Schaltung 400 liefert.
Der dritte Inverter 407 und der vierte Inverter 413 bewirken, dass die Ausgangsschaltung 408 nur dann ihren Zustand wechselt (d.h. den Logik-Pegel ihres Ausgangssignals umschaltet), nachdem beide DFTG-Ausgangssignale (CN und B in 4, Ausgänge Y1 und Y0 in 5) nach einer fallenden oder steigenden Flanke (die einen Logik-PegelWechsel bewirkt) am Ausgang des Multiplexers 405 ihren stabilen Zustand erreicht haben (z.B. ihren Logik-Pegel gewechselt haben).
Da der DFTG-Zustandsübergang äußerst empfindlich gegenüber Variationen (z.B. Prozessvariationen) ist, wie dies oben erläutert wurde, gilt dies auch für das gesamte Verzögerungselement 402.
Dies bedeutet wiederum, dass eine Erhöhung der Bitstabilität und der statistischen Qualität durch die Einführung der Verzögerungselemente 402, wie in 3 dargestellt, erreicht werden kann.
Darüber hinaus ist auch eine Vorauswahl vom komplementären Typ möglich und wird im Folgenden mit Bezug auf 3 beschrieben. Es wird angenommen, dass für eine gegebene Challenge X <n-1: 0> beide Pfade durch die Schaltung 300 aufgrund extremer Prozessvariationen so langsam sind, dass die Schlüsselrekonstruktion in einem unannehmbaren Ausmaß beeinträchtigt wird. Dann können für die Schlüsselerzeugung während der Registrierung beide Arbiter-Ausgangssignale Y <1> und Y <0> mit einer vordefinierten und einstellbaren Zykluszeit T_C abgetastet werden, sodass das PUF-Bit entsprechend der gegebenen Herausforderung X <n-1: 0> verworfen wird, wenn sich zum Zeitpunkt T_C sowohl Y <1> als auch Y <0> noch in ihrem Vorladezustand 0 befinden, d.h. wenn Y <1: 0> = 00 zur Abtastzeit T_C .
Zusammenfassend wird gemäß verschiedenen Ausführungsformen eine Verzögerungsschaltung bereitgestellt, wie sie in 7 dargestellt ist.
7 zeigt eine Verzögerungsschaltung 700.
Die Verzögerungsschaltung 700 weist ein elektronisches Übertragungselement 713 mit einem ersten Übertragungselement-Eingang 701 und einem ersten Übertragungselement-Ausgang 702 auf, wobei der erste Übertragungselement-Eingang 701 mit dem ersten Übertragungselement-Ausgang 702 mittels zweier erster, parallel geschalteter komplementärer Schalter 703, 704 gekoppelt ist, wobei die ersten Schalter 703, 704 jeweils einen Steuereingang 705, 706 aufweisen, einem zweiten Übertragungselement-Eingang 707 und einem zweiten Übertragungselement-Ausgang 708, wobei der zweite Übertragungselement-Eingang 707 mit dem zweiten Übertragungselement-Ausgang 708 mittels zweier zweiter, parallel geschalteter komplementärer Schalter 709, 710 gekoppelt ist, wobei die zweiten Schalter 709, 710 jeweils einen Steuereingang 711, 712 aufweisen.
Der erste Übertragungselement-Ausgang 702 ist mit den Steuereingängen 711, 712 der zweiten Schalter 709, 710 gekoppelt und der zweite Übertragungselement-Ausgang 708 ist mit den Steuereingängen 705, 706 der ersten Schalter 703, 704 gekoppelt.
Die Verzögerungsschaltung 700 weist ferner eine Eingangsschaltung 714 auf, die eingerichtet ist, ein Eingangssignal zu empfangen und einem der Übertragungselement-Eingänge 701, 707 das Eingangssignal und dem anderen der Übertragungselement-Eingänge 701, 707 das invertierte Eingangssignal zuzuführen.
Außerdem weist die Verzögerungsschaltung 700 eine Ausgangsschaltung 715 auf, die mit dem ersten Übertragungselement-Ausgang 702 und dem zweiten Übertragungselement-Ausgang 708 gekoppelt ist und eingerichtet ist, ein Ausgangssignal bereitzustellen, wobei die Ausgangsschaltung 715 derart eingerichtet ist, dass sich das Ausgangssignal bei einer Änderung des Eingangssignals erst ändert, wenn die Änderung des Eingangssignals sowohl am ersten Übertragungselement-Ausgang 702 als auch am zweiten Übertragungselement-Ausgang 708 eine Änderung bewirkt hat.
Gemäß verschiedenen Ausführungsformen wird in anderen Worten ein Übertragungselement eingesetzt, das eine log-normal-verteilte Übertragungszeit zwischen zwei Eingängen und zwei Ausgängen hat und am Ausgang ist eine Schaltung vorgesehen, die erst dann ihren Ausgangs-Logik-Pegel ändert, wenn eine Pegeländerung am Eingang des Übertragungselements sich an beide Ausgänge des Übertragungselements fortgepflanzt hat. Dies gewährleistet eine hohe Empfindlichkeit des Verzögerungselements von Prozessvariationen, so dass es sich insbesondere für die Erzeugung von PUF-Werten auf einem Chip eignet, um IC-Piraterie zu verhindern.
Die Änderung des Eingangssignals kann abhängig von einem Steuersignal eine fallende oder eine steigende Flanke des Eingangssignals sein. Da je nachdem unterschiedliche Transistoren des Übertragungselements das zeitliche Verhalten bestimmen, können dadurch unabhängige PUF-Werte erzeugt werden.
Die Verzögerungsschaltung 700 kann beispielsweise wie oben beschrieben in einer PUF-Arbiter-Schaltung oder auch in einer Ringoszillator-PUF-Schaltung zur PUF-Wert-Erzeugung eingesetzt werden. Die Verzögerungsschaltung 700 kann alternativ auch in anderen Schaltungen eingesetzt werden, beispielsweise in einem Oszillator, dessen Frequenzüberwachung beispielsweise zur Detektion eines Lichtangriffs auf eine integrierte Schaltung oder allgemein zur Überwachung der Betriebsbedingungen der integrierten Schaltung dienen kann.
Im Folgenden werden verschiedene Ausführungsbeispiele angegeben.
Ausführungsbeispiel 1 ist eine Verzögerungsschaltung, wie sie in 7 dargestellt ist.
Ausführungsbeispiel 2 ist eine Verzögerungsschaltung gemäß Ausführungsbeispiel 1, wobei die Änderungen des Eingangssignals, des Ausgangssignals und die Änderungen am ersten Übertragungselement-Ausgang und am zweiten Übertragungselement-Ausgang Logik-Pegel-Änderungen sind.
Ausführungsbeispiel 3 ist eine Verzögerungsschaltung gemäß Ausführungsbeispiel 1 oder 2, wobei die Änderung des Eingangssignals eine fallende oder eine steigende Flanke des Eingangssignals ist.
Ausführungsbeispiel 4 ist eine Verzögerungsschaltung gemäß einem der Ausführungsbeispiele 1 bis 3, wobei der erste Übertragungselement-Ausgang ein erstes Übertragungselementausgangssignal ausgibt und der zweite Übertragungselement-Ausgang ein zweites Übertragungselementausgangssignal ausgibt und wobei die Ausgangschaltung einen Puffer aufweist, dessen Eingang das erste Übertragungselementausgangssignal oder das invertierte zweite Übertragungselementausgangssignal zugeführt wird, wenn die Änderung des Eingangssignals sowohl eine Änderung des ersten Übertragungselementausgangssignal als auch des zweiten Übertragungselementausgangssignals bewirkt hat.
Ausführungsbeispiel 5 ist eine Verzögerungsschaltung gemäß Ausführungsbeispiel 4, wobei die Ausgangschaltung und der Puffer derart eingerichtet sind, dass der Puffer einen von ihm gespeicherten Wert hält, wenn die Logik-Pegel des ersten Übertragungselementausgangssignals und des zweiten Übertragungselementausgangssignals nicht komplementär sind.
Ausführungsbeispiel 6 ist eine Verzögerungsschaltung gemäß Ausführungsbeispiel 4 oder 5, wobei der Puffer ein Inverter ist.
Ausführungsbeispiel 7 ist eine Verzögerungsschaltung gemäß einem der Ausführungsbeispiele 1 bis 6, wobei die Änderung des ersten Übertragungselementausgangssignals als auch des zweiten Übertragungselementausgangssignals derart ist, dass das erste Übertragungselementausgangssignal und das zweite Übertragungselement Ausgangssignal nach der Änderung komplementäre Logik-Pegel haben.
Ausführungsbeispiel 8 ist eine Verzögerungsschaltung gemäß einem der Ausführungsbeispiele 1 bis 7, wobei die Ausgangsschaltung derart eingerichtet ist, dass sie schaltet, wenn das erste Übertragungselementausgangssignal und das invertierte zweite Übertragungselementausgangssignal den gleichen Logik-Pegel haben.
Ausführungsbeispiel 9 ist eine Verzögerungsschaltung gemäß einem der Ausführungsbeispiele 1 bis 8, wobei die Ausgangsschaltung einen Inverter mit zwei Eingängen aufweist, der eingerichtet ist, wenn die Signale an den Eingängen den gleichen Logik-Pegel haben, den invertierten Logik-Pegel auszugeben.
Ausführungsbeispiel 10 ist eine Verzögerungsschaltung gemäß einem der Ausführungsbeispiele 1 bis 9, aufweisend einen Inverter, der zwischen dem zweiten Übertragungselementausgang und der Ausgangsschaltung angeordnet ist.
Ausführungsbeispiel 11 ist eine Verzögerungsschaltung gemäß einem der Ausführungsbeispiele 1 bis 10, wobei die Eingangsschaltung einen Inverter aufweist, der eingerichtet ist das Eingangssignal zu invertieren und dessen Ausgang mit demjenigen der Übertragungselement-Eingänge gekoppelt ist, dem die Eingangsschaltung das invertierte Eingangssignal zuführt.
Ausführungsbeispiel 12 ist eine Verzögerungsschaltung gemäß einem der Ausführungsbeispiele 1 bis 11, wobei die ersten Schalter und die zweiten Schalter Transistoren sind.
Ausführungsbeispiel 13 ist eine Verzögerungsschaltung gemäß einem der Ausführungsbeispiele 1 bis 12, wobei die ersten Schalter ein n-Kanal-Feldeffekttransistor und ein p-Kanal-Feldeffekttransistor und die zweiten Schalter ein n-Kanal-Feldeffekttransistor und ein p-Kanal-Feldeffekttransistor sind und wobei die Steuereingänge der Schalter die Gate-Anschlüsse der Feldeffekttransistoren sind.
Ausführungsbeispiel 14 ist eine Verzögerungsschaltung gemäß einem der Ausführungsbeispiele 1 bis 13, wobei die ersten Schalter derart ausgestaltet sind, dass sie zu unterschiedlichen Zeiten schalten.
Ausführungsbeispiel 15 ist eine Verzögerungsschaltung gemäß einem der Ausführungsbeispiele 1 bis 14, wobei die ersten Schalter derart ausgestaltet sind, dass sie bei unterschiedlichen Pegeln des zweiten Ausgangsknotens schalten.
Ausführungsbeispiel 16 ist eine Verzögerungsschaltung gemäß einem der Ausführungsbeispiele 1 bis 15, wobei die zweiten Schalter derart ausgestaltet sind, dass sie zu unterschiedlichen Zeiten schalten.
Ausführungsbeispiel 17 ist eine Verzögerungsschaltung gemäß einem der Ausführungsbeispiele 1 bis 16, wobei die zweiten Schalter derart ausgestaltet sind, dass sie bei unterschiedlichen Pegeln des ersten Ausgangsknotens schalten.
Ausführungsbeispiel 18 ist eine Verzögerungsschaltung gemäß einem der Ausführungsbeispiele 1 bis 17, wobei die ersten Schalter und die zweiten Schalter eingerichtet sind, jeweils zwischen einem ersten Zustand und einem zweiten Zustand zu schalten, wobei ein Schalter im ersten Zustand besser Strom leitet als im zweiten Zustand.
Ausführungsbeispiel 19 ist eine Verzögerungsschaltung gemäß einem der Ausführungsbeispiele 1 bis 18, wobei die ersten Schalter und die zweiten Schalter Feldeffekttransistoren sind und sich im ersten Zustand in starker Inversion und im zweiten Zustand in schwacher Inversion oder im Sperrzustand befinden.
Ausführungsbeispiel 20 ist eine Verzögerungsschaltung gemäß einem der Ausführungsbeispiele 1 bis 19, wobei mindestens einer der ersten Schalter anders ausgeführt ist als die zweiten Schalter.
Ausführungsbeispiel 21 ist eine Verzögerungsschaltung gemäß einem der Ausführungsbeispiele 1 bis 20, wobei mindestens einer der ersten Schalter anders dimensioniert ist als die zweiten Schalter.
Ausführungsbeispiel 22 ist eine PUF-Arbiter-Schaltung mit einer Vielzahl von Verzögerungsschaltungen gemäß einem der Ausführungsbeispiele 1 bis 21.
Ausführungsbeispiel 23 ist eine PUF-Arbiter-Schaltung gemäß Ausführungsbeispiel 22, die eine Vielzahl von Multiplexern aufweist, wobei am Ausgang jedes der Multiplexer eine der Verzögerungsschaltung angeordnet ist.
Ausführungsbeispiel 24 ist eine PUF-Arbiter-Schaltung gemäß Ausführungsbeispiel 22 oder 23, wobei die Multiplexer und Verzögerungsschaltungen in Abhängigkeit eines Eingangssteuersignals zwei Ketten bilden und die PUF-Arbiter-Schaltung ferner eine PUF-Arbiter-Eingangsschaltung aufweist, die eingerichtet ist, den Ketten das Eingangssignal zuzuführen, wobei die Änderung des Eingangssignals abhängig von einem der PUF-Arbiter-Eingangsschaltung zugeführten Steuersignal eine fallende oder eine steigende Flanke des Eingangssignals ist.
Gemäß einer Ausführungsform wird eine Verzögerungsschaltung bereitgestellt mit einem elektronischen Übertragungselement mit log-normal-verteilter Übertragungszeit, mindestens einem Übertragungselement-Eingang und mindestens zwei Übertragungselement-Ausgängen, und einer Ausgangsschaltung, die mit den Übertragungselement-Ausgängen gekoppelt ist und eingerichtet ist, ein Ausgangssignal bereitzustellen, wobei die Ausgangsschaltung derart eingerichtet ist, dass sich das Ausgangssignal bei einer Änderung eines dem Übertragungselement Eingang zugeführten Eingangssignals erst ändert, wenn die Änderung des Eingangssignals an beiden Übertragungselement-Ausgängen eine Änderung bewirkt hat.
Obwohl die Erfindung vor allem unter Bezugnahme auf bestimmte Ausführungsformen gezeigt und beschrieben wurde, sollte es von denjenigen, die mit dem Fachgebiet vertraut sind, verstanden werden, dass zahlreiche Änderungen bezüglich Ausgestaltung und Details daran vorgenommen werden können, ohne vom Wesen und Bereich der Erfindung, wie er durch die nachfolgenden Ansprüche definiert wird, abzuweichen. Der Bereich der Erfindung wird daher durch die angefügten Ansprüche bestimmt, und es ist beabsichtigt, dass sämtliche Änderungen, welche unter den Wortsinn oder den Äquivalenzbereich der Ansprüche fallen, umfasst werden.

Claims

Verzögerungsschaltung, aufweisend: Ein elektronisches Übertragungselement mit einem ersten Übertragungselement-Eingang und einem ersten Übertragungselement-Ausgang, wobei der erste Übertragungselement-Eingang mit dem ersten Übertragungselement-Ausgang mittels zweier erster, parallel geschalteter komplementärer Schalter gekoppelt ist, wobei die ersten Schalter jeweils einen Steuereingang aufweisen; einem zweiten Übertragungselement-Eingang und einem zweiten Übertragungselement-Ausgang, wobei der zweite Übertragungselement-Eingang mit dem zweiten Übertragungselement-Ausgang mittels zweier zweiter, parallel geschalteter komplementärer Schalter gekoppelt ist, wobei die zweiten Schalter jeweils einen Steuereingang aufweisen; wobei der erste Übertragungselement-Ausgang mit den Steuereingängen der zweiten Schalter gekoppelt ist und der zweite Übertragungselement-Ausgang mit den Steuereingängen der ersten Schalter gekoppelt ist; eine Eingangsschaltung, die eingerichtet ist, ein Eingangssignal zu empfangen und einem der Übertragungselement-Eingänge das Eingangssignal und dem anderen der Übertragungselement-Eingänge das invertierte Eingangssignal zuzuführen; und eine Ausgangsschaltung, die mit dem ersten Übertragungselement-Ausgang und dem zweiten Übertragungselement-Ausgang gekoppelt ist und eingerichtet ist, ein Ausgangssignal bereitzustellen, wobei die Ausgangsschaltung derart eingerichtet ist, dass sich das Ausgangssignal bei einer Änderung des Eingangssignals erst ändert, wenn die Änderung des Eingangssignals sowohl am ersten Übertragungselement-Ausgang als auch am zweiten Übertragungselement-Ausgang eine Änderung bewirkt hat.
Verzögerungsschaltung gemäß Anspruch 1, wobei die Änderungen des Eingangssignals, des Ausgangssignals und die Änderungen am ersten Übertragungselement-Ausgang und am zweiten Übertragungselement-Ausgang Logik-Pegel-Änderungen sind.
Verzögerungsschaltung gemäß Anspruch 1 oder 2, wobei die Änderung des Eingangssignals eine fallende oder eine steigende Flanke des Eingangssignals ist.
Verzögerungsschaltung gemäß einem der Ansprüche 1 bis 3, wobei der erste Übertragungselement-Ausgang ein erstes Übertragungselementausgangssignal ausgibt und der zweite Übertragungselement-Ausgang ein zweites Übertragungselementausgangssignal ausgibt und wobei die Ausgangschaltung einen Puffer aufweist, dessen Eingang das erste Übertragungselementausgangssignal oder das invertierte zweite Übertragungselementausgangssignal zugeführt wird, wenn die Änderung des Eingangssignals sowohl eine Änderung des ersten Übertragungselementausgangssignal als auch des zweiten Übertragungselementausgangssignals bewirkt hat.
Verzögerungsschaltung gemäß Anspruch 4, wobei die Ausgangschaltung und der Puffer derart eingerichtet sind, dass der Puffer einen von ihm gespeicherten Wert hält, wenn die Logik-Pegel des ersten Übertragungselementausgangssignals und des zweiten Übertragungselementausgangssignals nicht komplementär sind.
Verzögerungsschaltung gemäß Anspruch 4 oder 5, wobei der Puffer ein Inverter ist.
Verzögerungsschaltung gemäß einem der Ansprüche 1 bis 6, wobei die Änderung des ersten Übertragungselementausgangssignals als auch des zweiten Übertragungselementausgangssignals derart ist, dass das erste Übertragungselementausgangssignal und das zweite Übertragungselement Ausgangssignal nach der Änderung komplementäre Logik-Pegel haben.
Verzögerungsschaltung gemäß einem der Ansprüche 1 bis 7, wobei die Ausgangsschaltung derart eingerichtet ist, dass sie schaltet, wenn das erste Übertragungselementausgangssignal und das invertierte zweite Übertragungselementausgangssignal den gleichen Logik-Pegel haben.
Verzögerungsschaltung gemäß einem der Ansprüche 1 bis 8, wobei die Ausgangsschaltung einen Inverter mit zwei Eingängen aufweist, der eingerichtet ist, wenn die Signale an den Eingängen den gleichen Logik-Pegel haben, den invertierten Logik-Pegel auszugeben.
Verzögerungsschaltung gemäß einem der Ansprüche 1 bis 9, aufweisend einen Inverter, der zwischen dem zweiten Übertragungselementausgang und der Ausgangsschaltung angeordnet ist.
Verzögerungsschaltung gemäß einem der Ansprüche 1 bis 10, wobei die Eingangsschaltung einen Inverter aufweist, der eingerichtet ist das Eingangssignal zu invertieren und dessen Ausgang mit demjenigen der Übertragungselement-Eingänge gekoppelt ist, dem die Eingangsschaltung das invertierte Eingangssignal zuführt.
Verzögerungsschaltung gemäß einem der Ansprüche 1 bis 11, wobei die ersten Schalter und die zweiten Schalter Transistoren sind.
Verzögerungsschaltung gemäß einem der Ansprüche 1 bis 12, wobei die ersten Schalter ein n-Kanal-Feldeffekttransistor und ein p-Kanal-Feldeffekttransistor und die zweiten Schalter ein n-Kanal-Feldeffekttransistor und ein p-Kanal-Feldeffekttransistor sind und wobei die Steuereingänge der Schalter die Gate-Anschlüsse der Feldeffekttransistoren sind.
Verzögerungsschaltung gemäß einem der Ansprüche 1 bis 13, wobei die ersten Schalter derart ausgestaltet sind, dass sie zu unterschiedlichen Zeiten schalten.
Verzögerungsschaltung gemäß einem der Ansprüche 1 bis 14, wobei die ersten Schalter derart ausgestaltet sind, dass sie bei unterschiedlichen Pegeln des zweiten Ausgangsknotens schalten.
Verzögerungsschaltung gemäß einem der Ansprüche 1 bis 15, wobei die zweiten Schalter derart ausgestaltet sind, dass sie zu unterschiedlichen Zeiten schalten.
Verzögerungsschaltung gemäß einem der Ansprüche 1 bis 16, wobei die zweiten Schalter derart ausgestaltet sind, dass sie bei unterschiedlichen Pegeln des ersten Ausgangsknotens schalten.
Verzögerungsschaltung gemäß einem der Ansprüche 1 bis 17, wobei die ersten Schalter und die zweiten Schalter eingerichtet sind, jeweils zwischen einem ersten Zustand und einem zweiten Zustand zu schalten, wobei ein Schalter im ersten Zustand besser Strom leitet als im zweiten Zustand.
Verzögerungsschaltung gemäß einem der Ansprüche 1 bis 18, wobei die ersten Schalter und die zweiten Schalter Feldeffekttransistoren sind und sich im ersten Zustand in starker Inversion und im zweiten Zustand in schwacher Inversion oder im Sperrzustand befinden.
Verzögerungsschaltung gemäß einem der Ansprüche 1 bis 19, wobei mindestens einer der ersten Schalter anders ausgeführt ist als die zweiten Schalter.
Verzögerungsschaltung gemäß einem der Ansprüche 1 bis 20, wobei mindestens einer der ersten Schalter anders dimensioniert ist als die zweiten Schalter.
PUF-Arbiter-Schaltung mit einer Vielzahl von Verzögerungsschaltungen gemäß einem der Ansprüche 1 bis 21.
PUF-Arbiter-Schaltung gemäß Anspruch 22, die eine Vielzahl von Multiplexern aufweist, wobei am Ausgang jedes der Multiplexer eine der Verzögerungsschaltung angeordnet ist.
PUF-Arbiter-Schaltung gemäß Anspruch 22 oder 23, wobei die Multiplexer und Verzögerungsschaltungen in Abhängigkeit eines Eingangssteuersignals zwei Ketten bilden und die PUF-Arbiter-Schaltung ferner eine PUF-Arbiter-Eingangsschaltung aufweist, die eingerichtet ist, den Ketten das Eingangssignal zuzuführen, wobei die Änderung des Eingangssignals abhängig von einem der PUF-Arbiter-Eingangsschaltung zugeführten Steuersignal eine fallende oder eine steigende Flanke des Eingangssignals ist.