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Die Erfindung betrifft eine Identifikationsschaltung zur Erzeugung eines eindeutigen Identifikationsmusters für ein zu identifizierendes Objekt.
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In vielen Anwendungsfällen ist es gewünscht und/oder notwendig, ein physisches Objekt eindeutig zu identifizieren. Beispielsweise können hergestellte Objekte gekennzeichnet werden, um bei Auftreten technischer Mängel an einem Objekt dieses einer Produktionscharge zuordnen zu können. Beispielsweise möchte man bei einem Authentifizierungsprozess sicherstellen, dass es sich bei einem Objekt tatsächlich um das erwartete Objekt handelt.
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Zur Identifizierung von Objekten können sogenannte physikalisch nicht klonierbare Funktionen PUF (Physical Unclonable Functions) eingesetzt werden. Bei derartigen PUFs wird ein komplexes Verhalten eines physikalischen Systems bzw. Objektes ausgenutzt, welches durch Faktoren bestimmt wird, die weder von dem Hersteller des Objektes noch von irgendjemand anderem, beispielsweise einem Angreifer, direkt beobachtbar, beeinflussbar oder reproduzierbar sind. Eine PUF stellt eine Funktion dar, die Eingangswerte, beispielsweise ein sogenanntes Challenge-Wort, auf Ausgangswerte, beispielsweise ein sogenanntes Response-Wort, basierend auf einem komplexen physikalischen Vorgang innerhalb der PUF-Struktur abbildet. Diese Abbildung bzw. Mapping von Challenges auf Responses ist dabei bei jedem physischem Exemplar bzw. Instanz des Objektes unterschiedlich und somit für praktische Belange zufällig. PUF-Funktionen können daher beispielsweise bei Sicherheitsanwendungen eingesetzt werden und Challenge-Response-Paare CRP bilden. Sofern die Anzahl der möglichen Challenge-Response-Paare CRP, die von einer PUF-Funktion bereitgestellt werden, derart groß ist, dass es für einen Angreifer nicht praktikabel ist, einen signifikanten Anteil von diesen Challenge-Response-Paaren in Erfahrung zu bringen, selbst, wenn der Angreifer einen physischen Zugriff auf das jeweilige Objekt hat, spricht man von einer sogenannten starken PUF-Funktion. In diesem Fall kann beispielsweise eine authentifizierende Partei aus einer Liste zuvor gespeicherter Challenge-Response-Paare CPR einen bekannten Challenge wählen, an die PUF-Struktur senden und die von der PUF-Struktur zurückgegebene Response mit der gespeicherten Response vergleichen. Stimmen die beiden Werte überein, ist das gesuchte Objekt echt bzw. identifiziert.
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In einer möglichen Ausführung von herkömmlichen PUF-Strukturen wird ein bistabiler Ring aus Invertern, wie in 1 dargestellt, verwendet. Bei einer PUF-Struktur, die einen bistabilen Ring beinhaltet (Bistable Ring PUF), wird in einem geschlossenen Ring eine gerade Anzahl von Inverterschaltungen verschaltet. Aufgrund der geraden Anzahl von Invertern weist der bistabile Ring zwei mögliche stabile Zustände auf. Der geschlossene Ring aus Invertern weist zwei stabile Zustände auf, nämlich beginnend bei einer beliebig fix gewählten Stufe des Ringes können die Ausgänge der verschalteten Inverter entweder das Muster „0101 ...“ oder alternativ das Muster „1010 ...“ aufweisen. Die durch die Herstellung des geschlossenen Ringes bedingten zufälligen Variationen der Eigenschaften von darin integrierten Schaltungen und ihrer Elemente beeinflussen bei jedem physischen Exemplar bzw. Instanz eines BR-PUF, welchen der beiden stabilen Zustände der jeweilige geschlossene Ring einnimmt. Diese Information, welcher der beiden Zustände vorliegt, entspricht einer PUF-Response von 1 Bit, welches die beiden möglichen stabilen Zustände repräsentiert. Eine PUF-Schaltung, die auf einem bistabilen Ring basiert (Bistable Ring PUF) hat den Nachteil, dass jeder bistabile Ring lediglich 1 Bit an Information zur Identifikation des Objektes liefert. Es wurde daher in Chen et al.: „The Bistable Ring PUF, a new architecture for strong for strong Physical Unclonable Functions”, 2011 IEEE International Symposium on Hardware-Oriented Security and Trust (HOST), 134–141, eine PUF-Schaltung vorgeschlagen, in der ein bistabiler Ring aus Schaltungselementen besteht, wie es in 2 dargestellt ist. Dadurch entsteht ein bistabiler Schaltungsring aus einer Anordnung mit einer geraden Zahl von digitalen Schaltungsstufen, welche eine logische Negation implementieren, wobei Ein- und Ausgänge der Schaltungsstufen derart miteinander verschaltet sind, dass sich der geschlossene Ring ergibt. Wie man aus 2 erkennen kann, weist die dabei verwendete herkömmliche Schaltstufe zwei parallel verschaltete NOR-Gatter auf, die jeweils eine logische Negation implementieren. Die herkömmliche Schaltstufe gemäß 2 weist eingangsseitig einen Demultiplexer und ausgangsseitig einen Multiplexer auf, die jeweils durch 1 Bit eines angelegten Challenge-Wortes angesteuert werden und zwischen verschiedenen Signalverzögerungspfaden umschaltbar sind, wobei sich in jedem Signalverzögerungspfad ein NOR-Gatter befindet. Durch ein Challenge-Bit C[i] des angelegten Challenge-Wortes wird daher gesteuert, welcher der beiden Signalverzögerungspfade aktiv ist. Die Länge des angelegten Challenge-Wortes in Bit entspricht dabei der Anzahl der Schaltstufen in dem geschlossenen Ring, d.h. jedes Bit des Challenge-Wortes bestimmt die Konfiguration des Signalpfades innerhalb einer Schaltstufe. Um ein wiederholtes Auslesen des Response-Wortes R nach Anlegen eines neuen Challenge-Wortes C zu ermöglichen, sind die Negationen jeweils durch ein NOR-Gatter mit zwei Eingängen implementiert, wobei einer der Eingänge des NOR-Gatters an eine Rücksetzsignalleitung zum Anlegen eines Rücksetzsignales (Reset) angeschlossen ist. Wenn das Rücksetzsignal logisch hoch ist, sind alle Ausgänge der NOR-Gatter auf logisch niedrig und der geschlossene Ring befindet sich in einem instabilen Zustand. Falls das Rücksetzsignal auf logisch niedrig (0) fällt, funktionieren die NOR-Gatter als Inverter bezüglich des anderen Eingangs und der Ring fällt nach einer gewissen Einschwingzeit in einen der beiden stabilen Zustände zurück.
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Die herkömmliche Identifikationsschaltung mit einem geschlossenen Schaltungsring, welcher aus herkömmlichen Schaltstufen zusammengesetzt ist, die jeweils den in 2 dargestellten Aufbau aufweisen, weist jedoch den Nachteil auf, dass jede Schaltstufe eingangsseitig einen Demultiplexer aufweist, der beispielsweise bei der Integration in einer integrierten Schaltung zu einem relativ hohen Flächenverbrauch führt. Darüber hinaus benötigt die herkömmliche Schaltstufe gemäß 2 für jeden Signalpfad ein NOR-Gatter mit Rücksetzfunktion, wodurch insgesamt der Flächenverbrauch bei der Integration unerwünscht gesteigert wird.
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Daher ist es eine Aufgabe der vorliegenden Erfindung, eine Identifikationsschaltung zur Erzeugung eines eindeutigen Identifikationsmusters für ein zu identifizierendes Objekt zu schaffen, dessen Flächenverbrauch bei der Integration minimal ist.
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Diese Aufgabe wird erfindungsgemäß durch eine Identifikationsschaltung mit den in Patentanspruch 1 angegebenen Merkmalen gelöst.
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Die Erfindung schafft demnach eine Identifikationsschaltung zur Erzeugung eines eindeutigen Identifikationsmusters für ein zu identifizierendes Objekt, mit:
mindestens einem bistabilen geschlossenen Schaltungsring, welcher aus mehreren Schaltstufen besteht,
wobei jede Schaltstufe des Schaltungsringes mindestens zwei parallele interne Signalverzögerungspfade aufweist, die eingangsseitig direkt miteinander verbunden sind und ausgangsseitig durch mindestens ein Challenge-Bit eines an den Schaltungsring angelegten Challenge-Wortes selektierbar sind,
wobei jeder interne Signalverzögerungspfad der Schaltstufe eine fertigungsbedingte individuelle Signallaufzeit aufweist,
wobei für jede Schaltstufe des Schaltungsringes jeweils ein Rücksetzelement vorgesehen ist, das eine nachgeschaltete Schaltstufe vorübergehend in einen instabilen Zustand versetzt,
wobei die Schaltstufen des Schaltungsringes aus ihren jeweiligen instabilen Zuständen in Abhängigkeit von den durch das angelegte Challenge-Wort selektierten Signallaufzeiten in stabile Zustände übergehen, die als ein Response-Wort auslesbar sind, welches das eindeutige Identifikationsmuster für das Objekt bildet.
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Die erfindungsgemäße Identifikationsschaltung hat den Vorteil, dass sie eine besonders hohe Informationsdichte zur eindeutigen Identifikation eines zu identifizierenden Objektes, beispielsweise bei der Integration auf einem Chip, bietet.
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Ein weiterer Vorteil der erfindungsgemäßen Identifikationsschaltung besteht darin, dass sie während des Betriebes aufgrund der relativ geringen schaltungstechnischen Komplexität einen besonders niedrigen Energie- bzw. Stromverbrauch aufweist.
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Bei einer möglichen Ausführungsform der erfindungsgemäßen Identifikationsschaltung weist jede Schaltstufe des geschlossenen Schaltungsringes ein Auswahlelement zur Selektion eines internen Signalpfades in Abhängigkeit von mindestens einem Challenge-Bit des angelegten Challenge-Wortes auf.
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Bei einer weiteren möglichen Ausführungsform der erfindungsgemäßen Identifikationsschaltung weisen die internen Signalverzögerungspfade der verschiedenen Schaltstufen des geschlossenen Schaltungsringes Verzögerungselemente auf, die jeweils eine bestimmte Signaldurchlaufzeit hervorrufen.
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Bei einer weiteren möglichen Ausführungsform der erfindungsgemäßen Identifikationsschaltung weisen zumindest einige der Schaltstufen innerhalb des geschlossenen Schaltungsringes jeweils mindestens ein Negationselement auf, das den an einem Eingang der Schaltstufe anliegenden Logikwert negiert an einem Ausgang der Schaltstufe ausgibt.
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Bei einer möglichen Ausführungsform der erfindungsgemäßen Identifikationsschaltung ist die Anzahl von seriell geschalteten Negationselementen innerhalb einer Schaltstufe ungerade.
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Bei einer möglichen Ausführungsform der erfindungsgemäßen Identifikationsschaltung ist die Summe von seriell geschalteten Negationselementen von allen Schaltstufen innerhalb des geschlossenen Schaltungsringes gerade.
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Bei einer möglichen Ausführungsform der erfindungsgemäßen Identifikationsschaltung ist das mindestens eine Negationselement einer Schaltstufe jeweils in den parallelen Signalverzögerungspfaden der Schaltstufe vorgesehen.
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Bei einer möglichen Ausführungsform der erfindungsgemäßen Identifikationsschaltung ist das mindesten eine Negationselement einer Schaltstufe in dem Rücksetzelement der Schaltstufe vorgesehen.
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Bei einer weiteren möglichen Ausführungsform der erfindungsgemäßen Identifikationsschaltung ist das mindestens eine Negationselement der Schaltstufe in dem Auswahlelement der Schaltstufe vorgesehen.
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Bei einer weiteren möglichen Ausführungsform der erfindungsgemäßen Identifikationsschaltung ist das Rücksetzelement ein Logikgatter, das ein Rücksetzsignal mit einem Ausgangssignal des Auswahlelementes logisch verknüpft.
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Bei einer weiteren möglichen Ausführungsform der erfindungsgemäßen Identifikationsschaltung ist das Rücksetzelement ein Pull-Down-Transistor, der einen Ausgang des Auswahlelementes bei Anliegen eines Rücksetzsignales auf einen logisch niedrigen Wert zieht.
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Bei einer weiteren alternativen Ausführungsform der erfindungsgemäßen Identifikationsschaltung ist das Rücksetzelement ein Pull-Up-Transistor, der einen Ausgang des Auswahlelementes bei Anliegen eines Rücksetzsignales auf einen logisch hohen Wert zieht.
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Bei einer weiteren möglichen Ausführungsform der erfindungsgemäßen Identifikationsschaltung ist das Auswahlelement einer Schaltstufe ein Multiplexer.
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Bei einer weiteren alternativen Ausführungsform der erfindungsgemäßen Identifikationsschaltung wird das Auswahlelement der Schaltstufe durch je ein Tri-State-Gatter in jedem der parallelen Signalpfade gebildet.
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Bei einer weiteren möglichen Ausführungsform der erfindungsgemäßen Identifikationsschaltung ist eine Transformationsschaltung vorgesehen, welche ein angelegtes Challenge-Wort in Steuersignale umwandelt, die an die Auswahlelemente der Schaltstufen des geschlossenen Schaltungsringes angelegt werden.
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Bei einer möglichen Ausführungsform der erfindungsgemäßen Identifikationsschaltung ist die Identifikationsschaltung mit dem zu identifizierenden Objekt unlöslich verbunden.
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Bei einer möglichen Ausführungsform der erfindungsgemäßen Identifikationsschaltung ist die Identifikationsschaltung in dem zu identifizierenden Objekt integriert.
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Bei einer möglichen Ausführungsform der erfindungsgemäßen Identifikationsschaltung ist das zu identifizierende Objekt eine integrierte Schaltung, in welche die Identifikationsschaltung integriert ist.
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Die Erfindung schafft ferner eine integrierte Schaltung mit einer darin integrierten Identifikationsschaltung zur Identifikation der jeweiligen Schaltung.
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Die Erfindung schafft ferner einen Identifizierungs-Tag zur Identifikation eines physischen Objektes mit einer Identifikationsschaltung zum Erzeugen eines eindeutigen Identifikationsmusters für das zu identifizierende Objekt und mit einem Transceiver, der das Challenge-Wort empfängt und das Response-Wort als Identifikationsmuster zur Identifikation des zu identifizierendes Objektes zurücküberträgt.
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Im Weiteren werden mögliche Ausführungsbeispiele der erfindungsgemäßen Identifikationsschaltung zur Erzeugung eines eindeutigen Identifikationsmusters für ein zu identifizierendes Objekt unter Bezugnahme auf die beigefügten Figuren näher erläutert.
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Es zeigen:
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1 ein Schaltbild zur Darstellung einer herkömmlichen PUF-Schaltung mit einem geschlossenen bistabilen Ring, BR-PUF, nach dem Stand der Technik;
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2 ein Schaltbild zur Darstellung einer Schaltstufe eines bistabilen und geschlossenen Schaltungsringes einer herkömmlichen Identifikationsschaltung nach dem Stand der Technik;
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3 ein Blockschaltbild zur Darstellung eines Ausführungsbeispiels einer erfindungsgemäßen Identifikationsschaltung;
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4 ein Ausführungsbeispiel zur Darstellung einer Schaltstufe eines bistabilen geschlossenen Schaltungsringes, die bei der erfindungsgemäßen Identifikationsschaltung verwendet werden kann;
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5 ein weiteres Ausführungsbeispiel einer Schaltstufe innerhalb eines geschlossenen Schaltungsringes, wie sie bei der erfindungsgemäßen Identifikationsschaltung eingesetzt werden kann;
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6 ein Diagramm zur Darstellung eines weiteren Ausführungsbeispiels einer Schaltstufe bei einer möglichen Ausführungsform der erfindungsgemäßen Identifikationsschaltung;
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7 ein Diagramm zur Darstellung eines weiteren Ausführungsbeispiels einer Schaltstufe innerhalb eines bistabilen geschlossenen Schaltungsringes bei einer möglichen Ausführungsform der erfindungsgemäßen Identifikationsschaltung;
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8 ein weiteres Ausführungsbeispiel einer Schaltstufe innerhalb eines bistabilen geschlossenen Schaltungsringes bei einer weiteren Ausführungsform der erfindungsgemäßen Identifikationsschaltung;
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9 ein weiteres Ausführungsbeispiel einer Schaltstufe innerhalb eines bistabilen geschlossenen Schaltungsringes bei einer weiteren Ausführungsform der erfindungsgemäßen Identifikationsschaltung.
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Wie man aus 3 erkennen kann, weist eine Identifikationsschaltung 1 im dargestellten Ausführungsbeispiel mindestens einen Schaltungsring 2 auf. Die Identifikationsschaltung 1 dient zur Erzeugung eines eindeutigen Identifikationsmusters für ein zu identifizierendes Objekt, insbesondere ein physisches zu identifizierendes Objekt. Dabei ist die Identifikationsschaltung 1 vorzugsweise mit dem zu identifizierenden Objekt unlöslich verbunden. Bei einer möglichen Ausführungsform handelt es sich bei dem zu identifizierenden Objekt um eine integrierte Schaltung, welche neben anderen Schaltungselementen auch eine Identifikationsschaltung 1 enthält, die ein Identifikationsmuster zur eindeutigen Identifikation der jeweiligen integrierten Schaltung erzeugt bzw. generiert. Der Schaltungsring 2 ist ein geschlossener Schaltungsring, der mehrere Schaltstufen 3-1, 3-2, 3-3, 3-4 aufweist. Die Anzahl der Schaltstufen 3-i des geschlossenen bistabilen Schaltungsringes 2 entspricht vorzugsweise der Anzahl von Challenge-Bits eines an den geschlossenen Schaltungsring 2 angelegten Challenge-Wortes C. Dieses Challenge-Wort C kann bei einer möglichen Ausführungsform direkt an den bistabilen geschlossenen Schaltungsring 2 angelegt werden. Bei dem in 3 dargestellten Ausführungsbeispiel weist die Identifikationsschaltung 1 ferner eine Transformationsschaltung 4 auf, die ein an einem Eingang 5 der Identifikationsschaltung 1 angelegtes Challenge-Wort C in Steuersignale bzw. ein internes Challenge-Wort umwandelt, dessen Challenge-Bits C [i] an die Schaltstufen 3-i des bistabilen geschlossenen Schaltungsringes 2 angelegt werden, wie in 3 dargestellt. Jede Schaltstufe 3-i des bistabilen geschlossenen Schaltungsringes 2 ist an eine Resetleitung bzw. Rücksetzleitung angeschlossen, die mit einem Rücksetzeingang 6 der Identifikationsschaltung 1 verbunden ist. Weiterhin kann an einer Stelle des geschlossenen Schaltungsringes 2 ein Response-Bit eines Response-Wortes abgegriffen werden und an einem Ausgang 7 der Identifikationsschaltung 1 ausgeben werden. In dem in 3 dargestellten Ausführungsbeispiel weist die Identifikationsschaltung 1 einen bistabilen geschlossenen Schaltungsring 2 auf. Bei einer alternativen Ausführungsform kann die Identifikationsschaltung 1 auch mehrere geschlossene Schaltungsringe 2 enthalten. Bei einer möglichen Ausführungsform kann das Challenge-Wort von extern empfangen werden. Bei einer möglichen alternativen Ausführungsform kann das Challenge-Wort C, welches an dem Eingang 5 der Identifikationsschaltung 1 angelegt wird, von einem Generator des zu identifizierenden Objektes selbst generiert werden, beispielsweise wenn es sich bei dem zu identifizierenden Objekt um eine integrierte Schaltung oder dergleichen handelt. Die von den bistabilen geschlossenen Schaltungsringen 2 gelieferten Response-Bits werden zu einem Response-Wort R zusammengesetzt, das ein eindeutiges Identifikationsmuster für das jeweilige Objekt bildet. Dieses Identifikationsmuster kann bei einer möglichen Ausführungsform zur Identifikation des jeweiligen Objektes ausgegeben werden.
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Die Schaltstufe 3-i des geschlossenen Schaltungsringes 2 weist bei der erfindungsgemäßen Identifikationsschaltung mindestens zwei parallele interne Signalverzögerungspfade auf. Diese Signalverzögerungspfade sind eingangsseitig innerhalb der jeweiligen Schaltstufe 3-i direkt miteinander verbunden. Ausgangsseitig sind die internen Signalverzögerungspfade durch mindestens ein Challenge-Bit C[i] des Challenge-Wortes C selektierbar. Der interne Signalpfad innerhalb einer Schaltstufe 3-i des geschlossenen Schaltungsringes 2 weist eine fertigungsbedingt individuelle Signallaufzeit auf. Für jede Schaltstufe 3-i des geschlossenen Schaltungsringes 2 ist ein Rücksetzelement vorgesehen, das eine nachgeschaltete Schaltstufe (3-i) + 1 des Schaltungsringes 2 vorübergehend in einen instabilen Zustand versetzt. Die Schaltstufen 3-i des geschlossenen Schaltungsringes 2 gehen aus ihren jeweiligen instabilen Zuständen in Abhängigkeit mit dem durch das angelegte Challenge-Wort C selektierten Signalpfades in stabile Zustände über. Dabei weist der geschlossene Schaltungsring 2 zwei stabile Zustände auf, die ein erstes Signalmuster „1010 ...“ oder ein zweites Signalmuster „0101 ...“ aufweisen. Welchen der beiden stabilen Zustände der Schaltungsring 2 einnimmt, hängt von dem Challenge-Wort C sowie den dadurch ausgewählten fertigungsbedingten individuellen Signallaufzeiten der Schaltstufen innerhalb des geschlossenen Schaltungsringes 2 ab. Jede Schaltstufe 3-i des geschlossenen Schaltungsringes 2 enthält ein Auswahlelement zur Selektion eines internen Signalverzögerungspfades in Abhängigkeit von mindestens einem Challenge-Bit des angelegten Challenge-Wortes C. Bei einer möglichen Ausführungsform handelt es sich bei dem Auswahlelement um einen Multiplexer. Bei einer alternativen Ausführungsform wird das Auswahlelement durch je ein Tri-State-Gatter in jedem der parallelen Signalpfade gebildet. Das Auswahlelement kann anstatt mittels eines Multiplexers auch verteilt realisiert werden, wenn etwa auf eine andere Weise sichergestellt ist, dass nur einer der parallelen Signalverzögerungspfade die nächste Schaltstufe treibt. Beispielsweise ist es möglich, wenn Logikgatter mit deaktivierbarem Ausgang verwendet werden, sogenannte Tri-State-Gatter, wie es beispielsweise in dem Ausführungsbeispiel gemäß 6 der Fall ist. Die internen Signalverzögerungspfade der verschiedenen Schaltstufen 3-i des geschlossenen Schaltungsringes 2 umfassen bei einer möglichen Ausführungsform Verzögerungselemente, die jeweils eine bestimmte Signaldurchlaufzeit hervorrufen. Dadurch kann durch zusätzlich in dem Signalverzögerungspfad eingefügte Gatter eine zusätzliche Signalverzögerung hervorgerufen werden. Die zusätzlichen Gatter erhöhen auch die statistische Streuung der Eigenschaften der jeweiligen Schaltstufe 3-i, so dass verschiedene PUF-Exemplare bei gleicher Challenge bzw. verschiedene Challenges bei dem gleichen PUF-Exemplar mit großer Wahrscheinlichkeit unterschiedliche Responses erzeugen und somit die PUF-Funktion eindeutiger wird. Bei einer Ausführungsform sind in den internen Signalverzögerungspfaden der verschiedenen Schaltstufen 3-i eigenständige Verzögerungselemente vorgesehen. Alternativ wird die Signalverzögerung intrinsisch durch die übrigen Gatter und/oder Leitungen der Schaltstufe implementiert. Bei der erfindungsgemäßen Identifikationsschaltung 1 sind mindestens einige der Schaltstufen 3-i innerhalb des geschlossenen Schaltungsringes 2 derart aufgebaut, dass sie jeweils mindestens ein Negationselement aufweisen. Das Negationselement gibt den an einem Eingang der jeweiligen Schaltstufe 3-i anliegenden Logikwert negiert an den Ausgang der Schaltstufe ab. Dabei ist die Anzahl von seriell geschalteten Negationselementen bei einem der parallel geschalteten Signalverzögerungspfade innerhalb einer Schaltstufe 3-i vorzugsweise ungerade. Demgegenüber ist die Summe von seriell geschalteten Negationselementen von allen Schaltstufen des geschlossenen Schaltungsringes 2 gerade. Bei einer möglichen Implementierung weist jeder Signalverzögerungspfad innerhalb einer Schaltstufe 3-i jeweils ein Negationselement auf und die Summe aller in Serie geschalteten Negationselemente aller Schaltstufen des Schaltungsringes 2 ist gerade.
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Die Schaltstufe 3-i des geschlossenen Schaltungsringes 2 ist an eine interne Rücksetz- bzw. Reset-Leitung angeschlossen. Das Rücksetzelement innerhalb jeder Schaltstufe 3-i ist dazu vorgesehen, die jeweils nachgeschaltete Schaltstufe 3-(i + 1) des Schaltungsringes 2 vorübergehend in einen instabilen Zustand zu versetzen. Die Schaltstufe 3-i weist ein Rücksetzelement auf. Falls kein Rücksetzsignal mehr an den Schaltstufen anliegt, können die Schaltstufen 3-i des Schaltungsringes 2 aus ihren jeweiligen instabilen Zuständen in Abhängigkeit von den durch das angelegte Challenge-Wort C selektierten Signallaufzeiten in einen der beiden bistabilen Zustände des geschlossenen Schaltungsringes 2 übergehen. Bei einer Ausführungsform ist das mindestens eine Negationselement einer Schaltstufe 3-i in den parallelen Signalverzögerungspfaden der Schaltstufe 3-i vorgesehen, wie beispielsweise in den Ausführungsbeispielen gemäß 4, 6, 7 dargestellt. Bei einer alternativen Ausführungsform ist das mindestens eine Negationselement einer Schaltstufe 3-i in dem Rücksetzelement der Schaltstufe 3-i vorgesehen, wie beispielsweise in den in den 5 und 9 dargestellten Ausführungsbeispielen. Ferner ist es möglich, dass das Negationselement einer Schaltstufe 3-i in dem Auswahlelement der jeweiligen Schaltstufe vorgesehen ist.
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Bei einer möglichen Ausführungsform handelt es sich bei dem Rücksetzelement der Schaltstufe 3-i um ein Logikgatter, das ein Rücksetzsignal mit einem Ausgangssignal des Auswahlelementes logisch verknüpft. Die Ausführungsformen gemäß 4, 5, 6, 8, 9 weisen als Rücksetzelemente jeweils ein Logikgatter auf, das ein Rücksetz- bzw. Reset-Signal mit einem Ausgangssignal des Auswahlelementes der jeweiligen Schaltstufe 3-i logisch verknüpft.
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Bei einer alternativen Ausführungsform kann es sich bei dem Rücksetzelement auch um einen Transistor, beispielsweise einen Bipolar- oder Feldeffekt-Transistor handeln. Beispielsweise kann das Rücksetzelement ein Pull-Down-Transistor sein, der einen Signalausgang des Auswahlelementes bei Anliegen des Rücksetzsignales auf einen logisch niedrigen Wert bzw. Pegel zieht. Beispielsweise weist das Ausführungsbeispiel gemäß 7 einen Pull-Down-NMOS-Transistor auf, der den Signalausgang eines Multiplexers der Schaltstufe 3-i, welcher das Auswahlelement bildet, durch Anliegen eines logisch hohen Rücksetzsignales auf einen logisch niedrigen Signalpegel bzw. Masse zieht. Dabei bildet der Pull-Down-Transistor gewissermaßen einen Schalter, der in Abhängigkeit von dem Rücksetzsignal den Signalausgang des Multiplexers auf den niedrigen Signalpegel zieht. Alternativ kann bei einer weiteren Ausführungsform anstatt eines Pull-Down-Transistors auch ein Pull-Up-Transistor eingesetzt werden, der einen Signalausgang des Auswahlelementes bei Anliegen eines logisch hohen Rücksetzsignales auf einen logisch hohen Wert bzw. Signalpegel zieht.
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Der Pull-Up-Transistor kann ein PMOS sein, der mit einem inversen Reset-Signal angesteuert wird. (Rücksetzsignal logisch niedrig -> Signalausgang wird auf logisch hoch gezogen)
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Bei einer möglichen Ausführungsform weist jede Schaltstufe 3-i des bistabilen geschlossenen Schaltungsringes 2 verschiedene funktionale Elemente auf, nämlich ein Auswahlelement, das das durchlaufende Signal über einen oder mehrere Signalverzögerungspfade leitet, ein Signalverzögerungselement, das eine gewisse Durchlaufzeit hervorruft, ein Negationselement, das den am Eingang anliegenden Logikwert am Ausgang der Schaltstufe negiert weitergibt sowie ein Rücksetzelement, das ein vorübergehendes Versetzen des geschlossenen Schaltungsringes 2 in einen instabilen Zustand erlaubt. Die Funktionen des geschlossenen bistabilen Schaltungsringes 2 kann durch eine Vielzahl von verschiedenen schaltungstechnischen Implementierungen erreicht werden, wobei die Schaltstufen 3-i jeweils die oben genannten funktionalen Elemente enthalten. Dabei können auch mehrere Funktionen durch ein Schaltungselement bzw. Gatter gleichzeitig realisiert werden. Beispielsweise ist jedes Logikgatter mit einer gewissen intrinsischen Signaldurchlaufzeit beaufschlagt und realisiert damit als zusätzliche Funktion eine Signalverzögerung. Ferner kann jede einzelne der oben genannten Funktionen verteilt durch mehrere Schaltungselemente realisiert werden.
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4 zeigt eine erste mögliche Implementierung einer Schaltstufe 3-i innerhalb des geschlossenen Schaltungsringes 2. Bei dem in 4 dargestellten Ausführungsbeispiel weist die Schaltstufe 3-i ausgangsseitig ein Auswahlelement in Form eines Multiplexers auf, der durch ein Challenge-Bit C[i] des angelegten Challenge-Wortes C gesteuert wird. Das Challenge-Bit C[i] wird an den Multiplexer angelegt, welcher auswählt, welcher der Ausgänge der beiden innerhalb der Schaltstufe 3-i vorgesehenen Inverter zur nächsten Schaltstufe durchgeschaltet wird. Die beiden Inverter sind in zwei verschiedene Signalverzögerungspfade verschaltet und bilden ein Negationselement. Eingangsseitig sind die beiden Inverter direkt miteinander verbunden und erhalten direkt das Eingangssignal der jeweiligen vorangehenden Schaltstufe. In dem in 4 dargestellten Ausführungsbeispiel enthält die Schaltstufe ferner ein Logik-OR-Gatter, welches die Rücksetzfunktionalität realisiert. Bei dem dargestellten Ausführungsbeispiel verknüpft ein OR-Gatter bzw. ODER-Gatter das Ausgangssignal des Auswahlelementes MUX mit dem Rücksetzsignal logisch ODER. Alternativ kann auch ein UND-Gatter verwendet werden, wenn das Rücksetzsignal bei einem logisch niedrigen Signalpegel aktiv ist.
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Bei dem in 4 dargestellten Ausführungsbeispiel erfolgt die Negation jeweils in den parallelen Signalverzögerungspfaden. Alternativ kann die Negation auch an anderer Stelle innerhalb der Schaltstufe 3-i geschehen, beispielsweise bei dem Rücksetzelement.
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5 zeigt eine alternative Ausführungsvariante, wobei in dem Signalverzögerungspfad lediglich Signalpuffer geschaltet sind. Die Negation geschieht mittels eines NOR-Gatters, welches das Ausgangssignal des Auswahlelementes mit dem Rücksetzsignal logisch NOR-verknüpft. Bei dem in 5 dargestellten Ausführungsbeispiel sind Puffer bzw. Buffer-Schaltungen in den zwei parallel geschalteten Signalverzögerungspfaden vorgesehen. Alternativ kann auf die Pufferschaltungen verzichtet werden, sofern die Signalverzögerung durch die Eingangsleitungen des Auswahlelementes MUX ausreichend ist.
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6 zeigt ein weiteres Ausführungsbeispiel für eine Schaltstufe 3-i innerhalb eines bistabilen geschlossenen Ringes 2 der Identifikationsschaltung 1. In dem in 6 dargestellten Ausführungsbeispiel wird jede Schaltstufe 3-i des bistabilen Schaltungsringes 2 durch Tri-State-Gatter gebildet, wobei die Logikgatter einen deaktivierbaren Ausgang aufweisen. Dabei wird der obere Inverter des oberen Signalverzögerungspfades durch ein Bit C[i] des Challenge-Wortes C angesteuert, während der untere Inverter durch den invertierten Wert des Challenge-Bits angesteuert wird. Bei dem in 6 dargestellten Ausführungsbeispiel wird ferner als nachgeschaltetes Rücksetzelement der Schaltstufe 3-i ein ODER-Gatter eingesetzt, welches eine ODER-Verknüpfung mit einem Rücksetzsignal vornimmt.
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7 zeigt ein weiteres Ausführungsbeispiel für eine Schaltstufe 3-i innerhalb eines bistabilen geschlossenen Schaltungsringes 2 der Identifikationsschaltung 1. Bei dem in 7 dargestellten Ausführungsbeispiel wird das Auswahlelement durch einen Multiplexer MUX gebildet, dessen Ausgang durch einen Pull-Down-Transistor in Abhängigkeit von einem Reset-Signal auf einen logisch niedrigen Pegel gezogen werden kann. Eingangsseitig ist der Multiplexer MUX an mehrere Signalverzögerungspfade angeschlossen, die jeweils über ein Inverter-Gatter verfügen. Der Pull-Down-Transistor zieht den Ausgang des Multiplexers MUX bei Anliegen eines Rücksetzsignales auf einen logisch niedrigen Signalpegel, beispielsweise Masse. Alternativ kann auch eine Verschaltung mit einem Pull-Up-Transistor erfolgen. Dabei kann es sich beispielsweise um einen Feldeffekttransistor handeln. Bei dem in 7 dargestellten Ausführungsbeispiel wird ein NMOS-Transistor als Pull-Down-Transistor verwendet. Die in 7 dargestellte Ausführungsvariante bietet den Vorteil, dass sie bei der Integration besonders platzsparend ist.
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Die Anzahl der Signalverzögerungspfade innerhalb einer Schaltstufe 3-1 ist nicht auf zwei parallele Signalverzögerungspfade beschränkt. Bei einer möglichen Ausführungsform weist eine Schaltstufe 3-i innerhalb des Schaltungsringes 2 mehr als zwei Signalverzögerungspfade auf, wie in den Ausführungsbeispielen gemäß 8, 9 dargestellt. Die Anzahl der parallel verschalteten Signalverzögerungspfade beträgt vorzugsweise 2n, wobei n eine natürliche Zahl ist. Beispielsweise kann die Anzahl der parallel verschalteten Signalverzögerungspfade 2, 4, 8, 16 usw. betragen. Dies bietet den Vorteil, dass das Auswahlelement, beispielsweise ein Multiplexer, mit einer minimalen Anzahl an Steuerungsleitungen angesteuert werden kann. Bei einer alternativen Ausführungsform kann die Anzahl der Signalverzögerungspfade innerhalb einer Schaltstufe 3-i auch variieren. Beispielsweise ist es auch möglich, dass die Anzahl der parallelen Signalverzögerungspfade 3, 5 usw. beträgt. In diesem Falle kann für jede Schaltstufe eine Transformationsschaltung integriert sein, welche die angelegten Bits des Challenge-Wortes C in Steuersignale umwandelt, die an das Auswahlelement der Schaltstufe 3-i angelegt werden. Bei dem in 8 dargestellten Ausführungsbeispiel ist in jedem Signalverzögerungspfad eine ungerade Anzahl von Negationselementen in Form von Invertern vorgesehen. Die Anzahl von seriell geschalteten Negationselementen innerhalb der Schaltstufe 3-i ist ungerade. Demgegenüber ist die Summe von seriell geschalteten Negationselementen von allen Schaltstufen 3-i des gesamten geschlossenen Schaltungsringes 2 gerade, um einen instabilen Zustand herstellen zu können. Die Signalverzögerung wird bei dem in 8 dargestellten Ausführungsbeispiel durch eine ungerade Anzahl von Invertern erreicht, um insgesamt eine logische Negation zu realisieren. Das nachgeschaltete Rücksetzelement wird bei dem in 8 dargestellten Ausführungsbeispiel durch ein ODER-Gatter gebildet, welches das Signal des Auswahlelementes MUX mit einem Rücksetzsignal logisch ODER verknüpft. Die Challenge C kann durch eine Transformationsfunktion H auf geeignete Steuersignale für den Multiplexer MUX der Schaltstufe abgebildet werden. Die Transformationsschaltung H kann bei einer möglichen Ausführungsform für alle Schaltstufen des gesamten geschlossenen Schaltungsringes 2 implementiert sein. In einem einfachen Fall wird bei M parallelen Signalpfaden pro Schaltstufe die Challenge C in nicht überlappende Gruppen von log2 (M) Bits aufgeteilt, wobei je eine dieser Gruppen einen Multiplexer MUX als Auswahlelement steuert. Dabei ist M eine Potenz von 2).
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9 zeigt ein weiteres Ausführungsbeispiel für eine Schaltstufe 3-i des geschlossenen Schaltungsringes 2 innerhalb der erfindungsgemäßen Identifikationsschaltung 1. Bei dem in 9 dargestellten Ausführungsbeispiel ist die Anzahl von Invertern innerhalb jedes der parallelen Signalverzögerungspfades gerade und die Negation findet in dem nachgeschalteten Rücksetzelement der Schaltstufe 3-i statt. Bei dem in 9 dargestellten Ausführungsbeispiel wird das Rücksetzelement durch ein NOR-Gatter gebildet, welches das Ausgangssignal des Auswahlelementes MUX logisch NOR mit dem Rücksetzsignal verknüpft.
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Die erfindungsgemäße Identifikationsschaltung 1 ist vielseitig einsetzbar. Bei einer möglichen Ausführungsform wird die erfindungsgemäße Identifikationsschaltung 1 unlöslich mit einem zu identifizierenden Objekt verbunden. Beispielsweise kann die Identifikationsschaltung 1 zur Identifikation einer zu identifizierenden integrierten Schaltung IC verwendet werden. Dabei wird die Identifikationsschaltung 1 vorzugweise mit anderen Schaltungskomponenten der integrierten Schaltung IC in die integrierte Schaltung IC mit integriert. Bei einer möglichen Ausführungsvariante ist die Identifikationsschaltung 1 das Challenge-Wort C von einem Generator innerhalb der zu identifizierenden Schaltung IC. Alternativ kann das Challenge-Wort C auch extern an die zu identifizierende integrierte Schaltung IC angelegt werden. Das durch die Identifikationsschaltung 1 gelieferte Identifikationsmuster kann als Response des zu identifizierenden Objektes, beispielsweise einer integrierten Schaltung IC, ausgegeben werden und mit einer erwarteten Response verglichen werden. Stimmen die ausgegebene Response und die erwartete Response überein, ist das zu identifizierende Objekt identifiziert.
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Bei einer weiteren möglichen Ausführungsform wird die Identifikationsschaltung 1 in ein Identifizierungs-Tag zur Identifikation eines physischen Objektes eingesetzt. Bei dem physischen Objekt kann es sich um einen beliebigen Gegenstand handeln, wobei das Identifizierungs-Tag vorzugweise unlöslich mit dem physikalischen Objekt verbunden ist. Das Identifizierungs-Tag kann neben der Identifikationsschaltung 1, wie sie in 3 dargestellt ist, zusätzlich einen Transceiver aufweisen. Dieser Transceiver erhält über eine drahtlose Verbindung ein Challenge-Wort C, das er an die Identifikationsschaltung 1 anlegt. Das von der Identifikationsschaltung 1 daraufhin erzeugte Identifikationsmuster bzw. das erzeugte Response-Wort R wird von dem Transceiver anschließend über die drahtlose Schnittstelle zurückübertragen. Die Identifikationsschaltung 1 kann wie in den dargestellten Ausführungsbeispielen durch elektrische Bauelemente implementiert werden. Bei einer alternativen Ausführungsform der erfindungsgemäßen Identifikationsschaltung 1 wird diese durch optische Bauelemente implementiert. Hierdurch kann die Verarbeitungsgeschwindigkeit gesteigert werden. Darüber hinaus ist eine optische Implementierung der Identifikationsschaltung 1 resistent gegenüber elektromagnetischen Störungen im Umfeld der Identifikationsschaltung. Bei einer möglichen Ausführungsvariante wird die Identifikationsschaltung 1 durch einen integrierten Chip gebildet, der mit weiteren integrierten Schaltungen auf einer Schaltplatine verschaltbar ist. Bei einer möglichen Ausführungsform wird die Identifikationsschaltung 1 in CMOS-Technologie implementiert.
