EP2873190A1 - Identifikationsschaltung - Google Patents

Identifikationsschaltung

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Publication number
EP2873190A1
EP2873190A1 EP13756865.5A EP13756865A EP2873190A1 EP 2873190 A1 EP2873190 A1 EP 2873190A1 EP 13756865 A EP13756865 A EP 13756865A EP 2873190 A1 EP2873190 A1 EP 2873190A1
Authority
EP
European Patent Office
Prior art keywords
circuit
switching
switching stage
identification
ring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP13756865.5A
Other languages
English (en)
French (fr)
Inventor
Andreas Mucha
Meinrad Schienle
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of EP2873190A1 publication Critical patent/EP2873190A1/de
Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/17768—Structural details of configuration resources for security
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/30—Authentication, i.e. establishing the identity or authorisation of security principals
    • G06F21/44—Program or device authentication
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
    • H04L9/32—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials
    • H04L9/3271—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials using challenge-response
    • H04L9/3278—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols including means for verifying the identity or authority of a user of the system or for message authentication, e.g. authorization, entity authentication, data integrity or data verification, non-repudiation, key authentication or verification of credentials using challenge-response using physically unclonable functions [PUF]

Definitions

  • Identification circuit The invention relates to an identification circuit for generating a unique identification pattern for an object to be identified.
  • PUF Physical Unclonable Functions
  • a PUF is a function that the input values, for example a sogenann ⁇ tes Challenge word on output values, for example a so ⁇ called response word based maps on a complex physi ⁇ -earth operation within the PUF structure. This mapping or mapping of challenges to responses is different for every physical instance or instance of the object and therefore random for practical purposes.
  • PUF functions can therefore be used in security applications, for example, and challenge-response pairs can form CRP.
  • a strong PUF function a significant proportion of these Challenge To get response pairs, even if the attacker has physical access to the object.
  • an authenticating party may be selected from a list of previously stored challenges.
  • Response pairs CPR Select a known challenge, send it to the PUF structure and compare the response returned by the PUF structure with the stored response. If the two values match, the searched object is real or identified.
  • a bistable ring of inverters as shown in FIG. 1 is used.
  • a PUF structure that contains a bistable ring (bistable ring PUF)
  • an even number of inverter circuits are interconnected in a closed ring. Due to the even number of inverters, the bistable ring to two possible stable stands to ⁇ .
  • the closed ring of inverters has two stable states, namely starting at an arbitrarily selected speed of the ring fix the outputs of the switched inverter ver ⁇ either the pattern can be "0101 " or alternatively comprise the pattern is "1010 ".
  • bistable ring PUF a new architecture for strong for strong Physical Unclonable Functions
  • 2011 IEEE Interna ⁇ tional Symposium on hardware Oriented Security and Trust (HOST), 134-141 proposed a PUF circuit in which a bistable ring consists of circuit elements, as shown in Fig. 2.
  • a bistable circuit ring of an arrangement with an even number of digital circuit stages, which implement a logical negation, wherein inputs and outputs of the circuit stages are interconnected such that the closed ⁇ ring results.
  • the conventional switching circuit used in this case two parallel ver ⁇ switched NOR gate, each of implementing a logical negation.
  • NOR gate is in each signal delay path , Through a Challenge-bit C [i] of the applied Challenge word is therefore controlled, which is active of the two signal delay paths ⁇ .
  • the length of the applied Challenge word in bits corresponds to the number of switching stages in the closed ring, that is, each bit of the challenge word ⁇ be true, the configuration of the signal path within a switching stage.
  • the negations are respectively implemented by a two-input NOR gate, one of the inputs of the NOR being
  • Reset is connected to a reset signal line for applying a reset signal (Reset). If the Reset ⁇ signal is logically high, all outputs of the NOR gates are at logic low and the closed ring is in an unstable state. If the reset signal falls to lo ⁇ cally low (0), NOR gates operate as in- verter respect to the other input and the ring falls after a certain settling time in one of the two stable states back.
  • Reset a reset signal
  • the conventional identification circuit with a closed circuit ring which is composed of conventional switching stages, each of which shown in FIG Have construction, but has the disadvantage that each switching stage has a demultiplexer on the input side, which leads, for example, in the integration in an integrated circuit to a relatively high area consumption.
  • the conventional shift stage requires according to
  • NOR gate with reset function for each signal path, a NOR gate with reset function, whereby a total of the area consumption in the integration is undesirably increased. Therefore, it is an object of the present invention to provide an identification circuit for generating a unique identification pattern for an object to be identified, the area of which is minimal in the integration.
  • the invention accordingly provides an identification circuit for generating a unique identification pattern for an object to be identified, comprising:
  • At least one bistable closed circuit ring which consists of several switching stages
  • each switching stage of the switching ring has at least two parallel internal signal delay paths which are a ⁇ input side directly connected to each other and the output side selectable by at least one challenge bit of a voltage applied to the scarf ⁇ tung ring Challenge word, each internal signal delay path of the switching stage a production-related individual signal propagation time, wherein a reset element is provided for each switching stage of the circuit ring, which temporarily sets a downstream switching stage into an unstable state,
  • the identification circuit of the invention has the advantage that it has a particularly high density of information to uniquely identify a object to be identified, for example in the integration on a single chip, bie ⁇ tet.
  • a further advantage of the identification circuit according to the invention is that it has a particularly low energy or power consumption during operation due to the relatively low circuit complexity.
  • each switching stage of the CLOSED ⁇ Senen circuit ring has a selection element for selection of an internal signal path in response to at least one of the applied bit Challenge Challenge word.
  • the internal signal delay paths of the different switching stages of the closed circuit ring have delay elements which each cause a certain signal transit time.
  • the identification circuit of invention according to at least some of the switching stages have within the closed circuit ring on each ⁇ wells at least one negative element, which negates the voltage applied to an input of the switching stage logic value outputs to ei ⁇ nem output of the switching stage.
  • the number of series-connected tten negation elements within a switching stage odd.
  • the sum of serially switched negation elements of all the switching stages within the closed circuit ring is even.
  • the at least one negation element of a switching stage is respectively provided in the parallel signal delay paths of the switching stage.
  • the at least one negation element of a switching stage is provided in the reset element of the switching stage.
  • the at least one negation element of the switching stage is provided in the selection element of the switching stage.
  • the reset element is a logic gate which logically combines a reset signal with an output signal of the selection element.
  • the reset element is a pull-down transistor, which pulls an output of the selection element upon application of a reset signal to a logical niedri ⁇ gen value.
  • the reset element is a pull-up transistor which has an output of the selection element. When a reset signal is applied, it draws to a logically high value.
  • the selection element of a switching stage is a multiplexer.
  • the selection element of the switching stage is formed by a tri-state gate in each of the parallel signal paths.
  • a transformation circuit which converts an applied challenge word into control signals which are applied to the selection elements of the
  • Identification circuit the identification circuit is connected to the object to be identified insoluble.
  • the identification circuit is integrated in the object to be identified.
  • the object to be identified is an integrated circuit, in which the identification ⁇ circuit is integrated.
  • the invention further provides an integrated circuit having an identification circuit integrated therein for identifying the respective circuit.
  • the invention further provides an identification tag for identifying a physical object having an identity. kationsscnies for generating a unique identification pattern for the object to be identified and with a transceiver that receives the challenge word and the response word as an identification pattern for identifying the object to be identified returns.
  • FIG. 1 is a circuit diagram showing a conventional one.
  • FIG. 2 is a circuit diagram showing a switching stage of a bistable and closed circuit ring of a conventional identification circuit according to the prior art
  • Fig. 3 is a block diagram illustrating an embodiment of an inventive identifica ⁇ tionsseus
  • Fig. 4 shows an embodiment for illustrating a
  • Switching stage of a bistable closed circuit ring which can be used in the identification circuit according to the invention ⁇ ; 5 shows a further embodiment of a switching stage within a closed circuit ring, as it can be used in the invention Identissesschal ⁇ tion.
  • FIG. 6 shows a diagram for illustrating a further exemplary embodiment of a switching stage in a possible embodiment of the identification device according to the invention
  • Fig. 7 is a diagram illustrating another embodiment of a switching stage within a bistable closed circuit ring in a possible embodiment of the identification circuit according to the invention.
  • FIG. 8 shows a further exemplary embodiment of a switching stage within a bistable closed circuit ring in a further embodiment of the identification circuit according to the invention
  • FIG. 9 shows a further exemplary embodiment of a switching stage within a bistable closed circuit ring in a further embodiment of the identification circuit according to the invention.
  • an identification ⁇ circuit 1 in the illustrated embodiment at least one circuit ring 2.
  • the identification circuit 1 is used to generate a unique identification pattern for an object to be identified, in particular a physi ⁇ cal object to be identified.
  • the identifica ⁇ tion circuit 1 is preferably connected with the insoluble object to be identified.
  • the object to be identified is an integrated circuit which also includes an identification circuit 1 in addition to other circuit elements ⁇ which generates an identification pattern for unique identification of the respective integrated circuit or generated.
  • the circuit ring 2 is a closed circuit ring having a plurality of switching stages 3-1, 3-2, 3-3, 3-4.
  • the number of switching stages 3-i of the closed bistable circuit ring 2 preferably corresponds to the number of challenge bits of a challenge word C applied to the closed circuit ring 2.
  • This challenge word C may be applied directly to the bistable closed circuit ring 2 in one possible embodiment become.
  • the identification circuit 1 further comprises a transformation circuit 4 which converts a challenge word C applied to an input 5 of the identification circuit 1 into control signals or an internal challenge word whose challenge bits C [i] to the Switching stages 3-i of the bistable closed circuit ring 2 are applied, as shown in Fig. 3.
  • Switching stage 3-i of the bistable closed circuit ring 2 is connected to a reset line or reset line, which is connected to a reset input 6 of the identification circuit 1. Furthermore, at a position of the closed circuit ring 2, a response bit of a response word can be tapped off and output at an output 7 of the identification circuit 1.
  • the identification circuit 1 may also include a plurality of closed circuit rings 2.
  • the challenge word may be received externally.
  • the challenge word C which is applied to the input 5 of the identification circuit 1, can be generated by a generator of the object to be identified itself, for example if the object to be identified is an integrated one
  • the switching stage 3-i of the closed circuit ring 2 has at least two parallel internal signal delay paths in the identification circuit according to the invention. These signal delay paths are connected directly to each other on the input side within the respective switching stage 3-i. On the output side, the internal signal delay paths can be selected by at least one challenge bit C [i] of the challenge word C.
  • Switching stage 3-i of the closed circuit ring 2 has a production-related individual signal propagation time.
  • Each switching circuit 3-i of the closed circuit ring 2 is provided with a reset element that temporarily puts a downstream switching circuit (3-i) + 1 of the circuit ring 2 in an unstable state.
  • the switching stages 3-i of the closed circuit ring 2 transition from their respective unstable states to stable states in response to the signal path selected by the applied challenge word C.
  • the closed circuit ring 2 has two stable states, which have a first signal pattern "1010 " or a second signal pattern "0101 ". Wel ⁇ Chen the two stable states of the circuit ring 2 assumes depends on the challenge word C and thereby selected ⁇ production-related individual signal delays of the switching stages within the closed circuit ring 2 from.
  • Each switching circuit 3-i of the closed circuit ring 2 contains a selection element for selecting an internal signal delay path depending on at least one challenge bit of the applied challenge word C.
  • the selection element is a multiplexer.
  • the selection element is formed by a respective tri-state gate in each of the parallel signal paths. From the ⁇ selectively element can instead be realized by a multiplexer also ver ⁇ divides if ensured about in a different manner that only one of the parallel paths Signalverzö ⁇ delay the next switching stage drives. For example, it is possible, if logic gates are used with deactivatable output, so-called tri-state gates, as it is the case in ⁇ example, in the embodiment of FIG. 6.
  • the internal signal delay paths of the different switching stages 3-i of the closed circuit ring 2 umfas ⁇ sen in a possible embodiment delay elements, each which would produce a certain signal propagation time.
  • an additional signal delay can be caused by additionally inserted in the signal delay path gate.
  • the additional gates also increase the statistical dispersion of the properties of the respective switching stage 3-i, so that different PUF copies at the same Challenge or different challenges with the same PUF instance are very likely to generate different res- onons and thus the PUF function becomes clearer.
  • independent delay elements are provided in the internal signal delay paths of the various switching stages 3-i.
  • the signal is intrinsically ⁇ delay implemented by the other gates and / or lines of the switching stage.
  • modern ⁇ identification circuit 1 at least some of the switch circuits 3-i are built up within the closed circuit ring 2 such that they each have at least one negati ⁇ onselement.
  • the negation element outputs the logic value applied to an input of the respective switching stage 3-i negated to the output of the switching stage.
  • the number of serially connected negation elements in one of the signal delay paths connected in parallel within a switching stage 3-i is preferably odd.
  • the sum of serially connected negation elements of all the switching stages of the closed circuit ring 2 is even.
  • each signal delay path within a switching stage 3-i are each a Nega ⁇ tion element, and the sum of all series-connected elements negation of all shift stages of the circuit ring 2 is straight.
  • the switching stage 3-i of the closed circuit ring 2 is connected to an internal reset or reset line.
  • the reset element within each switching stage 3-i is provided to enable each subsequent switching stage 3- (i + l) of the circuit ring 2 temporarily in an unstable to stand ⁇ .
  • the switching stage 3-i has a reset ⁇ element. If no reset signal is applied to the Wennstu ⁇ fen, the switch circuits 3-i of the circuit ring 2 can be selected from their respective unstable states depending on the voltage applied by the Challenge word C
  • the at least one negation element is one Switching stage 3-i provided in the parallel signal delay paths of the switching stage 3-i, as shown for example in the embodiments of FIG. 4, 6, 7.
  • the at least one orientation element of a switching stage 3-i is provided in the reset element of the switching stage 3-i, as for example in the exemplary embodiments illustrated in FIGS. 5 and 9.
  • the negation element of a switching stage 3-i is provided in the selection element of the respective switching stage.
  • the reset element of the switching stage 3-i is a logic gate which logically combines a reset signal with an output signal of the selection element.
  • the embodiments according to Fig. 4, 5, 6, 8, 9 have as the reset elements, respectively a Logikgat ⁇ ter to that links a reset or reset signal with an off ⁇ output signal of the selection element of the respective switching stage 3-i logically.
  • the reset element may be in the reset element and a transistor, for example ei ⁇ nen bipolar or field effect transistor action.
  • the reset element may be a pull-down transistor, which pulls a signal output of the selection element in the presence of the reset signal to a logic low or level.
  • the embodiment according to FIG. 7 has a pull-down NMOS transistor, which blocks the signal output of a multiplexer of the switching stage 3-i, which forms the selection element, by applying a logically high
  • Reset signal to a logic low signal level or ground pulls.
  • the pull-down transistor effectively forms a switch which pulls the signal output of the multiplexer to the low signal level as a function of the reset signal.
  • a pull-down transistor and a pull-up transistor can be used, which has a signal output of the When a logic high reset signal is applied, the selector element draws to a logically high value or signal level.
  • the pull-up transistor may be a PMOS, which is driven by an inverse reset signal. (Reset signal logic low -> signal output is pulled to logical high)
  • each switching circuit 3-i of the bistable closed circuit ring 2 different dene functional elements, namely a selection element, which directs the signal passing through one or more signal ⁇ delay paths, a signal delay element, which causes a certain lead time, a negation element , which determines the logic value applied to the input at the output of the selection element, which directs the signal passing through one or more signal ⁇ delay paths, a signal delay element, which causes a certain lead time, a negation element , which determines the logic value applied to the input at the output of the
  • Negated switching stage as well as a reset element, which allows a temporary displacement of the closed circuit ⁇ ring 2 in an unstable state.
  • the functions of the closed bistable circuit ring 2 can be achieved by a variety of different circuitry implementations, wherein the switching stages 3-i each contain the above-mentioned functional elements. In this case, several functions can be realized simultaneously by a circuit element or gate.
  • Example ⁇ example is applied to each logic gate with a certain intrinsic signal processing time and so realized as to ⁇ additional function, a signal delay.
  • each of the above-mentioned functions can be implemented distributed by a plurality of circuit elements. 4 shows a first possible implementation of a
  • the switching stage 3-i on the output side a selection element in the form of a multiplexer controlled by a challenge bit C [i] of the applied challenge word C. becomes.
  • the challenge bit C [i] is applied to the multiplexer, which selects which of the outputs of the two inverters provided within the switching stage 3-i is switched to the next switching stage.
  • tet is.
  • the two inverters are connected in two different Sig ⁇ nalverzögerungspfade and form a Negationsele ⁇ ment.
  • the two inverters are directly connected and the other mitein ⁇ obtain the input signal of the respective preceding shift stage.
  • the switching circuit further includes a logic OR gate which receives the reset functionality rea ⁇ larra.
  • an OR gate or OR gate combines the output signal of the selection element MUX with the reset signal logical OR.
  • an AND gate can be used when the reset signal is active at a logic low signal level.
  • the negation takes place in each case in the parallel signal delay paths . Alternatively, the negation can also be done elsewhere within the switching stage 3-i, for example in the reset element.
  • Fig. 5 shows an alternative embodiment, wherein in the signal delay path only signal buffers are connected. The negation is done by means of a NOR gate, wel ⁇ ches the output signal of the selection element with the reset signal logically NOR-linked.
  • buffer or buffer-circuits are provided in the two parallel-connected signal delay paths. Alternatively, the buffer circuits can be dispensed with, as long as the signal delay through the input lines of the selection element MUX is sufficient.
  • Fig. 6 shows a further embodiment of a
  • each switching stage 3-i of the bistable circuit ring 2 is formed by tri-state gates, wherein the logic gates have a deactivatable output. point.
  • the upper of the upper inverter Signalverzö ⁇ delay path is ⁇ controls is by one bit C [i] of the challenge word C, while the lower inverter is driven by the inverted value of the challenge bits.
  • Fig. 6 embodiment is also used as nachge ⁇ switched reset element of the switching circuit 3-i an OR gate which performs an OR operation with a reset signal.
  • Fig. 7 shows a further embodiment of a
  • the simplifiedele ⁇ ment is formed by a multiplexer MUX whose output through a pull-down transistor in response to a
  • Reset signal can be pulled to a logic low level.
  • On the input side of the multiplexer MUX is connected to a plurality Sig ⁇ nalverzögerungspfade, each of which has an in- verter gate.
  • the pull-down transistor pulls the output of the multiplexer MUX when a reset signal to a logic low signal level, for example, ⁇ mass.
  • an interconnection with a pull-up transistor can take place. This may be, for example, a field effect transistor.
  • an NMOS transistor is used as a pull-down transistor.
  • the embodiment variant shown in FIG. 7 offers the advantage that it is particularly space-saving in the integration.
  • Switching stage 3-1 is not limited to two parallel Signalverzöge ⁇ approximately paths.
  • a switching stage 3-i has more than two signal delay paths within the circuit ring 2, as illustrated in the exemplary embodiments according to FIGS. 8, 9.
  • the number of parallel-connected signal delay paths is in front ⁇ preferably 2 n, where n is a natural number.
  • n is a natural number.
  • This has in part the pre ⁇ that the selection element such as a Multiple ⁇ plex, can be controlled to control lines, with a minimum number.
  • the number of signal delay paths within a switching stage 3-i may also vary.
  • the number of parallel signal delay paths is 3, 5 and so on. In this case, for each
  • Switching stage a transformation circuit to be integrated, which converts the applied bits of the challenge word C in control ⁇ signals, which are applied to the selection element of the switching stage 3-i.
  • a unge ⁇ negation even number of elements in the form of inverters is seen upstream.
  • the number of serially connected negation elements within the switching stage 3-i is odd.
  • the sum of serially connected negating elements of all the switching stages 3-i of the entire closed circuit ring 2 is straight in order to establish an unstable state.
  • the signal delay is achieved in the embodiment shown in Fig. 8 by an odd number of inverters to realize a total of logical negation.
  • the downstream reset element is formed in the embodiment shown in FIG.
  • the challenge C can by a transformation function H on suitable control signals for the multiplexer MUX of the switching stage till ⁇ forms.
  • the transformation circuit H can be implemented in one possible embodiment for all switching stages of the entire closed circuit ring 2. In a simple case, for M parallel signal paths per switching stage, the challenge C is divided into non-overlapping groups of log2 (M) bits, with one of these groups each controlling a multiplexer MUX as a selection element.
  • M is a Po ⁇ competence of 2).
  • Fig. 9 shows a further embodiment of a
  • Switching circuit 3-i of the closed circuit ring 2 intra ⁇ half of the identification circuit according to the invention 1.
  • the check-number of inverters is within each of the parallel signal delay path straight and the negation takes place in the nachge ⁇ switched reset element of the switching stage 3 -i instead.
  • return ⁇ releasing element is formed by a NOR gate which combines the output signal of the selection element MUX logical NOR with the reset signal.
  • the identification circuit 1 of the invention is carefully pr ⁇ tig used.
  • the identification circuit 1 according to the invention is connected in an insoluble manner to an object to be identified.
  • the identification circuit 1 can be used to identify an integrated circuit IC to be identified.
  • the identification circuit 1 is preferably integrated with other circuit components of the integrated circuit IC in the integrated circuit IC.
  • the identification circuit 1 is the challenge word C from a generator within the circuit IC to be identified.
  • the chalcones may be applied to the identifiable integ ⁇ tured circuit IC lenge word C and externally.
  • the identification pattern provided by the identifi cation ⁇ circuit 1 may as a response of the object to be identified, for example, an integrated circuit IC are output and compared to an expected response. If the output response and the expected response match, the object to be identified is identified.
  • the identity is fikationsscrien 1 used in an identification tag for identi fication ⁇ a physical object.
  • the identifier tag preferably insoluble connected to the physical object.
  • the Identifizie ⁇ tion tag can in addition to the identification circuit 1, as shown in Fig. 3, additionally comprise a transceiver. This transceiver receives a wireless conjunction a challenge-word C, which it applies to the identification ⁇ circuit. 1
  • the identification pattern generated by the identification circuit 1 or the generated response word R is subsequently transmitted back by the transceiver via the wireless interface.
  • the identification tion circuit 1 can as in the illustrated embodiments by electrical components implemented ⁇ to.
  • the identification circuit 1 is implemented by optical components. This can increase the processing speed. Moreover, an optical implementation of the identification circuit 1 is resistant to electromagnetic interference in the environment of the identification circuit.
  • the identification circuit 1 is formed by an integrated chip, which can be connected to further integrated circuits on a circuit board. In one possible embodiment, the identification circuit 1 is implemented in CMOS technology.

Abstract

Identifikationsschaltung (1) zur Erzeugung eines eindeutigen Identifikationsmusters für ein zu identifizierendes Objekt, mit: mindestens einem bistabilen geschlossenen Schaltungsring (2), welcher aus mehreren Schaltstufen (3-i) besteht, wobei jede Schaltstufe (3-i) des Schaltungsringes (2) mindestens zwei parallele interne Signalverzögerungspfade aufweist, die eingangsseitig direkt miteinander verbunden sind und die ausgangsseitig durch mindestens ein Challenge-Bit eines an den Schaltungsring (2) angelegten Challenge-Wortes (C) selektierbar sind, wobei jeder interne Signalpfad der Schaltstufe (3-i) eine fertigungsbedingte individuelle Signallaufzeit aufweist, wobei für jede Schaltstufe (3-i) des Schaltungsringes (2) jeweils ein Rücksetzelement vorgesehen ist, das eine nachgeschaltete Schaltstufe des Schaltungsringes (2) vorübergehend in einen instabilen Zustand versetzt, wobei die Schaltstufen (3-i) des Schaltungsringes (2) aus ihren jeweiligen instabilen Zuständen in Abhängigkeit vonden durch das angelegte Challenge-Wort (C) selektierten Signallaufzeiten in stabile Zustände übergehen, die als ein Response-Wort (R) auslesbar sind, welches das eindeutige Identifikationsmuster für das zu identifizierende Objekt bildet.

Description

Beschreibung
Identifikationsschaltung Die Erfindung betrifft eine Identifikationsschaltung zur Erzeugung eines eindeutigen Identifikationsmusters für ein zu identifizierendes Objekt.
In vielen Anwendungsfällen ist es gewünscht und/oder notwen- dig, ein physisches Objekt eindeutig zu identifizieren. Bei¬ spielsweise können hergestellte Objekte gekennzeichnet wer¬ den, um bei Auftreten technischer Mängel an einem Objekt dieses einer Produktionscharge zuordnen zu können. Beispielswei¬ se möchte man bei einem Authentifizierungsprozess sicherstel- len, dass es sich bei einem Objekt tatsächlich um das erwartete Objekt handelt.
Zur Identifizierung von Objekten können sogenannte physikalisch nicht klonierbare Funktionen PUF (Physical Unclonable Functions) eingesetzt werden. Bei derartigen PUFs wird ein komplexes Verhalten eines physikalischen Systems bzw. Objektes ausgenutzt, welches durch Faktoren bestimmt wird, die we¬ der von dem Hersteller des Objektes noch von irgendjemand anderem, beispielsweise einem Angreifer, direkt beobachtbar, beeinflussbar oder reproduzierbar sind. Eine PUF stellt eine Funktion dar, die Eingangswerte, beispielsweise ein sogenann¬ tes Challenge-Wort , auf Ausgangswerte, beispielsweise ein so¬ genanntes Response-Wort , basierend auf einem komplexen physi¬ kalischen Vorgang innerhalb der PUF-Struktur abbildet. Diese Abbildung bzw. Mapping von Challenges auf Responses ist dabei bei jedem physischem Exemplar bzw. Instanz des Objektes unterschiedlich und somit für praktische Belange zufällig. PUF- Funktionen können daher beispielsweise bei Sicherheitsanwendungen eingesetzt werden und Challenge-Response-Paare CRP bilden. Sofern die Anzahl der möglichen Challenge-Response- Paare CRP, die von einer PUF-Funktion bereitgestellt werden, derart groß ist, dass es für einen Angreifer nicht praktika¬ bel ist, einen signifikanten Anteil von diesen Challenge- Response-Paaren in Erfahrung zu bringen, selbst, wenn der Angreifer einen physischen Zugriff auf das jeweilige Objekt hat, spricht man von einer sogenannten starken PUF-Funktion . In diesem Fall kann beispielsweise eine authentifizierende Partei aus einer Liste zuvor gespeicherter Challenge-
Response-Paare CPR einen bekannten Challenge wählen, an die PUF-Struktur senden und die von der PUF-Struktur zurückgegebene Response mit der gespeicherten Response vergleichen. Stimmen die beiden Werte überein, ist das gesuchte Objekt echt bzw. identifiziert.
In einer möglichen Ausführung von herkömmlichen PUF- Strukturen wird ein bistabiler Ring aus Invertern, wie in Fig. 1 dargestellt, verwendet. Bei einer PUF-Struktur, die einen bistabilen Ring beinhaltet (Bistable Ring PUF) , wird in einem geschlossenen Ring eine gerade Anzahl von Inverter- schaltungen verschaltet. Aufgrund der geraden Anzahl von Invertern weist der bistabile Ring zwei mögliche stabile Zu¬ stände auf. Der geschlossene Ring aus Invertern weist zwei stabile Zustände auf, nämlich beginnend bei einer beliebig fix gewählten Stufe des Ringes können die Ausgänge der ver¬ schalteten Inverter entweder das Muster „0101..." oder alternativ das Muster „1010..." aufweisen. Die durch die Herstellung des geschlossenen Ringes bedingten zufälligen Variationen der Eigenschaften von darin integrierten Schaltungen und ihrer
Elemente beeinflussen bei jedem physischen Exemplar bzw. Instanz eines BR-PUF, welchen der beiden stabilen Zustände der jeweilige geschlossene Ring einnimmt. Diese Information, wel¬ cher der beiden Zustände vorliegt, entspricht einer PUF- Response von 1 Bit, welches die beiden möglichen stabilen Zu¬ stände repräsentiert. Eine PUF-Schaltung, die auf einem bist¬ abilen Ring basiert (Bistable Ring PUF) hat den Nachteil, dass jeder bistabile Ring lediglich 1 Bit an Information zur Identifikation des Objektes liefert. Es wurde daher in Chen et al . : „The Bistable Ring PUF, a new architecture for strong for strong Physical Unclonable Functions", 2011 IEEE Interna¬ tional Symposium on Hardware-Oriented Security and Trust (HOST), 134 - 141, eine PUF-Schaltung vorgeschlagen, in der ein bistabiler Ring aus Schaltungselementen besteht, wie es in Fig. 2 dargestellt ist. Dadurch entsteht ein bistabiler Schaltungsring aus einer Anordnung mit einer geraden Zahl von digitalen Schaltungsstufen, welche eine logische Negation im- plementieren, wobei Ein- und Ausgänge der Schaltungsstufen derart miteinander verschaltet sind, dass sich der geschlos¬ sene Ring ergibt. Wie man aus Fig. 2 erkennen kann, weist die dabei verwendete herkömmliche Schaltstufe zwei parallel ver¬ schaltete NOR-Gatter auf, die jeweils eine logische Negation implementieren. Die herkömmliche Schaltstufe gemäß Fig. 2 weist eingangsseitig einen Demultiplexer und ausgangsseitig einen Multiplexer auf, die jeweils durch 1 Bit eines angeleg¬ ten Challenge-Wortes angesteuert werden und zwischen ver¬ schiedenen Signalverzögerungspfaden umschaltbar sind, wobei sich in jedem Signalverzögerungspfad ein NOR-Gatter befindet. Durch ein Challenge-Bit C[i] des angelegten Challenge-Wortes wird daher gesteuert, welcher der beiden Signalverzögerungs¬ pfade aktiv ist. Die Länge des angelegten Challenge-Wortes in Bit entspricht dabei der Anzahl der Schaltstufen in dem ge- schlossenen Ring, d.h. jedes Bit des Challenge-Wortes be¬ stimmt die Konfiguration des Signalpfades innerhalb einer Schaltstufe. Um ein wiederholtes Auslesen des Response-Wortes R nach Anlegen eines neuen Challenge-Wortes C zu ermöglichen, sind die Negationen jeweils durch ein NOR-Gatter mit zwei Eingängen implementiert, wobei einer der Eingänge des NOR-
Gatters an eine Rücksetzsignalleitung zum Anlegen eines Rück- setzsignales (Reset) angeschlossen ist. Wenn das Rücksetzsig¬ nal logisch hoch ist, sind alle Ausgänge der NOR-Gatter auf logisch niedrig und der geschlossene Ring befindet sich in einem instabilen Zustand. Falls das Rücksetzsignal auf lo¬ gisch niedrig (0) fällt, funktionieren die NOR-Gatter als In- verter bezüglich des anderen Eingangs und der Ring fällt nach einer gewissen Einschwingzeit in einen der beiden stabilen Zustände zurück.
Die herkömmliche Identifikationsschaltung mit einem geschlossenen Schaltungsring, welcher aus herkömmlichen Schaltstufen zusammengesetzt ist, die jeweils den in Fig. 2 dargestellten Aufbau aufweisen, weist jedoch den Nachteil auf, dass jede Schaltstufe eingangsseitig einen Demultiplexer aufweist, der beispielsweise bei der Integration in einer integrierten Schaltung zu einem relativ hohen Flächenverbrauch führt. Dar- über hinaus benötigt die herkömmliche Schaltstufe gemäß
Fig. 2 für jeden Signalpfad ein NOR-Gatter mit Rücksetzfunktion, wodurch insgesamt der Flächenverbrauch bei der Integration unerwünscht gesteigert wird. Daher ist es eine Aufgabe der vorliegenden Erfindung, eine Identifikationsschaltung zur Erzeugung eines eindeutigen Identifikationsmusters für ein zu identifizierendes Objekt zu schaffen, dessen Flächenverbrauch bei der Integration minimal ist .
Diese Aufgabe wird erfindungsgemäß durch eine Identifikati¬ onsschaltung mit den in Patentanspruch 1 angegebenen Merkmalen gelöst. Die Erfindung schafft demnach eine Identifikationsschaltung zur Erzeugung eines eindeutigen Identifikationsmusters für ein zu identifizierendes Objekt, mit:
mindestens einem bistabilen geschlossenen Schaltungsring, welcher aus mehreren Schaltstufen besteht,
wobei jede Schaltstufe des Schaltungsringes mindestens zwei parallele interne Signalverzögerungspfade aufweist, die ein¬ gangsseitig direkt miteinander verbunden sind und ausgangs- seitig durch mindestens ein Challenge-Bit eines an den Schal¬ tungsring angelegten Challenge-Wortes selektierbar sind, wobei jeder interne Signalverzögerungspfad der Schaltstufe eine fertigungsbedingte individuelle Signallaufzeit aufweist, wobei für jede Schaltstufe des Schaltungsringes jeweils ein Rücksetzelement vorgesehen ist, das eine nachgeschaltete Schaltstufe vorübergehend in einen instabilen Zustand ver- setzt,
wobei die Schaltstufen des Schaltungsringes aus ihren jewei¬ ligen instabilen Zuständen in Abhängigkeit von den durch das angelegte Challenge-Wort selektierten Signallaufzeiten in stabile Zustände übergehen, die als ein Response-Wort ausles¬ bar sind, welches das eindeutige Identifikationsmuster für das Objekt bildet. Die erfindungsgemäße Identifikationsschaltung hat den Vorteil, dass sie eine besonders hohe Informationsdichte zur eindeutigen Identifikation eines zu identifizierenden Objektes, beispielsweise bei der Integration auf einem Chip, bie¬ tet .
Ein weiterer Vorteil der erfindungsgemäßen Identifikationsschaltung besteht darin, dass sie während des Betriebes auf¬ grund der relativ geringen schaltungstechnischen Komplexität einen besonders niedrigen Energie- bzw. Stromverbrauch auf- weist.
Bei einer möglichen Ausführungsform der erfindungsgemäßen Identifikationsschaltung weist jede Schaltstufe des geschlos¬ senen Schaltungsringes ein Auswahlelement zur Selektion eines internen Signalpfades in Abhängigkeit von mindestens einem Challenge-Bit des angelegten Challenge-Wortes auf.
Bei einer weiteren möglichen Ausführungsform der erfindungsgemäßen Identifikationsschaltung weisen die internen Signal- verzögerungspfade der verschiedenen Schaltstufen des geschlossenen Schaltungsringes Verzögerungselemente auf, die jeweils eine bestimmte Signaldurchlaufzeit hervorrufen.
Bei einer weiteren möglichen Ausführungsform der erfindungs- gemäßen Identifikationsschaltung weisen zumindest einige der Schaltstufen innerhalb des geschlossenen Schaltungsringes je¬ weils mindestens ein Negationselement auf, das den an einem Eingang der Schaltstufe anliegenden Logikwert negiert an ei¬ nem Ausgang der Schaltstufe ausgibt.
Bei einer möglichen Ausführungsform der erfindungsgemäßen Identifikationsschaltung ist die Anzahl von seriell geschal- teten Negationselementen innerhalb einer Schaltstufe ungerade .
Bei einer möglichen Ausführungsform der erfindungsgemäßen Identifikationsschaltung ist die Summe von seriell geschalte¬ ten Negationselementen von allen Schaltstufen innerhalb des geschlossenen Schaltungsringes gerade.
Bei einer möglichen Ausführungsform der erfindungsgemäßen Identifikationsschaltung ist das mindestens eine Negations¬ element einer Schaltstufe jeweils in den parallelen Signal¬ verzögerungspfaden der Schaltstufe vorgesehen.
Bei einer möglichen Ausführungsform der erfindungsgemäßen Identifikationsschaltung ist das mindesten eine Negationselement einer Schaltstufe in dem Rücksetzelement der Schaltstufe vorgesehen .
Bei einer weiteren möglichen Ausführungsform der erfindungs- gemäßen Identifikationsschaltung ist das mindestens eine Negationselement der Schaltstufe in dem Auswahlelement der Schaltstufe vorgesehen.
Bei einer weiteren möglichen Ausführungsform der erfindungs- gemäßen Identifikationsschaltung ist das Rücksetzelement ein Logikgatter, das ein Rücksetzsignal mit einem Ausgangssignal des Auswahlelementes logisch verknüpft.
Bei einer weiteren möglichen Ausführungsform der erfindungs- gemäßen Identifikationsschaltung ist das Rücksetzelement ein Pull-Down-Transistor, der einen Ausgang des Auswahlelementes bei Anliegen eines Rücksetzsignales auf einen logisch niedri¬ gen Wert zieht. Bei einer weiteren alternativen Ausführungsform der erfindungsgemäßen Identifikationsschaltung ist das Rücksetzelement ein Pull-Up-Transistor, der einen Ausgang des Auswahlelemen- tes bei Anliegen eines Rücksetzsignales auf einen logisch ho¬ hen Wert zieht.
Bei einer weiteren möglichen Ausführungsform der erfindungs- gemäßen Identifikationsschaltung ist das Auswahlelement einer Schaltstufe ein Multiplexer.
Bei einer weiteren alternativen Ausführungsform der erfindungsgemäßen Identifikationsschaltung wird das Auswahlelement der Schaltstufe durch je ein Tri-State-Gatter in jedem der parallelen Signalpfade gebildet.
Bei einer weiteren möglichen Ausführungsform der erfindungsgemäßen Identifikationsschaltung ist eine Transformations- Schaltung vorgesehen, welche ein angelegtes Challenge-Wort in Steuersignale umwandelt, die an die Auswahlelemente der
Schaltstufen des geschlossenen Schaltungsringes angelegt werden . Bei einer möglichen Ausführungsform der erfindungsgemäßen
Identifikationsschaltung ist die Identifikationsschaltung mit dem zu identifizierenden Objekt unlöslich verbunden.
Bei einer möglichen Ausführungsform der erfindungsgemäßen Identifikationsschaltung ist die Identifikationsschaltung in dem zu identifizierenden Objekt integriert.
Bei einer möglichen Ausführungsform der erfindungsgemäßen Identifikationsschaltung ist das zu identifizierende Objekt eine integrierte Schaltung, in welche die Identifikations¬ schaltung integriert ist.
Die Erfindung schafft ferner eine integrierte Schaltung mit einer darin integrierten Identifikationsschaltung zur Identi- fikation der jeweiligen Schaltung.
Die Erfindung schafft ferner einen Identifizierungs-Tag zur Identifikation eines physischen Objektes mit einer Identifi- kationsschaltung zum Erzeugen eines eindeutigen Identifikationsmusters für das zu identifizierende Objekt und mit einem Transceiver, der das Challenge-Wort empfängt und das Respon- se-Wort als Identifikationsmuster zur Identifikation des zu identifizierendes Objektes zurücküberträgt.
Im Weiteren werden mögliche Ausführungsbeispiele der erfin¬ dungsgemäßen Identifikationsschaltung zur Erzeugung eines eindeutigen Identifikationsmusters für ein zu identifizieren- des Objekt unter Bezugnahme auf die beigefügten Figuren näher erläutert .
Es zeigen: Fig. 1 ein Schaltbild zur Darstellung einer herkömmlichen
PUF-Schaltung mit einem geschlossenen bistabilen Ring, BR-PUF, nach dem Stand der Technik; Fig. 2 ein Schaltbild zur Darstellung einer Schaltstufe eines bistabilen und geschlossenen Schaltungsringes einer herkömmlichen Identifikationsschaltung nach dem Stand der Technik;
Fig. 3 ein Blockschaltbild zur Darstellung eines Ausführungsbeispiels einer erfindungsgemäßen Identifika¬ tionssehaltung;
Fig. 4 ein Ausführungsbeispiel zur Darstellung einer
Schaltstufe eines bistabilen geschlossenen Schaltungsringes, die bei der erfindungsgemäßen Identi¬ fikationsschaltung verwendet werden kann; Fig. 5 ein weiteres Ausführungsbeispiel einer Schaltstufe innerhalb eines geschlossenen Schaltungsringes, wie sie bei der erfindungsgemäßen Identifikationsschal¬ tung eingesetzt werden kann;
Fig. 6 ein Diagramm zur Darstellung eines weiteren Ausführungsbeispiels einer Schaltstufe bei einer mögli- chen Ausführungsform der erfindungsgemäßen Identifikationssehaltung;
Fig. 7 ein Diagramm zur Darstellung eines weiteren Ausführungsbeispiels einer Schaltstufe innerhalb eines bistabilen geschlossenen Schaltungsringes bei einer möglichen Ausführungsform der erfindungsgemäßen Identifikationsschaltung;
Fig. 8 ein weiteres Ausführungsbeispiel einer Schaltstufe innerhalb eines bistabilen geschlossenen Schaltungsringes bei einer weiteren Ausführungsform der erfindungsgemäßen Identifikationsschaltung;
Fig. 9 ein weiteres Ausführungsbeispiel einer Schaltstufe innerhalb eines bistabilen geschlossenen Schaltungsringes bei einer weiteren Ausführungsform der erfindungsgemäßen Identifikationsschaltung .
Wie man aus Fig. 3 erkennen kann, weist eine Identifikations¬ schaltung 1 im dargestellten Ausführungsbeispiel mindestens einen Schaltungsring 2 auf. Die Identifikationsschaltung 1 dient zur Erzeugung eines eindeutigen Identifikationsmusters für ein zu identifizierendes Objekt, insbesondere ein physi¬ sches zu identifizierendes Objekt. Dabei ist die Identifika¬ tionsschaltung 1 vorzugsweise mit dem zu identifizierenden Objekt unlöslich verbunden. Bei einer möglichen Ausführungsform handelt es sich bei dem zu identifizierenden Objekt um eine integrierte Schaltung, welche neben anderen Schaltungs¬ elementen auch eine Identifikationsschaltung 1 enthält, die ein Identifikationsmuster zur eindeutigen Identifikation der jeweiligen integrierten Schaltung erzeugt bzw. generiert. Der Schaltungsring 2 ist ein geschlossener Schaltungsring, der mehrere Schaltstufen 3-1, 3-2, 3-3, 3-4 aufweist. Die Anzahl der Schaltstufen 3-i des geschlossenen bistabilen Schaltungsringes 2 entspricht vorzugsweise der Anzahl von Challenge- Bits eines an den geschlossenen Schaltungsring 2 angelegten Challenge-Wortes C. Dieses Challenge-Wort C kann bei einer möglichen Ausführungsform direkt an den bistabilen geschlossenen Schaltungsring 2 angelegt werden. Bei dem in Fig. 3 dargestellten Ausführungsbeispiel weist die Identifikations- Schaltung 1 ferner eine Transformationsschaltung 4 auf, die ein an einem Eingang 5 der Identifikationsschaltung 1 angelegtes Challenge-Wort C in Steuersignale bzw. ein internes Challenge-Wort umwandelt, dessen Challenge-Bits C [i] an die Schaltstufen 3-i des bistabilen geschlossenen Schaltungsringes 2 angelegt werden, wie in Fig. 3 dargestellt. Jede
Schaltstufe 3-i des bistabilen geschlossenen Schaltungsringes 2 ist an eine Resetleitung bzw. Rücksetzleitung angeschlos- sen, die mit einem Rücksetzeingang 6 der Identifikationsschaltung 1 verbunden ist. Weiterhin kann an einer Stelle des geschlossenen Schaltungsringes 2 ein Response-Bit eines Res- ponse-Wortes abgegriffen werden und an einem Ausgang 7 der Identifikationsschaltung 1 ausgeben werden. In dem in Fig. 3 dargestellten Ausführungsbeispiel weist die Identifikations¬ schaltung 1 einen bistabilen geschlossenen Schaltungsring 2 auf. Bei einer alternativen Ausführungsform kann die Identifikationsschaltung 1 auch mehrere geschlossene Schaltungsringe 2 enthalten. Bei einer möglichen Ausführungsform kann das Challenge-Wort von extern empfangen werden. Bei einer möglichen alternativen Ausführungsform kann das Challenge-Wort C, welches an dem Eingang 5 der Identifikationsschaltung 1 angelegt wird, von einem Generator des zu identifizierenden Objektes selbst generiert werden, beispielsweise wenn es sich bei dem zu identifizierenden Objekt um eine integrierte
Schaltung oder dergleichen handelt. Die von den bistabilen geschlossenen Schaltungsringen 2 gelieferten Response-Bits werden zu einem Response-Wort R zusammengesetzt, das ein ein¬ deutiges Identifikationsmuster für das jeweilige Objekt bil- det. Dieses Identifikationsmuster kann bei einer möglichen Ausführungsform zur Identifikation des jeweiligen Objektes ausgegeben werden.
Die Schaltstufe 3-i des geschlossenen Schaltungsringes 2 weist bei der erfindungsgemäßen Identifikationsschaltung mindestens zwei parallele interne Signalverzögerungspfade auf. Diese Signalverzögerungspfade sind eingangsseitig innerhalb der jeweiligen Schaltstufe 3-i direkt miteinander verbunden. Ausgangsseitig sind die internen Signalverzögerungspfade durch mindestens ein Challenge-Bit C[i] des Challenge-Wortes C selektierbar. Der interne Signalpfad innerhalb einer
Schaltstufe 3-i des geschlossenen Schaltungsringes 2 weist eine fertigungsbedingt individuelle Signallaufzeit auf. Für jede Schaltstufe 3-i des geschlossenen Schaltungsringes 2 ist ein Rücksetzelement vorgesehen, das eine nachgeschaltete Schaltstufe (3-i)+l des Schaltungsringes 2 vorübergehend in einen instabilen Zustand versetzt. Die Schaltstufen 3-i des geschlossenen Schaltungsringes 2 gehen aus ihren jeweiligen instabilen Zuständen in Abhängigkeit mit dem durch das angelegte Challenge-Wort C selektierten Signalpfades in stabile Zustände über. Dabei weist der geschlossene Schaltungsring 2 zwei stabile Zustände auf, die ein erstes Signalmuster „1010..." oder ein zweites Signalmuster „0101..." aufweisen. Wel¬ chen der beiden stabilen Zustände der Schaltungsring 2 einnimmt, hängt von dem Challenge-Wort C sowie den dadurch aus¬ gewählten fertigungsbedingten individuellen Signallaufzeiten der Schaltstufen innerhalb des geschlossenen Schaltungsringes 2 ab. Jede Schaltstufe 3-i des geschlossenen Schaltungsringes 2 enthält ein Auswahlelement zur Selektion eines internen Signalverzögerungspfades in Abhängigkeit von mindestens einem Challenge-Bit des angelegten Challenge-Wortes C. Bei einer möglichen Ausführungsform handelt es sich bei dem Auswahlele- ment um einen Multiplexer. Bei einer alternativen Ausführungsform wird das Auswahlelement durch je ein Tri-State- Gatter in jedem der parallelen Signalpfade gebildet. Das Aus¬ wahlelement kann anstatt mittels eines Multiplexers auch ver¬ teilt realisiert werden, wenn etwa auf eine andere Weise si- chergestellt ist, dass nur einer der parallelen Signalverzö¬ gerungspfade die nächste Schaltstufe treibt. Beispielsweise ist es möglich, wenn Logikgatter mit deaktivierbarem Ausgang verwendet werden, sogenannte Tri-State-Gatter, wie es bei¬ spielsweise in dem Ausführungsbeispiel gemäß Fig. 6 der Fall ist. Die internen Signalverzögerungspfade der verschiedenen Schaltstufen 3-i des geschlossenen Schaltungsringes 2 umfas¬ sen bei einer möglichen Ausführungsform Verzögerungselemente, die jeweils eine bestimmte Signaldurchlaufzeit hervorrufen. Dadurch kann durch zusätzlich in dem Signalverzögerungspfad eingefügte Gatter eine zusätzliche Signalverzögerung hervorgerufen werden. Die zusätzlichen Gatter erhöhen auch die statistische Streuung der Eigenschaften der jeweiligen Schaltstufe 3-i, so dass verschiedene PUF-Exemplare bei gleicher Challenge bzw. verschiedene Challenges bei dem gleichen PUF- Exemplar mit großer Wahrscheinlichkeit unterschiedliche Res- ponses erzeugen und somit die PUF-Funktion eindeutiger wird. Bei einer Ausführungsform sind in den internen Signalverzöge- rungspfaden der verschiedenen Schaltstufen 3-i eigenständige Verzögerungselemente vorgesehen. Alternativ wird die Signal¬ verzögerung intrinsisch durch die übrigen Gatter und/oder Leitungen der Schaltstufe implementiert. Bei der erfindungs¬ gemäßen Identifikationsschaltung 1 sind mindestens einige der Schaltstufen 3-i innerhalb des geschlossenen Schaltungsringes 2 derart aufgebaut, dass sie jeweils mindestens ein Negati¬ onselement aufweisen. Das Negationselement gibt den an einem Eingang der jeweiligen Schaltstufe 3-i anliegenden Logikwert negiert an den Ausgang der Schaltstufe ab. Dabei ist die An- zahl von seriell geschalteten Negationselementen bei einem der parallel geschalteten Signalverzögerungspfade innerhalb einer Schaltstufe 3-i vorzugsweise ungerade. Demgegenüber ist die Summe von seriell geschalteten Negationselementen von allen Schaltstufen des geschlossenen Schaltungsringes 2 gerade. Bei einer möglichen Implementierung weist jeder Signalverzögerungspfad innerhalb einer Schaltstufe 3-i jeweils ein Nega¬ tionselement auf und die Summe aller in Serie geschalteten Negationselemente aller Schaltstufen des Schaltungsringes 2 ist gerade.
Die Schaltstufe 3-i des geschlossenen Schaltungsringes 2 ist an eine interne Rücksetz- bzw. Reset-Leitung angeschlossen. Das Rücksetzelement innerhalb jeder Schaltstufe 3-i ist dazu vorgesehen, die jeweils nachgeschaltete Schaltstufe 3-(i+l) des Schaltungsringes 2 vorübergehend in einen instabilen Zu¬ stand zu versetzen. Die Schaltstufe 3-i weist ein Rücksetz¬ element auf. Falls kein Rücksetzsignal mehr an den Schaltstu¬ fen anliegt, können die Schaltstufen 3-i des Schaltungsringes 2 aus ihren jeweiligen instabilen Zuständen in Abhängigkeit von den durch das angelegte Challenge-Wort C selektierten
Signallaufzeiten in einen der beiden bistabilen Zustände des geschlossenen Schaltungsringes 2 übergehen. Bei einer Ausführungsform ist das mindestens eine Negationselement einer Schaltstufe 3-i in den parallelen Signalverzögerungspfaden der Schaltstufe 3-i vorgesehen, wie beispielsweise in den Ausführungsbeispielen gemäß Fig. 4, 6, 7 dargestellt. Bei einer alternativen Ausführungsform ist das mindestens eine Ne- gationselement einer Schaltstufe 3-i in dem Rücksetzelement der Schaltstufe 3-i vorgesehen, wie beispielsweise in den in den Fig. 5 und 9 dargestellten Ausführungsbeispielen. Ferner ist es möglich, dass das Negationselement einer Schaltstufe 3-i in dem Auswahlelement der jeweiligen Schaltstufe vorgese- hen ist.
Bei einer möglichen Ausführungsform handelt es sich bei dem Rücksetzelement der Schaltstufe 3-i um ein Logikgatter, das ein Rücksetzsignal mit einem Ausgangssignal des Auswahlele- mentes logisch verknüpft. Die Ausführungsformen gemäß Fig. 4, 5, 6, 8, 9 weisen als Rücksetzelemente jeweils ein Logikgat¬ ter auf, das ein Rücksetz- bzw. Reset-Signal mit einem Aus¬ gangssignal des Auswahlelementes der jeweiligen Schaltstufe 3-i logisch verknüpft.
Bei einer alternativen Ausführungsform kann es sich bei dem Rücksetzelement auch um einen Transistor, beispielsweise ei¬ nen Bipolar- oder Feldeffekt-Transistor handeln. Beispielsweise kann das Rücksetzelement ein Pull-Down-Transistor sein, der einen Signalausgang des Auswahlelementes bei Anliegen des Rücksetzsignales auf einen logisch niedrigen Wert bzw. Pegel zieht. Beispielsweise weist das Ausführungsbeispiel gemäß Fig. 7 einen Pull-Down-NMOS-Transistor auf, der den Signalausgang eines Multiplexers der Schaltstufe 3-i, welcher das Auswahlelement bildet, durch Anliegen eines logisch hohen
Rücksetzsignales auf einen logisch niedrigen Signalpegel bzw. Masse zieht. Dabei bildet der Pull-Down-Transistor gewissermaßen einen Schalter, der in Abhängigkeit von dem Rücksetzsignal den Signalausgang des Multiplexers auf den niedrigen Signalpegel zieht. Alternativ kann bei einer weiteren Ausführungsform anstatt eines Pull-Down-Transistors auch ein Pull- Up-Transistor eingesetzt werden, der einen Signalausgang des Auswahlelementes bei Anliegen eines logisch hohen Rücksetz- signales auf einen logisch hohen Wert bzw. Signalpegel zieht.
Der Pull-Up-Transistor kann ein PMOS sein, der mit einem in- versen Reset-Signal angesteuert wird. (Rücksetzsignal logisch niedrig -> Signalausgang wird auf logisch hoch gezogen)
Bei einer möglichen Ausführungsform weist jede Schaltstufe 3-i des bistabilen geschlossenen Schaltungsringes 2 verschie- dene funktionale Elemente auf, nämlich ein Auswahlelement, das das durchlaufende Signal über einen oder mehrere Signal¬ verzögerungspfade leitet, ein Signalverzögerungselement, das eine gewisse Durchlaufzeit hervorruft, ein Negationselement, das den am Eingang anliegenden Logikwert am Ausgang der
Schaltstufe negiert weitergibt sowie ein Rücksetzelement, das ein vorübergehendes Versetzen des geschlossenen Schaltungs¬ ringes 2 in einen instabilen Zustand erlaubt. Die Funktionen des geschlossenen bistabilen Schaltungsringes 2 kann durch eine Vielzahl von verschiedenen schaltungstechnischen Imple- mentierungen erreicht werden, wobei die Schaltstufen 3-i jeweils die oben genannten funktionalen Elemente enthalten. Dabei können auch mehrere Funktionen durch ein Schaltungselement bzw. Gatter gleichzeitig realisiert werden. Beispiels¬ weise ist jedes Logikgatter mit einer gewissen intrinsischen Signaldurchlaufzeit beaufschlagt und realisiert damit als zu¬ sätzliche Funktion eine Signalverzögerung. Ferner kann jede einzelne der oben genannten Funktionen verteilt durch mehrere Schaltungselemente realisiert werden. Fig. 4 zeigt eine erste mögliche Implementierung einer
Schaltstufe 3-i innerhalb des geschlossenen Schaltungsringes 2. Bei dem in Fig. 4 dargestellten Ausführungsbeispiel weist die Schaltstufe 3-i ausgangsseitig ein Auswahlelement in Form eines Multiplexers auf, der durch ein Challenge-Bit C[i] des angelegten Challenge-Wortes C gesteuert wird. Das Challenge- Bit C[i] wird an den Multiplexer angelegt, welcher auswählt, welcher der Ausgänge der beiden innerhalb der Schaltstufe 3-i vorgesehenen Inverter zur nächsten Schaltstufe durchgeschal- tet wird. Die beiden Inverter sind in zwei verschiedene Sig¬ nalverzögerungspfade verschaltet und bilden ein Negationsele¬ ment. Eingangsseitig sind die beiden Inverter direkt mitein¬ ander verbunden und erhalten direkt das Eingangssignal der jeweiligen vorangehenden Schaltstufe. In dem in Fig. 4 dargestellten Ausführungsbeispiel enthält die Schaltstufe ferner ein Logik-OR-Gatter, welches die Rücksetzfunktionalität rea¬ lisiert. Bei dem dargestellten Ausführungsbeispiel verknüpft ein OR-Gatter bzw. ODER-Gatter das Ausgangssignal des Aus- wahlelementes MUX mit dem Rücksetzsignal logisch ODER. Alter¬ nativ kann auch ein UND-Gatter verwendet werden, wenn das Rücksetzsignal bei einem logisch niedrigen Signalpegel aktiv ist . Bei dem in Fig. 4 dargestellten Ausführungsbeispiel erfolgt die Negation jeweils in den parallelen Signalverzögerungspfa¬ den. Alternativ kann die Negation auch an anderer Stelle innerhalb der Schaltstufe 3-i geschehen, beispielsweise bei dem Rücksetzelement .
Fig. 5 zeigt eine alternative Ausführungsvariante, wobei in dem Signalverzögerungspfad lediglich Signalpuffer geschaltet sind. Die Negation geschieht mittels eines NOR-Gatters, wel¬ ches das Ausgangssignal des Auswahlelementes mit dem Rück- setzsignal logisch NOR-verknüpft . Bei dem in Fig. 5 darge¬ stellten Ausführungsbeispiel sind Puffer bzw. Buffer- Schaltungen in den zwei parallel geschalteten Signalverzögerungspfaden vorgesehen. Alternativ kann auf die Pufferschaltungen verzichtet werden, sofern die Signalverzögerung durch die Eingangsleitungen des Auswahlelementes MUX ausreichend ist .
Fig. 6 zeigt ein weiteres Ausführungsbeispiel für eine
Schaltstufe 3-i innerhalb eines bistabilen geschlossenen Rin- ges 2 der Identifikationsschaltung 1. In dem in Fig. 6 dargestellten Ausführungsbeispiel wird jede Schaltstufe 3-i des bistabilen Schaltungsringes 2 durch Tri-State-Gatter gebildet, wobei die Logikgatter einen deaktivierbaren Ausgang auf- weisen. Dabei wird der obere Inverter des oberen Signalverzö¬ gerungspfades durch ein Bit C[i] des Challenge-Wortes C ange¬ steuert, während der untere Inverter durch den invertierten Wert des Challenge-Bits angesteuert wird. Bei dem in Fig. 6 dargestellten Ausführungsbeispiel wird ferner als nachge¬ schaltetes Rücksetzelement der Schaltstufe 3-i ein ODER- Gatter eingesetzt, welches eine ODER-Verknüpfung mit einem Rücksetzsignal vornimmt. Fig. 7 zeigt ein weiteres Ausführungsbeispiel für eine
Schaltstufe 3-i innerhalb eines bistabilen geschlossenen Schaltungsringes 2 der Identifikationsschaltung 1. Bei dem in Fig. 7 dargestellten Ausführungsbeispiel wird das Auswahlele¬ ment durch einen Multiplexer MUX gebildet, dessen Ausgang durch einen Pull-Down-Transistor in Abhängigkeit von einem
Reset-Signal auf einen logisch niedrigen Pegel gezogen werden kann. Eingangsseitig ist der Multiplexer MUX an mehrere Sig¬ nalverzögerungspfade angeschlossen, die jeweils über ein In- verter-Gatter verfügen. Der Pull-Down-Transistor zieht den Ausgang des Multiplexers MUX bei Anliegen eines Rücksetz- signales auf einen logisch niedrigen Signalpegel, beispiels¬ weise Masse. Alternativ kann auch eine Verschaltung mit einem Pull-Up-Transistor erfolgen. Dabei kann es sich beispielsweise um einen Feldeffekttransistor handeln. Bei dem in Fig. 7 dargestellten Ausführungsbeispiel wird ein NMOS-Transistor als Pull-Down-Transistor verwendet. Die in Fig. 7 dargestell¬ te Ausführungsvariante bietet den Vorteil, dass sie bei der Integration besonders platzsparend ist. Die Anzahl der Signalverzögerungspfade innerhalb einer
Schaltstufe 3-1 ist nicht auf zwei parallele Signalverzöge¬ rungspfade beschränkt. Bei einer möglichen Ausführungsform weist eine Schaltstufe 3-i innerhalb des Schaltungsringes 2 mehr als zwei Signalverzögerungspfade auf, wie in den Ausfüh- rungsbeispielen gemäß Fig. 8, 9 dargestellt. Die Anzahl der parallel verschalteten Signalverzögerungspfade beträgt vor¬ zugsweise 2n, wobei n eine natürliche Zahl ist. Beispielswei¬ se kann die Anzahl der parallel verschalteten Signalverzöge- rungspfade 2, 4, 8, 16 usw. betragen. Dies bietet den Vor¬ teil, dass das Auswahlelement, beispielsweise ein Multiple¬ xer, mit einer minimalen Anzahl an Steuerungsleitungen angesteuert werden kann. Bei einer alternativen Ausführungsform kann die Anzahl der Signalverzögerungspfade innerhalb einer Schaltstufe 3-i auch variieren. Beispielsweise ist es auch möglich, dass die Anzahl der parallelen Signalverzögerungspfade 3, 5 usw. beträgt. In diesem Falle kann für jede
Schaltstufe eine Transformationsschaltung integriert sein, welche die angelegten Bits des Challenge-Wortes C in Steuer¬ signale umwandelt, die an das Auswahlelement der Schaltstufe 3-i angelegt werden. Bei dem in Fig. 8 dargestellten Ausführungsbeispiel ist in jedem Signalverzögerungspfad eine unge¬ rade Anzahl von Negationselementen in Form von Invertern vor- gesehen. Die Anzahl von seriell geschalteten Negationselementen innerhalb der Schaltstufe 3-i ist ungerade. Demgegenüber ist die Summe von seriell geschalteten Negationselementen von allen Schaltstufen 3-i des gesamten geschlossenen Schaltungsringes 2 gerade, um einen instabilen Zustand herstellen zu können. Die Signalverzögerung wird bei dem in Fig. 8 dargestellten Ausführungsbeispiel durch eine ungerade Anzahl von Invertern erreicht, um insgesamt eine logische Negation zu realisieren. Das nachgeschaltete Rücksetzelement wird bei dem in Fig. 8 dargestellten Ausführungsbeispiel durch ein ODER- Gatter gebildet, welches das Signal des Auswahlelementes MUX mit einem Rücksetzsignal logisch ODER verknüpft. Die Challen- ge C kann durch eine Transformationsfunktion H auf geeignete Steuersignale für den Multiplexer MUX der Schaltstufe abge¬ bildet werden. Die Transformationsschaltung H kann bei einer möglichen Ausführungsform für alle Schaltstufen des gesamten geschlossenen Schaltungsringes 2 implementiert sein. In einem einfachen Fall wird bei M parallelen Signalpfaden pro Schaltstufe die Challenge C in nicht überlappende Gruppen von log2 (M) Bits aufgeteilt, wobei je eine dieser Gruppen einen Mul- tiplexer MUX als Auswahlelement steuert. Dabei ist M eine Po¬ tenz von 2 ) . Fig. 9 zeigt ein weiteres Ausführungsbeispiel für eine
Schaltstufe 3-i des geschlossenen Schaltungsringes 2 inner¬ halb der erfindungsgemäßen Identifikationsschaltung 1. Bei dem in Fig. 9 dargestellten Ausführungsbeispiel ist die An- zahl von Invertern innerhalb jedes der parallelen Signalverzögerungspfades gerade und die Negation findet in dem nachge¬ schalteten Rücksetzelement der Schaltstufe 3-i statt. Bei dem in Fig. 9 dargestellten Ausführungsbeispiel wird das Rück¬ setzelement durch ein NOR-Gatter gebildet, welches das Aus- gangssignal des Auswahlelementes MUX logisch NOR mit dem Rücksetzsignal verknüpft.
Die erfindungsgemäße Identifikationsschaltung 1 ist vielsei¬ tig einsetzbar. Bei einer möglichen Ausführungsform wird die erfindungsgemäße Identifikationsschaltung 1 unlöslich mit einem zu identifizierenden Objekt verbunden. Beispielsweise kann die Identifikationsschaltung 1 zur Identifikation einer zu identifizierenden integrierten Schaltung IC verwendet werden. Dabei wird die Identifikationsschaltung 1 vorzugweise mit anderen Schaltungskomponenten der integrierten Schaltung IC in die integrierte Schaltung IC mit integriert. Bei einer möglichen Ausführungsvariante ist die Identifikationsschal¬ tung 1 das Challenge-Wort C von einem Generator innerhalb der zu identifizierenden Schaltung IC. Alternativ kann das Chal- lenge-Wort C auch extern an die zu identifizierende integ¬ rierte Schaltung IC angelegt werden. Das durch die Identifi¬ kationsschaltung 1 gelieferte Identifikationsmuster kann als Response des zu identifizierenden Objektes, beispielsweise einer integrierten Schaltung IC, ausgegeben werden und mit einer erwarteten Response verglichen werden. Stimmen die ausgegebene Response und die erwartete Response überein, ist das zu identifizierende Objekt identifiziert.
Bei einer weiteren möglichen Ausführungsform wird die Identi- fikationsschaltung 1 in ein Identifizierungs-Tag zur Identi¬ fikation eines physischen Objektes eingesetzt. Bei dem physi¬ schen Objekt kann es sich um einen beliebigen Gegenstand handeln, wobei das Identifizierungs-Tag vorzugweise unlöslich mit dem physikalischen Objekt verbunden ist. Das Identifizie¬ rungs-Tag kann neben der Identifikationsschaltung 1, wie sie in Fig. 3 dargestellt ist, zusätzlich einen Transceiver aufweisen. Dieser Transceiver erhält über eine drahtlose Verbin- dung ein Challenge-Wort C, das er an die Identifikations¬ schaltung 1 anlegt. Das von der Identifikationsschaltung 1 daraufhin erzeugte Identifikationsmuster bzw. das erzeugte Response-Wort R wird von dem Transceiver anschließend über die drahtlose Schnittstelle zurückübertragen. Die Identifika- tionsschaltung 1 kann wie in den dargestellten Ausführungsbeispielen durch elektrische Bauelemente implementiert wer¬ den. Bei einer alternativen Ausführungsform der erfindungsgemäßen Identifikationsschaltung 1 wird diese durch optische Bauelemente implementiert. Hierdurch kann die Verarbeitungs- geschwindigkeit gesteigert werden. Darüber hinaus ist eine optische Implementierung der Identifikationsschaltung 1 resistent gegenüber elektromagnetischen Störungen im Umfeld der Identifikationsschaltung. Bei einer möglichen Ausführungsvariante wird die Identifikationsschaltung 1 durch einen integ- rierten Chip gebildet, der mit weiteren integrierten Schaltungen auf einer Schaltplatine verschaltbar ist. Bei einer möglichen Ausführungsform wird die Identifikationsschaltung 1 in CMOS-Technologie implementiert.

Claims

Patentansprüche
1. Identifikationsschaltung (1) zur Erzeugung eines eindeutigen Identifikationsmusters für ein zu identifizierendes Objekt, mit:
mindestens einem bistabilen geschlossenen Schaltungsring (2), welcher aus mehreren Schaltstufen (3-i) besteht, wobei jede Schaltstufe (3-i) des Schaltungsringes (2) mindestens zwei parallele interne Signalverzögerungspfa¬ de aufweist, die eingangsseitig direkt miteinander ver¬ bunden sind und die ausgangsseitig durch mindestens ein Challenge-Bit eines an den Schaltungsring (2) angelegten Challenge-Wortes (C) selektierbar sind,
wobei jeder interne Signalpfad der Schaltstufe (3-i) ei¬ ne fertigungsbedingte individuelle Signallaufzeit auf¬ weist,
wobei für jede Schaltstufe (3-i) des Schaltungsringes (2) jeweils ein Rücksetzelement vorgesehen ist, das eine nachgeschaltete Schaltstufe des Schaltungsringes (2) vo¬ rübergehend in einen instabilen Zustand versetzt, wobei die Schaltstufen (3-i) des Schaltungsringes (2) aus ihren jeweiligen instabilen Zuständen in Abhängigkeit von den durch das angelegte Challenge-Wort (C) se¬ lektierten Signallaufzeiten in stabile Zustände übergehen, die als ein Response-Wort (R) auslesbar sind, wel¬ ches das eindeutige Identifikationsmuster für das zu identifizierende Objekt bildet.
2. Identifikationsschaltung nach Anspruch 1,
wobei jede Schaltstufe (3-i) des geschlossenen Schal¬ tungsringes (2) ein Auswahlelement zur Selektion eines internen Signalverzögerungspfades in Abhängigkeit von mindestens einem Challenge-Bit C[i] des angelegten Chal¬ lenge-Wortes (C) aufweist.
3. Identifikationsschaltung nach Anspruch 1 oder 2,
wobei die internen Signalverzögerungspfade der verschie¬ denen Schaltstufen (3-i) des geschlossenen Schaltungs- ringes Verzögerungselemente aufweisen, die jeweils eine bestimmte Signaldurchlaufzeit hervorrufen.
4. Identifikationsschaltung nach einem der vorangehenden Ansprüche 1 - 3,
wobei zumindest einige der Schaltstufen (3-i) innerhalb des geschlossenen Schaltungsringes (2) jeweils mindes¬ tens ein Negationselement aufweisen, das den an einem Eingang der Schaltstufe (3-i) anliegenden Logikwert ne¬ giert an einem Ausgang der Schaltstufe (3-i) ausgibt.
5. Identifikationsschaltung nach Anspruch 4,
wobei die Anzahl von seriell geschalteten Negationsele¬ menten innerhalb einer Schaltstufe (3-i) ungerade ist.
6. Identifikationsschaltung nach Anspruch 4 oder 5,
wobei die Summe von seriell geschalteten Negationsele¬ menten von allen Schaltstufen (3-i) innerhalb des geschlossenen Schaltungsringes (2) gerade ist.
7. Identifikationsschaltung nach einem der vorangehenden Ansprüche 4 - 6,
wobei das mindestens eine Negationselement einer Schalt¬ stufe (3-i) jeweils in den parallelen Signalverzöge¬ rungspfaden der Schaltstufe (3-i) vorgesehen ist.
8. Identifikationsschaltung nach einem der vorangehenden Ansprüche 4 - 6,
wobei das mindestens eine Negationselement einer Schalt¬ stufe (3-i) in dem Rücksetzelement der Schaltstufe (3-i) vorgesehen ist.
9. Identifikationsschaltung nach einem der vorangehenden Ansprüche 4 - 6,
wobei das mindestens eine Negationselement einer Schalt¬ stufe (3-i) in dem Auswahlelement der Schaltstufe (3-i) vorgesehen ist.
10. Identifikationsschaltung nach einem der vorangehenden Ansprüche 1 - 9,
wobei das Rücksetzelement einer Schaltstufe (3-i) ein Logikgatter ist, das ein Rücksetzsignal mit einem Aus- gangssignal des Auswahlelementes der Schaltstufe (3-i) logisch verknüpft.
11. Identifikationsschaltung nach einem der vorangehenden Ansprüche 1 - 9,
wobei das Rücksetzelement ein Pull-Down-Transistor ist, der einen Ausgang des Auswahlelementes der Schaltstufe (3-i) bei Anliegen eines Rücksetzsignales auf einen lo¬ gisch niedrigen Wert zieht, oder
ein Pull-Up-Transistor ist, der einen Ausgang des Aus- wahlelementes der Schaltstufe (3-i) bei Anliegen eines
Rücksetzsignales auf einen logisch hohen Wert zieht.
12. Identifikationsschaltung nach einem der vorangehenden Ansprüche 2 - 11,
wobei das Auswahlelement ein Multiplexer (MUX) ist oder durch je ein Tri-State-Gatter in jedem der parallelen Signalpfade gebildet wird.
13. Identifikationsschaltung nach einem der vorangehenden Ansprüche 1 - 12,
wobei eine Transformationsschaltung vorgesehen ist, welche das angelegte Challenge-Wort (C) in Steuersignale umwandelt, die an die Auswahlelemente der Schaltstufen (3-i) des geschlossenen Schaltungsringes (2) angelegt werden.
14. Identifikationsschaltung nach einem der vorangehenden Ansprüche 1 - 13,
wobei die Identifikationsschaltung mit dem zu identifi- zierenden Objekt unlöslich verbunden ist.
15. Integrierte Schaltung (IC) mit einer darin integrierten Identifikationsschaltung (1) nach einem der vorangehen- den Ansprüche 1 - 14 zur Identifikation der integrierten Schaltung .
Identifizierungs-Tag zur Identifikation eines zu identi¬ fizierenden physischen Objektes mit einer Identifikationsschaltung (1) nach einem der vorangehenden Ansprüche 1 - 14 und mit einem Transceiver, der das Challenge-Wort (C) empfängt und das erzeugte Response-Wort (R) als Identifikationsmuster zur Identifikation des zu identifizierendes Objektes zurücküberträgt.
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