DE60308689T2

DE60308689T2 - Speicherschaltkreis zur zufallszahlengenerierung

Info

Publication number: DE60308689T2
Application number: DE60308689T
Authority: DE
Inventors: Laszlo Wien HARS
Original assignee: Koninklijke Philips Electronics NV
Current assignee: NXP BV
Priority date: 2002-07-25
Filing date: 2003-07-14
Publication date: 2007-09-06
Anticipated expiration: 2023-07-15
Also published as: US20040019617A1; AU2003247073A8; JP2005534115A; WO2004012156A3; CN100468317C; EP1527384B1; ATE341026T1; WO2004012156A2; AU2003247073A1; US7124155B2; EP1527384A2; DE60308689D1; CN1672126A

Description

Die vorliegende Erfindung bezieht sich auf einen physikalischen Zufallszahlgenerator (d.h. eine Anordnung, die ein Bit oder Bits erzeugt, die für eine Zahl repräsentativ ist bzw. sind durch Betreibung eines oder mehrerer Elemente der Anordnung auf eine unbestimmbare Weise). Die vorliegende Erfindung bezieht sich insbesondere auf eine Arbeitseffizienz eines physikalischen Zufallszahlgenerators, der eine Einverleibung des physikalischen Zufallszahlgenerators innerhalb mehrerer Typen elektronischer Anordnungen ermöglicht.
Aus dem bekannten Dokument US 5.963.104 ist es bekannt, auf Basis des meta-stabilen Verhaltens von Flip-Flop-Schaltungen Zufallsnummern zu erzeugen. Der meta-stabile Zustand entsteht durch Zuführung von Oszillatorsignalen zu den Eingängen der Flip-Flop-Schaltung, die Aufstellungs- und Haltezeiten gegenüber dem Abtasttakt der Flip-Flop-Schaltung verletzen.
Die vorliegende Erfindung, wie in den Ansprüchen 1 und 17 definiert, schafft eine Alternative zum Hervorrufen eines meta-stabilen Verhaltens.
1 zeigt eine mögliche Art und Weise einen meta-stabilen Zustand des bistabilen Signalspeichers hervorzurufen, und zwar über einen oder mehrere Eingänge des bistabilen Signalspeichers. Wenn ein Spannungspegel jedes Eingangs des bistabilen Signalspeichers einen hohen logischen Spannungspegel V_HL entspricht oder übersteigt, kann jedes Ausgang des bistabilen Signalspeichers mit einem hohen Sicherheitsgrad voreingestellt werden (d.h. einen stabilen Zustand). Auf gleiche Weise kann, wenn ein Spannungspegel jedes Eingangs des bistabilen Signalspeichers einem niedrigen logischen Spannungspegel VLL entspricht oder niedriger ist, kann jeder Ausgang des bistabilen Signalspeichers wieder mit einem hohen Sicherheitsgrad vorbestimmt werden. Wenn dagegen ein Spannungspegel jedes beliebigen Eingangs des bistabilen Signalspeichers zwischen dem hohen logischen Spannungspegel V_HL und dem niedrigen Spannungspegel V_LL liegt (d.h. ein Zwischenbereich) kann jeder Ausgang des bistabilen Signalspeichers nicht mit einem Sicherheitsgrad vorbestimmt werden (d.h. der meta-stabile Zustand).
Die vorliegende Erfindung ruft einen meta-stabilen Zustand des bistabilen Signalspeichers als Basis eines physikalischen Zufallszahlgenerators hervor. Viele Aspekte der vorliegenden Erfindung sind neu, nicht nahe liegend und schaffen mehrere Vorteile.
Während die hierin versteckte wirkliche Art der vorliegenden Erfindung nur anhand der beiliegenden Patentansprüche ermittelt werden kann, werden bestimmte Merkmale, die für die hier beschriebenen Ausführungsformen charakteristisch sind, kurz wie folgt beschrieben.
Eine Form der vorliegenden Erfindung ist ein physikalischer Zufallszahlgenerator mit einer Spannungsquelle, einem Taktgeber und einem bistabilen Signalspeicher. Die Spannungsquelle schafft ein oder mehrere Spannungseingangssignale um dafür zu sorgen, dass der bistabile Signalspeicher in einen meta-stabilen Zustand gebracht wird. Der Taktgeber schafft ein Taktsignal zur Triggerung des bistabilen Signalspeichers. Der bistabile Signalspeicher speichert ein Zufallszahlbit in Reaktion auf eine Triggerung dieses bistabilen Signalspeichers durch das Taktsignal, wobei das Zufallszahlbit eine Funktion der Umschaltung des bistabilen Signalspeichers in den meta-stabilen Zustand durch das (die) Spannungseingangsignal(e).
Die oben beschriebene Form sowie andere Formen, Merkmale und Vorteile der vorliegenden Erfindung dürften aus der nachfolgenden detaillierten Beschreibung der bevorzugten Ausführungsformen im Zusammenhang mit der beiliegenden Zeichnung hervorgehen.
Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im Folgenden näher beschrieben. Es zeigen:
1 eine graphische Darstellung eines Datenspannungsbereichs zum Hervorrufen eines meta-stabilen Zustandes eines bistabilen Signalspeichers,
2 ein Blockschaltbild eines Basisausführungsform eines physikalischen Zufallszahlgenerators nach der vorliegenden Erfindung,
3 eine schematische Darstellung einer ersten Ausführungsform eines physikalischen Zufallszahlgenerators nach der vorliegenden Erfindung,
4 eine schematische Darstellung einer zweiten Ausführungsform eines physikalischen Zufallszahlgenerators nach der vorliegenden Erfindung,
5 eine schematische Darstellung einer dritten Ausführungsform eines physikalischen Zufallszahlgenerators nach der vorliegenden Erfindung,
6 eine schematische Darstellung eines bekannten physikalischen Zufallszahlgenerators, und
7 ein Blockschaltbild einer Basisausführungsform eines physikalischen Zufallszahlerzeugungssystems nach der vorliegenden Erfindung.
2 zeigt einen physikalischen Zufallszahlgenerator 10 (nachstehend als "PRNG 10" bezeichnet) mit einer herkömmlichen Spannungsquelle 20, einem herkömmlichen Taktgeber 30 und einem herkömmlichen bistabilen Signalspeicher 40. Die Spannungsquelle 20 schafft ein Spannungseingangssignal V_IN mit einem logischen Spannungspegel um den bistabilen Signalspeicher 40 in einen meta-stabilen Zustand zu schalten. Der Taktgeber 30 schafft ein Taktsignal CS zur Triggerung des bistabilen Signalspeichers 40 (beispielsweise eine Randtriggerung oder eine Pegeltriggerung). Bei jeder Triggerung des bistabilen Signalspeichers 40 durch das Taktsignal CS speichert der bistabile Signalspeicher 40 ein Zufallszahlbit RNB als eine Funktion des meta-stabilen Zustandes, hervorgerufen durch das von der Spannungsquelle 20 gelieferte Spannungseingangssignal V_IN. Auf alternative Weise kann, wenn getriggert, der bistabile Signalspeicher 40 das Zufallszahlbit RNB als eine Funktion des meta-stabilen Zustandes speichern, hervorgerufen durch eine Anzahl Spannungseingangssignale V_IN, die von der Spannungsquelle 20 geliefert wurden.
Die Zufälligkeit eines logischen Spannungspegels des Zufallszahlbits RNB als eine Null (beispielsweise ein logischer Spannungspegel V_LL, wie in 1 dargestellt) oder eine Eins (beispielsweise ein hoher logischer Spannungspegel V_HL, wie in 1 dargestellt) basiert auf dem internen Rauschwert des bistabilen Signalspeichers 40 (beispielsweise thermisches Kontaktrauschen, Schußrauschen oder durchaus bekannte andere Rauschformen). Diese Art von meta-stabilem Verhalten durch den bistabilen Signalspeicher 40 wird von dem Spannungseingangssignal V_IN mit einem logischen Spannungspegel in einem Zwischenbereich des bistabilen Signalspeichers 40, wie beispielsweise einem zwischen liegenden logischen Spannungspegel V_IL, wie in 1 dargestellt, hervorgerufen. Vorzugsweise liegt der logische Spannungspegel des Spannungseingangssignals V_IN um einen Mittelwert des zwischen liegenden Bereichs des bistabilen Signalspeichers 40 herum. Wenn der bistabile Signalspeicher 40 getriggert wird, speichert der meta-stabile Zustand des bistabilen Signalspeichers 40 das Zufallszahlbit RNB mit einem logischen Spannungspegel, als Reflexion von dem, ob der logische Spannungspegel des Spannungseingangssignals V_IN von dem bistabilen Signalspeicher 40 zu dem niedrigen logischen Spannungspegel V_LL oder zu dem hohen logischen Spannungspegel V_HL ausgeglichen werden soll.
Die Anzahl Konfigurationen der Spannungsquelle 20, des Taktgebers 30 und des bistabilen Signalspeichers 40 nach der vorliegenden Erfindung ist unbegrenzt. Außerdem kann eine Kommunikation des Spannungseingangssignals V_IN von der Spannungsquelle 20 zu dem bistabilen Signalspeicher 40 und eine Kommunikation des Taktsignals CS von dem Taktgeber 30 zu dem bistabilen Signalspeicher 40 verschiedenartig erreicht werden (beispielsweise elektrisch, optisch, akustisch, und/oder magnetisch). Die Anzahl Ausführungsformen des PRNGs 10 nach der vorliegenden Erfindung ist dadurch im Wesentlichen unbegrenzt.
Die nachfolgende Beschreibung von drei Ausführungsformen des PRNGs 10, wie in den 3–5 dargestellt, basiert auf einer Spezifikation der Wirkungsweise, gerichtet auf eine gemeinsame Temperaturabhängigkeit der Spannungsquelle 20 und des bistabilen Signalspeichers 40. Eine derartige gemeinsame Temperaturabhängigkeit kann am besten dadurch erreicht werden, dass Standardzellen der Spannungsquelle 20 und des bistabilen Signalspeichers 40 auf demselben Chip verwendet werden. Weiterhin vermeidet eine kurze elektrische Kopplung zwischen der Spannungsquelle 20 und dem bistabilen Signalspeicher 40, dass Nichtzufallssignale das Zufallsverhalten des bistabilen Signalspeichers 40 beeinflussen. Die kurze elektrische Kopplung kann auch dadurch erreicht werden, dass die Spannungsquelle 20 und der bistabile Signalspeicher 40 auf demselben Chip vorgesehen werden.
3 zeigt einen physikalischen Zufallszahlgenerator 11 (nachstehend als "PRNG 11" bezeichnet) als eine Ausführungsform von PRNG 10 (1). Der PRRNG 11 umfasst einen bistabilen Signalspeicher in Form einer Flip-Flop-Schaltung 41 vom D-Typ mit einem Dateneingang D, der mit einer Spannungsquelle in Form eines Widerstandes R1 und eines Widerstandes R2, konfiguriert als ein Spannungsteiler, elektrisch gekoppelt ist. Die Flip-Flop-Schaltung 41 hat auch einen Takteingang, der mit dem Taktgeber 30 elektrisch gekoppelt ist, wie dargestellt. Die Widerstände R1 und R2 sind mit einer Speisespannung V_SS elektrisch gekoppelt um dadurch das Spannungseingangssignal V_IN zu erzeugen. Der Widerstandswert des Widerstandes R1 und R2 sind derart selektiert, dass das Spannungseingangssignal V_IN mit einem logischen Spannungspegel erzeugt wird um dafür zu sorgen, dass die Flip-Flop-Schaltung 41 in einen meta-stabilen Zustand gebracht wird. Bei jeder Triggerung der Flip-Flop-Schaltung 41 durch das Taktsignal CS speichert die Flip-Flop-Schaltung 41 das Zufallszahlbit RNB an einem Datenausgang Q als eine Funktion des meta-stabilen Zustandes, hervorgerufen durch das Spannungseingangssignal V_IN. In einer alternativen Ausführungsform des PRNGs 11 kann eine JK Flip-Flop-Schaltung statt der Flip-Flop-Schaltung 41 verwendet werden.
4 zeigt einen physikalischen Zufallszahlgenerator 12 (nachstehend als "PRNG 12" bezeichnet) als eine andere Ausführungsform des PRNGs 10 (1). Der PRNG 12 umfasst die Flip-Flop-Schaltung 41, deren Dateneingang D mit einer Spannungsquelle in Form eines Kondensators C elektrisch gekoppelt ist, der mit einer hohen Schaltfrequenz durch einen herkömmlichen Impulsgenerator 21 und eine Drei-Zustände-Gatterschaltung 22 geladen und entladen wird. Die HF-Ladung und -Entladung des Kondensators C erzeugt das Spannungseingangssignal V_IN mit einem logischen Spannungspegel um dafür zu sorgen, dass die Flip-Flop-Schaltung in einen meta-stabilen Zustand gebracht wird. Bei jeder Triggerung der Flip-Flop-Schaltung 41 durch das Taktsignal CS speichert die Flip-Flop-Schaltung 41 das Zufallszahlbit RNB an dem Datenausgang Q als eine Funktion des meta-stabilen Zustandes, hervorgerufen von dem Spannungseingangssignal V_IN. In einer alternativen Ausführungsform von PRNG 12 kann eine JK-Flip-Flop-Schaltung statt der Flip-Flop-Schaltung 41 verwendet werden.
5 zeigt einen physikalischen Zufallszahlgenerator 13 (nachstehend als "PRNG 13" bezeichnet) als eine andere Ausführungsform von PRNG 10 (1). Der PRNG 13 umfasst die Flip-Flop-Schaltung 41, deren Dateneingang D mit einer Spannungsquelle in Form eines CMOS-Transistors T1 und eines CMOS-Transistors T2 elektrisch gekoppelt ist, und zwar zum Erzeugen des Spannungseingangssignals V_IN mit einem logischen Spannungspegel, um dafür zu sorgen, dass die Flip-Flop-Schaltung 41 in einen metastabilen Zustand gebracht wird. Bei jeder Triggerung der Flip-Flop-Schaltung 41 durch das Taktsignal CS speichert die Flip-Flop-Schaltung 41 das Zufallszahlbit RNB an dem Datenausgang Q als eine Funktion des meta-stabilen Zustandes, hervorgerufen von dem Spannungseingangssignal V_IN. In einer alternativen Ausführungsform des PRNGs 13 kann eine JK Flip-Flop-Schaltung statt der Flip-Flop-Schaltung 41 verwendet werden.
6 zeigt einen bekannten physikalischen Zufallszahlgenerator 14 (nachstehend als PRNG 14" bezeichnet). Der PRNG 14 umfasst eine Flip-Flop-Schaltung 41, deren Dteneingang D zum Liefern des Spannungseingangssignals V_IN zu der Flip-Flop-Schaltung 41 mit dem NAND-Gatter 26 elektrisch gekoppelt ist. Wenigstens einer der Eingänge des NAND-Gatters 25 ist zum Liefern eines negativen DC-Rückkopplungssignals mit einem Ausgang des NAND-Gatters 25 elektrisch gekoppelt, wodurch das Spannungseingangssignal V_IN einen logischen Spannungspegel hat um die Flip-Flop-Schaltung 41 in einen meta-stabilen Zustand zu bringen. Bei jeder Triggerung der Flip-Flop-Schaltung 41 durch das Taktsignal CS speichert die Flip-Flop-Schaltung 41 das Zufallszahlbit RNB an dem Datenausgang Q als eine Funktion des meta-stabilen Zustandes, hervorgerufen durch das Spannungseingangssignal V_IN
In einer alternativen Ausführungsform des PRNGs 11 kann eine JK-FIip-Flop-Schaltung statt der Flip-Flop-Schaltung 41 verwendet werden.
In der Praxis wird ein PRNG 10 (1) mit einer genau angepassten Temperatur- und Speisespannungsabhängigkeit selten erreicht, wenn überhaupt. Auch können die Herstellungstoleranzen des PRNGs 10 Unausgeglichenheiten aufweisen, wodurch der PRNG 10 das Zufallszahlbit RNB als aie Null wesentlich öfter erzeugen könnte als dass das Zufallszahlbit RNB als eine Eins erzeugt wird, und umgekehrt. 7 zeigt ein physikalisches Zufallszahlerzeugungssystem 50, das eine Anzahl PRNGen 10₁ –10_x mit der logischen Schaltung 51 (beispielsweise einem XOR-Gatter mit mehreren Eingängen) elektrisch koppelt, um dadurch der logischen Schaltungsanordnung 51 eine Anzahl Zufallszahlbits RNB₁-RNB_x zuzuführen. In Reaktion darauf wird die logische Schaltung 51 ein Systemzufallszahlbit SRNB schaffen, das genügend unempfindlich ist für jeden der vielen PRNGen 10₁ –10_x , die entsprechende Zufallszahlbits RNB₁-RNB_x als einen konstanten Bitstrom erzeugen. Solange jeder der PRNG 10₁ –10_x Zufallsbits erzeugt, wird das resultierende Systemzufallszahlbit SRNB auch Zufall sein. Auf einem VLSI-Chip ist Integration von mehreren Hundert etwas verschiedener PRNGen 10_x denkbar und der resultierende Bitstrom wird sehr unvorhersagbar sein.
Aus der Beschreibung von PRNG 10–13 und des Systems 50 dürfte es einem Fachmann mehrere Nutzen der vorliegenden Erfindung einleuchten. Ein Nutzen der vorliegenden Erfindung ist die Möglichkeit einer einfachen Implementierung eines relativ preisgünstigen, physikalischen Zufallszahlgenerators mit einer niedrigen Leistung.
Während die Ausführungsformen der oben beschriebenen vorliegenden Erfindung als bevorzugt bezeichnet werden, können im Rahmen der vorliegenden Erfindung mehrere Änderungen und Modifikationen durchgeführt werden. Der Rahmen der vorliegenden Erfindung wird durch die beiliegenden Patentansprüche angegeben.

Claims

Physikalischer Zufallszahlgenerator (10) mit einem bistabilen Signalspeicher (40), dadurch gekennzeichnet, dass der Generator Folgendes umfasst: – eine Spannungsquelle (20, 23, 25) zum Schaffen eines Eingangssignals oder mehrerer Eingangssignale (V_in) konstanter Spannung innerhalb eines Zwischenbereichs des bistabilen Signalspeichers zum Umschalten des genannten bistabilen Signalspeichers in einen meta-stabilen Zustand; und – einen Taktgeber (30) zum Schaffen eines Taktsignals (CS) zur Triggerung des genannten bistabilen Signalspeichers, wobei der genannte bistabile Signalspeicher in Reaktion auf eine Triggerung des genannten bistabilen Signalspeichers durch das Taktsignal ein Zufallszahlbit (RNB) speichert, wobei das Zufallszahlbit eine Funktion der Umschaltung des genannten bistabilen Signalspeichers durch das eine oder durch mehrere Spannungseingangssignale (V_IN) in den meta-stabilen Zustand ist.
Physikalischer Zufallszahlgenerator (10) nach Anspruch 1, wobei die Spannungsquelle das eine Spannungseingangssignal oder mehrere Spannungseingangssignale auf einem logischen Spannungspegel zwischen dem hohen logischen Spannungspegel (V_HL) und dem niedrigen logischen Spannungspegel (V_LL) des bistabilen Signalspeichers schafft.
Physikalischer Zufallszahlgenerator (10) nach Anspruch 1, wobei der genannte bistabile Signalspeicher eine Flip-Flop-Schaltung ist, die Folgendes umfasst: – einen Dateneingang zum Empfangen des ersten Spannungseingangssignals, und – einen Taktsignaleingang zum Empfangen des Taktsignals.
Physikalischer Zufallszahlgenerator (10) nach Anspruch 1, wobei eine gemeinsame Temperaturabhängigkeit der Spannungsquelle und des bistabilen Signalspeichers verwirklicht wird.
Physikalischer Zufallszahlgenerator (10) nach Anspruch 1, wobei die genannte Spannungsquelle einen Spannungsteiler (R1, R2) aufweist zum Erzeugen eines ersten Spannungseingangssignals (V_IN).
Physikalischer Zufallszahlgenerator (10) nach Anspruch 1, wobei die genannte Spannungsquelle einen Kondensator (C) aufweist zum Erzeugen eines ersten Spannungseingangssignals (V_IN).
Physikalischer Zufallszahlgenerator (10) nach Anspruch 6, wobei die genannte Spannungsquelle weiterhin Mittel aufweist zum Laden und Entladen des Kondensators (C).
Physikalischer Zufallszahlgenerator (10) nach Anspruch 1, wobei die genannte Spannungsquelle ein Paar CMOS Transistoren (T1, T2) aufweist zum Erzeugen eines ersten Spannungseingangssignals (V_IN).
Physikalisches Zufallszahlerzeugungssystem (50), dadurch gekennzeichnet, dass dieses System Folgendes umfasst: – eine Anzahl Zufallszahlgeneratoren (10) nach Anspruch 1.
Physikalisches Zufallszahlerzeugungssystem (50) nach Anspruch 9, wobei die Spannungsquelle das eine Spannungseingangssignal oder mehrere Spannungseingangssignale auf einem logischen Spannungspegel zwischen dem hohen logischen Spannungspegel (V_HL) und dem niedrigen logischen Spannungspegel (V_LL) des bistabilen Signalspeichers schafft.
Physikalisches Zufallszahlerzeugungssystem (50) nach Anspruch 9, wobei der genannte bistabile Signalspeicher eine Flip-Flop-Schaltung ist, die Folgendes umfasst: – einen Dateneingang zum Empfangen des ersten Spannungseingangssignals, – einen Taktsignaleingang zum Empfangen des Taktsignals.
Physikalisches Zufallszahlerzeugungssystem (50) nach Anspruch 9, wobei eine gemeinsame Temperaturabhängigkeit der Spannungsquelle und des bistabilen Signalspeichers verwirklich wird.
Physikalisches Zufallszahlerzeugungssystem (50) nach Anspruch 9, wobei die genannte Spannungsquelle einen Spannungsteiler (R1, R2) aufweist zum Erzeugen eines ersten Spannungseingangssignals.
Physikalisches Zufallszahlerzeugungssystem (50) nach Anspruch 9, wobei die genannte Spannungsquelle einen Kondensator (C) zum Erzeugen eines ersten Spannungseingangssignals.
Physikalisches Zufallszahlerzeugungssystem (50) nach Anspruch 14, wobei die genannte Spannungsquelle weiterhin Mittel aufweist zum Laden und Entladen des Kondensators (C).
Physikalisches Zufallszahlerzeugungssystem (50) nach Anspruch 9, wobei die genannte Spannungsquelle ein Paar CMOS Transistoren (T1, T2) aufweist zum Erzeugen eines ersten Spannungseingangssignals.
Verfahren zum Betreiben eines bistabilen Signalspeichers eines physikalischen Zufallszahlgenerators (10), wobei das genannte Verfahren durch die nachfolgenden Verfahrensschritte gekennzeichnet ist: – das Empfangen eines Eingangssignals oder mehrerer Eingangssignale konstanter Spannung innerhalb eines Zwischenbereichs des bistabilen Signalspeichers zum Umschalten des genannten bistabilen Signalspeichers in einen meta-stabilen Zustand; – das Empfangen eines Taktsignals (CS) zum Triggern des bistabilen Signalspeichers; und – das Speichern eines Zufallszahlbits (RNB) in Reaktion auf die Triggerung des bistabilen Signalspeichers, wobei das Zufallszahlbit eine Funktion der Umschaltung des bistabilen Signalspeichers in den meta-stabilen Zustand ist, durch das eine Spannungseingangssignal oder durch mehrere Spannungseingangssignale.
Verfahren nach Anspruch 17m das weiterhin Folgendes umfasst: – das Zuführen des Zufallszahlbits zu einer logischen Schaltung, wobei ein Systemzufallszahlbit als eine Funktion des Zufallszahlbits (RNB) erzeugt wird.