DE4329823C2 - Vorrichtung für die Pulsbreitenmodulation - Google Patents
Vorrichtung für die PulsbreitenmodulationInfo
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- DE4329823C2 DE4329823C2 DE4329823A DE4329823A DE4329823C2 DE 4329823 C2 DE4329823 C2 DE 4329823C2 DE 4329823 A DE4329823 A DE 4329823A DE 4329823 A DE4329823 A DE 4329823A DE 4329823 C2 DE4329823 C2 DE 4329823C2
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Description
Die Erfindung betrifft eine Vorrichtung für die
Pulsbreitenmodulation zum Modulieren von in elektronischen
Anlagen eingegebenen Eingangssignalen in gewünschte Puls
signale oder digitale Signale mit den Merkmalen des
Oberbegriffs des Anspruchs 1, bei
der die Verarbeitungsgeschwindigkeit erhöht und der Aufbau
der Schaltung vereinfacht ist, so daß die Integrationsfä
higkeit in ein einziges Halbleiterplättchen (Chip) verein
facht ist, letzteres insbesondere hinsichtlich der Her
stellung des Halbleiterplättchens.
Der der Anmelderin aus der Betriebspraxis bekannt gewordene Stand der Technik soll nachfolgend anhand der Fig. 4
näher erläutert werden. Fig. 4 zeigt in einem Blockdia
gramm eine herkömmliche Vorrichtung für die Pulsbreiten
modulation. Wie der Figur zu entnehmen ist, ist dort ein
Register 1 vorgesehen zum zeitweisen Speichern von Puls
breitendaten D0-D3, die über einen Datenbus eingegeben
wurden, sowie eine Zählsteuerung 2 zum Steuern der Abgabe
eines Taktsignals CK, das in Abhängigkeit von einem
externen Freigabesignal PE für die Pulsbreitenmodulation
eingegeben wird, und ein Zähler 3 zum Zählen des Takt
signals CK, das von der Zählsteuerung 2 in Ansprache auf
ein externes Rücksetzsignal RE abgegeben wird.
Eine Vergleichsschaltung 4 ist vorgesehen, um die Puls
breitendaten D0-D3 des Registers 1 mit Daten Q0-Q3 des
Zählers 3 zu vergleichen und um ein (logisches) H-Signal
(hoher Pegel) abzugeben, wenn die Daten Q0-Q3 des Zählers
3 größer sind als die Pulsbreitendaten D0-D3 des Registers
1 und ein L-Signal (tiefer Pegel), wenn die Daten Q0-Q3
des Zählers 3 nicht größer sind als die Pulsbreitendaten
D0-D3 des Registers 1.
Weiterhin ist in dem herkömmlichen Pulsbreitenmodulator
eine Ausgangseinheit 5 vorgesehen, um das Ausgangssignal
der Vergleichsschaltung 4 zu verriegeln, so daß ein
Pulsbreitenmodulationssignal PWMO abgegeben wird.
Der Betrieb der herkömmlichen Pulsbreitenmodulationsvor
richtung mit dem vorstehend anhand der Fig. 4 beschriebe
nen Aufbau soll nachfolgend unter Bezugnahme auf die
Fig. 5A bis 5F näher erläutert werden, wobei die letztge
nannten Figuren jeweils die zeitlichen Verläufe der Sig
nale der einzelnen Bauteile der Vorrichtung gemäß Fig. 4
darstellen.
Die Pulsbreitendaten D0-D3, welche über den Datenbus
eingegeben worden sind, werden zeitweise im Register 1
gespeichert und dann in die Vergleichsschaltung 4 eingege
ben. Das in Fig. 5A gezeigte Freigabesignal PE für die
Pulsbreitenmodulation und das in Fig. 5B gezeigte Taktsig
nal CK werden in die Zählsteuerung 2 eingegeben. Liegen
das Pulsbreitenmodulationsfreigabesignal PE und das Takt
signal CK tief, so gibt die Zählsteuerung 2 das Taktsignal
CK an den Zähler 3.
Der Zähler 3 arbeitet unter Steuerung durch das Rücksetz
signal RE gemäß Fig. 5C. Wenn nämlich das Rücksetzsignal
RE hoch ist, zählt der Zähler 3 die Taktsignale CK der
Zählsteuerung 2. Wenn hingegen das Rücksetzsignal RE tief
ist, zählt der Zähler 3 nicht das Taktsignal CK der
Zählsteuerung 2.
Die Vergleichsschaltung 4 vergleicht die Pulsbreitendaten
D0-D3 des Registers 1 gemäß Fig. 5D mit den Daten Q0-Q3
des Zählers 3 gemäß Fig. 5E. Sind die Pulsbreitendaten
D0-D3 des Registers 1 größer als die Daten Q0-Q3 des
Zählers 3, so gibt die Vergleichsschaltung 4 ein tiefpe
geliges Signal an den Rücksetz-Anschluß R des Flip-Flop FF1
in der Ausgangseinheit 5. Wenn hingegen die Pulsbreiten
daten D0-D3 des Registers 1 nicht größer sind als die
Daten Q0-Q3 des Zählers 3, gibt die Vergleichsschaltung 4
ein hochliegendes Signal an den Rücksetz-Anschluß S des
Flip-Flop FF1 ab.
Die an die Setz- bzw. Rücksetz-Anschlüsse S bzw. R abgege
benen Signale werden im Flip-Flop FF1 verriegelt. Entspre
chend gibt das Flip-Flop FF1 das in Fig. 5F gezeigte
Pulsbreitenmodulationssignal PWMO in Ansprache auf das
verriegelte Signal ab.
Es sei beispielsweise angenommen, daß die Daten Q0-Q3 des
Zählers 3 im Hexadezimalsystem "0" und die Pulsbreiten
daten D0-D3 des Registers 1 im Hexadezimalsystem "5"
sind. In diesem Fall werden die logisch tiefen Bits der
Daten Q0-Q3 der Hexadezimalen "0" des Zählers 3 an die
exklusiv-NOR-Gates XNOR1-XNOR4 der Vergleichsschaltung 4
angelegt. Auch werden die logisch hohen Bits der Pulsbrei
tendaten D0-D3 der Hexadezimalen "5" des Registers 1 an
die exklusiv-NOR-Gates XNOR1 und XNOR3 angelegt, während
die logisch tiefen Bits dieser Daten an die exklusiv-NOR-
Gates XNOR2 und XNOR4 angelegt werden. Jedes der exklu
siv-NOR-Gates XNOR1 und XNOR3 gibt ein tiefes Signal ab,
weil es das hohe Bit des Registers 1 und das tiefe Bit des
Zählers 3 erhält. Jedes der exklusiv-NOR-Gates XNOR2 und
XNOR4 gibt ein hohes Signal ab, weil es das tiefe Bit vom
Register 1 und das tiefe Bit vom Zähler 3 erhält.
Die tiefen Signale der exklusiv-NOR-Gates (Gatter) XNOR1
und XNOR3 und die hohen Signale der exklusiv-NOR-Gates
XNOR2 und XNOR4 werden an das NAND-Gate NAND1 im Verglei
cher 4 angelegt, wodurch das NAND-Gate NAND1 veranlaßt
wird, ein hohes Signal abzugeben.
Sodann werden das hohe Signal des Gates NAND1 und das
Rücksetzsignal RE mit hohem Pegel gemäß Fig. 5C an das
NAND-Gate NAND2 in der Vergleichsschaltung 4 angelegt,
wobei das NAND-Gate NAND2 veranlaßt wird, ein tiefes
Signal abzugeben. Das tiefe Signal des Gates NAND2 wird an
den Rücksetz-Anschluß R des Flip-Flop FF1 in der Ausgangs
einheit 5 angelegt.
Die logisch tiefen Bits der Daten Q0-Q3 der Hexadezimalen
"0" des Zählers 3 werden auch an das NOR-Gate NOR1 in der
Vergleichsschaltung 4 angelegt, wodurch das NOR-Gate NOR1
veranlaßt wird, ein hohes Signal abzugeben. Das hohe
Signal des NOR-Gates NOR1 wird an den Setz-Anschluß S des
Flip-Flop FF1 in der Ausgangseinheit 5 angelegt.
Im Ergebnis gibt das Flip-Flop FF1 das Pulsbreitenmodula
tionssignal PWMO mit hohem Pegel gemäß Fig. 5F ab, und
zwar in Ansprache auf die hohen bzw. tiefen Signale,
welche an die Setz- bzw. Rücksetz-Anschlüsse S bzw. R
angelegt worden sind.
Wenn danach der Zähler 3 die Daten Q0-Q3 der hexadezimalen
"5" abgibt, während er fortfährt, die Taktsignale CK der
Zählsteuerung 2 zu zählen, werden die logisch hohen Bits
der Daten Q0-Q3 der hexadezimalen "5" des Zählers 3 an die
exklusiv-NOR-Gates XNOR1 und XNOR3 angelegt und die
logisch tiefen Bits werden an die exklusiv-NOR-Gates XNOR2
und XNOR4 angelegt. Auch die logisch hohen Bits der Puls
breitendaten D0-D3 der hexadezimalen "5" des Registers 1
werden an die exklusiv-NOR-Gates XNOR1 und XNOR3 angelegt,
während die logisch tiefen Bits an die exklusiv-NOR-Gates
XNOR2 und XNOR4 angelegt werden. Im Ergebnis gibt jedes
der exklusiv-NOR-Gates XNOR1, XNOR2, XNOR3 und XNOR4 ein
hohes Signal ab.
Die hohen Signale der exklusiv-NOR-Gates XNOR1, XNOR2,
XNOR3 und XNOR4 werden an das NAND-Gate NAND1 in der
Vergleichsschaltung 4 angelegt, wodurch das NAND-Gate
NAND1 veranlaßt wird, ein tiefes Signal abzugeben. Das
tiefe Signal des NAND-Gates NAND1 wird an das NAND-Gate
NAND2 in der Vergleichsschaltung 4 angelegt, welches auch
mit dem externen Rücksetzsignal RE (hoher Pegel) gemäß
Fig. 5C beaufschlagt wird. Im Ergebnis gibt das NAND-Gate
NAND2 ein hohes Signal an den Rücksetz-Anschluß R des
Flip-Flop FF1 in der Ausgangseinheit 5 ab.
Die logisch tiefen und hohen Bits der Daten Q0-Q3 der
hexadezimalen "5" des Zählers 3 werden auch an das NOR-
Gate NOR1 in der Vergleichsschaltung 4 angelegt, wodurch
das NOR-Gate NOR1 veranlaßt wird, ein tiefes Signal abzu
geben. Das tiefe Signal des NOR-Gate NOR1 wird an den
Setz-Anschluß S des Flip-Flop FF1 in der Ausgangseinheit 5
angelegt.
Im Ergebnis gibt das Flip-Flop FF1 ein Pulsbreitenmodula
tionssignal PWMO mit tiefem Pegel gemäß Fig. 5F ab, und
zwar in Ansprache auf die tiefen bzw. hohen Signale, die
jeweils an seine Setz- und Rücksetz-Anschlüsse S bzw. R
angelegt wurden.
Wird der vorstehende Betrieb wiederholt durchgeführt, so
werden Pulsbreitenmodulationssignale erhalten mit der
gewünschten Zeitfolge und der gewünschten Breite.
Mit anderen Worten: Sind die Pulsbreitendaten D0-D3 des
Registers 1 größer als die Daten Q0-Q3 des Zählers 3, so
gibt die herkömmliche Pulsbreitenmodulationsvorrichtung
ein Pulsbreitenmodulationssignal PWMO mit hohem Pegel ab.
Wenn hingegen die Pulsbreitendaten D0-D3 des Registers 1
kleiner oder gleich sind wie die Daten Q0-Q3 des Zählers
3, so gibt die herkömmliche Pulsbreitenmodulationsvor
richtung ein Pulsbreitenmodulationssignal PWMO mit tiefem
Pegel ab.
Diese herkömmliche Pulsbreitenmodulationsvorrichtung hat
jedoch den Nachteil, daß sie nur einen Puls pro Periode
abgibt, was Nachteile hinsichtlich der Frequenzgenauigkeit
hat. Auch reduziert die große Anzahl an Bauteilen, wie
NOR-Gates, exklusiv-NOR-Gates, NAND-Gates etc. die Daten
verarbeitungsgeschwindigkeit, und auch die Integration bei
der Herstellung eines einzelnen Chips wird erschwert.
Aus der gattungsbildenden EP 0 076 129 A2 ist ein Schaltkreis
zur Erzeugung von Impulsen mit veränderbaren Tastverhältnissen
bekannt, der einen Zähler aufweist, der Maschinentakte zählt
und den Zähler auf Null stellt, wenn dieser einen ersten vorbeschriebenen
Wert erreicht. Eine Vielzahl von Registern speichert,
Daten, die den erforderten Tastverhältnissen einer gleichen
Anzahl von Ausgangsimpulsen entspricht. Ein einziger Komparator
vergleicht den Zählerstand mit dem Inhalt dieser Register
in unterschiedlichen Impulsintervallen jedes Maschinentaktes.
Eine Vielzahl von Ausgangs-Flip-Flops werden durch den
Zähler und den Komparator so gesteuert, daß sie in dem entsprechenden
Impulsinterval eines Maschinentaktes zurückgesetzt
werden, in denen der Zählerstand den Inhalt des zugehörigen Registers
erreicht, und in dem entsprechenden Impulsintervall gesetzt
werden, nachdem der Zähler auf Null gestellt worden ist.
Aus der US 4,502,024 ist ein Pulsbreitenmodulationsschaltkreis
bekannt, bei dem ein Ausgangssignal eines Zwischenspeichers zum
Aufnehmen eines Zählerstandes vorgesehen ist, der durch Zählen
eines Referenztaktsignals gemäß der Dauer eines zu modulierenden
Signales erreicht worden ist. Durch einen Komparator wird
der Zählerstand mit einem Ausgangssignal von einem Rampenzähler
verglichen, um das Referenztaktsignal in einer vorbestimmten
Zeitdauer zu zählen, um so eine Pulsbreitenmodulation zu erreichen.
Die Anzahl der Bits des Komparators und des Rampenzählers
wird abhängig von der Anzahl der Bits des Zwischenspeicherschaltkreises
erhöht.
Die vorliegende Erfindung geht aus von diesen Nachteilen
und Problemen, und ihr liegt somit das Ziel zugrunde, eine
Pulsbreitenmodulationsvorrichtung bereitzustellen, deren
Aufbau einfach ist, bei der die Verarbeitungsgeschwindig
keit hoch ist und die einfach in ein einziges Chip inte
griert werden kann.
Hierzu ist bei einer erfindungsgemäßen Pulsbreitenmodula
tionsvorrichtung vorgesehen, daß Pulsbreitendaten und
Zähldaten miteinander mittels PMOS- und NMOS-Transistoren
unterschiedlicher Stromverstärkungen verglichen werden, so
daß die Verarbeitungszeit reduziert wird und die Integra
tionsfähigkeit bei der Herstellung eines einzigen Chips
verbessert ist.
Im einzelnen weist eine Pulsbreitenmodu
lationsvorrichtung der eingangs beschriebenen Art erfindungsgemäß die Merkmale des kennzeichnenden
Teils des Anspruchs 1 auf.
Nachfolgend ist die Erfindung anhand der Zeichnung bei
spielhaft näher erläutert. Es zeigt:
Fig. 1 ein Blockdiagramm einer Pulsbreitenmodulationsvor
richtung gemäß der Erfindung;
Fig. 2 eine Darstellung von Einzelheiten einer Ver
gleichsschaltung in einer Vorrichtung gemäß
Fig. 1;
Fig. 3A bis 3F zeitliche Verläufe von Signalen der
einzelnen Bauteile einer Vorrichtung gemäß Fig. 1;
Fig. 4 ein Blockdiagramm einer herkömmlichen Pulsbreiten
modulationsvorrichtung; und
Fig. 5A bis 5F zeitliche Verläufe von Signalen der einzelnen
Komponenten einer Vorrichtung gemäß Fig. 4.
Gemäß Fig. 1 ist bei der Pulsbreitenmodulationsvorrichtung
eine Speicherschaltung 10 vorgesehen zum zeitweisen
Speichern von Pulsbreitendaten D10-D13, die über einen
Datenbus eingegeben sind, und zum Invertieren dieser
Daten, wobei die Pulsbreitendaten D10-D13 eine Pulsbreite
festlegen.
Eine Zählschaltung 20 ist in der Pulsbreitenmodulations
vorrichtung vorgesehen, um ein Taktsignal CK in Ansprache
auf ein externes Pulsbreitenmodulationsfreigabesignal PE
und ein externes Rücksetzsignal RE zu zählen.
Eine Vergleichsschaltung 30 ist vorgesehen, um die Anzahl
logischer 0-Bits der invertierten Pulsbreitendaten
/D10-/D13 der Speicherschaltung 10 mit der Anzahl logi
scher 1-Bits der Daten Q20-Q23 der Zählschaltung 20 zu
vergleichen und ein hochpegeliges Signal abzugeben, wenn
die Anzahl der logischen 0-Bits der invertierten Pulsbrei
tendaten /D10-/D13 größer oder gleich ist als bzw. wie die
Anzahl der logischen 1-Bits der Daten Q20-Q23, während ein
tiefpegeliges Signal abgegeben wird, wenn die Anzahl der
logischen 0-Bits der invertierten Pulsbreitendaten
/D10-/D13 kleiner ist als die Anzahl der logischen 1-Bits
der Daten Q20-Q23.
Eine Ausgangsschaltung 40 ist vorgesehen, um ein Ausgangs
signal der Vergleichsschaltung 30 zu verriegeln, so daß
ein Pulsbreitenmodulationssignal PWMO abgegeben wird.
Die Speicherschaltung 10 enthält ein Register 11 zum
zeitweisen Speichern der Pulsbreitendaten D10-D13, die
über den Datenbus eingegeben wurden, und eine Invertie
rungsschaltung 12 zum Invertieren der Pulsbreitendaten
D10-D13 des Registers 11.
Die Zählschaltung 20 enthält eine Zählsteuerung 21 zum
Steuern der Abgabe des Taktsignals CK, welches in sie
eingegeben wurde, in Ansprache auf das externe Pulsbrei
tenmodulationsfreigabesignal PE, und einen Zähler 22 zum
Zählen des Taktsignals CK, welches von der Zählsteuerung
21 in Ansprache auf ein externes Rücksetzsignal RE abgege
ben wird.
Die Vergleichsschaltung 30 enthält eine Vielzahl von PMOS-
Transistoren MP31-MP34, von denen jeder durchgeschaltet
wird in Ansprache auf ein zugeordnetes Bit aus einer
Mehrzahl logischer 0-Bits der invertierten Pulsbreiten
daten /D10-/D13 der Speicherschaltung 10, und eine Viel
zahl NMOS-Transistoren MN31-MN34, die Sources aufweisen,
welche an die Drains der PMOS-Transistoren MP31-MP34
angeschlossen sind, während die NMOS-Transistoren MN31-MN34
durchgeschaltet werden in Ansprache auf entsprechende
logische 1-Bits der Daten Q23-Q20 der Zählschaltung 20, um
die Source-Ströme der PMOS-Transistoren MP31-MP34 zu den
Drains zu überführen.
Eine Pufferschaltung 31 ist in der Vergleichsschaltung 30
vorgesehen, um die Ausgangssignale der PMOS-Transistoren
MP31-MP34 hinsichtlich ihrer Wellenform zu formen.
Die Ausgangsschaltung 40 enthält einen Invertierer 41 zum
Invertieren des Ausgangssignals der Vergleichsschaltung 30
und ein Flip-Flop 42 zum Durchführen einer Verriegelung
bezüglich des Ausgangssignals der Vergleichsschaltung 30
in Ansprache auf das Ausgangssignal der Vergleichsschal
tung 30 und ein Ausgangssignal des Invertierers 41, um das
Pulsbreitenmodulationssignal PWMO abzugeben.
Der Betrieb der Pulsbreitenmodulationsvorrichtung mit dem
vorstehend beschriebenen Aufbau wird nachfolgend mit
Bezugnahme auf die Fig. 1, 2 und Fig. 3A bis 3F näher
beschrieben.
Eine Versorgungsspannung VDD, das externe Rücksetzsignal
RE gemäß Fig. 3A und Pulsbreitendaten D10-D13, welche die
Pulsbreite bestimmen, werden in die Pulsbreitenmodula
tionsvorrichtung eingegeben. Die Pulsbreitendaten D10-D13
gemäß Fig. 3C werden in die Speicherschaltung 10 eingege
ben. In der Speicherschaltung 10 werden die eingegebenen
Pulsbreitendaten D10-D13 zeitweise im Register 11 gespei
chert und dann mittels der Invertierschaltung 12 inver
tiert. Die durch die Invertierschaltung 12 invertierten
Pulsbreitendaten /D10-/D13 werden in die Vergleichsschal
tung 30 eingegeben.
Bei Eingabe des externen Pulsbreitenmodulationsfreigabe
signals PE mit hohem Pegel gemäß Fig. 3B und des Taktsig
nals CK gemäß Fig. 3D, legt die Zählsteuerung 21 im
Zählkreis 20 das Taktsignal CK, welches in sie eingegeben
wurde, an den Zähler 22 an. In Ansprache auf das Rücksetz
signal RE gemäß Fig. 3A zählt der Zähler 22 das Taktsignal
CK der Zählsteuerung 21. Im Ergebnis werden die Daten
Q20-Q23 gemäß Fig. 3E vom Zähler 22 an die Vergleichs
schaltung 30 abgegeben.
Die invertierten Pulsbreitendaten /D10-/D13 der Speicher
schaltung 10 und die Daten Q20-Q23 der Zählschaltung 20
werden an die PMOS-Transistoren MP31-MP34 und die NMOS-
Transistoren MN34-MN31 in der Vergleichsschaltung 30
jeweils angelegt, um jeweils den Leitungszustand des
zugeordneten Transistors zu steuern.
Im einzelnen: Die logisch tiefen Bits der invertierten
Pulsbreitendaten /D10-/D13 der Speichereinheit 10 schalten
die zugeordneten PMOS-Transistoren MP31-MP34 durch.
Daraufhin werden die Source-Ströme der durchgeschalteten
PMOS-Transistoren MP31-MP34 zu deren Drains übertragen.
Die logisch hohen Bits Q20-Q23 der Zählschaltung 20
schalten die zugeordneten NMOS-Transistoren MN34-MN31
durch, die an die Drains der PMOS-Transistoren MP34-MP31
angeschlossen sind.
Wenn die Anzahl der logisch tiefen Bits der invertierten
Pulsbreitendaten /D10-/D13 der Speicherschaltung 10 größer
oder gleich ist wie die Anzahl der logisch hohen Bits der
Daten Q20-Q23 der Zählschaltung 20, werden die Drain-Strö
me der durchgeschalteten PMOS-Transistoren MP31-MP34 nicht
an die Sources der NMOS-Transistoren MN34-MN31 angelegt.
Im Ergebnis wird ein hochpegeliges Signal der durchge
schalteten PMOS-Transistoren MP31-MP34 an die Pufferschal
tung 31 in der Vergleichsschaltung 30 angelegt.
Ist die Anzahl der logisch tiefen Bits der invertierten
Pulsbreitendaten /D10-/D13 der Speicherschaltung 10
kleiner als die Anzahl der logisch hohen Bits der Daten
Q20-Q23 der Zählschaltung 20, werden die Drain-Ströme der
durchgeschalteten PMOS-Transistoren MP31-MP34 an die
Sources der NMOS-Transistoren MN34-MN31 angelegt. Im
Ergebnis wird ein tiefpegeliges Signal von den durchge
schalteten PMOS-Transistoren MP31-MP34 an die Pufferschal
tung 31 in der Vergleichsschaltung 30 abgegeben.
Sodann wird im Ausgangsschaltkreis 40 das tiefe oder hohe
Signal, welches mittels der Pufferschaltung 30 hinsicht
lich der Wellenform geformt wurde, durch den Invertierer
41 invertiert und dann an den Rücksetz-Anschluß R des
Flip-Flop 42 angelegt. Ein Setz-Anschluß S des Flip-Flops
erhält das Ausgangssignal der Pufferschaltung 31. Im
Ergebnis gibt das Flip-Flop 42 ein Pulsbreitenmodulations
signal PWMO gemäß Fig. 3F ab, und zwar in Ansprache auf
die Signale, welche an seine Setz- bzw. Rücksetz-Anschlüs
se angelegt worden sind.
Es sei beispielsweise angenommen, daß die Pulsbreitendaten
D10-D13 entsprechend einer hexadezimalen "3" in die
Speicherschaltung 10 eingegeben werden. In diesem Falle
werden die eingegebenen Pulsbreitendaten D10-D13 der
hexadezimalen "3" mittels der Invertierschaltung 12
invertiert und sodann an die PMOS-Transistoren MP31-MP34
in der Vergleichsschaltung 30 angelegt. Im einzelnen
werden logisch tiefe Bits der invertierten Pulsbreiten
daten /D10-/D13 der hexadezimalen "3" an die Gates der
PMOS-Transistoren MP31 und MP32 angelegt, was dazu führt,
daß die PMOS-Transistoren MP31 und MP32 eingeschaltet
werden. Die logisch hohen Bits werden an die Gates der
PMOS-Transistoren MP33 und MP34 angelegt, was dazu führt,
daß die PMOS-Transistoren MP33 und MP34 gesperrt (ausge
schaltet) werden. Im Ergebnis werden die Source-Ströme der
durchgeschalteten PMOS-Transistoren MP31 und MP32 zu deren
Drains überführt.
Wenn die Daten Q20-Q23 der Zählschaltung 20 einer hexade
zimalen "0" entsprechen und die Pulsbreitendaten D10-D13
entsprechend einer hexadezimalen "3" in die Speicherschal
tung 10 eingegeben werden, werden alle NMOS-Transistoren
MN34-MN31 in der Vergleichsschaltung 30 gesperrt, weil
ihre Gates die logisch tiefen Bits der Daten Q20-Q23
entsprechend der hexadezimalen "0" erhalten. Im Ergebnis
wird ein hochpegeliges Signal der Drains der durchgeschal
teten PMOS-Transistoren MP31 und MP32 mittels der Puffer
schaltung 31 in der Vergleichsschaltung 30 hinsichtlich
seiner Wellenform geformt. Das Ausgangssignal der Puffer
schaltung 31 wird mit dem Invertierer 41 in der Ausgangs
schaltung 40 invertiert und dann an den Rücksetz-Anschluß
R des Flip-Flop 42 in der Ausgangsschaltung 40 angelegt,
wobei der Setz-Anschluß S das Ausgangssignal der Puffer
schaltung 31 erhält. Im Ergebnis gibt das Flip-Flop 42 das
Pulsbreitenmodulationssignal PWMO mit hohem Pegel gemäß
Fig. 3F in Ansprache auf die jeweils an die Setz- und
Rücksetz-Anschlüsse S bzw. R des Flip-Flop angelegten
Signale ab.
Gibt der Zähler 22 in der Zählschaltung 20 die Daten
Q20-Q23 entsprechend einer hexadezimalen "1" ab, während
er fortfährt, die Taktsignale CK der Zählsteuerung 21 zu
zählen, so werden die NMOS-Transistoren MN34 in der
Vergleichsschaltung 30 durchgeschaltet aufgrund der
Eingabe der logisch hohen Bits der Daten Q20-Q23 der
hexadezimalen "1", während die NMOS-Transistoren MN31-MN33
in der Vergleichsschaltung 30 gesperrt werden aufgrund der
Eingabe der logisch tiefen Bits der Daten Q20-Q23 der
Hexadezimalen "1". Im Ergebnis werden die Drain-Ströme der
PMOS-Transistoren MP31 und MP32, welche aufgrund der
Eingabe der invertierten Pulsbreitendaten /D10-/D13 der
hexadezimalen "3" durchgeschaltet sind, zu der Source des
durchgeschalteten NMOS-Transistors MN34 überführt, wodurch
die durchgeschalteten PMOS-Transistoren MP31 und MP32
veranlaßt werden, ein tiefpegeliges Signal an die Puffer
schaltung 31 in der Vergleichsschaltung 30 abzugeben. Weil
die Summe der Stromverstärkungsfaktoren der durchgeschal
teten PMOS-Transistoren MP31 und MP32 kleiner ist als der
Stromverstärkungsfaktor des durchgeschalteten NMOS-Transi
stors MN34, wird ein tiefpegeliges Signal von den durchge
schalteten PMOS-Transistoren MP31 und MP32 abgegeben. Das
tiefpegelige Signal der durchgeschalteten PMOS-Transisto
ren MP31 und MP32 wird mittels der Pufferschaltung 31
hinsichtlich der Wellenform gestaltet. Das Ausgangssignal
der Pufferschaltung 31 wird durch den Invertierer 41
invertiert und dann an den Rücksetz-Anschluß R des Flip-
Flop 42 angelegt, wobei der Setz-Anschluß S das Ausgangs
signal der Pufferschaltung 31 erhält. Im Ergebnis gibt das
Flip-Flop 42 ein Pulsbreitenmodulationssignal PWMO mit
tiefem Pegel gemäß Fig. 3F ab, und zwar in Ansprache auf
die an die Setz- bzw. Rücksetz-Anschlüsse S und R jeweils
angelegten Signale.
Gibt der Zähler 22 in der Zählschaltung 20 die Daten
Q20-Q23 entsprechend einer hexadezimalen "4" ab, während
er fortfährt, die Taktsignale CK der Zählsteuerung 21 zu
zählen, so wird der NMOS-Transistor MN32 in der Ver
gleichsschaltung 30 durchgeschaltet, da das logisch hohe
Bit der Daten Q20-Q23 der hexadezimalen "4" anliegt,
während die NMOS-Transistoren MN31, MN33 und MN34 in der
Vergleichsschaltung 30 gesperrt werden, da das logisch
tiefe Bit der Daten Q20-Q23 der hexadezimalen "4" anliegt.
Im Ergebnis wird ein hochpegeliges Signal der PMOS-Tran
sistoren MP31 und MP32, die aufgrund des Anlegens der
invertierten Pulsbreitendaten /D10-/D13 der hexadezimalen
"3" durchgeschaltet sind, zum Pufferschaltkreis 31 in der
Vergleichsschaltung 30 überführt. Da die Summe der
Stromverstärkungsfaktoren der durchgeschalteten PMOS-Tran
sistoren MP31 und MP32 größer ist als der Stromverstär
kungsfaktor des durchgeschalteten NMOS-Transistor MN32,
wird ein hochpegeliges Signal von den durchgeschalteten
PMOS-Transistoren MP31 und MP32 abgegeben. Sodann wird das
hochpegelige Signal der durchgeschalteten PMOS-Transisto
ren MP31 und MP32 hinsichtlich seiner Wellenform durch die
Pufferschaltung 31 in der Vergleichsschaltung 30 geformt.
Das hochpegelige Ausgangssignal der Pufferschaltung 31
wird direkt an den Setz-Anschluß S des Flip-Flop 42 in dem
Ausgangskreis 40 und über den Invertierer 41 an den Rück
setz-Anschluß R angelegt. Im Ergebnis gibt das Flip-Flop
42 ein Pulsbreitenmodulationssignal PWMO mit hohem Pegel
gemäß Fig. 3F in Ansprache auf die jeweils an den Setz-
bzw. Rücksetz-Anschluß S bzw. R angelegten Signale ab.
Gibt der Zähler 22 in der Zählschaltung 20 Daten Q20-Q23
entsprechend einer hexadezimalen "5" ab, während er
fortfährt, die Taktsignale CK der Zählsteuerung 21 zu
zählen, so werden die NMOS-Transistoren MN32 und MN34 in
der Vergleichsschaltung 30 durchgeschaltet aufgrund des
Anliegens des logisch hohen Bits der Daten Q20-Q23 ent
sprechend einer hexadezimalen "5", während die NMOS-Tran
sistoren MN31 und MN32 in der Vergleichsschaltung 30
gesperrt werden wegen des Anliegens des logisch tiefen
Bits der Daten Q20-Q23 der hexadezimalen "5". Im Ergebnis
werden die Drain-Ströme der PMOS-Transistoren MP31 und
MP32, die wegen des Anliegens der invertierten Pulsbrei
tendaten /D10-/D13 der hexadezimalen "3" durchgeschaltet
sind, zu den Sources der durchgeschalteten NMOS-Transisto
ren MN32 und MN34 überführt, wodurch die durchgeschalteten
PMOS-Transistoren MP31 und MP32 veranlaßt werden, ein
tiefpegeliges Signal an die Pufferschaltung 31 in der
Vergleichsschaltung 30 abzugeben. Weil die Summe der
Stromverstärkungsfaktoren der durchgeschalteten PMOS-Tran
sistoren MP31 und MP32 größer ist als die Summe der
Stromverstärkungsfaktoren der durchgeschalteten
NMOS-Transistoren MN32 und MN34, wird von den durchge
schalteten PMOS-Transistoren MP31 und MP32 ein tiefpegeli
ges Signal abgegeben. Das tiefpegelige Signal der durch
geschalteten PMOS-Transistoren MP31 und MP32 wird mittels
der Pufferschaltung 31 in der Vergleichsschaltung geformt.
Das tiefpegelige Ausgangssignal der Pufferschaltung 31
wird direkt an den Setz-Anschluß S des Flip-Flop 42
angelegt und über den Invertierer 41 an den Rücksetz-An
schluß R. Im Ergebnis gibt das Flip-Flop 42 ein Pulsbrei
tenmodulationssignal PWMO mit tiefem Pegel gemäß
Fig. 3F ab, und zwar in Ansprache auf diejenigen Signale,
die jeweils an die Setz- bzw. Rücksetz-Anschlüsse S bzw. R
angelegt werden.
Wird der vorstehend erläuterte Betrieb wiederholt durchge
führt, so werden Pulsbreitenmodulationssignale PWMO mit
gewünschter Periode und gewünschter Breite gemäß Fig. 3F
erhalten.
Wie sich aus der vorstehenden Beschreibung ergibt, ist
erfindungsgemäß vorgesehen, daß der Vergleich der Puls
breitendaten und der Zähldaten nur mit Hilfe von PMOS- und
NMOS-Transistoren durchgeführt wird, die unterschiedliche
Stromverstärkungsfaktoren aufweisen, so daß die Verarbei
tungsdauer verkürzt ist und auch die Integrationsfähigkeit
bezüglich eines einzigen Chips verbessert ist. Das Puls
breitenmodulationssignal mit hohem Pegel wird abgegeben,
wenn die Anzahl der logischen 0-Bits der invertierten
Pulsbreitendaten größer oder gleich ist wie die Anzahl der
logischen 1-Bits der Zähldaten, während ein Pulsbreiten
modulationssignal mit tiefem Pegel abgegeben wird, wenn
die Anzahl der logischen 0-Bits der invertierten Puls
breitendaten kleiner ist als die Anzahl der logischen
1-Bits der Zähldaten.
Claims (3)
1. Pulsbreitenmodulationsvorrichtung mit:
- - einer Speichereinrichtung (10) zum zeitweisen Spei chern von Pulsbreitendaten, die über einen Datenbus eingegeben und invertiert sind, wobei die Puls breitendaten eine Pulsbreite festlegen;
- - einer Zähleinrichtung (20) zum Zählen eines Taktsi gnals (CK) in Ansprache auf ein externes Pulsbreiten modulationsfreigabesignal (PE) und ein externes Rücksetzsignal (RE); und
- - einer Vergleichseinrichtung (30) zum Vergleichen der
Anzahl logischer 0-Bits der invertierten Pulsbreiten
daten der Speichereinrichtung (10) mit der Anzahl
logischer 1-Bits der Zähldaten der Zähleinrichtung
(20) und zum Abgeben eines hochpegeligen Signals,
wenn die Anzahl der logischen 0-Bits der invertierten
Pulsbreitendaten größer oder gleich ist wie die
Anzahl der logischen 1-Bits der Zähldaten, und zum
Abgeben eines tiefpegeligen Signals, wenn die Anzahl
der logischen 0-Bits der invertierten Pulsbreiten
daten kleiner ist als die Anzahl der logischen 1-Bits
der Zähldaten;
gekennzeichnet durch - - eine Ausgangseinrichtung (40) zum Verriegeln eines Ausgangssignals der Vergleichseinrichtung (30) und um ein Pulsbreitenmodulationssignal (PWMO) abzugeben, die
- - einen Inverter (41) zum Invertieren des Ausgangssignals der Vergleichseinrichtung (30); und
- - ein Flip-Flop (42) aufweist zum Durchführen einer Verriegelung des Ausgangssignals der Vergleichseinrichtung (30) in Ansprache auf das Ausgangssignal der Vergleichseinrichtung und ein Ausgangssignal des Invertierers, um das Pulsbreitenmodulationssignal (PWMO) abzugeben.
2. Pulsbreitenmodulationsvorrichtung gemäß Anspruch 1,
dadurch gekennzeichnet, daß die Speichereinrichtung
folgendes aufweist:
- - ein Register (11) zum zeitweisen Speichern der über einen Datenbus eingegebenen Pulsbreitendaten; und
- - einen Invertierkreis (12) zum Invertieren der Puls breitendaten des Registers (11).
3. Pulsbreitenmodulationsvorrichtung gemäß einem der
Ansprüche 1 oder 2, dadurch gekennzeichnet, daß die
Vergleichseinrichtung (30) folgendes aufweist:
- - eine Vielzahl von PMOS-Transistoren, von denen jeder in Ansprache auf ein zugeordnetes logisches 0-Bit der invertierten Pulsbreitendaten der Speichereinrichtung (10) durchgeschaltet wird;
- - eine Vielzahl von NMOS-Transistoren, die Sources aufweisen, die an die Drains der PMOS-Transistoren angeschlossen sind, wobei die NMOS-Transistoren in Ansprache auf ein zugeordnetes logisches 1-Bit der Daten der Zähleinrichtung durchgeschaltet werden, um die Source-Ströme der PMOS-Transistoren zu deren Drains zu übertragen; und
- - eine Pufferschaltung (31) zum Formen der Ausgangssig nale der PMOS-Transistoren.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR92016837U KR940006510Y1 (ko) | 1992-09-04 | 1992-09-04 | 펄스 폭 변조 회로 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE4329823A1 DE4329823A1 (de) | 1994-03-10 |
DE4329823C2 true DE4329823C2 (de) | 1995-07-27 |
Family
ID=19339603
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4329823A Expired - Fee Related DE4329823C2 (de) | 1992-09-04 | 1993-09-03 | Vorrichtung für die Pulsbreitenmodulation |
Country Status (5)
Country | Link |
---|---|
US (1) | US5363406A (de) |
JP (1) | JPH06216776A (de) |
KR (1) | KR940006510Y1 (de) |
DE (1) | DE4329823C2 (de) |
TW (1) | TW222727B (de) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5537068A (en) * | 1994-09-06 | 1996-07-16 | Intel Corporation | Differential delay line clock generator |
US5828250A (en) * | 1994-09-06 | 1998-10-27 | Intel Corporation | Differential delay line clock generator with feedback phase control |
KR0147197B1 (ko) * | 1995-05-22 | 1998-12-01 | 문정환 | 다수채널의 펄스폭 변조회로 |
US5581204A (en) * | 1995-06-02 | 1996-12-03 | International Business Machines Corporation | Pulse width measurement circuit |
KR0145622B1 (ko) * | 1995-11-28 | 1998-12-01 | 김광호 | 펄스폭변조신호 출력회로 |
US6390579B1 (en) * | 1999-04-15 | 2002-05-21 | Hewlett-Packard Company | Pulse width modulator using delay-line technology with automatic calibration of delays to desired operating frequency |
US6342822B1 (en) | 2000-11-28 | 2002-01-29 | Fairchild Semiconductor Corporation | Method and apparatus for implementing improved pulse width modulation |
JP2006042446A (ja) * | 2004-07-23 | 2006-02-09 | Yamaha Motor Co Ltd | モータ制御システムの異常監視装置 |
TWI532323B (zh) | 2013-08-14 | 2016-05-01 | 財團法人工業技術研究院 | 數位脈波寬度產生器及其產生方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SE408985B (sv) * | 1977-12-27 | 1979-07-16 | Philips Svenska Ab | Pulsgenerator |
JPS5853229A (ja) * | 1981-09-26 | 1983-03-29 | Mitsubishi Electric Corp | 可変デユ−テイ比パルス波形発生回路 |
DE3373250D1 (en) * | 1982-06-15 | 1987-10-01 | Toshiba Kk | Pulse-width modulation circuit |
JPS6237124A (ja) * | 1985-04-04 | 1987-02-18 | Asahi Chem Ind Co Ltd | 直線配位性芳香族ポリアミドフイルムの製造方法 |
-
1992
- 1992-09-04 KR KR92016837U patent/KR940006510Y1/ko not_active IP Right Cessation
-
1993
- 1993-08-27 US US08/112,281 patent/US5363406A/en not_active Expired - Fee Related
- 1993-08-30 TW TW082107038A patent/TW222727B/zh active
- 1993-09-03 DE DE4329823A patent/DE4329823C2/de not_active Expired - Fee Related
- 1993-09-03 JP JP5219667A patent/JPH06216776A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
US5363406A (en) | 1994-11-08 |
KR940006510Y1 (ko) | 1994-09-24 |
TW222727B (de) | 1994-04-21 |
JPH06216776A (ja) | 1994-08-05 |
DE4329823A1 (de) | 1994-03-10 |
KR940008793U (ko) | 1994-04-21 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8327 | Change in the person/name/address of the patent owner |
Owner name: HYNIX SEMICONDUCTOR INC., ICHON, KYONGGI, KR |
|
8327 | Change in the person/name/address of the patent owner |
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|
8339 | Ceased/non-payment of the annual fee |