DE3750073T2

DE3750073T2 - Programmierbare Folgesteuerung.

Info

Publication number: DE3750073T2
Application number: DE3750073T
Authority: DE
Inventors: Robert K Breuninger
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1986-09-30
Filing date: 1987-09-29
Publication date: 1994-11-10
Anticipated expiration: 2007-09-30
Also published as: DE3750073D1; US4858178A; JPS63164529A; EP0266065B1; EP0266065A3; JP2898636B2; EP0266065A2

Description

Technisches Gebiet der Erfindung

Die Erfindung betrifft Logikfelder und insbesondere anwenderprogrammierbare Logikmatrizen, mit denen sich Zeitsteuerfolgen erzeugen lassen.

Hintergrund der Erfindung

Programmierbare Logikfelder, die üblicherweise unter PAL bekannt sind, einem Warenzeichen der Monolithic Memories Inc., stellen eine Familie von Logikvorrichtungen dar, die in der Technik zur Implementierung kombinatorischer Logikfunktionen eingesetzt werden. Im allgemeinen weist ein PAL eine programmierbare UND-Matrix und eine nicht-programmierbare ODER-Matrix oder umgekehrt auf, so daß dem Programmierer nur eine relativ begrenzte Flexibilität bei den implementierbaren Logikfunktionen zur Verfügung steht.
Kürzlich wurde eine anwenderprogrammierbare Logikfolgesteuerung (FPLS) entwickelt, die eine UND-Teilmatrix und eine ODER-Teilmatrix enthält. Die FPLS weist eine Vielzahl von Zustandsregistern auf, die mit den Ausgängen der ODER-Teilmatrix verbunden sind, wobei die Ausgänge der Zustandsregister in das Leitungsnetz als Eingänge der Produktteilmatrix rückgekoppelt werden. Demnach kann die FPLS einen Zustand zum Gebrauch in einer weiteren kombinatorischen Logikfunktion speichern, und durch das Programmieren vieler kombinatorischer Folgeproduktterme in der UND-Teilmatrix ist es zur Generierung vieler unterschiedlicher Taktzyklen an seinen FPLS-Ausgängen einsetzbar.
Beim Einsatz gebräuchlicher FPLS werden Zeitsteuerfolgen derart gebildet, daß ein getrennt programmierbarer Produktterm ein Ausgangssignal bei jedem Triggerübergang eines Eingangstakts bestimmt. Dies erfordert eine unnötige Anzahl von programmierbaren Produkttermen, die für andere Zwecke genützt werden könnten. Wird ein externer Zähler genützt, um die erzeugten Taktfolgen zu kennzeichnen, so sind hierfür eine Anzahl von externen Eingängen und Ausgängen des FPLS vorzusehen.
Deshalb ist in der Industrie ein Bedarf für eine effizientere Vorgehensweise beim Erzeugen von Zeitsteuerfolgen mittels einer Logikmatrix sowie für eine vielseitig einsetzbare Ein-Chip-Lösung, die sich sowohl für Ablaufsteuereinheit- als auch Wellengeneratoranwendungen nützen läßt, entstanden.
Der Stand der Technik wird anhand der folgenden Artikel und Patentschriften beispielhaft dargestellt.
Auf den Seiten 63 bis 68 der Zeitschrift Elektronik, Nr. 24 vom November 1979 ist ein Artikel mit dem Titel "Festwerkspeicher ersetzt Logikschaltungen" veröffentlicht, in dem Schaltungen beschrieben sind, die einen Zähler zum Adressieren eines ROMs zum Erzeugen einer Wellenform benützen.
Auf den Seiten 109 bis 114 der Zeitschrift Electronics vom 8. August 1974 ist ein Artikel mit dem Titel "PLAs erhöhen Verarbeitungsgeschwindigkeit von Digitalprozessoren und reduzieren Anzahl von Komponenten" veröffentlicht, in dem die speziellen Vorteile von ROMs und anwenderprogrammierbaren Logikfeldern erörtert werden.
Auf den Seiten 37 bis 54 der Zeitschrift Electronic Engineering, Band 52, Nr. 633 vom Januar 1980 ist ein Artikel mit dem Titel "Anwenderprogrammierbare Logikvorrichtungen" veröffentlicht, in dem programmierbare Logikfeldschaltungen beschrieben werden, wobei eine beschriebene Schaltung eine Rückkopplung der Ausgänge des Felds an ihre Eingänge über ein Zustandsregister aufweist.
In dem US-Patent Nr. 4,318,185 ist ein programmierbares Logikfeld mit Rückkopplung von seinen Ausgängen zu seinen Eingängen über ein Zustandsregister beschrieben.
In der am 23. September 1987 veröffentlichten europäischen Patentanmeldung mit der Nr. 0,238,125 ist auch ein programmierbares Logikfeld mit Rückkopplung von seinen Ausgängen zu seinen Eingängen über ein Zustandsregister beschrieben.
Gemäß einem Aspekt der vorliegenden Erfindung wird eine programmierbare Folgesteuerung geschaffen, enthaltend:
ein erstes programmierbares Feld mit UND-Gattern und Eingängen sowie Ausgängen;
ein zweites programmierbares Feld mit ODER-Gattern, die als Eingangssignale ausgewählte Ausgangssignale des ersten Feldes empfangen und Ausgänge aufweisen; und
mehrere erste Zustandsregister, die als Eingangssignal jeweils ein Ausgangssignal des zweiten Feldes empfangen und jeweils einen Ausgang aufweisen, der mit einem Eingang des ersten Feldes verbunden ist;
dadurch gekennzeichnet, daß die Folgesteuerung ferner einen Zähler enthält, der mehrere Ausgänge aufweist, die jeweils an einen Eingang des ersten Feldes angeschlossen sind, wobei der Zähler wenigstens einen ersten Eingang aufweist, der den Betrieb des Zählers steuert und an einen Ausgang des zweiten Feldes angeschlossen ist.
Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird ein Verfahren zum Erzeugen einer programmierten Folge von Zeitsteuersignalen geschaffen, bei welchem Eingangssignale angelegt werden der Reihe nach über ein Produktfeld aus programmierten Verbindungen zwischen mehreren ersten Eingangsleitern und mehreren ersten Zwischenleitern, mehrere UND-Gatter, ein Summenfeld aus programmierten Verbindungen zwischen mehreren zweiten Eingangsleitern und mehreren zweiten Zwischenleitern und mehrere ODER-Gatter, wobei die Zeitsteuersignale als Ausgangssignale gewisser ODER-Gatter erzeugt werden und wobei mehrere Signale aus den ODER-Gattern in Zustandsregistern gespeichert und als Eingangssignale an das Produktfeld angelegt werden, gekennzeichnet durch Ausgangssignale aus Stufen eines Taktimpulse zählenden Zählers, die als weitere Eingangssignale an das Produktfeld angelegt werden, und durch Steuern des Zählers abhängig von einem Ausgangssignal aus einem ausgewählten ODER-Gatter.
Bevorzugte Ausführungen der vorliegenden Erfindung enthalten eine anwenderprogrammierbare Folgesteuerung (PSG), die programmierbare Produkt- und Summenmatrizen enthält. Die Ausgänge der Produktmatrix werden an die Eingänge der Summenmatrix gekoppelt. Ein Zähler, beispielsweise ein Binärzähler, erzeugt eine Zählfolge auf einer Vielzahl von Zählleitungen, die an die Eingänge der Produktmatrix angeschlossen sind. Die Produktmatrix enthält ebenso eine Vielzahl von externen Eingangsleitungen. Die programmierbare Folgesteuerung der Erfindung kann auch eine Vielzahl von Zustandsregistern enthalten, die einen oder mehrere Zustände speichern können, für das Rückkoppeln als Eingangssignale in die Produktmatrix, wobei die Eingänge der Zustandsregister an entsprechende ausgewählte Ausgänge der Summenmatrix angeschlossen sind. Wenigstens einige der Ausgänge der Summenmatrix sind mit externen Ausgängen der PSG verbunden, und können vorzugsweise für einen Betrieb mit und ohne Register ausgewählt werden.
In einer bevorzugten Ausführung wird eine in die Summenmatrix einprogrammierte Summentermschaltung zum Rücksetzen des Zählers auf Null benützt, und eine weitere wird für eine Zähl-/Haltefunktion eingesetzt, wobei sich der Zähler so betreiben läßt, daß er den Zählvorgang unterbricht und anschließend den Zählvorgang wieder aufnimmt. Eine Konfigurationssicherung, die im Zusammenhang mit der Taktquelle steht, kann so ausgewählt werden, daß sie entweder bei einem-negativen oder einem positiven Übergang ausgelöst wird.
Die programmierbare Folgesteuerung kann zum Erzeugen mehrerer Taktfolgen benützt werden, wobei auf die einzelnen Taktfolgen mittels eines von dem Binärzähler erzeugten Zählzyklus Bezug genommen wird. Weitere Ausgangsfolgen lassen sich gemäß der dem Zählerzyklus entsprechenden kombinatorischen Logikfunktionen und der externen Eingangssignale auswählen. Die Zustandsregister können benützt werden, um eine Vielzahl von Zuständen festzulegen, wobei jeder Zustand mit einem Zählzyklus in Zusammenhang steht, innerhalb dessen sich vorab ausgewählte Ausgangsfolgen wiederholen. Auf diese Weise kann die programmierbare Folgesteuerung unterschiedliche Zählzyklen aufweisen sowie unterschiedliche Ausgangsfunktionsfolgen, auf die jeweils durch einen ausgewählten Zählzyklus Bezug genommen wird, so daß sie bei einem entsprechenden Zustand betriebsmäßig vorliegen. Der Binärzähler läßt sich so erweitern, daß er durch den Einsatz von einem oder mehreren Zustandsregistern weitere signifikante Ziffern enthält. Die programmierbare Folgesteuerung läßt sich als Taktgenerator, als Auffrisch-Zeitgeber und als Speicherzeitsteuerung oder als andere Ablaufsteuereinheit konfigurieren, unter weiteren programmierbaren Logikanwendungen, und stellt für den Entwickler von Systemen mit anwenderprogrammierbarer Logik eine außerordentlich flexible Baueinheit dar.

Kurze Beschreibung der Zeichnungen

Ein vollständigeres Verständnis der Erfindung ergibt sich unter Bezug auf die folgende detaillierte Beschreibung im Zusammenhang mit den begleitenden Zeichnungen; es zeigen:
Fig. 1 ein vereinfachtes elektrisches Prinzipschaltbild einer programmierbaren Folgesteuerung gemäß der Erfindung;
Fig. 2 ein elektrisches Prinzipschaltbild eines Mikroprozessor-basierten Speichersystems, das mehrere Ausführungen einer programmierbaren Folgesteuerung gemäß der Erfindung enthält;
Fig. 3 ein Impulsdiagramm, das Zeitanforderungen für eine Wellengeneratorkonfiguration der programmierbaren Folgesteuerung gemäß Fig. 1 darstellt;
Fig. 4 ein vereinfachtes elektrisches Prinzipschaltbild einer programmierbaren Folgesteuerung entsprechend der in Fig. 1 gezeigten, die so programmiert ist, daß die in Fig. 3 dargestellten Wellenformen erzeugt werden;
Fig. 5 ein Impulsdiagramm, das Zeitanforderungen für einen Auffrisch-Zeitgeber darstellt;
Fig. 6 ein vereinfachtes elektrisches Prinzipschaltbild einer programmierbaren Folgesteuerung gemäß der Erfindung, so wie er als Auffrisch-Zeitgeber gemäß Fig. 5 programmiert ist;
Fig. 7 ein Flußdiagramm für eine dynamische Speicherzeitsteuerung, die den Kontrollübergang zwischen mehreren Zuständen darstellt;
Fig. 8 ein Impulsdiagramm der Anforderungen für eine dynamische Speicherzeitsteuerungskonfiguration der programmierbaren Folgesteuerung der Erfindung, so wie sie für den Betrieb in einem ersten Zustand gelten;
Fig. 9 ein Impulsdiagramm, das die Anforderungen der Speicherzeitsteuerungen darstellt, so wie sie für den Betrieb in einem zweiten Zustand gelten; und
Fig. 10 ein vereinfachtes elektrisches Prinzipblockschaltbild einer programmierbaren Folgesteuerung, die so programmiert ist, daß sie sich wie die in den Fig. 7-9 festgelegte Speicherzeitsteuerung verhält.

Beschreibung der Erfindung

Es wird nun auf Fig. 1 der Zeichnungen Bezug genommen, die ein vereinfachtes elektrisches Prinzipschaltbild einer programmierbaren Folgesteuerung (PSG) gemäß der Erfindung darstellt. Der PSG enthält mehrere anwenderprogrammierbare Elemente, unter anderem eine Produkt- oder UND-Matrix 10 und eine Summen- oder ODER-Matrix 12. Die Produkt-Matrix 10 könnte ebenso eine NAND- Matrix sein, und die Summenmatrix 12 könnte ebenso eine NOR-Matrix sein. Die Produktmatrix 10 weist mehrere externe Eingänge 14 auf. Hinter jedem Eingang 14 ist zum Invertieren ein Inverter 16 geschaltet, so daß sowohl ein wahrer Wert und ein Komplementwert des Eingangssignals für jede externe Eingangsleitung als Eingangsnutzsignal zur Verfügung stehen. Die Produktmatrix 10 enthält mehrere UND- oder Produkttermleitungen 20, die in Zusammenhang mit jedem Produkt oder jedem UND-Gatter 22 stehen. Hier ist für jedes UND-Gatter 22 aus Gründen der Klarheit nur eine Produkttermleitung 20 gezeigt, jedoch repräsentiert die dargestellte Leitung tatsächlich mehrere Eingangssignale an jedem UND-Gatter 22, beispielsweise 16 Eingänge. Jede Gruppe von Produkttermleitungen 20, die ein entsprechendes UND-Gatter 22 speisen, lassen sich zur Bildungner Produkttermschaltung programmieren, und verkörpert dann einen Produktterm. Die Eingänge 14 lassen sich selektiv mit den Produkttermleitungen 20 durch Intakthalten einer Sicherung bei jeder einzelnen von mehreren Kreuzungsstellen 23, an denen sich die Produkttermleitungen 20 und die Eingangsleitungen kreuzen, verbinden. Die Sicherungen an den verbleibenden Kreuzungsstellen einer verbundenen Produkttermleitung werden durchgebrannt.
In den meisten Anwendungen werden die 16 Eingänge eines beliebigen UND-Gatters 22 nicht alle gebraucht. Deshalb werden die nicht genützten Produkttermleitungen 20 auf einen hohen Spannungswert hochgezogen, so daß sich die an diesen Leitungen angeschlossenen Eingänge immer in einem H-Zustand befinden. Demnach ist die durch jedes UND-Gatter 22 gebildete Logikfunktion ein Produktterm der Werte an ausgewählten Eingangsleitungen, die an ausgewählten Kreuzungsstellen 23 über die Länge der Produkttermleitungen 20 des Gatters angebunden sind.
Ein wichtiges Merkmal der Erfindung ist ein Zähler 24, der vorzugsweise ein Binärzähler ist. Der Binärzähler 24 läßt sich so betreiben, daß er einen binären Zählerstand bei Empfang eines Taktsignals an seinem Takteingang 25 inkrementiert. Der momentane binäre Zählerstand steht über mehrere Zählleitungen 26 zur Verfügung, die selektiv als interne Eingangsleitungen an die Produkttermleitungen 20 angeschlossen sind. Wie die anderen Eingänge der Produktmatrix 10, sind auch die Zählleitungen 26 zum Invertieren an Inverter 28 angeschlossen, so daß die Komplementwerte ihrer Signale bei der Programmierung von kombinatorischer Logik zur Verfügung stehen.
In einer bevorzugten Ausführung weist die programmierbare Folgesteuerung der Erfindung 13 externe Eingänge 14 und 6 Zählleitungen oder Eingänge 26 auf. Vorzugsweise gibt es 80 Gruppen von UND-Term-Leitungen 20, an die sich sowohl die internen als auch die externen Eingänge der PSG anschließen lassen.
Der von einer aus jeweils einer Gruppe von Produkttermleitungen 20 gebildeten Produkttermschaltung abgegebene Wert erscheint an einem Ausgang 30 eines entsprechenden UND-Gatters 22. Die Produkttermausgangsleitungen 30 werden selektiv als Eingänge an die Summenmatrix 12 angeschlossen. Die Produkttermausgangsleitungen 30 kreuzen mehrere Summenterm- oder ODER-Term-Leitungen 32 an Kreuzungsstellen 33. Verbindungen werden selektiv an Kreuzungsstellen 33 unter Ausnützung der gebräuchlichen PLA- Technologie gebildet, indem man Sicherungen an diesen Stellen intakt läßt. Die verbleibenden Stellen der gesamten UND-Matrix 10 und der ODER-Matrix 12 werden durchgebrannt. Jede Summentermleitung 32 stellt tatsächlich ein Bündel von Eingängen für ein entsprechendes ODER-Gatter 34a-n dar, wobei sich das Bündel als Summentermschaltung programmieren läßt, die einen Summenterm verkörpert, der ausgewählte Produktterme als seine Variablen enthält.
Zum Programmieren einer speziellen kombinatorischen Funktion programmiert der Operateur eine oder mehrere Produkttermleitungen 20, die sich dann zum Bilden von einer oder mehreren Summentermschaltungen auf den Leitungen 32 nützen lassen. Jede nicht genützte Leitung wird auf Massepotential gezogen, so daß die durch das Gatter 34 gebildete ODER-Funktion gültig bleibt.
Die Ausgänge der ODER-Gatter 34a-n dienen unterschiedlichen Zwecken, wobei einige intern rückgekoppelt werden und andere mit den Ausgängen des PSG-Chips verbunden werden.
Der Ausgang des obersten ODER-Gatters 34a wird als synchrone Rücksetzleitung (SCLR) 35 ohne zwischengeschaltetes Register betrieben. Die registerfreie SCLR-Leitung 35 dient als ein Eingang des SCLR-ODER-Gatters 37. Eine SCLR-Leitung 36 ist an den Ausgang des ODER-Gatters 37 angeschlossen und mit dem SCLR-Anschluß des Zählers 24 verbunden. Ein "H" -Signal auf der Leitung 36 bewirkt ein Rücksetzen des Binärzählers 24 auf Null mit dem nächsten Triggertaktübergang, und der Zähler 24 beginnt dann wieder von Null an zu wählen.
Der Ausgang eines zweiten ODER-Gatters 34b ist mit dem "S"-Eingang eines synchronen Zustandsregisters 39 verbunden, das ein S-R-Flipflop sein kann. Ein Ausgang eines dritten ODER-Gatters 34c ist mit dem "R"-Eingang des Registers 39 verbunden. Das Register 39 kann eine synchrone Rücksetzzustandsvariable speichern, die den Wert des Ausgangssignals einer mit Register versehenen SCLR-Leitung 41 bestimmt. Demnach kann der Anwender eine SCLR-Funktion mit oder ohne Zwischenspeicherung wählen.
Obgleich sie in den folgenden Beispielen nicht eingesetzt wird, ist eine SCLR-Funktion mit Zwischenspeicherung in gewissen Anwendungen nützlich, in denen ein schnellerer Betrieb erwünscht ist. Die SCLR-Funktion mit Register erfordert den Einsatz einer zusätzlichen Produkttermschaltung 20, gewährleistet jedoch eine maximale Verarbeitungsgeschwindigkeit. Wird ein Betrieb mit Register gewählt, so geht das SCLR-Register 39 in den "H"-Zustand bei Empfang eines "H"-Signals vom Gatter 34b an seinem "S"-Eingang über. Bei der nächsten aktiven Taktflanke wird das Register 39 zurückgesetzt. Gleichzeitig wird der Zähler 24 auf Null zurückgesetzt. Demnach wird die Einstellzeit für die SCLR-Funktion in den Zeitraum des vorhergehenden Taktsignals gelegt. Bei Einsatz der SCLR-Funktion ohne Register, ausgehend von Gatter 34a, ist die Einstellzeit zu der Fmax-Gleichung hinzuzuzählen, oder zu der Gleichung, aus der die gesamte Verarbeitungsgeschwindigkeit des Chips bestimmt wird. Demnach existiert ein Abwägen zwischen Geschwindigkeit und dem Einsatz einer weiteren Produktschaltung 20.
Der Ausgang des vierten ODER-Gatters 34d ist mit der Zähl/Haltesignalleitung 38 ohne Register verbunden. Die Leitung 38 liegt am Eingang eines Zähl-/Halte-ODER-Gatters 40. Das ODER- Gatter 40 weist eine Ausgangsleitung 42 auf, die zu dem Binärzähler 24 rückgekoppelt wird. In der dargestellten Ausführung bewirkt ein "L"-Signal auf der Zähl-/Halteleitung 42 die Wiederaufnahme des Zählens durch den Binärzähler 24; ein "H"-Signal auf der Leitung 42 bewirkt die Unterbrechung des Zählvorgangs des Binärzählers, bis ein "L"-Signal auf der Leitung 42 auftritt. Dies ist die bevorzugte Anordnung, da bei erstmaliger Betriebnahme der Zähler aktiv ist.
Ein Ausgang eines fünften ODER-Gatters 34e ist mit dem "S"-Eingang eines synchronen Zustandsregisters oder S-R-Flipflop 44 verbunden. Entsprechend dient ein Ausgang eines sechsten ODER- Gatters 34f als Eingang für den "R"-Eingang des Flipflops 44. Das Flipflop oder Zustandsregister 44 speichert eine Zähl/Haltezustandsvariable, mit der festgelegt wird, ob der Binärzähler 24 weiterzählen oder unterbrechen soll. Demnach kann der Entwickler zwischen Zähl-/Haltefunktionen mit und ohne Register wählen.
Weitere ODER-Gatter 34g-n dienen als R- und S-Eingänge von mehreren nicht fest zugeordneten Zustandsregistern 46a-n. Obgleich aus Gründen der Übersichtlichkeit nur zwei Zustandsregister 46a und 46n gezeigt sind, weist eine bevorzugte Ausführung der programmierbaren Folgesteuerung acht derartige Register auf, die auch J/K-Flipflops anstelle von S/R-Flipflops sein können. Jedes Zustandsregister 46a-n weist eine Ausgangsleitung 48a-n auf, die als Eingang an die Produktmatrix 10 rückgekoppelt wird. Eine Abzweigung jeder Leitung 48a-n wird bei 50a-n invertiert, so daß entweder der wahre Wert auf der Leitung 48a-n oder sein Komplementwert beim Programmieren ausgewählter kombinatorischer Logikfunktionen benützt werden kann. Jedes Zustandsregister 44 und 46a-n wird durch die Taktquellenleitung 52 kontrolliert, die ebenso den Zähler 24 synchron kontrolliert.
Die Summenmatrix 12 ist an mehrere externe Ausgänge 54a-n angeschlossen. In einer Ausführung ist jede externe Anschlußleitung 54a-n mit einem entsprechenden exklusiven ODER-(XOR)-Gatter 56a-n über einen Multiplexer 58a-n und ein Ausgangsregister 60a-n verbunden. In dieser Ausfürung weist jedes XOR-Gatter- 56a-n eine Konfigurationssicherung 62a-n auf, die die Auswahl des wahren oder komplementären Ausgangswertes auf der Leitung 64a-n gestattet. Die Auswahl wird mittels dieser oder anderer Konfigurationssicherungen, die hier beschrieben sind, entweder durch Durchbrennen oder Intakthalten der einzelnen Sicherungen durchgeführt. Die Leitungen 64a-n sind an Eingänge der Ausgangsregister 60a-n und weiterhin ohne zwischengeschaltete Register an Eingänge der Multiplexer 58a-n angeschlossen. Die Ausgangsregister 60a-n weisen Ausgangsleitungen 66a-n auf, die als zweite Eingänge der entsprechenden Multiplexer 58a-n angeschlossen sind. Jeder Multiplexer 58a-n enthält Konfigurationssicherung 67a-n, mit der festgelegt wird, ob ein Ausgangssignal über ein Register oder direkt über die externen Ausgangsleitung 54a-n abgegeben wird. In einer bevorzugten Ausführung gibt es acht Ausgangsregister 50a-h mit zugeordneten Multiplexern 58a-h, obgleich hier nur zwei aus Gründen der Klarheit gezeigt sind.
Das Signal auf der Taktquellenleitung 52 wird durch ein XOR- Gatter 68 erzeugt, an dessen einem Eingang eine Konfigurationssicherung 70 anliegt. Durch das Durchbrennen der Sicherung 70 oder das Intakthalten derselben kann der Entwickler zwischen einer Takttriggerung bei positivem oder negativem Übergang wählen.
Obgleich nicht gezeigt, läßt sich jede Ausgangsleitung 54 an einen Pufferspeicher mit drei Zuständen anschließen, der eine Auswahlleitung mit hoher Impedanz aufweist. Wird ein Zustand mit hoher Impedanz gewählt, so wird am Ausgang des Pufferspeichers angezeigt, daß die PSG sich nicht im Betriebszustand befindet. Die Auswahlleitungen mit hoher Impedanz lassen sich am Ausgang eines NAND-Gatters zusammenfügen, von dem ein Eingang an eine externe Eingangsleitung 14 angeschlossen und ein anderer Eingang mit einer Konfigurationssicherung verbunden werden kann. Wird diese Konfigurationssicherung durchgebrannt, so wird ein "L"-Signal auf der angeschlossenen externen Eingangsleitung 14 alle Ausgänge 54 freigeben. Ein "H"-Signal auf der angeschlossenen externen Eingangsleitung 14 wird alle Ausgänge 54 deaktivieren. Wird die Konfigurationssicherung nicht durchgebrannt, so bleiben die Ausgänge freigegeben, unabhängig von dem Wert auf der angeschlossenen Eingangsleitung.
In Fig. 2 ist ein Speichersystem in schematischer Weise dargestellt, bei dem sich mehrere Konfigurationen der Erfindung einsetzen lassen. Das dargestellte Blockschaltbild zeigt ein Speichersystem eines Mikrocomputers auf der Basis eines Intel 8086- Prozessorchips 90. Die programmierbare Folgesteuerung der Erfindung läßt sich so programmieren, daß sie als Taktgenerator wie bei 92, als Auffrisch-Zeitgeber wie bei 94 oder als eine Zeitsteuerung für einen Speicher wie bei 96 wirkt.
Durch eine RESET-Leitung 98 wird ein Reset-Eingang 100 des Prozessors 90, ein Reset-Eingang 102 der Speicher-Zeitsteuerung 96 und ein Reset-Eingang 104 des Auffrisch-Zeitgebers 94 verbunden. Das RESET-Signal wird von einer Systemrücksetztschaltung (nicht abgebildet) erzeugt. Der Prozessor 90 weist eine Systemtakteingangsleitung 110 auf, die von dem Taktgenerator 92 gespeist wird. Die Systemtaktleitung 110 wird ferner dem Auffrisch-Zeitgeber 94 zugeführt. Ein READY-Signal wird über die Leitung 112 an den Prozessor 90 ausgehend von der Speicher- Zeitsteuerung 96 angelegt. Eine Speicher-(Eingang/Ausgang)-Auswahlleitung 114 (M/IO) wird an die Speicher-Zeitsteuerung 96 abgegeben. Eine Lese-(RD)-Signalleitung 116 liegt zwischen Prozessor 90 und einem Bustreiber 118 an, der hier durch zwei SN74AS240-Chips realisiert ist. Eine Schreib-(WR)-Signalleitung 120 wird vom Prozessor 90 an jede der vier Bereiche eines Speichers mit wahlfreiem Zugriff 122a-d abgegeben, wobei jeder Bereich in dieser Ausführung sechzehn 256k-Speicherchips mit wahlfreiem Zugriff enthält. Eine Adreßspeicherfreigabe-(ALE)- Signalleitung 124 wird von einem Ausgang des Prozessors 90 an die Speicher-Zeitsteuerung 96 und eine dynamische Speichersteuereinheit 126 abgegeben. Der Prozessor 90 ist ferner mit einem Adress- und Datenbus 128 mit Mehrfachbetrieb verbunden und weist ferner SEL 0- und SEL 1-Signalleitungen 130 und 132 auf, die an Eingänge der dynamischen Speichersteuereinheit 126 angeschlossen sind, um eine Auswahl des Bereichs 122a-d vorzunehmen, auf den zugegriffen werden soll.
Der Taktquellenchip 108 ist mit einem Kristall 134 verbunden. Dieser Chip gibt auf der Leitung 136 ein oszillierendes Signal ab, das dem Taktgenerator 92 zugeführt wird.
Der Taktgenerator 92 enthält eine Systemtaktausgangsleitung 110 und eine Referenztaktausgangsleitung 138. Die Referenztaktausgangsleitung ist mit einem Eingang Speicher-Zeitsteuerung 96 verbunden.
Der Auffrisch-Zeitgeber 94 weist Eingänge auf, die ein RESET- Signal auf der Leitung 98, ein Systemtakt-(SYSCLK)-Signal über die Leitung 110 und ein Taktauffrischabschluß-(RFC)-Signal über die Leitung 140 aufnehmen. Er bildet ein Auffrischanforderungssignal (REFREQ), das über die Leitung 142 an die Speicher- Zeitsteuerung 96 abgegeben wird.
Die Speicher-Zeitsteuerung 96 weist als Eingänge die soeben beschriebenen Leitungen 142, 138, 102, 114 und 124 auf, und in ihren Ausgängen ist die soeben beschriebene RDY-Leitung 112 enthalten. Die Speicher-Zeitsteuerung 96 ist an ihren Ausgängen ferner mit der RFC-Signalleitung 140, der Zeilenadreß-Strobe- (RAS)-Leitung 144, der Spaltenadreß-Strobe-(CAS)-Leitung 146, einer Multiplex-(Zeilen/Spalten)-Auswahl-(MSEL)-Signalleitung 148 und einer Betriebsartsteuerung-(MCl)-Signalleitung 150, die zur Auswahl eines Auffrisch- oder eines normalen Zugriffsmodus dient, angeschlossen. Die RAS-Leitung 144, die CAS-Leitung 146, die MSEL-Leitung 148 und die MCl-Leitung 150 sind mit den entsprechenden Eingängen der dynamischen Speichersteuereinheit 126 verbunden.
Die dynamische Speichersteuereinheit 126 regelt den Zugriff auf die DRAM-Bereiche 122a-d. Für die DRAM-Bereiche 122a-d gibt die dynamische Speichersteuereinheit 126 Signale über die folgenden Leitungen ab: RASn-Signalleitung 152a-d, CASn-Signalleitung 154a-d und Adreßbus 156. Der Bus 128 ist als Dateneingangsbus mit jedem der dynamischen RAM-Bereiche 122a-d verbunden, und ein Datenausgangsbus 158 verbindet jeden der DRAM-Bereiche umgekehrt mit dem Bustreiber 118.
Nachdem nun ein Umfeld beschrieben ist, in dem sich die programmierbare Folgesteuereinheit der Erfindung vorteilhaft einsetzen läßt, wird nun auf Fig. 3 Bezug genommen, die ein Impulsdiagramm darstellt, das das Eingangssignal des Oszillators und die vom Taktgenerator 92 in Fig. 2 abzugebende Ausgangssignale zeigt.
Der Taktgenerator 92 empfängt ein Oszillatorsignal 160, das in der dargestellten Ausführung eine Frequenz von 30 Megahertz aufweist. Der Taktgenerator 92 muß ein Referenztaktsignal 162 erzeugen, mit einer Betriebsfrequenz von 15 Megahertz und einem Tastverhältnis von 50%. Ferner ist ein Systemtaktsignal 164 zu erzeugen, das eine Frequenz von 5 Megahertz und ein 33,33% H- /66,67% L-Tastverhältnis aufweist. Der Referenztakt 162 muß nahezu taktgleich mit dem Systemtakt 164 sein, um einen synchronen Betrieb des in Fig. 2 gezeigten Speichersystems zu gewährleisten.
Zur Kennzeichnung wurden die Aufwärtsübergänge des Oszillatorsignals 160 markiert, um festzulegen, wann Übergänge des Referenztakts 162 und des Systemtaktsignals 164 zu erfolgen haben. Es ist ersichtlich, daß sich die Signale 162 und 164 in einem Zyklus von 11 Aufwärts-Übergängen bezogen auf das Oszillatorsignal 160 wiederholen.
Fig. 4 zeigt ein vereinfachtes elektrisches Prinzipschaltbild einer programmierbaren Folgesteuerung, die so programmiert ist, daß sie eine Ausführung des Taktgenerators 92 darstellt, wobei gleiche Bezugszeichen für gleiche und ähnliche Teile, so wie sie zuvor beschrieben wurden, eingesetzt werden. Wie in Fig. 1 wurde aus Gründen der Klarheit die Anzahl von externen Eingängen, von Rückkopplungseingängen, von Zustandsregistern, von UND-Gattern und Ausgangsregistern und ODER-Gattern verringert. Ferner weist der Zähler 24 in einer bevorzugten technischen Ausführung sechs Stufen und somit sechs Gruppen von Zählleitungen 28 und 172 auf, jedoch sind hier, wiederum aus Gründen der Klarheit, lediglich vier derartige Stufen gezeigt.
Der erste Schritt bei der Programmierung der PSG so, daß er sich wie der spezifizierte Taktgenerator verhält, besteht darin, daß die Matrizen 10 und 12 so konfiguriert werden, daß der Zähler 24 jedesmal beim Erreichen eines Zählstands von 11 auf Null zurückgesetzt wird, wodurch ein Zählzyklus festgelegt wird, indem sich das Referenztaktsignal 162 und das Systemtaktsignal 164 wiederholen. An den Stellen 170 bleiben die Sicherungen intakt, wodurch entweder die Zählleitungen 26 oder ihre komplementären Leitungen 172 mit einer Menge von Produkttermleitungen verbunden werden, die in schematischer Weise durch Leitung 174 dargestellt sind. Sobald die Signale auf den Zählleitungen 26 den Dezimalwert 11 (= 10112) repräsentieren, wird dann ein "H"-Signal durch das UND-Gatter 186 erzeugt. Der Ausgang des UND-Gatters 186 wird an eine synchrone Rücksetz-Summentermleitung 180 durch das Intaktlassen der Sicherung 198 angeschlossen. Der durch das Gatter 186 erzeugte "H"-Wert wird demnach als ein Eingang dem SCLR-ODER-Gatter 34a zugeführt. Dieses "H"-Ausgangssignal bewirkt, daß ein Signal auf der Leitung 36 einen "H"-Wert aufweist, was wiederum ein Rücksetzen des Zählers auf Null bewirkt, wodurch der Zählzyklus von 11 entsteht.
Sobald der Zählzyklus programmiert ist, lassen sich die anderen Zyklen dadurch programmieren, daß jeder Aufwärts-Übergang der anderen Zyklen auf einen besonderen Zählabschnitt des 11er- Zählzyklus bezogen wird. Ein Blick auf Fig. 3 läßt erkennen, daß für das Referenztaktsignal 162 ein Übergang bei jedem zweiten Übergang des Oszillatorsignals 160 erforderlich ist. Positive Übergänge des Referenztaktes 162 treten bei den Übergängen 0, 2, 4, 6, 8 und 10 auf. Die Binärdarstellung jeder dieser Zahlen enthält eine "0" an der ersten Stelle. Demnach bleibt eine Sicherung an der Stelle 184 intakt, wie in Fig. 4 gezeigt ist. Die verbleibenden Produkttermleitungen, die das Referenztakt-UND-Gatter 188 speisen, werden im wesentlichen durch das Hochziehen auf einen "1"-Wert deaktiviert. Demnach wird der Ausgang des UND-Gatters 188 immer dann den "1"-Wert aufweisen, wenn auf der Zeitzählleitung 26 ein "0"-Bit übertragen wird, was bei Zählerständen von 0, 2, 4, 6, 8 und 10 der Fall ist. Indem der Ausgang des UND-Gatters 188 an eine Referenztakt-Summentermschaltung 190 bei der Sicherung 192 angeschlossen wird, erscheinen die geeigneten Übergänge am Ausgang eines entsprechenden ODER-Gatters 194. Der Ausgang des Referenztakt-ODER- Gatters 194 wird mit der Referenztakt-Ausgangsleitung 138 durch einen Multiplexer 196 verbunden. Eine Konfigurationssicherung 200, die dem Multiplexer 196 zugeordnet ist, wird durchgebrannt, so daß der Ausgang des ODER-Gatters 194 direkt mit der Ausgangsleitung 138 unter Umgehung des Flipflops oder Registers 202 verbunden wird. Der "R"-Eingang des Flipflops 202 wird nicht benützt, und-demnach ist das ODER-Gatter 204 deaktiviert.
Der Systemtakt 164 weist eine kompliziertere Impulsfolge auf. Negative Übergänge sind bei den positiven Übergängen 2 und 8 des Oszillatorsignals erforderlich, und positive Übergänge sind bei den Übergängen 6 und 0 des Oszillatorsignals erforderlich.
Produkttermleitungen oder -schaltungen 208 werden so programmiert, daß sich bei einem Zählerstand von "1", "5", "7", "11" des Zählers 24 ein positiver Wert einstellt. Diese Zählwerte liegen absichtlich um eins niedriger als die gewünschten Ausgangszählwerte, um der durch das synchrone Ausgangsregister 206 verursachten Verzögerung um einen Impuls Rechnung zu tragen. Produkttermschaltungen 208 speisen entsprechende UND-Gatter 210, wobei zwei Ausgänge dieser Gatter mit der Summentermleitung oder -schaltung 212 und die anderen zwei Ausgänge dieser Gatter mit der Summentermleitung oder -schaltung 214 verbunden sind. Dieses Paar von Summentermschaltungen wird über ODER-Gatter 216 an die entsprechenden S- und R-Eingänge des Ausgangsregisters 206 angebunden. Da die Konfigurationssicherung 218, die dem Multiplexer 220 zugeordnet ist, intakt bleibt, wählt der Multiplexer den Ausgang mit Register anstelle des Ausgangs ohne Register an der Systemtaktleitung 110 aus. Da das Ausgangsregister 206 benützt wird, ist eine Produkttermschaltung 208 nur für diejenigen Zählerstände zu programmieren, bei denen das Systemtaktsignal einen Übergang aufweist, da das S/R-Register 206 seinen momentanen Zustand solange speichert, bis an seinen Eingängen ein Wechsel ausgelöst wird. Andernfalls wäre eine Produkttermleitung für jeden positiven Übergang des Oszillators erforderlich.
In der Praxis wird der Taktgenerator 92 eine weitere periphere Taktausgangsleitung (PCLK) für andere Zeitsteuereinheiten und periphere Einheiten verteilt über das ganze System hinweg aufweisen. In der dargestellten Ausführung wurde die PCLK so codiert, daß der Betrieb mit 2,5 Megahertz und mit einem Tastverhältnis von 50% erfolgt. Die PCLK-Programmierung ist in Fig. 4 nicht gezeigt, würde jedoch in einer im wesentlichen gleichen Weise wie die SYSCLK-Programmierung erfolgen.
Das obige Beispiel zeigt, wie sich ein Wellengenerator unter Gebrauch der programmierbaren Folgesteuerung der Erfindung bauen läßt. Die beiden für diese Anwendung durchzuführenden Schritte sind:
(1) Programmieren des Zählers so, daß er bei Erreichen der gewünschten Zähllänge auf Null zurückgesetzt wird; und
(2) Bilden der Logikgleichungen zum Steuern der Ausgänge gemäß des momentanen Zustands des Binärzählers.
In Fig. 5 ist ein Impulsdiagramm dargestellt, das die Zeitanforderungen für einen Auffrisch-Zeitgeber zeigt. Die dargestellten Zeitanforderungen sind diejenigen eines Auffrisch- Zeitgebers, der zu dem in Fig. 2 gezeigten Auffrischzeitgeber 94 ähnlich ist, wenn auch in vereinfachter Form.
Ein Auffrisch-Zeitgeber ist erforderlich, da in dynamischen Speichern, so wie den in Fig. 2 gezeigten DRAM-Bereichen 122a-d, ein periodisches Auffrischen jeder Zellreihe erforderlich ist. Wo TMS4256-DRAM-Chips eingesetzt werden, sollte eine Zeile mindestens alle 15,6 Mikrosekunden einmal aufgefrischt werden. Bei einem 5 Megahertz Systemtakt sollte die Teilerrate des Zeitgebers auf ungefähr 77 Taktzyklen eingestellt werden. Diese Bedingung erzeugt alle 15,4 Mikrosekunden eine Auffrisch- Anforderung (REFREQ). Die Speichersteuereinheit 126 führt sofort eine Auffrisch-Anforderung aus, wenn sie nicht an einem Zugriffzyklus beteiligt ist. Führt die Speichersteuereinheit einen Zugriffszyklus durch, so wird die Auffrisch-Anforderung bis zum Beenden des Zugriffszyklus nicht beachtet. Der REFREQ- Ausgang muß auf dem L-Pegel bleiben, bis das RFC-Signal empfangen wird.
Zum Zweck der Erklärung wird ein Auffrisch-Zeitgeber beschrieben, der ein REFREQ-Anforderungssignal jeweils nach 22 Systemtaktzyklen aussendet, anstatt nach jeweils 77 Systemtaktzyklen, wie es für den Zeitgeber 94 aus Fig. 2 erforderlich wäre.
Nun sei auf Fig. 5 Bezug genommen. Da die Auffrisch-Anforderung mindestens nach jeweils 22 Systemtaktzyklen zu erzeugen ist, ist der in Fig. 6 gezeigte Binärzähler 24 um ein Bit zu erweitern, so daß er über 15 hinaus zählen kann. Dies wird erreicht, indem eine Höchstwert-Produkttermschaltung 240 programmiert wird, die eine wahr-Bedingung am Gatter 242 bei Vorliegen einer binären "15" auf den Zählleitungen 28 und ihren Komplementen 172 erfaßt. Damit das Gatter 242 einen H-Pegel aufweist, muß die zur Leitung C4 komplementäre Leitung 246, die an die Höchstwertproduktumschaltung 242 angeschlossen ist, auf einem H-Pegel liegen. Liegen alle Eingänge des Gatters 242 auf dem H- Pegel, so erzeugt das UND-Gatter 242 ein H-Signal. Der Ausgang des UND-Gatters 242 ist selbst wiederum an eine C4-Summentermschaltung 243 angeschlossen, die selbst ein Eingangssignal für ein entsprechendes ODER-Gatter 34i erzeugt, dessen Ausgang am S-Eingang eines Zählererweiterungszustandsregisters 238 anliegt. Ein H-Signal des UND-Gatters 242 bewirkt ein Speichern eines "1"-Bits in dem Register 238, das als ein Register für das höchstwertige Bit des Zählers wirkt.
Der im Zustandsregister 238 gespeicherte Wert wird über die C4- Rückkopplungsleitung 250 auf die Produktmatrix zurückgekoppelt. Die Rückkopplungsleitung 250 liegt bei 248 an einem Inverter an, so daß der entsprechende Komplementwert 246 auf die Höchstwert-Produkttermleitung 240 übertragen wird. Die Wahr-Wert auf der C4-Rückkopplung 250 wird an eine zweite Höchstwert-Produkttermschaltung 252 weitergeleitet und ebenso an eine Produkttermschaltung 262, die zum Zählen bis "22" dient. Die Zählerprodukttermschaltung 252 wird so programmiert, daß alle Eingänge an das zugeordnete Gatter 254 auf H-Pegel liegen, wenn ein Zählerstand von "31" erreicht ist; demnach wird in dem Fall, in dem die auf den Zählleitungen 26 und deren Komplementärleitungen 172 übertragene Zahl dem Wert 15 entspricht und wenn über die Rückkopplungsleitung 250 angegeben wird, daß das höchstwertige Bit des momentanen Zählstands eine "1" ist, am Ausgang des UND-Gatters 254 unter der Annahme, daß das RESET- Signal auf L-Pegel liegt, ein Ausgangssignal mit H-Pegel auftreten. Ein H-Pegel am Ausgang des UND-Gatters 254 wird über die Sicherung 256 in die Summentermschaltung 258 übertragen, und von dort weiter über das ODER-Gatter 34j zu dem "R"-Eingang des Zustandsregisters 238. Dieses wiederum löst die Speicherung eines "0"-Bits in dem Zustandsregister 238 aus, wodurch das höchstwertige Bit des Zählers zurückgesetzt wird.
Nachdem nun der Zähler um ein signifikantes Bit erweitert wurde, besteht der nächste Schritt darin, ihn so zu programmieren, daß er bis 22 zählt und dann auf Null zurückgesetzt wird. Dies erfolgt durch das Programmieren der Produkttermschaltung 262 in der Weise, daß H-Pegel an den Eingängen des UND-Gatters 264 anliegen, wenn durch die Zählleitungen 26, deren Komplementärleitungen 172 und die C4-Rückkopplungsleitung 250 eine "22" dargestellt wird. Ein durch das UND-Gatter 264 erzeugtes H-Signal wird durch das Synchron-Rücksetz-(SCLR)-ODER-Gatter 34a und von dort über die Leitung 36 zum Rücksetzen des Zählers 24 weitergeleitet.
In obiger Ausführung ist zu beachten, daß die zweite Höchstwertleitung 252 eigentlich nicht erforderlich wäre, wenn der Zähler 24 so programmiert wird, daß er bei einem Zählstand von "22" zurückgesetzt wird. Die Programmierung der zweiten Höchstwertleitung 252 wurde beschrieben, um zu zeigen, wie ein erweiterter Zähler auf Null zurückgesetzt würde, wenn ein vorangehender, grundlegender Rücksetzvorgang nicht vorliegt.
Der Ausgang des UND-Gatters 264 ist auch an eine REFREQ-Summentermschaltung 266 angeschlossen. Die Summentermschaltung oder Leitung 266 ist über ein ihr zugeordnetes ODER-Gatter 34h an den "R"-Eingang eines REFREQ-Zustandsregisters 268 angeschlossen. Der im Zustandsregister 268 gespeicherte Wert wird über die Rückkopplungsleitung 270 und durch die Produktmatrix an eine Produkttermschaltung 272 zurückgekoppelt, die selbst über das UND-Gatter 274 an eine REFREQ-Ausgang-Summentermschaltung 276 angeschlossen ist.
Da die Abgabe der Auffrisch-Anforderung mit dem Zustandsregister 268 erfaßt wurde, ist das Ausgangsregister 284 nicht erforderlich. Demgemäß wird das Ausgangsregister 284 durch das Durchbrennen der Sicherung 280, die dem Multiplexer 282 zugeordnet ist, umgangen, wodurch bei der Leitung 142 der Ausgang ohne Register ausgewählt wird. Durch diese Folge von Verbindungen wird unter der Annahme, daß RESET auf L-Pegel liegt, jedesmal wenn der Zähler 24 bis auf "22" gezählt hat ein Auffrisch-Anforderungssignal erzeugt.
Der Ausgang des UND-Gatters 264 ist auch an eine C4-Summentermschaltung 254 angeschlossen, die selbst über das ODER-Gatter 34j an den "R"-Eingang des Zustandsregisters 238 angeschlossen ist. Demnach bewirkt eine "22" auf der Produkttermleitung 262 ein Rücksetzen des Zählers 24 und ebenso das Rücksetzen des im Zustandsregister 238 gespeicherten höchstwertigen Bit.
Wird auf der Eingangsleitung 140 ein H-Wert des Auffrisch-Betriebs-Abschluß-(RFC)-Signals empfangen, so muß der Auffrisch- Anforderungs-Signalausgang 142 einen H-Pegel annehmen. Deshalb ist die RFC-Signaleingangsleitung 140 an eine RFC-Produkttermschaltung 290 angeschlossen. Die verbleibenden Eingänge der Schaltung 290, die Eingänge des entsprechenden UND-Gatters 292 darstellen, werden durch Hochziehen auf den H-Pegel deaktiviert. Der Ausgang des UND-Gatters 292 ist an die Summentermschaltung 286 angeschlossen, die selbst über ein ihr zugeordnetes ODER-Gatter 34g den "S"-Eingang des REFREQ-Zustandsregisters 268 speist. Da der Inhalt des REFREQ-Zustandsregisters 268 das Ausgangssignal auf der Ausgangsleitung 142 steuert, wird ein H-Pegel des RFC-Signals zusammen mit einem L-Pegel des RESET-Signals den Ausgang 142 auf H-Pegel anheben.
Schließlich ist immer dann, wenn ein RESET-Signal auf der Leitung 98 einen H-Pegel annimmt, der Zähler rückzusetzen und die Auffrisch-Anforderungs-Leitung 142 auf H-Pegel anzuheben. Entsprechend ist die RESET-Leitung 98 an eine Rücksetz-Produkttermleitung 245 bei der Sicherung 182 angeschlossen. Die Produkttermleitung 245 liegt an einem Eingang des UND-Gatters 288 an, und die verbleibenden Eingänge werden auf H-Pegel hoch-gezogen. Der Ausgang des UND-Gatters 288 ist mit der SCLR-Summentermschaltung, der REFREQ-Summentermschaltung 286 und der C4- Summentermschaltung 258 verbunden. Bei Aktivierung bewirken diese Summentermschaltungen jeweils ein Löschens des Zählers 24, ein Setzen des REFREQ-Bits, das im Register 268 gespeichert ist, auf "1" und ein Setzen des im C4-Zustandsregister 238 gespeicherten höchstwertigen Bits auf Null.
In Fig. 7 ist nun ein logisches Flußdiagramm der PSG gezeigt, so wie sie zur Realisierung einer dynamischen Speichersteuereinheit 96 (Fig. 2) programmiert ist. Nach einem Initialisierungs- und Rücksetzschritt 300, in dem RESET auf den H-Pegel gesetzt wird, wechselt die Kontrolle zwischen drei Logikzuständen gemäß gewisser Bedingungen. Zunächst geht die Kontrolle auf einen Zustand 0 (302) über, der ein Initialisierungs- und Haltezustand ist. Im Zustand 0 wird der Zähler zurückgesetzt und P&sub0;P&sub1;, zwei Flagvariablen, die zusammen den momentanen Zustand repräsentieren, werden auf "00" zugesetzt, um den Zustand 0 darzustellen. Der Zeilenadreß-Strobe-Ausgang der Spaltenadress-Strobe-Ausgang, der READY- und MCl-Ausgang sollten auf H-Pegel liegen, und die MSEL- und RFC-Ausgänge sollten auf dem L-Pegel gehalten werden. Im Abfrageblock 308a wird der RESET- Wert dahingehend überprüft, ob er auf H-Pegel liegt. Ist dies der Fall, so wird die Kontrolle zurück auf den Zustand 0 (Block 302) übertragen. Andernfalls geht die Kontrolle auf den Abfrageblock 308b über, der überprüft, ob sowohl REFREQ als auch RESET auf L-Pegel liegen. Ist dies der Fall, so wird eine Auffrisch-Folge angestoßen, und die Kontrolle geht auf den Zustand 2 im Block 306 über. Liegen REFREQ und RESET nicht beide auf L-Pegel, so wird im Abfrageblock 308c als nächstes überprüft, ob ALE, M/IO und REFREQ auf H-Pegel und RESET auf L-Pegel liegen. Ist diese Bedingung erfüllt, so geht die Kontrolle auf Zustand 1 über, der durch den Block 304 dargestellt ist. Andernfalls erfolgt eine Rückübertragung der Kontrolle auf den Zustand 0 bei 302.
Sobald die Kontrolle auf den Zustand 1 (304) übertragen ist, wird eine DRAM-Zugriffsfolge ausgeführt. Die Flags P&sub0;P&sub1; werden auf "01" gesetzt, um den Zustand 1 darzustellen. Eine Zugriffsfolge wird ausgeführt, wie in Zusammenhang mit Fig. 8 weiter unten beschrieben werden wird. Nimmt RESET zu einem beliebigen Zeitpunkt den H-Pegel an, so wird die Zugriffs-Folge unterbrochen und die Kontrolle geht wieder auf den Zustand 0 bei 302 über.
Im Zustand 2 (306) wird P&sub0;P&sub1; auf "10" gesetzt, um den Zustand 2 darzustellen. Eine Auffrisch-Folge wird ausgeführt, wie in Zusammenhang mit Fig. 9 weiter unten beschrieben werden wird. Liegen sowohl ALE und M/IO auf H-Pegel, so wird ein READY-Signal (RDY) auf L-Pegel gesetzt. Nochmals sei darauf hingewiesen, daß die Kontrolle unmittelbar auf den Zustand 0 zurückübertragen wird, sobald RESET einen L-Pegel annimmt.
Der Abfrageblock 308d wird nach Durchführung der Auffrisch- Folge erreicht. Liegt RDY auf L-Pegel, so wird die Kontrolle auf eine Zugriffs-Bewilligungs-Folge bei 311 übertragen. Am Ende der Zugriffsbewilligung oder immer wenn RESET einen H-Pegel annimmt, wird die Kontrolle von-dem Block 311 auf den Block 302 übertragen.
In Fig. 8 ist ein Impulsdiagramm für die Eingangssignale und die erforderlichen Ausgangssignale bei dem Zugriffszyklus (Zustand 1) der Speicher-Zeitsteuerung 96 gezeigt. Bei diesem Zugriffszyklus muß die dynamische Speicher-Zeitsteuerung 96 auf die Zustände des Adreßspeicherfreigabe-(ALE)-Signals 309, des Speicher-(Eingabe/Ausgabe)-(M/IO)-Signals 310 und des Referenztakt-(REFCLK)-Signals 162 achten. Zwei REFCLK-Zyklen, nachdem sowohl das ALE-Signal 309 als auch das M/IO-Signal einen H-Pegel annehmen, nimmt das Zeilenadreß-Strobe-(RAS)-Signal 313 einen L-Pegel an. Hiernach nimmt das Multiplexer-(Zeilen/Spalten)-Auswahl-(MSEL)-Signal 314 einen H-Pegel an und dann, nach einer Inkrementierung des Zählers, nimmt das Spaltenadreß- Strobe-(CAS)-Signal 315 einen L-Pegel an. RAS, MSEL und CAS verbleiben dann in diesem Zustand über ungefähr 7 Zählzyklen hinweg, wonach sie in ihre vorherigen Zustände zurückkehren.
Ein Vergleich der RAS, MSEL und CAS-Ausgänge mit dem REFCLK-Signal zeigt, daß die RAS, MSEL und CAS-Signale mit einer Periode von 10-REFCLK-Zyklen zyklisch verlaufen. Demnach sollte der Bezug auf die während dieses Zugriffszyklus abgegebenen Folgen mit einem Zählzyklus der Periode 10 erfolgen.
Die Fig. 9 zeigt ein Impulsdiagramm für den Zustand 2, den Auffrisch-/Zugriffs-Bewilligungszyklus. Wie gezeigt, wiederholen sich die Ausgangssignale der Speicher-Zeitsteuerung während dieses Zyklus mit einer Periode von 20-Takt-Zyklen, gemessen anhand des REFCLK-Signals 162. Zwischen dem Zählerstand 9 und 10 des REFCLK-Signals ist eine logische Entscheidung zu treffen. Liegt beim Zählerstand 9 das RDY-Ausgangssignal 316 auf L-Pegel, so wird der Zähler mit dem Zählen fortfahren und es folgt das Ausführen der Zugriffs-Bewilligungs-Befehlsfolge unmittelbar nach der Auffrisch-Befehlsfolge (vergleiche Fig. 7). Liegt auf der anderen Seite RDY auf H-Pegel, so folgt das Löschen des Zählers durch das Steuerelement und die Rückkehr in den Zustand 0.
Eine Konfiguration der programmierbaren Folgesteuerung, die die durch die Fig. 7, 8 und 9 festgelegten Anforderungen erfüllt, ist in diagrammartig in Fig. 10 dargestellt. Aus Gründen der Klarheit wurde hierbei auf die Abbildung der Sicherungen verzichtet, jedoch sind statt dessen die UND- oder Produkt-Matrix 10, die in UND-Gatter 22, die ODER- oder Summen-Matrix 12 und die ODER-Gatter 34 gezeigt.
Die externen Eingänge der UND- oder Produktmatrix 10 sind die RESET-Leitung 98, die ALE- (Adreß-Speicher-Freigabe)-Leitung 124, die M/IO-Speicher-(Eingabe/Ausgabe)-Zugriffs-Auswahl-Leitung 114 und die Auffrisch-Anforderungs-(REFREQ)-Leitung 142. Auch die Komplemente von RESET, ALE und REFREQ werden benützt. Die Referenztaktleitung 138 wird benützt, um den Zähler hochzusetzen und die Register zu steuern. Ein 6-Bit-Zähler 24 wird benützt, zusammen mit sechs Zählleitungen 26 und deren Komplementen.
Mehrere interne Rückkopplungen und Zustandsregister werden in dieser Konfiguration benützt. Eine Synchron-Lösch-Leitung 36 ohne Register wird zum Zähler 24 rückgekoppelt, so wie eine Zähl-/Halte-Leitung 42 mit Register, die den Ausgang des Zähl/Halte-Registers 44 darstellt. Die Funktionen dieser Signale wurden vorweg beschrieben.
Ein P&sub0;-Zustandsregister 320 und ein P&sub1;-Zustandsregister 322 werden zusammen zum Speichern des momentanen Zustands der Speicher-Zeitsteuerung betrieben. Sie wirken als 2-Bit-Anzeige des Zustands zusammen: "00" entspricht dem Zustand 0, "01" entspricht dem Zustand 1 und "10" entspricht dem Zustand 2. Die Register 320 und 322 weisen jeweils Ausgangsleitungen 324 und 326 auf, die zur Produktmatrix 10 rückgekoppelt werden. Die Komplementwerte von P&sub0; und P&sub1; stehen jeweils bei der Produktmatrix 10 an den Leitungen 328 und 330 zur Verfügung.
Gilt P&sub0;P&sub1;="01", so wird ein Zählzyklus der Periode zehn (0-9) angestoßen, unter Kontrolle einer geeignet programmierten Produkttermschaltung (nicht gezeigt). Gilt P&sub0;P&sub1;=10, so wird eine andere Zählzyklusprodukttermschaltung mit Periode 10 aktiviert, die jedoch zum Erzeugen eines SCLR-Signals auf der Leitung 36 einen H-Wert für RDYF erfordert (siehe unten). Gilt RDYF=L, so erfolgt die Kontrolle des Zeitgebers 24 durch eine dritte Zählzyklusprodukttermschaltung (nicht gezeigt), die ein Löschen des Zählers 24 bei einem Zählstand von 19 bewirkt.
Ein drittes Zustandsregister 332 speichert ein "ready"- oder "RDY"-Bit. Ein RDYF-Signal wird über die Rückkopplungsleitung 334 in die Produktmatrix 10 rückgekoppelt. Die RDYF-Leitung 334 wird an die Produktmatrix 10 und die Summenmatrix 12 in einer derartigen Weise rückgekoppelt und angeschlossen, daß ein auf der Leitung 334 anliegendes Signal direkt an einen RDY-Summentermschaltungsausgang 336 angeschlossen wird. RDYF ist auch an eine zweite Produkttermleitung mit Zählperiode zehn angeschlossen, so wie oben beschrieben. Bei einem der RDY-Summentermleitung 336 zugeordneten Multiplexer 338 ist die Konfigurationssicherung 340 durchgebrannt, wodurch der Ausgang ohne Register bei der RDY-Leitung 112 ausgewählt wird. Deshalb wird der in dem RDY-Zustandsregister 332 gespeicherte Wert direkt das über die Leitung 112 abgegebene Signal steuern.
Für die verbleibenden Ausgänge wird ein Betrieb mit Registern gewählt, indem die Konfigurationssicherungen der zugeordneten Multiplexer intakt bleiben. Die Register enthalten ein MCl-Register 342, ein RFC-Register 344, ein RAS-Register 346, ein MSEL-Ausgangsregister 348 und ein CAS-Register 350. In der Produktmatrix 10 wird für jeden Übergang dieser Signale ein Produktterm programmiert. In den Tabellen I und II sind die Produktterm- und Summentermgleichungen angegeben, die zum Programmieren der Produkttermschaltungen und Summentermschaltungen in der Produktmatrix 10 und Summenmatrix 12 erforderlich sind. Tabelle I Produktterme für Speicher-Zeitsteuerung Zustand 1 Zustand 2 ST2 CNT ST1 CNT Zustand 0 READY

Tabelle II

Summenterme für Speicher-Zeitsteuerung

SCLRO=RST+O+P+R
CNT/HLD(S)=RST+O+P+R
CNT/HLD(R)=Q+S
P&sub0;(S)=S
P&sub0;(R)=RST+O+P+Q+R
P&sub1;(S)=Q
P&sub1;(R)=RST+O+P+R+S
RDYF(S)=RST+D+T
RDYF(R)=U
RDYF(S)=V=RDYF
MC1(S)=RST+F+T
MC1(R)=J
RFC(S)=I
RFC(R)=RST+G+T
RAS(S)=RST+B+F+K
RAS(R)=E+I+N
MSEL(S)=D+M
MSEL(R)=RST+B+K+T
CAS(S)=RST+B+K+T
CAS(R)=C+L
In den obigen Tabellen repräsentieren die Variablen B bis V und die RESET-Variable RST jeweils den Ausgang eines entsprechenden UND-Gatters 22. C(n) ist eine Abkürzung für den erforderlichen Zustand der Zählleitungen 26 und ihrer Komplemente; demnach gilt C(19)=C&sub0;C&sub1;C&sub2;C&sub3;C&sub4;, wobei dieser Term das logische Ergebnis H liefert, wenn die Zählleitungen 26 mit 10011&sub2; (=19&sub1;&sub0;) belegt sind.
Diese Produktterme werden anschließend zum Bilden disjunktiver Normalformen gemäß Tabelle II benützt. Jede Gleichung entspricht einer Summentermleitung, die, soweit mit einem Register versehen, einen Eingang eines S/R-Registers speist. Demnach ist RFC(R) der Summenterm, der in den "R"-Eingang des RFC- Ausgangsregisters 344 eingespeist wird.
Die obigen Beispiele wurden aus Gründen der Klarheit vereinfacht und in einigen Fällen modifiziert. So wurden beispielsweise in Fig. 4 unterschiedliche Produkttermleitungen 174 und 208 benützt, obgleich beide einen Zählerstand (11) codieren. Obgleich sie für Erklärungszwecke getrennt wurden, lassen sich diese Produktterme kombinieren, wodurch eine Produkttermleitung für einen anderen Zweck eingespart wird.
Insgesamt wurde eine programmierbare Folgesteuerung geschaffen, die einen außerordentlich flexiblen Baustein für einen Entwickler zur Realisierung von Logikfunktionen darstellt. Beispielsweise kann, wie in der obigen, detaillierten Beschreibung gezeigt ist, die programmierbare Folgesteuerung der Erfindung variabel so konfiguriert werden, daß ein Wellengenerator, ein Auffrisch-Zeitgeber oder eine dynamische Speicher-Zeitsteuerung geschaffen wird; dies sind nur Beispiele für viele weitere Anwendungen. Die Kombination eines auf dem Chip integrierten Zählers mit der Option von Ausgängen, die mit oder ohne Register versehenen sind, macht die programmierbare Folgesteuerung zu einem außerordentlich wirksamen Logik-Chip, da nur eine minimale Anzahl von Produkttermgleichungen zu schreiben sind.

Vorteile der Erfindung

Ein prinzipieller Vorteil der Erfindung besteht in der Bereitstellung eines extrem flexiblen Logik-Chips, der eine programmierbare Produktmatrix, eine programmierbare Summenmatrix und einen Zähler, der eingangsseitig in Wechselwirkung mit der Produktmatrix tritt, enthält. Ein weiterer Vorteil, der durch die Erfindung offenbart wird, besteht in dem Bereitstellen von Zustandsregistern, die dem Programmierer das Rückkoppeln von Ausgangsvariablen in die Matrix gestatten. Ein weiterer Vorteil der Erfindung besteht in der Bereitstellung von Konfigurationssicherungen an den Ausgängen der programmierbaren Folgegeneratoren, wodurch sich Ausgänge mit und ohne Register auswählen lassen. Noch ein weiterer Vorteil der Erfindung besteht in der Bereitstellung eines Zeitgebers in Verbindung mit einem programmierbaren Logik-Chip, wobei durch das Programmieren einer minimalen Anzahl von Produkttermleitungen das gewünschte Ergebnis erzielt werden kann. Ein zusätzlicher, weiterer Vorteil der Erfindung besteht in der Bereitstellung eines einfachen Verfahrens zum Programmieren komplizierter Logik- und Taktfolgen, wobei die Folgen jeweils auf einen oder mehrere Zählzyklen bezogen werden. Ein weiterer Vorteil der Erfindung ist das Bereitstellen eines Logik-Chips, der sich variabel als Wellengenerator, als Auffrisch-Zeitgeber oder als dynamische Speicher- Zeitsteuerung oder andere Ablaufsteuerung programmieren läßt. Noch ein anderer Vorteil der Erfindung besteht in der Bereitstellung eines anwenderprogrammierbaren Logik-Chips, der einen eingebauten Binärzähler mit synchroner Lösch- und (Zähl/Halte)- Signal-Steuerung enthält. Ein weiterer Vorteil der Erfindung ist eine Konfigurationssicherung am Takteingang, durch die der Entwerfer bestimmen kann, bei welcher Kante der Takt triggern wird. Ein weiterer Vorteil der Erfindung besteht in der Bereitstellung eines Zustandsregisters, das sich so programmieren läßt, daß die Kapazität des eingebauten Zeitgebers erweitert wird oder weitere Optionen zum Programmieren von Rückkopplungen entstehen.

Claims

1. Programmierbare Folgesteuerung, enthaltend:

ein erstes programmierbares Feld (10) mit UND-Gattern und Eingängen sowie Ausgängen;

ein zweites programmierbares Feld (12) mit ODER-Gattern, die als Eingangssignale ausgewählte Ausgangssignale des ersten Feldes (10) empfangen und Ausgänge aufweisen; und

mehrere erste Zustandsregister (46), die als Eingangssignal jeweils ein Ausgangssignal des zweiten Feldes (12) empfangen und jeweils einen Ausgang aufweisen, der mit einem Eingang des ersten Feldes (10) verbunden ist;

dadurch gekennzeichnet, daß die Folgesteuerung ferner einen Zähler (24) enthält, der mehrere Ausgänge aufweist, die jeweils an einen Eingang des ersten Feldes angeschlossen sind, wobei der Zähler wenigstens einen ersten Eingang aufweist, der den Betrieb des Zählers steuert und an einen Ausgang des zweiten Feldes (12) angeschlossen ist.

2. Programmierbare Folgesteuerung nach Anspruch 1, bei welcher der Zähler (24) ein Binärzähler ist.

3. Programmierbare Folgesteuerung nach Anspruch 1, bei welcher die Eingänge oder ein erster Eingang des Zählers mit einem Ausgang der ODER-Gatter über ein Zustandsregister (39, 44) verbunden sind.

4. Programmierbare Folgesteuerung nach einem der Ansprüche 1 bis 3, bei welcher die Eingänge oder ein erster Eingang des Zählers dem Rückstellen des Zählers auf einen Datenwert- Zählerstand dienen.

5. Programmierbare Folgesteuerung nach einem der Ansprüche 1 bis 4, bei welcher die Eingänge oder ein erster Eingang des Zählers dem Festhalten seines Zählerstandes für die Dauer eines Signals an dem Eingang dienen.

6. Programmierbare Folgesteuerung nach einem der Ansprüche 1 bis 5, bei welcher der wahre Wert und der Komplementwert wenigstens eines der Eingangssignale des ersten Feldes zum Programmieren des ersten Feldes zur Verfügung stehen.

7. Programmierbare Folgesteuerung nach einem der Ansprüche 1 bis 6, bei welcher das erste Zustandsregister (46) zwei Eingänge aufweist, die an zwei Ausgänge des zweiten Feldes (12) angeschlossen sind.

8. Programmierbare Folgesteuerung nach einem der Ansprüche 1 bis 7, ferner enthaltend mehrere zweite Zustandsregister (60), die jeweils als Eingangssignal ein Ausgangssignal des zweiten Feldes (12) empfangen und jeweils ein Ausgangssignal abgeben, das ein Ausgangssignal für die Folgesteuerung bildet.

9. Verfahren zum Erzeugen einer programmierten Folge von Zeitsteuersignalen, bei welchem Eingangssignale angelegt werden der Reihe nach über ein Produktfeld (10) aus programmierten Verbindungen (23) zwischen mehreren ersten Eingangsleitern und mehreren ersten Zwischenleitern (20), mehrere UND-Gatter (22), ein Summenfeld (12) aus programmierten Verbindungen (33) zwischen mehreren zweiten Eingangsleitern und mehreren zweiten Zwischenleitern (32) und mehrere ODER-Gatter (34, 56), wobei die Zeitsteuersignale als Ausgangssignale gewisser ODER-Gatter (56) erzeugt werden und wobei mehrere Signale aus den ODER-Gattern in Zustandsregistern (46) gespeichert und als Eingangssignale an das Produktfeld (10) angelegt werden, gekennzeichnet durch Ausgangssignale aus Stufen eines Taktimpulse zählenden Zählers (24), die als weitere Eingangssignale an das Produktfeld (10) angelegt werden, und durch Steuern des Zählers abhängig von einem Ausgangssignal aus einem ausgewählten ODER-Gatter.

10. Verfahren nach Anspruch 9, bei welchem der Zähler abhängig von einem Ausgangssignal des ausgewählten ODER-Gatters auf einen Datenwert zurückgestellt wird.

11. Verfahren nach Anspruch 9, bei welchem der Zähler seinen Zählerstand abhängig von einem Ausgangssignal des ausgewählten ODER-Gatters für eine Periode festhält.

12. Verfahren nach einem der Ansprüche 9 bis 11, bei welchem das Ausgangssignal des ausgewählten ODER-Gatters über wenigstens ein Register (39, 44) in den Zähler eingegeben wird.

13. Verfahren nach einem der Ansprüche 9 bis 12, bei welchem die Signale aus den ODER-Gattern, die an die Zustandsregister angelegt werden, als Setz- und Rücksetz-Eingangssignale an die Register angelegt werden.