DE3788974T2

DE3788974T2 - Programmierbare Array-Logik-Zelle.

Info

Publication number: DE3788974T2
Application number: DE3788974T
Authority: DE
Inventors: John M Birkner; Andrew K Chan; Danesh M Tavana; Sing Y Wong
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1986-05-16
Filing date: 1987-03-06
Publication date: 1994-05-19
Anticipated expiration: 2007-03-07
Also published as: US4789951A; JPS62281517A; EP0245884A3; DE3788974D1; JP2628996B2; EP0245884B1; EP0245884A2

Description

Hintergrund der Erfindung

Diese Erfindung bezieht sich auf elektronische Schaltungen und insbesondere auf eine programmierbare Logikarray-Makrozelle, die auf bestimmte Klassen von Funktionen spezialisiert ist.
Ein programmierbares Logikarray (PLA) ist eine universelle integrierte Schaltungsanordnung (IC), die auf irgendeiner Fertigungsstufe den Kundenwünschen angepaßt oder gemäß diesen programmiert wird, um eine benutzerdefinierte logische Funktion auszuführen. Wie in Fig. 1 veranschaulicht, besitzt eine herkömmliche PLA- Zelle Eingangsleitungen I1 bis IM, die auf programmierbare Weise mit den Eingangsleitungen von UND-Gattern AG1 bis AGR verbindbar sind, welche in einer Reihe oder einem ersten Logik-"Niveau", das UND-Ebene genannt wird, angeordnet sind und Terme des logischen Produkts P1 bis PR bilden. Die UND-Ebene- Produktterm-Ausgangsleitungen sind auf programmierbare Weise mit ODER-Gattern OG1 bis OGN verbindbar, die in einer Spalte oder einem zweiten Niveau, das ODER- Ebene genannt wird, angeordnet sind und auf ODER-Ebene-Ausgangsleitungen S1 bis SN logische Summen von Produktsignalen bereitstellen. Einige der ODER-Ebene- Ausgangsleitungen S1-SN können über getaktete Register 25, 26 gekoppelt sein, um Signale auf Rückkopplungsleitungen 27, 28 in UND-Ebene-Eingangsleitungen für die Array-Zelle 10 zurückzuführen, um sequentielle Logikoperationen auszuführen.
Zur Programmierung der Array-Zelle 10 definiert der Benutzer Gattereingangsleitung- Verbindungen mittels eines Musters für eine Maske, die in einem Fertigungsschritt für ein maskenprogrammiertes PLA verwendet wird, oder mittels eines "Sicherungsplanes", der von einer Programmiermaschine verwendet wird, um Sicherungen in einem feldprogrammierbaren Logikarray (MPLA) nach der Fertigung durchzuschmelzen.
PLAs sind mit verschiedenen Verhältnissen der jeweiligen Anzahl von UND-Gattern, ODER-Gattern und programmierbaren Verbindungen in den Eingangsleitungen der Logikebenen entworfen. Ein Typ eines PLA, eine programmierbare Array- Logikeinrichtung, beispielsweise eine "PAL"-Einrichtung (eingetragenes Warenzeichen von Monolithic Memories, Inc.) besitzt Array-Eingangsleitungen, die auf programmierbare Weise mit UND-Ebene-Eingangsleitungen verbunden werden können, sowie UND-Ebene-Produkt-Ausgangsleitungen, die mit ODER-Ebene- Eingangsleitungen über D-Flipflop-Ausgangsregister fest verbunden sind. Obwohl D- Flipflops leistungsstark sind, erfordern Anwendungen in Großzustand-Maschinen oftmals die vielseitigere JK-Flipflop-Funktion, die mit einem momentanen Zustandswert Qo beginnt, woraufhin zwei Eingangssignalwerte J und K wirken, um gemäß der folgenden Tabelle 1 einen nächsten Zustandswert Qo zu erzeugen: TABELLE 1
Die J-K-Funktion wird üblicherweise in einer ersten Form durch Qo' =J + Qo ausgedrückt. Sie kann mit einer Schaltung 30, Fig. 2, implementiert werden, in der das Eingangssignal K durch einen Inverter 34 in ein Signal invertiert wird und mit dem vorhergehenden Zustands-Rückkopplungssignal Qo in ein UND-Gatter 36 eingegeben wird, während das Signal Qo durch einen Inverter 33 invertiert und mit einem Eingangssignal J in ein UND-Gatter 35 eingegeben wird. Die UND-Gatter 35 und 36 geben Produktsignale J bzw. Qo in die Eingangsleitungen eines ODER-Gatters 37 ein, welches das nächste Zustandssignal Qo =J + Qo bildet.
Die J- und/oder K-Signale, die von den Eingangsleitungen 31 und 32 der Schaltung 30 empfangen werden, können ihrerseits Produkte J1 und K1 von Gruppen von Eingangssignalen J1a bis J1z bzw. K1a bis K1z sein, die von UND-Gattern 11 und 14, Fig. 2, bereitgestellt werden. Ferner können die Signale J und K logische Summen von Produktsignalen J1 bis Jj und K1 bis Kk sein, die von jeweiligen Untergruppen von Eingangssignalen (a, b, . . . ,z) durch UND-Gatter 11 bis 16 und ODER-Gatter 17 und 18 in einer PLA-Einrichtung 10, Fig. 2, ohne Ausgangsregister 25 und 26 von Fig. 1 gebildet werden.
Ein IC 20, Fig. 2, der so beschaffen ist, daß er die JK-Flipflop-Funktion unter Verwendung eines Logik-Arrays 10 mit mit einer zugewiesenen JK-Flipflop-Schaltung 30 verbundenen ODER-Ebene-Ausgangsleitungen ausführt, kann jedoch keine Ausgangssignale für Funktionen bereitstellen, die von der JK-Flipflop-Funktion verschieden sind, was mit dem IC-Designziel des maximalen Gebrauchs von minimalen Schaltungselementen in Konflikt steht.
Die Kapazität, die zu Beginn zu programmieren ist, um andere Funktionen auszuführen, wird durch eine PLA-Einrichtung erhalten, in der ein Array für Summen von Produkten, die JK-Funktionen ausführt und das nächste Zustandssignal Qo' in einem D-Flipflop für die Ausgabe und/oder die Rückkopplung speichert. Eine UND- ODER-INVERTER-Array-Implementierung der JK-Funktion Qo' =J + Qo erfordert jedoch den Durchgang des Signals K (oder seiner Faktoren Ka . . . Kz) durch das Array in einem ersten Zyklus, um K zu erhalten, die Invertierung des Signals K und dann den erneuten Durchgang des invertierten Signals durch das Array in einem zweiten Zyklus oder durch ein zweites äquivalentes Array mit Signalen J (oder dessen Faktoren Ja . . Jz), Qo und , um das nächste Zustandssignal Qo' zu erhalten. Ein derartiger Gebrauch von mehreren Zyklen durch ein Array oder von Mehrfacharrays ist ineffizient.
Wenn K ein Produkt von z Faktoren Ka bis Kz ist, K=(Ka*Kb* . . . *Kz, dann folgt aus den DeMorgan-Gesetzen =( + + . . . + ) und Qo=( *Qo+ *Qo+ . . . + *Qo). Auf der Grundlage dieser Identitäten kann die JK-Flipflop-Gleichung durch eine äquivalente zweite Form Qo' = (J + Qo + + Qo* . . . Kz Qo) ausgedrückt werden. Eine Schaltung mit weniger als z Produkttermen kann jedoch diese zweite Form der JK-Funktion nicht implementieren.
Die JK-Flipflop-Funktion kann auch in einer äquivalenten dritten Form ausgedrückt werden: Qo' = Qo ( + KQo). Diese Form vermeidet die Schwierigkeit der Gewinnung von , indem ein Ekklusiv-ODER-Gatter (Exklusiv-ODER-Gatter) verwendet wird.
Programmierbare Array-Logikschaltungen, wie sie in dem US-Patent 4,124,899 beschrieben sind, werden in Zellen unterteilt, die ein UND-ODER-Array mit einem D-Flipflop-Ausgangsregister enthalten. In einigen Ausführungsformen dieses Patents enthalten die Zellen zwischen ODER-Gatter-Ausgangsanschlüssen und dem D- Flipflop-Eingangsanschluß ein Exklusiv-ODER-Gatter. Diese Ekklusiv-ODER-Zellen des Standes der Technik sind in Verbindung mit mehrfachen UND-Gattern, die jedes von zwei ODER-Gattern versorgen, dazu geeignet, Übertragsbits für Arithmetikoperationen zu implementieren. Die dritte äquivalente Form der JK- Funktion kann dadurch implementiert werden, daß das Ekklusiv-ODER-Gatter mit dem vorher eingegebenen Zustandausgangssignal Qo ohne jegliche logische Operation mittels eines der ODER-Gatter oder eines zugehörigen UND-Gatters getrieben wird, die Nutzung der halben Exklusiv-ODER-Zelle ist jedoch ineffizient.
Es bleibt daher ein Bedarf an einem Design einer programmierbaren Array-Logikzelle, das für Anwendungen wie etwa ein Flipflop, einen Zähler, eine Zustandsmaschine oder einen Paritätsdetektor optimiert ist.

ZUSAMMENFASSUNG

Die Erfindung, wie sie durch den Anspruch 1 definiert ist, schafft eine programmierbare Array-Logikmakrozelle, die für die Implementierung der JK- Flipflop-Funktion in der Form Qo'=Qo ( +KQo) optimiert ist. Vorzugsweise kann die Zelle so programmiert sein, daß j+k= zwei bis acht Untergruppen von Zelleneingangs- und/oder Rückkopplungssignalen I1 bis I22 oder deren Komplemente verwendet werden, die einer UND-Verknüpfung unterworfen werden, um Produktsignale zu bilden, die ihrerseits einer ODER-Verknüpfung unterworfen werden, um ein Summensignal zu bilden. Für die JK-Funktion werden das Summensignal und das vorhergehende Zustandsausgangssignal Qo in zwei Eingangsanschlüsse eines Exklusiv-ODER-Gatters eingegeben, welches das momentane Zustandssignal Qo' erzeugt.
Alternativ kann die Zelle so programmiert sein, daß ein Einbit-Zähler, eine Mealy- oder Moore-Zustandsmaschine oder ein Paritätsdetektor implementiert werden, oder sie kann so programmiert sein, daß andere Funktionen implementiert werden, die kombinatorische oder D-Register-Ausgangssignale erzeugen.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Diagramm einer verallgemeinerten programmierbaren Logikarray- Schaltung des Standes der Technik.
Fig. 2 ist ein Diagramm einer JK-Flipflop-Schaltung des Standes der Technik, die durch J- und K-Signale getrieben wird, welche Summen von Produkten sind, die von einer PLA-Schaltung des Standes der Technik bereitgestellt werden, welche ein D- Flipflop-Ausgangsregister enthält;
Fig. 3 ist ein Logikbaustein-Diagramm einer Ausführungsform einer programmierbaren Array-Logikzelle gemäß dieser Erfindung;
Fig. 4 ist ein Schema, das die Zelle von Fig. 3 zeigt, die als programmierbare Array- Logikeinrichtung mit insgesamt acht Zellen ausgeführt ist.

GENAUE BESCHREIBUNG

Die programmierbare Array-Logikschaltung dieser Erfindung ist in Fig. 3 in einer bevorzugten Ausführungsform einer integrierten Schaltung als Zelle 60 gezeigt. Einzelheiten der Herstellung und des Aufbaus herkömmlicher Aspekte von programmierbaren Array-Logikschaltungen sind im Stand der Technik bekannt. In einer Ausführungsform wird die Zelle 60 während der Fertigung maskenprogrammiert. In einer weiteren Ausführungsform wird die Zelle 60 nach der Fertigung dadurch programmiert, daß Sicherungsverbindungen durchgeschmolzen werden, welche vorzugsweise Titan-Wolfram-Glieder sind, obwohl andere zufriedenstellende Sicherungen bekannt sind.
Die Zelle 60 ist vorzugsweise als IC-Array-Einrichtung 110, Fig. 4, ausgeführt, welche insgesamt acht identische Zellen 60 enthält. Das Array 110 besitzt 14 Array- Eingangsleitungen I1 bis I14 oder 61, die über Phasenteiler 62 verbunden sind, um für jede Zelle 60 28 Zelleneingangsleitungen 63 zu schaffen. In einem Array 110 ist für jede der acht Zellen 60 deren Ausgangssignal über eine Rückkopplungsleitung und einen Phasenteiler angeschlossen, um weitere 16 Zelleneingangsleitungen 63 und somit insgesamt 44 Zelleneingangsleitungen 63 für jede Zelle zu schaffen. Um der Deutlichkeit willen zeigt Fig. 3 nur Zellenrückkopplungs-Eingangsleitungen 76 und 77 von der Rückkopplungsleitung 74 der dargestellten Zelle 60. UND-Ebene- Eingangsleitungen 63 sind auf programmierbare Weise über Sicherungen 64 mit den Eingangsleitungen 65 der UND-Gatter 66, 78 und 97 verbunden. Die Gruppen von 44 Eingangsleitungen an jedes UND-Gatter sind um der Deutlichkeit willen in Fig. 3 als Einzelleitungen 65 gezeigt.
UND-Gatter 66 erzeugen auf den jeweiligen Produktleitungen 68 an die Eingangsanschlüsse des ODER-Gatters 70 Logikprodukt-Terme P1 bis P8, wobei ein Summensignal vom ODER-Gatter 70 eine an ein Exklusiv-ODER-Gatter 80 führende Eingangsleitung 71 treibt. Der zweite Eingang des Exklusiv-ODER-Gatters 80 ist mit der Ausgangsleitung 79 vom UND-Gatter 78 verbunden, dessen Eingangsleitungen 65 auf programmierbare Weise verbindbar sind, um ein Signal von jeder beliebigen Kombination von Zelleneingangsleitungen 63 zu empfangen, welche beispielsweise das Ausgangssignal Qo oder des vorhergehenden Zustandes enthält, wie weiter unten erläutert wird.
Das Ausgangssignal Qo' des Exklusiv-ODER-Gatters 80 auf der Leitung 81 wird in den Dateneingangsanschluß D des D-Flipflops 82 eingegeben. Die Zelleneingangsleitung 83 erzeugt ein Taktsignal für den Freigabeanschluß des Flipflops 82. Bei der Anstiegsflanke des Freigabesignals tastet das Flipflop 82 das Datensignal Qo' an seinem D-Eingangsanschluß ab und überträgt den Datensignalwert an die Flipflop-Ausgangsleitung 84 als Signal Qo. Der optionale Multiplexierer (MUX) 90, der durch die Spannung auf der Leitung 92 von der programmierbaren Sicherung 93 gesteuert wird, wählt entweder, wenn die Sicherung 93 durchgeschmolzen ist, die Leitung 81 für das Qo'-Signal, das momentan von dem Exklusiv-ODER-Gatter 80 für die Ausgabeoperation ohne Eintragung der Zelle 60 (als Zustandsmaschine vom Mealy-Typ) bereitgestellt wird, oder wählt, wenn die Sicherung 93 intakt ist, die Flipflop-Ausgangsleitung 84 für das Qo-Signal, das von dem Exklusiv-ODER-Gatter 80 während der vorhergehenden Periode des Taktsignals (für die Operation als Zustandsmaschine vom Moore-Typ) bereitgestellt wird. Das Signal (Q = Qo' oder Qo), das vom MUX 90 gewählt ist, wird über die Leitung 91 in den Ausgangspuffer 99 eingegeben. Ein UND-Gatter 97 stellt auf der Leitung 98 ein Steuersignal bereit, das den Ausgangspuffer 99 in die Lage versetzt, das Signal von der Leitung 91 an die Zellenausgangsleitung 100 zu übertragen. Wenn das Signal auf der Leitung 98 den Puffer 99 sperrt, schwebt die Ausgangsleitung 100 auf hoher Impedanz, während die Leitung 100 dann, wenn sie mit der Rückkopplungsleitung 74 verbunden ist, als Eingangsleitung 61 an die Zelle 60 verwendet werden kann.
Für Funktionen, die kein Rückkopplungssignal des vorhergehenden Zustands auf der Leitung 79 erfordern, kann das UND-Gatter 78 dazu verwendet werden, die Leitung 79 auf hohen oder niedrigen Pegel zu zwingen und damit die Signalpolarität der Leitung 81 zu steuern. Ein hohes Ausgangssignal kann vom UND-Gatter 78 erzwungen werden, indem sämtliche Eingangsleitungen 65 des Gatters 78 die Verbindungen 64 schmelzen, wodurch den abgekoppelten Leitungen 65 ein Schweben auf der hohen Versorgungsspannung der Zelle 60 ermöglicht wird, welche mit einem logisch "wahren" Eingangssignal äquivalent ist. Ein niedriges Ausgangssignal kann vom UND-Gatter 78 dadurch erzwungen werden, daß die Sicherungen 64 zwischen der Leitung 78 und jeder der komplementären Leitungen 63 von einem beliebigen Phasenteiler 62 des Paars von komplentären Leitungen 63 intakt gelassen werden. Ein erzwungenes Null-Signal auf der Leitung 79 deaktiviert das Exklusiv-ODER-Gatter 80, so daß das Exklusiv-ODER- Gatter 80 anders als eine Eins-Logikpegel-Verzögerung auf das Vermögen der Schaltung 60 zur Ausführung von ein Exklusiv-ODER-Gatter nicht erfordernden Funktionen keinen Einfluß hat. Für die JK-Funktion können die J- und K- Eingangssignale für die Signalpolarität der Steuerleitung 81 vertauscht werden.
Der optionale MUX 73, der von der Spannung auf der Leitung 92 von der programmierbaren Sicherung 93 gesteuert wird, wählt entweder, wenn die Sicherung 93 intakt ist, die invertierende Ausgangsleitung 85 vom Flipflop 82, die das inverse Ausgangssigual von der vorhergehenden Taktperiode wählt, oder wählt die Zellenausgangsleitung 100, wenn die Sicherung 93 durchgeschmolzen ist. Wenn der Inverter 99 vom MUX 90 mit dem Signal Qo von der Ausgangsleitung 84 vom Flipflop 82 versorgt wird, liefert der MUX 73 das Signal der vorhergehenden Taktperiode. Wenn statt dessen der MUX 90 die Exklusiv-ODER-Ausgangsleitung 81 wählt, liefert der MUX 73 das momentane Signal .
Von der Rückkopplungsleitung 74 des Ausgangs des MUX 73 wird das gewählte Signal Q = Qo oder Qo' in einen Phasenteiler 75 eingegeben, der auf den Zelleneingangsleitungen 76 und 77 das Signal der Leitung 74 bzw. das invertierte Signal hiervon bereitstellt.
N beliebige Leitungen der Array-Eingangsleitungen 61 können als N-Bit- Betriebsartsignale verwendet werden, um geeignete UND-Gatter (66, 78, 97) zu aktivieren. Es werden Verbindungen 64 von Zelleneingangsleitungen 63 an UND- Gatter-Eingangsleitungen 65 programmiert, um jede Kombination von Betriebsartsignalen M und deren Komplemente zu decodieren, um überall Einsen einzugeben, damit geeignete UND-Gatter aktiviert werden, um auf anderen Zelleneingangsleitungen 63 Produkte P von Signalen zu bilden. Irgendwelche Zelleneingangsleitungen 63, die nicht in irgendeiner Betriebsart verwendet werden, um an einem gegebenen UND-Gatter ein Signal bereitzustellen, werden von jenem UND- Gatter abgekoppelt.
Die Zelle 60 kann als ein JK-Flipflop programmiert oder konfiguriert sein, indem bis zu N = acht UND-Gatter 66 verwendet werden, um Produkte P1, . . . ,PN von Untergruppen von bis zu 22 gewählten UND-Ebene-Eingangssignale und deren Komplemente für Signale J1 bis Jj und K1 bis Kk zu bilden. Für ein JK-Flipflop ist die Rückkopplungsleitung 76' die das Signal Qo bereitstellt, auf programmierbare Weise mit einer Eingangsleitung 65 des Rückkopplungsgatters 78 sowie eines jeden UND- Gatters 66 verbunden, welches für die Bildung eines der Produkte K1 bis Kk verwendet wird. Die Rückkopplungsleitung 77, die das Signal Qo bereitstellt, ist auf programmierbare Weise mit einer Eingangsleitung 65 eines jeden der UND-Gatter 66 verbunden, welche dazu verwendet werden, eines der Produkte J1 bis Jj zu finden. Die Produktterme und KQo werden durch das ODER-Gatter 70 gemeinsam einer ODER-Verknüpfung unterworfen, um die Summe +KQo zu bilden, welche in die zum ersten Eingangsanschluß des Exklusiv-ODER-Gatters führende Leitung 71 eingegeben wird. Das vorhergehende Ausgangssignal Qo wird über das UND-Gatter 78 rückgekoppelt und in die zweite Eingangsleitung 79 an das Exklusiv-ODER-Gatter 80 eingegeben, welches das Signal Qo' des nächsten Zustandes bildet:
Qo' = Qo [(P&sub1;+P&sub2;+ . . . +Pj) + (P&sub1;&sbplus;&sub1;+ . . . +P&sub8;)Qo].
Die Zelle 60, die als JK-Flipflop konfiguriert ist, wird mit einem Datenwert D konfiguriert, indem Betriebsartsignale M verwendet werden, die beispielsweise in einem der Abschnitte von Tabelle 3 gezeigt und dazu geeignet sind, sämtliche UND- Gatter 66 mit Ausnahme eines J-Produkt-Gatters 66 sowie eines K-Produkt-Gatters 66, in die D bzw. eingegeben werden, zu deaktivieren. Dadurch wird die Flipflop- Funktion auf Qo'=Qo ( *D + *D) = D reduziert.
Von der Zelle 60 werden weitere JK-Operationen unter Verwendung anderer Betriebsartsignale M und anderer Datensignale D, die in Tabelle 3 aufgelistet sind, ausgeführt. Eine logische 1, die in die Eingangsleitung(en) eines aktivierten J-Gatters eingegeben wird, setzt die Zelle 60 so, daß sie das Signal Qo' = 1 ausgibt, während eine logische 1, die in eine oder mehrere Eingangsleitungen eines aktivierten K-Gatters eingegeben werden, die Zelle 60 zurücksetzt, um das Signal Qo' = 0 auszugeben. Alternativ setzen Signale mit logischer 1, die in die optionalen Steuerleitungen 86 oder 87 eingegeben werden, das Flipflop 82 bzw. setzen es zurück.
Ein Produktterm mit logischer 1, der in die Eingangsleitung 71 des Exklusiv-ODER- Gatters 80 eingegeben wird, hält das Signal Qo' der Ausgangsleitung 81 fest. Ein Produkt mit logischer 1 auf der Leitung 71 kann dadurch gewährleistet werden, daß in samtliche Eingangsleitungen wenigstens eines J-Produkt-Gatters 66 und wenigstens eines K-Produkt-Gatters 66 oder in ein zugewiesenes UND-Gatter 67, das durch ein Festhaltebetriebsartsignal gewählt ist, logische Einsen eingegeben werden.
Wenn in wenigstens einen Eingang 65 eines jeden der UND-Gatter 66 ein Deaktivierungssignal mit logischer 0 eingegeben wird, besitzen sämtliche Produktterme der Leitungen 68 den logischen Wert 0, stellt das ODER-Gatter 70 auf der Leitung 71 ein Summensignal mit logischer 0 bereit und wird der Qo'-Signalwert auf der Leitung 81 konstant gehalten.
Als alternatives Beispiel kann die Zelle 60 für den Gebrauch als Zähler in einer Bank von ähnlichen Zählerzellen 60 (nicht gezeigt) verwendet werden, die so verbunden sind, daß sie jedes Ausgangssignal Qo' einer niederwertigeren Zelle 60 an eine Eingangsleitung 61 der nächsten, höherwertigeren Bitzählerzelle 60 tragen. Die Eingangsleitungen M1, M2 und M3 werden als Dreibit-Betriebsartsignale verwendete die beliebig zugeordnet sind, um acht Operation zu bezeichnen, die an anderen Eingangssignalen Q, D und an deren inversen Signalen ausgeführt werden sollen, wie in Tabelle 2 gezeigt ist. Tabelle 2
Operation
Daten D3-D1 laden
Inkrementieren
Dekrementieren
Löschen auf Null
Setzen auf Eins
Springen auf 101
Springen auf 010
Halten
Die Betriebsartsignale M1, M2, M3 werden, wie in der folgenden Tabelle 3 aufgelistet, von drei Zellen 60 decodiert. Tabelle 3
D1 laden
Inkrementieren
Dekrementieren
Löschen
Setzen
Springen zu 1
Springen zu 0
D2 laden
Inkrementieren
Dekrementieren
Löschen
Setzen
Springen zu 0
Springen zu 1
D3 laden
Inkrementieren
Dekrementieren
Löschen
Setzen
Springen zu 1
Springen zu 0
Ein solcher Mehrzellenzähler kann beispielsweise einen Wert von Q laden, inkrementieren, dekrementieren, löschen, setzen, halten oder zu ihm springen. Damit der Dreibit-Zähler zu dem im voraus gewählten Wert 101 springt, springt der Zähler 60 für das niederwertigste Bit zu 1, der Zähler 60 für das Bit mit mittlerer Wertigkeit zu 0 und der Zähler 60 für das höchstwertige Bit zu 1. Für den Ladebetriebsart-Code 000 werden zwei Produktterme verwendet. Der achte Code 111 für "Halten" kann nicht decodiert werden. Wenn jedoch ein Betriebsartsignal, das gleich 111 ist, in die Betriebsarteingangsleitung 61 an jede Zelle 60 eingegeben wird, wird keine weitere Operation decodiert, wobei der Wert des Signals Qo von jeder Zelle gehalten wird.

Claims

1. Programmierbare Logikzelle, mit:

mehreren logischen UND-Gattern (66, 67, 78), wobei jedes Gatter mehrere Eingangsanschlüsse und eine Ausgangsleitung (68, 79) besitzt; mehreren Zelleneingangsleitungen (63), die auf programmierbare Weise mit den Eingangsanschlüssen von ausgewählten UND-Gattern (66, 67, 78) verbunden werden können;

einer Speichereinrichtung (82) zum Speichern eines Zellenzustandssignals;

einer Zellenzustandssignal-Ausgangsleitung (100) zur Bereitstellung eines Zellenzustands-Ausgangssignals;

einer Rückkopplungseinrichtung (73, 74, 75), die auf programmierbare Weise verbunden werden kann, um in ausgewählte UND-Gatter-Eingangsleitungen ein Zellenzustandssignal einzugeben;

einem logischen ODER-Gatter (70), das Eingangsanschlüsse, die mit ausgewählten UND-Gatter-Ausgangsleitungen verbunden sind, sowie eine ODER-Gatter-Ausgangsleitung (71) aufweist; und

einem logischen Exklusiv-ODER-Gatter (80), das versehen ist mit einem ersten Eingangsanschluß, der mit der ODER-Gatter-Ausgangsleitung (71) verbunden ist, einem zweiten Eingangsanschluß und einer Exklusiv-ODER-Ausgangsleitung (81), auf der das Exklusiv-ODER-Gatter (80) ein Zellenzustandssignal bereitstellt, dadurch gekennzeichnet, daß die programmierbare Logikzelle nur ein einziges logisches ODER-Gatter (70) enthält und

der zweite Eingangsanschluß des logischen Exklusiv-ODER-Gatters (80) direkt mit einer UND-Gatter-Ausgangsleitung (79) verbunden ist,

wodurch die programmierbare Logikzelle optimiert ist, um die JK-Flipflop- Funktion zu implementieren.

2. Zelle gemäß Anspruch 1, ferner dadurch gekennzeichnet, daß:

die Speichereinrichtung (82) eine D-Flipflop-Schaltung ist, die versehen ist mit einem Datensignal-Eingangsanschluß (D), der mit der Exklusiv-ODER-Gatter-Ausgangsleitung (81) verbunden ist, und einem Freigabesignal-Eingangsanschluß (83) und die auf ein Freigabesignal anspricht, um einen Qo'-Zustandssignalwert von ihrem Dateneingangsanschluß abzutasten und um den abgetasteten Signalwert als Signal Qo an einem Speicherausgangsanschluß bereitzustellen.

3. Zeile gemäß Anspruch 2, ferner dadurch gekennzeichnet, daß:

die Rückkopplungseinrichtung einen inversen Ausgangsanschluß im Flipflop, der das inverse Zustandssignal bereitstellt, sowie Phasenteilereinrichtungen (75) enthält, die an entsprechenden Eingangsleitungen (63) der Zelle die Signale Qo und bereitstellen.

4. Zelle gemäß Anspruch 3, ferner dadurch gekennzeichnet, daß:

die Rückkopplungseinrichtung weiterhin einen Multiplexierer (73) enthält, der versehen ist mit einem ersten wählbaren Eingangsanschluß, der mit dem -Ausgangsschluß des Flipflops (82) verbunden ist, einem zweiten wählbaren Eingangsanschluß, der mit der Zellenausgangsleitung (100) verbunden ist, einem Steueranschluß, der über eine programmierbare Sicherung (93) mit einem Referenzpotential verbunden ist, und einem Ausgangsanschluß, der so verbunden ist, daß er das unter dem Schutz der Sicherung gewählte Signal für die Phasenteilereinrichtung (75) bereitstellt.

5. Zelle gemäß Anspruch 3, ferner gekennzeichnet durch einen Multiplexierer (90) mit einem ersten wählbaren Eingangsanschluß, der mit dem Qo-Ausgangsanschluß des Flipflops verbunden ist, einem zweiten wählbaren Eingangsanschluß, der mit der Exklusiv-ODER-Gatter-Ausgangsleitung (81) verbunden ist, einem Steueranschluß, der über eine programmierbare Sicherung (93) mit einem Referenzpotential verbunden ist, und einem Ausgangsanschluß, der mit der Zellenausgangsleitung (100) gekoppelt ist.