CN109768794A - 延时电路和puf仲裁器电路 - Google Patents

延时电路和puf仲裁器电路 Download PDF

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Abstract

根据一个实施例描述一种延时电路，所述延时电路具有：电子传输元件；输入电路，所述输入电路设计用于：接收输入信号和将输入信号输送给一个传输元件输入端并且将反相的输入信号输送给另一传输元件输入端；和输出电路，所述输出电路与第一传输元件输出端和第二传输元件输出端耦合，并且设计用于：提供输出信号，其中输出电路设计成，使得在输入信号改变的情况下，当输入信号的改变已经不仅在第一传输元件输出端处、而且也在第二传输元件输出端处引起改变时，输出信号才改变。此外描述一种PUF仲裁器电路，所述PUF仲裁器电路具有多个延时电路。

Description

延时电路和PUF仲裁器电路
技术领域
实施例概括性地涉及延时电路。
背景技术
集成电路(IC)的盗版和逆向工程(RE)被认为是对半导体工业的最严重的威胁之一，因为在此可以窃取设计：成功的攻击者可以仿造IC或生产和销售类似的(即“克隆的”)IC，可以非法使用它或出售提取和窃取的知识产权等，进而例如向竞争对手泄露商业秘密。由于这些原因，期望防止IC盗版和逆向工程的有效的设计和技术。
发明内容
根据一个实施方式，提供一种延时电路，所述延时电路具有：电子传输元件，所述电子传输元件具有第一传输元件输入端和第一传输元件输出端，其中第一传输元件输入端与第一传输元件输出端借助于两个并联的互补的第一开关耦合，其中第一开关分别具有控制输入端，所述电子传输元件具有第二传输元件输入端和第二传输元件输出端，其中第二传输元件输入端与第二传输元件输出端借助于两个并联的互补的第二开关耦合，其中第二开关分别具有控制输入端，其中第一传输元件输出端与第二开关的控制输入端耦合，并且第二传输元件输出端与第一开关的控制输入端耦合；输入电路，所述输入电路设计用于：接收输入信号并且将输入信号输送给传输元件输入端中的一个并且将反相的输入信号输送给传输元件输入端中的另一个；和输出电路，所述输出电路与第一传输元件输出端和第二传输元件输出端耦合，并且设计用于：提供输出信号，其中输出电路设计成，使得在输入信号改变的情况下，当输入信号的改变不仅在第一传输元件输出端处、而且也在第二传输元件输出端处引起改变时，输出信号才改变。
附图说明
附图不描述实际的大小关系，而是应当用于说明不同实施例的原理。在下文中，参考下面的附图描述不同的实施例。
图1示出芯片卡。
图2示出用于实现基于硅芯片的仲裁器PUF的电路。
图3示出用于实现基于硅芯片的仲裁器PUF的具有附加的延迟元件的电路。
图4示出如下电路的一个实例，所述电路实现由复用器和延迟元件构成的元件。
图5示出传输门，也称作为微分反馈传输门(DFTG，代表英文DifferentialFeedback Transfer Gate)。
图6示出在转换图5的传输门的输入节点对时的时间特性。
图7示出延时电路。
具体实施方式
下面详细的描述涉及示出细节和实施例的附图。详细地描述所述实施例，使得本领域技术人员能够实施本发明。其他实施方式也是可行的，并且能够对实施例在结构、逻辑和电学方面做出改变，而不偏离本发明的主题。不同的实施例无需相互排斥，而是能够将不同的实施方式彼此组合，使得产生新的实施方式。在本说明书的范围中，将术语“连接”、“联接”以及“耦合”用于描述直接的和间接的连接、直接的或间接的联接以及直接的或间接的耦合。
用于可靠地且安全地识别和认证IC、例如由此能够防止使用仿造的IC的大有希望的方案在于：使用所谓的物理随机函数(Physical Random Function)或物理不可克隆函数(Physical Unclonable Function，PUF)在芯片上产生(PUF-)值，基于所述值产生用于加密算法的密钥。理想地，基于硅芯片的PUF产生芯片专用密钥，所述密钥可任意频繁地复现，但是不可预见且无法从外部确定。这可以通过利用IC制造工艺的随机变化来实现，其中同时采取措施，使得PUF值产生与全局工艺波动、温度波动和供电电压波动以及噪声无关。
因为实现PUF的PUF电路能够连同专用的控制逻辑装置一起集成，所以能够非常有效果地且有效率地使物理地访问PUF电路的尝试变难。对物理攻击的这种显著的抵抗力是使用受控的基于硅芯片的PUF的主要优点。
此外，对于产生密钥仅需要弱的PUF，即(与可能的挑战应答对的数量相比)仅使用极其有限数量的挑战应答对的PUF。
能够考虑将PUF值P作为物理对象的一类指纹。通过真实的PUF值、即在其注册时的PUF值，能够单义地识别物理对象，并且基于识别例如能够产生密匙。物理对象能够是控制仪器或微控制器。其也能够是芯片卡的芯片卡IC(Integrated Circuit，集成电路)，如具有任意形状系数的智能卡，例如用于护照或用于SIM(Subscriber Identity Module，用户识别模块)。
图1示出芯片卡100作为实例。
在此以卡形式示出、但是能够具有任意形状系数的芯片卡100具有载体和芯片卡模块102。芯片卡模块102具有不同的部件，即例如非易失存储器103和CPU(CentralProcessing Unit，中央处理单元)104。特别地，芯片卡具有部件105，所述部件用作为PUF源，例如存储器(例如具有多个SRAM单元)，所述存储器的随机的初始状态用作为PUF值。
PUF值P能够视作为用于芯片卡100(更确切地说用于芯片卡100中的芯片卡模块102)的识别码。例如，芯片卡模块102具有加密处理器，所述加密处理器从所述识别码中推导出芯片卡个体化的加密密匙，或者CPU 104本身推导出加密密匙。
出于安全理由，真实的PUF值P和从其中推导出的加密密匙都不存储在芯片卡100上。代替于此，在芯片卡100上存在所谓的PUF模块106，所述PUF模块与物理对象105连接。如果需要PUF值P，那么提出所谓的PUF请求(PUF-Request)，对此PUF模块106每次重新确定PUF值(通过内部测量)。换言之，PUF模块106对PUF请求以输出PUF值P’应答，所述PUF值P’根据PUF源105提供的数位的数位稳定性能够或多或少地与真实的PUF值P不同，即在其注册时的PUF值。
存在不同的方案来实现受控的基于硅芯片的PUF(即PUF源105)，例如一方面基于SRAM、基于读取放大器、基于蝶形和锁存器的PUF阵列，以及另一方面基于延迟的PUF、如环形振荡器-PUF和仲裁器-PUF。
SRAM-PUF基于各个SRAM存储器单元的工艺变动引发的趋势，优选采用在接通时其两个稳态中的一个。然而，所述SRAM-PUF典型地经受严重的限制，如差的数位稳定性和相对于诸如电和光探测的半侵入性攻击的高的易损性和/或不足的统计学质量。
在基于延迟的PUF、如环形振荡器(RO)-PUF和仲裁器-PUF中，其中将两个在理想情况下相同地实施的延迟线路的延迟进行比较，在数位稳定性和统计学质量方面存在类似的限制，同时其相对于基于模型的攻击的已知弱点对于芯片上的密钥生成是无关紧要的，因为(极少数的)受控的硅PUF-挑战-应答对从不会直接暴露，也无法从外部确定。
图2示出用于实现基于硅芯片的仲裁器PUF的电路200。
仲裁器PUF借助复用器201和仲裁器来实现，所述仲裁器实施为RS触发器(FF)202并且由两个交叉耦合的NOR(或非)门203和204构成。第一或非门203接收信号S1和第二或非门204的输出信号Y<0>，并且第二或非门204接收信号S0和第一或非门203的输出信号Y<1>。
电路200具有n位输入信号X<n-1:0>，并且根据在异或(包括或)门205的输出端中以相同的标称布局长度开始的两个由复用器201形成的路径之间的延迟差来计算输出信号，所述输出信号通过两个互补的位Y<1：0>(即双轨输出信号)代表，所述异或门接收开始信号A。
输入端X<j>(j＝n-1，……，1，0)通过配置复用器201来确定两个相应的路径。一对由相同的输入端X<j>控制的复用器201作为有条件的交换器工作：对于X<j>＝1将两个输入信号未交换地转发给输出端(在图2中从左向右)。对于X<j>＝0，输入信号在其输出之前交换。因此，电路对于输入信号X<n-1:0>的2n个可能的值中的每个产生2n个不同的延迟路径。
因为为了产生密匙仅需要弱的PUF，所以仅需要极其有限数量的挑战-应答对(在图2的实例中为由输入信号矢量X、输出信号Y构成的对)。
(随机的)种子和伪随机生成器(即例如线性的反馈移位寄存器)能够用于：产生挑战X<n-1:0>的适当的集。
异或门205除了开始信号A之外接收控制信号E，借助于所述控制信号能够设定信号沿，所述信号沿用于仲裁器PUF位生成。对于E＝1，异或门205将开始信号A反相，并且同或门(包括或非)206、207对于E＝1实现在信号路径之内的非反相的缓冲器，其中所述同或门接入最后的交换器的输出端和RS-FF输入端之间并且同样具有控制信号E作为输入信号。对于E＝0，异或门205在电路输入端处实现非反相的缓冲器，并且两个同或门206、207在RS-FF输入端处实现信号路径之内的反相器。因此，开始信号A的开始值0在仲裁器RS-FF 202的输入端处(与E无关地)引起1，使得RS-FF 202设定于预加载值Y<1:0>＝00。为了为给定的输入端X评估输出信号Y<1:0>，开始信号具有上升的信号沿，即将对于E＝0上升的信号沿和对于E＝1下降的信号沿在相同的时间输送给两个路径的输入端。信号沿伸展经过两个通过X配置的延迟路径，并且仲裁器RS-FF 202在两个路径的输出端处确定：两个路径中的哪个具有较小的延迟。
当在第一或非门203处下降的信号沿首先到达时，适用的是Y<1:0>＝10，并且当在第二或非门204处下降的信号沿首先到达时，适用的是Y<1:0>＝01。随后到达的下降的信号沿不再改变输出信号Y<1:0>的值，因为于是S1＝S2＝0，即RS-FF 202于是处于数据存储状态下。
如上面提到的那样，在图2中示出的用于实现基于硅芯片的仲裁器PUF的方案具有相对差的统计学质量和PUF数位稳定性。
因此，仲裁器PUF元件的不规则的安置和自动化的布线能够引起不对称的布线，并且作为结果，引起对称的延迟差，即引起差的统计学质量。此外，具有相同标称布局长度的两个路径之间的延迟差仅与参与的复用器门和其连接的小的工艺变化相关，这引起差的数位稳定性。在数位稳定性差的情况下，需要在PUF注册期间产生所谓的辅助数据以及在使用时重建密匙期间(关于门数量和面积数量以及能量分布的)昂贵的和时间耗费的误差校正。
用于改进PUF数位稳定性的另一已知的措施在于标记稳定位或预选择PUF位。在预选择时，在PUF注册时拒绝不稳定位并且在PUF重建时不再考虑。
下面，描述如下实施例，其中通过引入专用的延迟元件来提高统计学质量，所述延迟元件相对于工艺变化是极其敏感的。
这也能够实现非常有效地标记稳定位或者预选择具有关于环境变化(如温度和延迟电压)以及老化的可设定的、预设的稳定性的PUF位。
图3示出用于实现具有附加的延迟元件的基于硅芯片的仲裁器PUF的电路300。
类似于电路200，电路300具有：复用器301，其中被输入作为控制位的n位输入信号X<1:n>的相同位X<j>的各两个复用器301形成一对，所述对实现交换器；由两个交叉耦合的或非门303、304构成的RS-FF 302；电路300的输入端处的异或门305和RS-FF 302的输入端处的同或门306、307。
此外，在每个复用器301的输出端处设有延迟缓存器308，所述延迟缓冲器相对于如下变化(例如工艺变化)是敏感的，所述变化能够视作为复用器301的改进。
根据不同的实施方式，将所述变化敏感的延迟缓冲器308选择成，使得其信号延迟标准偏差是常规的CMOS门、即标准-CMOS门和布线线路的相应的信号延迟标准偏差的至少十倍。根据一个如下文描述的设计方案，延迟缓冲器308的信号延迟标准偏差甚至显著大于常规的CMOS门和布线线路的信号延迟的平均值。因此，关于PUF位产生，相对于通过延迟缓冲器308引起的延迟，能够忽略标准CMOS门(例如复用器301)的延迟和连接线路的延迟。
这又表示：即使由复用器301和延迟元件308构成的元件(即电路300中的作为基础的仲裁器PUF元件)的不规则的设置和布线(Place&Route，布局和布线)不对仲裁器PUF电路的总体稳定性产生重要作用。仅由复用器301和延迟元件308构成的元件的强的变化敏感性是重要的。
此外，根据一个实施例，延迟元件308的极限的变化敏感性足够大，以便能够实现具有预设的最小数位稳定性的PUF位的可设定的预选择。这在电路300中通过如下方式实现：将用τε表示的可切换的延迟元件309、310在两个信号线路中插入最后的由复用器301和延迟元件308构成的元件和仲裁器RS-FF 302的相应的同或门306、307之间。将切换信号T1输送给可切换的第一延迟元件309，所述第一延迟元件设置在第一同或门306之前，并且将切换信号T0输送给可切换的第二延迟元件301，所述第二延迟元件设置在第二同或门307之前。
对于Tj＝0(j＝1，0)，可切换的延迟元件309、310处于最小延迟τ(0)的状态下，而对于Tj＝1(j＝1，0)，所考虑的延迟元件τε处于大的延迟τ(1)>>τ(0)的状态下。延迟元件309、310也能够构成为，使得其具有多于两个延迟设定状态。
根据一个实施例，当并且仅当对于两者(T1＝1,T0＝0)和(T1＝0,T0＝1)在仲裁器RS-FF 302中存储相同的结果时，将PUF位归为稳定的。稳定位的所述预选择表示：较快的信号路径比较慢的信号路径必须至少快τ(1)-τ(0)，以便将如下PUF位分类为稳定的进而有效的PUF位，所述PUF位对应于特定的挑战，即用于E的特定值的特定的输入矢量(X(0),…X(N-1))。在其他情况下将其拒绝，即将相应的输入矢量(X(0),…X(N-1))在PUF的注册阶段中标记为无效的或不重要的，并且在PUF评估/重建阶段中挑出并且不考虑。
与PUF位注册不同，在对于全部有效的PUF位的PUF重建期间，通过输送T1＝0和T0＝0将两个可切换的延迟元件309、310切换到最小的延迟τ(0)，以便从有效的PUB位的高的数位稳定性中获益。
图4示出电路的一个实例，所述电路实施由复用器401和延迟元件402构成的元件，所述元件能够分别在用于由复用器301和随后的延迟元件308构成的组合的电路300中使用。
复用器401具有复合门403，所述复合门具有四个输入端，所述复合门将其第一输入端与其第二输入端与结合，并且将其第三输入端与其第四输入端与结合，并且将这两个与结合的结果或非结合。复合门403的第一输入端和第四输入端对应于复用器401的数据输入端，将相应的控制位X(j)输送给第二输入端，并且将由第一反相器404反相的控制位X(j)输送给第三输入端。复合门403的输出信号由第二反相器405反相并且作为输入信号输送给延迟元件402。
延迟元件402具有传输门406，所述传输门具有两个输入端。将延迟元件402的由第三反相器407反相的输入信号输送给传输门406的第一输入端，并且将延迟元件402的输入信号输送给传输门406的第二输入端。
此外，延迟元件402具有输出电路408，所述输出电路具有四个场效应晶体管(FET)409至412：第一p沟道FET 409的源级与高供电电势连接，并且其漏极与第二p沟道FET 410的源极连接，所述第二p沟道FET的漏极与第一n沟道FET 411的漏极连接。第一n沟道FET411的源级与第二n沟道FET 412的漏极连接，所述第二n沟道FET的源级与低供电电势连接。
传输门406具有第一输出端，所述第一输出端与第二p沟道FET 410的栅极和第一n沟道FET 411的栅极连接。此外，传输门406具有第二输出端，所述第二输出端经由第四反相器413与第一p沟道FET 409的栅极和第二n沟道FET 412的栅极连接。
第二p沟道FET 410的漏极和第一n沟道FET 411的漏极之间的连接部与缓存器414的输入端连接，所述缓存器的输出端是输出电路408的和延迟元件402的输出端。
下面，更详细描述传输门406和尤其其不平常的传输特性。
图5示出也称作为微分反馈传输门的传输门500(DFTG，代表英文DifferentialFeedback Transfer Gate)。
传输门500具有用X1表示的第一输入节点(第一输入端)501，用X0表示的第二输入节点(第二输入端)502，用Y1表示的第一输出节点(第一输出端)503和用Y0表示的第二输出节点(第二输出端)504。
第一p沟道场效应晶体管505(称作为TP1)接入第一输入节点501和第一输出节点503之间。与其并联地，第一n沟道场效应晶体管506(称作为TN1)接入第一输入节点501和第一输出节点503之间。
第二n沟道场效应晶体管507(称作为TN0)接入第二输入节点502和第二输出节点504之间。与其并联地，第二p沟道场效应晶体管508(称作为TP0)接入第二输入节点502和第二输出节点504之间。
第一输出节点503反馈到第二n沟道场效应晶体管507的和第二p沟道场效应晶体管508的栅极上。
第二输出节点504反馈到第一p沟道场效应晶体管505的和第一n沟道场效应晶体管506的栅极上。
DFTG 500例如是CMOS电路。相应地，FET例如是MOSFET(Metal OxideSemiconductor FET，金属氧化物半导体场效应晶体管)。DFTF 500在其两个稳态之间转换时具有不寻常的传输特性：DFTG 500的两个n沟道MOSFET 506、507和两个p沟道MOSFET505、508在大于传输时间的90％期间处于弱反相，其中首先n沟道MOSFET之一和p沟道MOSFET之一相互妨碍，而其随后相互支持，以便实现DFTG 500的相应的新的平衡状态。
DFTG 500既不是常规的模拟电路，也不是数字门。更确切地说，其为模数混合电路。特别地，其真正的传输特性与常规的CMOS门不同。
这尤其涉及工艺技术(以及温度和供电电压)的极其强的相关性，因为在弱反相的情况下，DFTG 500的CMOS阈值电压与沟道注入浓度和/或Halo注入浓度(Halo-Implantat-Konzentrationen)的不可预测的局部变化的相关性指数地增强。因此，对于正态分布的CMOS阈值电压，能够将DFTG传输时间视作为对数正态分布。这由蒙特卡洛模拟和测量证实。
与常规的CMOS门比较，所述传输特性得到一对“相同的”DFTG门的DFTG门的延迟差相对于工艺变化的急剧提高的敏感度。
因此，DFTG电路适合于极其敏感的基于延迟和基于单元的PUF(例如仲裁器PUF)的目的，所述PUF由于其高的可复现性和其可简单执行的预选择(标记全部潜在不稳定位)不需要误差校正。此外，基于DFTG的仲裁器PUF元件由于其基于单元的且鲁棒的性质能够不规则地安置到芯片之上，由此物理进入对于每个攻击者变得极其困难和艰难。
下面假设：逻辑值0对应于下部的供电电势VSS，并且逻辑值1对应于上部的供电电势VDD。
此外假设：节点对(X1，X0)和(Y1，Y0)分别能够采用两个互补的平衡状态(1，0)和(0，1)，以及在这两个状态之间来回切换(通过从外部经由(X1，X0)(或Y1，Y0)的分别适当的控制)，其中在下面描述的运行方式中，(X1，X0)形成输入节点对并且(Y1，Y0)形成输出节点对。
如从图5中可见，传输门500在节点X1和X0(以及Y1和Y0)的交换方面对称地构成，使得在不限制普遍性的情况下足以观察(X1，X0)从(1，0)过渡到(0，1)和在从(1，0)过渡到(0，1)时的(Y1，Y0)的从中得出的时间特性。
图6示出在将输入节点对(X1，X0)从(1，0)转换到(0，1)上时的时间特性。
在此，第一图表601在第一曲线603中示出X1的电平走向并且在(虚线的)第二曲线604中示出Y1的电平走向。
第二图表602在第三曲线605中示出X0的电平走向并且在(虚线的)第四曲线606中示出Y0的电平走向。
在图表601、602中，时间从左向右增加并且电平(即相应的节点电势)分别从下向上增加，其中所述电平根据假设的逻辑电平在VSS和VDD之间运动。
如在图6中示出，(Y1，Y0)从(1，0)过渡到(0，1)，而不同于(X1，X0)从(1，0)过渡到(0，1)，即不以切换时间tr或tf过渡，所述切换时间例如对于深亚微米技术中的标准CMOS而言处于100ps的数量级中。用于输入节点501、502的输入信号例如借助于标准CMOS门提供。
在短的初始阶段之后，其中在所述初始阶段期间第一p沟道晶体管505和第二n沟道晶体管507还处于强反相中(SI代表英文strong inversion)，并且在所述初始阶段之后Y1的电势降低ΔV1并且Y0的电势上升ΔV0，全部四个晶体管505、506、507、508都处于弱反相中(WI代表英文weak inversion)，并且还在其相应的阈值电压之下运行(阈值电压对应于晶体管的名称称作为Vth(P1)、Vth(N1)、Vth(P0)、Vth(N0))。
伴随于此的相对低的沟道电流又引起：与Y1和Y0连接的电的(负载)电容CY(例如具有晶体管的相应的栅极电容和在输出侧与传输门500连接的节点的电容)仅能够极其慢地再充电，使得经过相对于标准CMOS切换时间显著更长的时间区间ΔtWI，直至Y1和Y0处的电势已经达到如下值，所述值能够实现第一n沟道晶体管506和第二p沟道晶体管508从弱反相到强反相的过渡：于是Y0上升直至大约Vth(N1)并且Y1下降到大约VDD-|Vth(P0)|。
因此得到：Y1到第二p沟道晶体管508的和第二n沟道晶体管507的栅极端子上的交替的负反馈或和Y0到第一p沟道晶体管505的和第一n沟道晶体管506的栅极端子上的交替的负反馈(其中经由晶体管505、506、507、508的栅极电容也在Y1和Y0之间存在电容耦合，这在图5中通过tf期间Y1的过调表明)首先引起电荷运输的相互阻碍。但是，相同的负反馈也表示对于如下的相互支持：持续ΔtWI的非平衡状态(即弱反相阶段，在所述弱反相阶段期间晶体管505、506、507、508都不处于强反相中)朝新的平衡状态移动(在所述平衡状态下，(Y1，Y0)采用状态(0，1))，直至达到第一n沟道晶体管506的或第二p沟道晶体管508的阈值电压之一，于是随后也极其快速地超过各另一阈值电压，并且直接的结果是(Y1，Y0)置于(0，1)。
因此，从(1，0)到(0，1)和从(0，1)到(1，0)的DFTG切换过程实际上仅与晶体管505、506、507、508的弱反相特性相关(其中在达到ΔV1或ΔV0之后，第一p沟道晶体管505和第二n沟道晶体管507由于其随后沿截止方向极化的源级二极管和漏极-体效应二极管因为极其快速而仅还少量地有助于输出节点503、504的电荷反相)。
下面假设：晶体管505、506、507、508是MOSFET(金属氧化物半导体场效应晶体管)。
对于例如nMOS晶体管(即n沟道MOSFET)在弱反相范围中的沟道电流适用的是：
其中，迁移率μ，比栅极电容Cox，栅极的宽度W和长度L，玻尔兹曼常数k，温度T，基本电荷e，门限电压Vth，以及栅极和源级之间的、源级和块体(衬底)之间的或漏极和块体之间的电压VGS、VSB和VDB。
因此，沟道电流与T和Vth以及与端电压VGS、VSB和VDB的指数相关性在强反相的范围中完全相反于线性的或平方的相关性。
因此，在弱反相范围中的沟道电流与如下形式的系数成比例：
其中ΔE＝e·(Vth-VGS)
(因此用于导带或价带中的可移动的载流子(电子或空穴)的量子统计学的存在概率)。
在弱反相的区域开始处，适用的是：(对于第一n沟道晶体管506)并且(对于第二p沟道晶体管508)。
借助Y1和Y0处的负载电容CY并且从
中
于是得出
因为或ΔV1、ΔV0随VDD变大而上升，因此存在ΔtWI与T和VDD的指数关联关系：上升的温度还有上升的供电电压VDD引起ΔtWI的指数下降。关于温度相关性，这还通过随温度T上升而下降的阈值电压Vth加强。
DFTG切换特性(ΔV1、ΔV0和尤其主要通过ΔtWI确定的切换时间)因此与标准CMOS门的切换特性显著不同地表现。
蒙特卡洛模拟显示出：DFTG过渡时间的标准偏差是常规CMOS门和布线线路的延迟时间的标准偏差的至少十倍大以及显著大于平均值(3至10倍大)。这就是说，常规CMOS门和布线线路的延迟时间相对于DFTG过渡时间是可忽略的，这也适用于不对称的布线。因此，常规的CMOS门的延迟和连接导线的延迟相对于通过延迟缓冲器402引起的延迟可忽略。
根据一个实施方式，ΔV1、ΔV0和ΔtWI的值通过为各期望的应用情况适当地选择下面的参数来设定：
-W、L和Vth(根据应用情况，例如参与的晶体管505、506、507、508的标准的阈值电压(标准Vth)或高的阈值电压(高Vth))；
-选择晶体管505、506、507、508的衬底端子(例如将p沟道晶体管505、508的衬底端子与VDD或Y1、Y0连接，或将n沟道晶体管506、507的衬底端子与VSS或Y1、Y0连接)；
-选择用于输入信号X1和X0的上升和下降时间tr和/或延迟tD。
所述参数能够对于晶体管505、506、507、508个体化地设定。特别地，传输门500能够针对特定的应用情况不对称地构成。
在图4的电路中，DFTG部件406以其第二输入端X0与复用器401的输出端连接，并且将复用器输出信号A的反相的信号AN输送给其第一输入端X1，所述反相的信号通过第三反相器407从A中导出。DFTG 406的第二输出端Y0与第四反相器413连接，所述第四反相器的输出信号BN与输出电路408的第一输入端(FET 409、412的栅极)连接，并且DFTG 406的第一输出端Y1与输出电路408的第二输入端(FET 410、411的栅极)连接。输出电路408是双栅极反相器，所述双栅极反相器的输出端与缓存器414的输入端连接，所述缓存器提供电路400的输出信号。
第三反相器407和第四反相器413引起：输出电路408仅在两个DFTG输出信号(图4中的CN和B，图5中的输出端Y1和Y0)在复用器405的输出端处的下降沿和上升沿(所述上升沿或下降沿引起逻辑电平变换)后达到其稳态之后(例如其逻辑电平已变换)才变换其状态(即转换其输出信号的逻辑电平)。
因为DFTG状态过渡相对于变化(例如工艺变化)极其灵敏，如这在上文中阐述的那样，这也适用于整个延迟元件402。
这又表示：如在图3中示出，通过引入延迟元件402能够实现数位稳定性和统计学质量的提高。
此外，预选择互补的类型也是可行的并且在下文中参考图3描述。假设：对于给出的挑战X<n-1：0>，经过电路300的两个路径由于极端的工艺变化而缓慢至，使得以无法接受的程度损害密匙重建。于是，对于密匙产生能够在注册期间以预先限定的且可设定的周期时间TC扫描两个仲裁器输出信号Y<1>和Y<0>，使得当在时间点TC处Y<1>和Y<0>都还处于其预加载状态0时，即当在扫描时间TC处Y<1：0>＝00时，对应于给出的要求X<n-1：0>拒绝PUF位。
总结地，根据不同的实施方式，提供一种延时电路，如其在图7中示出。
图7示出延时电路700。
延时电路700具有电子传输元件713，所述电子传输元件具有：第一传输元件输入端701和第一传输元件输出端702，其中第一传输元件输入端701与第一传输元件输出端702借助于两个并联的互补的第一开关703、704耦合，其中第一开关703、704分别具有控制输入端705、706；第二传输元件输入端707和第二传输元件输出端708，其中第二传输元件输入端707与第二传输元件输出端708借助于两个彼此并联的互补的第二开关709、710耦合，其中第二开关709、710分别具有控制输入端711、712。
第一传输元件输出端702与第二开关709、710的控制输入端711、712耦合，并且第二传输元件输出端708与第一开关703、704的控制输入端705、706耦合。
延时电路700还具有输入电路714，所述输入电路设计用于：接收输入信号，和将输入信号输送给传输元件输入端701、707中的一个，并且将反相的输入信号输送给传输元件输入端701、707中的另一个。
此外，延时电路700具有输出电路715，所述输出电路与第一传输元件输出端702和第二传输元件输出端708耦合，并且设计用于：提供输出信号，其中输出电路715设计成，使得在输入信号改变的情况下，当输入信号的改变在第一传输元件输出端702处和在第二传输元件输出端708处都引起改变时，输出信号才改变。
换言之，根据不同的实施方式，使用传输元件，所述传输元件具有两个输入端和两个输出端之间的对数正态分布的传输时间，并且在输出端处设有电路，所述电路当传输元件的输入端处的电平改变传播到传输元件的两个输出端处时才改变其输出逻辑电平。这确保延迟元件对工艺变化的高的敏感度，使得其尤其适合于在芯片上产生PUF值，以便防止IC盗版。
输入信号的改变能够根据控制信号是输入信号的下降沿或上升沿。因为根据传输元件的不同的晶体管确定时间特性，由此能够产生独立的PUF值。
延时电路700例如能够如上描述的那样使用在PUF仲裁器电路中或也使用在环形振荡器PUF电路中以产生PUF值。延时电路700替选地也能够使用在其他电路中，例如使用在振荡器中，所述振荡器的频率监控例如能够用于检测对集成电路的光攻击或一般性地用于监控集成电路的运行条件。
下面，说明不同的实施例。
实施例1是如在图7中示出的延时电路。
实施例2是根据实施例1的延时电路，其中输入信号的、输出信号的改变和在第一传输元件输出端处和在第二传输元件输出端处的改变是逻辑电平改变。
实施例3是根据实施例1或2的延时电路，其中输入信号的改变是输入信号的下降沿或上升沿。
实施例4是根据实施例1至3中任一项的延时电路，其中第一传输元件输出端输出第一传输元件输出信号，并且第二传输元件输出端输出第二传输元件输出信号，并且其中输出电路具有缓冲器，当输入信号的改变已经引起第一传输元件输出信号的改变还有第二传输元件输出信号的改变时，将第一传输元件输出信号或反相的第二传输元件输出信号输送给所述缓冲器的输入端。
实施例5是根据实施例4的延时电路，其中输出电路和缓冲器设计成，使得当第一传输元件输出信号的和第二传输元件输出信号的逻辑电平不互补时，缓冲器保持由其存储的值。
实施例6是根据实施例4或5的延时电路，其中缓冲器是反相器。
实施例7是根据实施例1至6中任一项的延时电路，其中第一传输元件输出信号的改变和第二传输元件输出信号的改变使得，在改变之后，第一传输元件输出信号和第二传输元件输出信号具有互补的逻辑电平。
实施例8是根据实施例1至7中任一项的延时电路，其中输出电路设计成，使得当第一传输元件输出信号和反相的第二传输元件输出信号具有相同的逻辑电平时，所述输出电路切换。
实施例9是根据实施例1至8中任一项的延时电路，其中输出电路具有反相器，所述反相器具有两个输入端，所述反相器设计成：当输入端处的信号具有相同的逻辑电平时，输出反相的逻辑电平。
实施例10是根据实施例1至9中任一项的延时电路，所述延时电路具有反相器，所述反相器设置在第二传输元件输出端和输出电路之间。
实施例11是根据实施例1至10中任一项的延时电路，其中输入电路具有反相器，所述反相器设计用于：将输入信号反相，并且所述反相器的输出端与传输元件输入端中的如下传输元件输入端耦合，输入电路将反相的输入信号输送给该传输元件输入端。
实施例12是根据实施例1至11中任一项的延时电路，其中第一开关和第二开关是晶体管。
实施例13是根据实施例1至12中任一项的延时电路，其中第一开关是n沟道场效应晶体管和p沟道场效应晶体管，并且第二开关是n沟道场效应晶体管和p沟道场效应晶体管，并且其中开关的控制输入端是场效应晶体管的栅极端子。
实施例14是根据实施例1至13中任一项的延时电路，其中第一开关构成为，使得其在不同的时间切换。
实施例15是根据实施例1至14中任一项的延时电路，其中第一开关构成为，使得其在第二输出节点的电平不同的情况下切换。
实施例16是根据实施例1至15中任一项的延时电路，其中第二开关构成为，使得其在不同的时间切换。
实施例17是根据实施例1至16中任一项的延时电路，其中第二开关构成为，使得其在第一输出节点的电平不同的情况下切换。
实施例18是根据实施例1至17中任一项的延时电路，其中第一开关和第二开关设计成：分别在第一状态和第二状态之间切换，其中开关在第一状态下比在第二状态下更好地传导电流。
实施例19是根据实施例1至18中任一项的延时电路，其中第一开关和第二开关是场效应晶体管，并且在第一状态下处于强反相中并且在第二状态下处于弱反相中或处于截止状态中。
实施例20是根据实施例1至19中任一项的延时电路，其中第一开关中的至少一个与第二开关不同地构成。
实施例21是根据实施例1至20中任一项的延时电路，其中第一开关中的至少一个与第二开关设计成不同尺寸。
实施例22是一种PUF仲裁器电路，所述PUF仲裁器电路具有多个根据实施例1至21中任一项的延时电路。
实施例23是根据实施例22的PUF仲裁器电路，所述PUF仲裁器电路具有多个复用器，其中在每个复用器的输出端处设置有延时电路中的一个。
实施例24是根据实施例22或23的PUF仲裁器电路，其中复用器和延时电路根据输入控制信号形成两个链，并且PUF仲裁器电路还具有PUF仲裁器输入电路，所述PUF仲裁器输入电路设计用于：将输入信号输送给链，其中根据输送给PUF仲裁器输入电路的控制信号，输入信号的改变是输入信号的下降沿或上升沿。
根据一个实施方式，提供一种延时电路，所述延时电路具有：电子传输元件，所述电子传输元件具有对数正态分布的传输时间、至少一个传输元件输入端和至少两个传输元件输出端；和输出电路，所述输出电路与传输元件输出端耦合并且设计用于：提供输出信号，其中输出电路设计成，使得在输送给传递元件输入端的输入信号改变的情况下，当输入信号的改变在两个传输元件输出端处都引起改变时，输出信号才改变。
虽然尤其参考特定的实施例示出和描述了本发明，但是本领域普通技术人员应该理解，可以在设计方案和细节上对此进行多种改变，而没有偏离如通过随后的权利要求所限定的发明实质和范围。因此，本发明的范围由所附权利要求确定，并且旨在涵盖落入权利要求的字义或等同范围中的所有变化。

Claims (24)

1.一种延时电路，所述延时电路具有：
电子传输元件，所述电子传输元件具有
第一传输元件输入端和第一传输元件输出端，其中所述第一传输元件输入端与所述第一传输元件输出端借助于两个并联的互补的第一开关耦合，其中所述第一开关分别具有控制输入端；
第二传输元件输入端和第二传输元件输出端，其中所述第二传输元件输入端与所述第二传输元件输出端借助于两个并联的互补的第二开关耦合，其中所述第二开关分别具有控制输入端；
其中所述第一传输元件输出端与所述第二开关的所述控制输入端耦合，并且所述第二传输元件输出端与所述第一开关的所述控制输入端耦合；
输入电路，所述输入电路设计用于：接收输入信号，并且将所述输入信号输送给所述传输元件输入端中的一个，并且将反相的输入信号输送给所述传输元件输入端中的另一个；和
输出电路，所述输出电路与所述第一传输元件输出端和所述第二传输元件输出端耦合，并且设计用于：提供输出信号，其中所述输出电路设计成，使得在所述输入信号改变的情况下，当所述输入信号的改变已经不仅在所述第一传输元件输出端处、而且也在所述第二传输元件输出端处引起改变时，所述输出信号才改变。
2.根据权利要求1所述的延时电路，
其中所述输入信号的改变、所述输出信号的改变和在所述第一传输元件输出端处和在所述第二传输元件输出端处的改变是逻辑电平改变。
3.根据权利要求1或2所述的延时电路，
其中所述输入信号的改变是所述输入信号的下降沿或上升沿。
4.根据权利要求1至3中任一项所述的延时电路，
其中所述第一传输元件输出端输出第一传输元件输出信号，并且所述第二传输元件输出端输出第二传输元件输出信号，并且其中所述输出电路具有缓冲器，当所述输入信号的改变已经引起所述第一传输元件输出信号的改变和所述第二传输元件输出信号的改变时，将所述第一传输元件输出信号或反相的第二传输元件输出信号输送给所述缓冲器的输入端。
5.根据权利要求4所述的延时电路，
其中所述输出电路和所述缓冲器设计成，使得当所述第一传输元件输出信号的逻辑电平和所述第二传输元件输出信号的逻辑电平不互补时，所述缓冲器保持由其存储的值。
6.根据权利要求4或5所述的延时电路，
其中所述缓冲器是反相器。
7.根据权利要求1至6中任一项所述的延时电路，
其中所述第一传输元件输出信号的改变和所述第二传输元件输出信号的改变使得，在改变之后，所述第一传输元件输出信号和所述第二传输元件输出信号具有互补的逻辑电平。
8.根据权利要求1至7中任一项所述的延时电路，
其中所述输出电路设计成，使得当所述第一传输元件输出信号和反相的第二传输元件输出信号具有相同的逻辑电平时，所述输出电路切换。
9.根据权利要求1至8中任一项所述的延时电路，
其中所述输出电路具有反相器，所述反相器具有两个输入端，所述反相器设计成：当所述输入端处的信号具有相同的逻辑电平时，输出反相的逻辑电平。
10.根据权利要求1至9中任一项所述的延时电路，所述延时电路具有反相器，所述反相器设置在所述第二传输元件输出端和所述输出电路之间。
11.根据权利要求1至10中任一项所述的延时电路，
其中所述输入电路具有反相器，所述反相器设计用于：将所述输入信号反相，并且所述反相器的输出端与所述传输元件输入端中的如下传输元件输入端耦合，所述输入电路将反相的输入信号输送给该传输元件输入端。
12.根据权利要求1至11中任一项所述的延时电路，
其中所述第一开关和所述第二开关是晶体管。
13.根据权利要求1至12中任一项所述的延时电路，
其中所述第一开关是n沟道场效应晶体管和p沟道场效应晶体管，并且所述第二开关是n沟道场效应晶体管和p沟道场效应晶体管，并且其中所述开关的控制输入端是场效应晶体管的栅极端子。
14.根据权利要求1至13中任一项所述的延时电路，
其中所述第一开关构成为，使得其在不同的时间切换。
15.根据权利要求1至14中任一项所述的延时电路，
其中所述第一开关构成为，使得其在所述第二输出节点的电平不同的情况下切换。
16.根据权利要求1至15中任一项所述的延时电路，
其中所述第二开关构成为，使得其在不同的时间切换。
17.根据权利要求1至16中任一项所述的延时电路，
其中所述第二开关构成为，使得其在所述第一输出节点的电平不同的情况下切换。
18.根据权利要求1至17中任一项所述的延时电路，
其中所述第一开关和所述第二开关设计成：分别在第一状态和第二状态之间切换，其中开关在所述第一状态下比在所述第二状态下更好地传导电流。
19.根据权利要求1至18中任一项所述的延时电路，
其中所述第一开关和所述第二开关是场效应晶体管，并且在所述第一状态下处于强反相中并且在所述第二状态下处于弱反相中或处于截止状态中。
20.根据权利要求1至19中任一项所述的延时电路，
其中所述第一开关中的至少一个与所述第二开关不同地构成。
21.根据权利要求1至20中任一项所述的延时电路，
其中所述第一开关中的至少一个与所述第二开关设计成不同尺寸。
22.一种PUF仲裁器电路，所述PUF仲裁器电路具有多个根据权利要求1至21中任一项所述的延时电路。
23.根据权利要求22所述的PUF仲裁器电路，所述PUF仲裁器电路具有多个复用器，其中在每个所述复用器的输出端处设置有所述延时电路中的一个。
24.根据权利要求22或23所述的PUF仲裁器电路，
其中所述复用器和延时电路根据输入控制信号形成两个链，并且所述PUF仲裁器电路还具有PUF仲裁器输入电路，所述PUF仲裁器输入电路设计用于：将所述输入信号输送给所述链，其中根据输送给所述PUF仲裁器输入电路的控制信号，所述输入信号的改变是所述输入信号的下降沿或上升沿。
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