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Die vorliegende Erfindung betrifft allgemein Zellenanordnungen und insbesondere ein System für den Abschluss von homogenen Zellenanordnungen.
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Mikroelektronische integrierte Schaltungen können in Makroblöcke und einzelne Zellen unterteilt werden. Makroblöcke sind Module zur Verwendung in Schaltungsaufbauten, die standardisiert und daher jederzeit verfügbar sind. Makroblöcke sind funktionale Schaltungsblöcke wie Zentraleinheit (CPU), Schreib-Lese-Speicher (RAM), Festspeicher (ROM), oder nicht flüchtige Speicher (NVM). Eine Zelle kann ein einzelnes Schaltungselement oder eine Gruppe von einem oder mehreren Schaltungselementen wie Transistoren, Kondensatoren und anderen grundlegenden Schaltungselementen sein, die gruppiert werden, um eine Funktion auszuüben. Eine Zelle kann ein einzelnes Logikelement wie ein Gate, ein Inverter, oder einen statischen Schreib-Lesespeicher (SRAM) darstellen.
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Mikroelektronische integrierte Schaltungen bestehen aus einer großen Anzahl von elektronischen Bauteilen, die durch Schichten mehrerer verschiedener Materialien auf ein Siliziumsubstrat hergestellt werden. Ein Teil des Aufbaus einer integrierten Schaltung wandelt eine Schaltungsangabe in eine geometrische Angabe um, die als Layout bekannt ist. Ein Layout enthält einen Satz von ebenen geometrischen Formen in mehreren Schichten.
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Die Zellen und anderen Elemente einer Schaltung sind gemäß dem Logikaufbau der Schaltung miteinander verbunden oder geführt, um die gewünschte Funktionalität zu erhalten. Die verschiedenen Elemente der Schaltung sind miteinander durch elektrisch leitende Leitungen verbunden, die durch senkrechte Kanäle und waagrechte Kanäle geführt werden, die zwischen den Elementen verlaufen.
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Zellen können individuell oder homogen angeordnet sein. Homogen angeordnete Zellen können eine Zellenanordnung und spezifischer zum Beispiel ein dynamischer Schreib-Lese-Speicher (DRAM) oder eine SRAM-Anordnung sein. Zum Beispiel können die der Organisation und der Anordnung einer homogenen Zellenanordnung zugrunde liegenden Aufbauprinzipien anders sein als diejenigen einer individuell aufgebauten Logikanordnung.
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DE 696 06 771 T2 beschreibt ein Speicherbauteil in dem jeder Isolationstransistor physikalisch innerhalb eines ersten und eines zweiten Blocks des Speicherbauteils angeordnet und physikalisch von einem Leseverstärker des Speicherbauteils beabstandet ist.
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Gemäß einer Ausführungsform der vorliegenden Erfindung wird eine SRAM Zellenanordnung offenbart. Die SRAM Zellenanordnung enthält eine Vielzahl von homogenen SRAM Zellen, die in Zeilen und Spalten angeordnet sind, um die SRAM Zellenanordnung zu bilden, wobei eine erste homogene SRAM Zelle jeder Spalte elektrisch anders verbunden ist als ein Rest der homogenen SRAM Zellen der Spalte.
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In einer Ausgestaltung ist eine letzte homogene SRAM Zelle jeder Spalte elektrisch anders verbunden als der Rest der homogenen SRAM Zellen der Spalten.
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In noch einer Ausgestaltung sind die erste Zelle und die letzte Zelle jeder Zeile Abschlusszellen.
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In verschiedenen Ausführungsformen wird eine integrierte Schaltung bereitgestellt. Die integrierte Schaltung kann aufweisen einen ersten Bereich, der eine erste Vielzahl von homogenen Zellen enthält; einen zweiten Bereich, der ein Schaltschema enthält; und einen dritten Bereich, der eine zweite Vielzahl von homogenen Zellen enthält, wobei der dritte Bereich zwischen dem ersten Bereich und dem zweiten Bereich angeordnet ist, wobei die erste Vielzahl von homogenen Zellen und die zweite Vielzahl von homogenen Zellen die gleiche Anordnung von Halbleitervorrichtungen enthalten, und wobei die Halbleitervorrichtungen im ersten Bereich elektrisch anders verbunden sind als die Halbleitervorrichtungen im dritten Bereich.
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In einer Ausgestaltung enthalten die Halbleitervorrichtungen des dritten Bereichs je einen in einer Wanne angeordneten pFET, und wobei die Wanne des pFET an Vdd gelegt ist.
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In noch einer Ausgestaltung enthalten die Halbleitervorrichtungen des dritten Bereichs je einen in einer Wanne angeordneten nFET, und wobei die Wanne des nFET an Vss gelegt ist.
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In noch einer Ausgestaltung enthalten die Halbleitervorrichtungen des dritten Bereichs je einen pFET, der ein Gate und eine erste und eine zweite Source/Drain hat, und wobei das Gate des pFET an Vdd gelegt ist.
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In noch einer Ausgestaltung enthalten die Halbleitervorrichtungen des dritten Bereichs je einen nFET, der ein Gate und eine erste und eine zweite Source/Drain hat, und wobei das Gate des nFET an Vss gelegt ist.
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In noch einer Ausgestaltung enthalten die Halbleitervorrichtungen des dritten Bereichs je ein Paar von pFETs, die in einer Wanne angeordnet sind und erste und zweite Source/Drains haben, und wobei die Wanne und die ersten Source/Drains des Paars von pFETs an Vdd gelegt sind.
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In noch einer Ausgestaltung enthalten die Halbleitervorrichtungen des dritten Bereichs je ein Paar von nFETs, die in einer Wanne angeordnet sind und erste und zweite Source/Drains haben, und wobei die Wanne und die zweiten Source/Drains des Paars von nFETs an Vss gelegt sind.
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In verschiedenen Ausführungsformen wird eine homogene Zellenanordnung bereitgestellt. Die homogene Zellenanordnung kann aufweisen homogene Zellen, die in einer n×m-Matrixanordnung angeordnet sind, wobei die homogenen Zellen gleiche Halbleitervorrichtungen beinhalten, wobei die Halbleitervorrichtungen einer ersten homogene Zelle und einer letzten homogenen Zelle jeder Spalte m elektrisch anders verbunden sind als die Halbleitervorrichtungen anderer homogenen Zellen der n×m-Matrixanordnung.
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In noch einer Ausgestaltung sind außerdem beinhaltet eine erste Zelle und eine letzte Zelle für jede Zeile n, wobei die erste und die letzte Zelle Abschlusszellen sind.
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In verschiedenen Ausführungsformen wird eine SRAM-Anordnung-Abschlusszelle bereitgestellt. Die SRAM-Anordnung-Abschlusszelle kann aufweisen ein Paar von P-Kanal-Feldeffekttransistoren (pFETs), wobei jeder pFET ein Gate und eine Source/Drain enthält; ein Paar von Pass-Gate-N-Kanal-Feldeffekttransistoren (nFETs), wobei jeder der Pass-Gate-nFETs ein Gate und eine Source/Drain hat; ein Paar von nFETs, wobei jeder der nFETs ein Gate und eine Source/Drain hat; ein Paar von komplementären Bitleitungen; und eine Wortleitung, wobei die Source des ersten Pass-Gate-nFET elektrisch mit der ersten Bitleitung verbunden ist, wobei das Gate und das Drain des ersten Pass-Gate-nFET und das Gate und die Source/Drain des zweiten Pass-Gate-nFET elektrisch mit der Wortleitung verbunden sind, wobei die Source/Drains des Paars der nFETs elektrisch mit der Wortleitung verbunden sind und die Wortleitung an Vss gelegt ist, wobei das Gate des ersten nFET elektrisch mit dem Gate des ersten pFET und dem Drain des zweiten pFET verbunden ist, wobei das Gate des zweiten nFET elektrisch mit dem Gate des zweiten pFET und dem Drain des ersten pFET verbunden ist, und wobei die Sourcen des Paars von pFETs elektrisch mit Vdd verbunden sind.
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In verschiedenen Ausführungsformen wird ein Verfahren zur Herstellung einer SRAM Zellenanordnung bereitgestellt. Das Verfahren kann aufweisen ein Bilden einer Vielzahl von homogenen SRAM Zellen; ein elektrisches Verbinden der Vielzahl von homogenen SRAM Zellen, um die Anordnung von SRAM Zellen zu bilden, die Zeilen und Spalten enthält; und ein elektrisches Verbinden einer ersten homogenen SRAM Zelle jeder Spalte anders als andere homogene SRAM Zellen der Spalte.
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In einer Ausgestaltung verbindet ferner eine letzte homogene SRAM Zelle jeder Spalte anders als andere homogene SRAM Zellen der Spalte elektrisch.
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In noch einer Ausgestaltung enthalten die erste homogene SRAM Zelle und die letzte homogene SRAM Zelle jeder Spalte die gleichen elektrischen Verbindungen.
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Für ein weiter reichendes Verständnis der vorliegenden Erfindung und deren Vorteile wird nun auf die folgenden Angaben in Zusammenhang mit der beiliegenden Zeichnung Bezug genommen, in der:
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1a eine homogene Zellenanordnung zeigt;
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1b ein Detail einer homogenen Zellenanordnung zeigt;
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2 ein Kurvenbild von Leckstrommessungen veranschaulicht;
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3a eine schematische Darstellung einer SRAM-Zelle mit sechs Transistoren zeigt;
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3b eine schematische Darstellung einer Ausführungsform einer SRAM-Zelle mit sechs Transistoren zeigt;
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4a eine Leckstromaufteilung einer Zelle in einem homogenen Kernzellenbereich zeigt;
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4b eine Leckstromaufteilung einer Zelle in einem Abschlussbereich zeigt;
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5 ein Layout einer Ausführungsform einer Zelle in einem Abschlussbereich zeigt;
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6 ein Layout einer Ausführungsform einer Zelle in einem Abschlussbereich zeigt; und
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7a bis 7c schematische Darstellungen für eine ROM-Zellenanordnung zeigen.
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Die Herstellung und die Verwendung der derzeit bevorzugten Ausführungsformen werden nachfolgend im Einzelnen erörtert. Es wird aber darauf hingewiesen, dass die vorliegende Erfindung viele anwendbare erfinderische Konzepte liefert, die in einer großen Vielfalt von spezifischen Kontexten ausgeführt werden können. Die erörterten spezifischen Ausführungsformen dienen nur zur Veranschaulichung spezifischer Methoden, um die Erfindung herzustellen und zu verwenden, und schränken den Rahmen der Erfindung nicht ein.
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Die vorliegende Erfindung wird unter Bezugnahme auf bevorzugte Ausführungsformen in einem spezifischen Kontext beschrieben, nämlich einer homogenen Zellenanordnung mit homogenen Abschlusszellen. Die Erfindung kann auch bei anderen homogenen Zellenanordnungen wie Gate-Anordnungen, flüchtigen Speicherzellenanordnungen oder nicht flüchtigen Speicherzellenanordnungen angewendet werden. Ausführungsformen für flüchtige Zellenanordnungen können zum Beispiel SRAM-Zellenanordnungen oder DRAM-Zellenanordnungen sein. Ausführungsformen für nicht flüchtige Zellenanordnungen können zum Beispiel ROM-Zellenanordnungen, Flash-Zellenanordnungen, ferroelektrische Schreib-Lese-Speicher(FRAM)-Zellenanordnungen, magnetwiderstandsbeständige Schreib-Lese-Speicher(MRAM)-Zellenanordnungen, Phasenänderungs-Schreib-Lese-Speicher(PCRAM)-Zellenanordnungen, oder Leitende-Brücke-Schreib-Lese-Speicher(CBRAM)-Zellenanordnungen sein.
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1a zeigt einen Abschnitt einer integrierten Schaltung 100 mit einer typischen Anordnung von homogenen Zellenanordnungen. Wie in 1a zu sehen, ist der Abschnitt der integrierten Schaltung 100 in homogene Zellenanordnungsbereiche 110 und in Bandzellenbereiche 120 aufgeteilt. Die homogenen Zellenanordnungsbereiche enthalten homogene Zellen. Die homogenen Zellenanordnungsbereiche 110 können durch Bandzellenbereiche 120 unterbrochen werden, um ein erforderliches Mindestpotential für alle Zellen in dem homogenen Zellenanordnungsbereich 110 zu liefern. Die Bandzellenbereiche 120 können in gleichem Abstand zueinander auf einem Mikrochip angeordnet werden. Da Verbesserungen in der Verfahrenstechnologie immer kleinere Zellgrößen erlauben, kann eine größere Anzahl von Zellen zwischen den Bandzellenbereichen 120 angeordnet werden. Zum Beispiel konnten Bandzellenbereiche für je 16 Zellen für den 130 nm-Technologieknoten verwendet werden, während Bandzellenbereiche für je 128 Zellen für den 45 nm-Technologieknoten verwendet werden können.
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1b zeigt ein Detail des Abschnitts 150 der integrierten Schaltung 100. Das Detail 150 ist aus der Peripherie des homogenen Zellenanordnungsbereichs 110 und aus der Peripherie des Bandzellenbereichs 120 entnommen. Wie man in 1b sehen kann, ist der homogene Zellenanordnungsbereich 110 in einen homogenen Kernzellenanordnungsbereich 140, einen senkrechten Abschlussbereich 160 und einen waagrechten Abschlussbereich 170 aufgeteilt. Der senkrechte Abschlussbereich 160 ist zwischen einem Bandzellenbereich 120 und dem homogenen Kernzellenanordnungsbereich 140 angeordnet. Ein waagrechter Abschlussbereich 170 ist neben dem homogenen Kernzellenanordnungsbereich 140 angeordnet, um den homogenen Kernzellenanordnungsbereich 140 abzuschließen, der anderen Logikzellen oder anderen homogenen Zellenanordnungen benachbart ist.
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Bei üblichen homogenen Zellenanordnungen besteht der senkrechte Abschlussbereich 160 oder der waagrechte Abschlussbereich 170 aus einer Art von Hilfseinrichtungsstrukturen. Diese Hilfseinrichtungsstrukturen enthalten typischerweise erweiterte aktive Zonen und/oder Polysilizium-Leitungen, die nicht mit einem elektrischen Potential verbunden sind (schwebend). Metallische Zwischenverbindungsschichten wie M1, M2 oder Metallschichten mit höherer Zahl werden ähnlich abgeschlossen. Bei üblichen Anordnungen haben die Hilfseinrichtungsstrukturen aktive Zone/Polysilizium-Schwachpunkte, und die metallischen Zwischenverbindungen können nicht ausreichend abgeschlossen sein.
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Der homogene Kernzellenanordnungsbereich 140 kann durch homogen und dicht angeordnete Kernzellen aufgebaut werden. Abschlussbereiche 160 und 170 können notwendig sein, um Übergangszonen zwischen hochdichten Zellenzonen und Bereichen aufzubauen, in denen Zellen nicht so dicht angeordnet sind wie in dem homogenen Kernzellenanordnungsbereich 140. Der homogene Kernzellenanordnungsbereich 140 kann vorteilhafterweise Gestaltungsregelaufhebungen verwenden, die nicht für Zonen verfügbar sind, in denen Zellen nicht dicht angeordnet sind. Übergangsbereiche können notwendig sein, um die Vervollständigung des homogenen Zellenanordnungsbereichs 110 aufgrund von lithographischen Erfordernissen wie Hilfseinrichtungsmustern oder optischen Nahbereichskorrekturen (OPC) zu perfektionieren.
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Die Zellen enthalten typischerweise verschiedene Arten von Halbleitervorrichtungen wie Kondensatoren, Transistoren oder andere grundlegende Schaltungselemente. Die Zellen sind gruppiert, um eine Funktion auszuüben. Typische Speicherzellen können SRAM-Zellen oder ROM-Zellen sein. Typische Logikzellen können zum Beispiel Inverterzellen oder Gate-Anordnungen sein. Ein typischer Inverter kann einen p-Kanal-Transistor und einen n-Kanal-Transistor enthalten. Es sind viele andere Arten von Zellen bekannt.
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Die Bandzellenbereiche 120 können periphere Schaltungen enthalten, um Wannen, Substratkontakte, und/oder Strom-/GND-Versorgungskontakte für den homogenen Kernzellenanordnungsbereich 140 aufzubauen.
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2 zeigt eine grafische Darstellung von Leckstrommessungen für einzelne Zellen einer üblichen homogenen Zellenanordnung. Leckströme 230–260 wurden für Zellen innerhalb des homogenen Kernzellenanordnungsbereichs 140 und Zellen an der Peripherie des homogenen Kernzellenanordnungsbereichs 140 gemessen. Eine Skala in Volt, die den Wert der Versorgungsspannung darstellt, ist entlang der x-Achse 200 gezeigt. Eine Skala in Pikoampere [pA] ist auf der rechten y-Achse 210, und eine Skala in Nanoampere [nA] ist auf der linken y-Achse 220 gezeigt.
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Die Kurve 230 gibt eine Source/Drain-Messung wieder, während die Kurve 250 eine Drain/Source-Messung für eine Zelle innerhalb des homogenen Kernzellenanordnungsbereichs 140 wiedergibt. Die Kurven 230 und 250 zeigen den Leckstrom in Pikoampere, der von der rechten y-Achse 210 wiedergegeben wird. Die Kurve 240 gibt eine Source/Drain-Messung wieder, während die Kurve 260 eine Drain/Source-Messung für eine Zelle an der Peripherie des homogenen Kernzellenanordnungsbereichs 140 wiedergibt. Die Kurven 240 und 260 zeigen den Leckstrom in Nanoampere, der von der linken y-Achse 220 wiedergegeben wird. Wie man aus 2 sehen kann, ist der Unterschied der Leckströme zwischen Zellen innerhalb und Zellen an der Peripherie des homogenen Kernzellenanordnungsbereichs 140 in einer üblichen Zellenanordnung etwa ein Faktor 1000 für sowohl die Source/Drain-Messung als auch die Drain/Source-Messung.
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Diese und andere Probleme werden von den bevorzugten Ausführungsformen der vorliegende Erfindung allgemein gelöst oder umgangen, und es werden technische Vorteile erhalten. In einer Ausführungsform der vorliegenden Erfindung enthalten der senkrechte Abschlussbereich 160 und der waagrechte Abschlussbereich 170 eine Vielzahl von vollständigen Kernzellen. In einer anderen Ausführungsform enthalten der senkrechte Abschlussbereich 160 und der waagrechte Abschlussbereich 170 nur eine vollständige Kernzelle pro Zeile und/oder pro Spalte von Kernzellen. In noch einer anderen Ausführungsform enthält der senkrechte Abschlussbereich 160 vollständige Zellen, und der waagrechte Abschlussbereich 170 enthält Bruchteile von Zellen.
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Eine schematische Darstellung einer typischen SRAM-Kernzelle 300 mit sechs Transistoren ist in 3a gezeigt. Die SRAM-Kernzelle 300 enthält eine linke Bitleitung 301, eine rechte Bitleitung 302 und eine Wortleitung 303. Die SRAM-Kernzelle 300 enthält weiter ein Paar von Pass-Gate-nFETs 310 und 320, ein Paar von nFETs 330 und 340 und ein Paar von pFETs 350 und 360.
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In einer typischen SRAM-Kernzelle 300 mit sechs Transistoren sind die Sourcen des Paars von pFETs 350 und 360 elektrisch mit Vdd verbunden. Die Gates des Paars von pFETs 350 und 360 sind elektrisch mit den Drains der gegenüberliegenden pFETs 350 und 360 verbunden. Das Drain des Pass-Gate-nFET 310 ist mit dem Drain des pFET 350 verbunden, während die Source des nFET 310 elektrisch mit der linken Bitleitung 301 verbunden ist. Das Drain des Pass-Gate-nFET 320 ist mit dem Drain des pFET 360 verbunden, während die Source des nFET 320 elektrisch mit der rechten Bitleitung 302 verbunden ist. Die Gates der beiden Pass-Gate-nFETs 310 und 320 sind elektrisch mit der Wortleitung 303 verbunden. Das Gate des nFET 340 ist elektrisch mit dem Drain des pFET 310 verbunden, während das Gate des nFET 330 elektrisch mit dem Drain des pFET 320 verbunden ist. Die Drains der nFETs 330 und 340 sind elektrisch mit den Drains der pFETs 310 und 320 auf der gleichen Seite verbunden, während die Sourcen der nFETs 330 und 340 elektrisch mit Masse oder Vss verbunden sind.
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3b zeigt eine schematische Darstellung einer Ausführungsform einer Anordnung-Abschlusszelle. In dieser Ausführungsform ist die Abschlusszelle der Anordnung eine SRAM-Zelle mit sechs Transistoren. 3b zeigt die gleichen Halbleitervorrichtungen wie in der SRAM-Vorrichtung der 3a. Die elektrische Verbindung der Halbleitervorrichtungen ist aber anders angeordnet.
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In dieser Ausführungsform ist jeder Knoten der Abschlusszelle 380 mit einem spezifisch definierten Potential verbunden oder gezwungen, auf einem spezifisch definierten Potential zu bleiben. Keiner der Knoten ist schwebend, und alle Potentiale werden vollständig kontrolliert. Die Wanne und die Sourcen der pFETs 350 und 360 sind an Vdd gelegt, während die Wanne und die Sourcen der nFETs 310–340 an Vss oder Masse gelegt sind. Weiter ist die Source des Pass-Gate-nFET 310 nicht elektrisch mit der linken Bitleitung 301 verbunden, und die Wortleitung 303 ist an Vss oder Masse gelegt. Das Anlegen der Wortleitung 303 an Masse schließt die Pass-Gate-nFETs 310 und 320. Die Gates des pFET 360 und des nFET 340 sind mit dem Drain des pFET 350 verbunden, und die Gates des pFET 350 und des nFET 330 sind mit dem Drain des pFET 360 verbunden. Die linke Bitleitung 301 und die rechte Bitleitung 302 können auf ein hohes oder niedriges Potential gelegt werden, und die Abschlusszelle 380 wird durch eine solche Potentialgestaltung nicht elektrisch beeinflusst, da der Pass-Gate-nFET 330 nicht elektrisch mit der Bitleitung 301 verbunden ist und der Pass-Gate-nFET 340 durch an Masse legen des Gates geschlossen wird.
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4a zeigt eine Leckstromaufteilung einer Kernzelle 300. Die linke Bitleitung 301 und die rechte Bitleitung 302 sind an Vdd gelegt, und die Wortleitung 303 ist an Masse gelegt. Leckstrom kann von Vdd zu Vss fließen. Daher kann der Leckstrom von der linken Bitleitung 301 über den Pass-Gate-nFET 310 zur Wortleitung 303 und von der rechten Bitleitung 302 über den Pass-Gate-nFET 320 zur Wortleitung 303 fließen. Leckstrom kann auch von den pFETs 350 und 360 über die nFETs 330 und 340 an Masse oder über die Pass-Gate-nFETs 310 und 320 an die Wortleitung 303 und von da an Masse fließen.
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Dagegen zeigt
4b eine Leckstromaufteilung einer Ausführungsform einer Anordnung-Abschlusszelle
380 gemäß der Erfindung im senkrechten oder waagrechten Abschlussbereich
160 und
170. Leckstrom kann von der Bitleitung
302 zur Wortleitung
303 fließen. Leckstrom kann auch von der Source oder der Wanne der pFETs
350 und
360 durch die Gates der nFETs
330 und
340 an Masse fließen. Die nachstehende Tabelle 1 zeigt Leckströme in Pikoampere für die Anordnung-Abschlusszellen im Vergleich mit Kernanordnungszellen für drei verschiedene simulierte Temperaturen. Tabelle 1:
| | Zellen-Leckstrom in [pA] |
| Temperatur in C | Abschlusszelle | Kernzelle | Differenz in % |
| –40 | 6,1 | 10,3 | –40,78 |
| 25 | 12,7 | 22,4 | –43,3 |
| 110 | 90,9 | 291,2 | –68,78 |
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Der Vergleich der erfindungsgemäßen Anordnung-Abschlusszellen mit üblichen Zellen am Rand des Kernzellenanordnungsbereichs 110 (siehe 2) zeigt auf, dass die Anordnung-Abschlusszelle eine viel bessere Leckstromleistung als die üblichen Randzellen liefert. Die Anordnung-Abschlusszellen haben sogar ein besseres Leckstromverhalten als die Kernanordnungszellen. In quantifizierbaren Größen ist das Leckstromverhalten etwa 40% bis 70% besser als das Leckstromverhalten der Kernanordnungszelle.
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5 zeigt ein Layout einer Ausführungsform einer Abschlusszelle 400. Jeder einzelne Anschluss oder Kontakt der Abschlusszelle 400 ist auf ein kontrolliertes und vorbestimmtes Potential gelegt oder wird gezwungen, ein kontrolliertes Potential zu erreichen. Kein Anschluss ist schwebend. Insbesondere kann die Abschlusszelle 400 kein Gesetz elektrostatischer Entladung (ESD) verletzen und ist daher ESD-fehlerfrei. In anderen Worten sind die Halbleitervorrichtungen in der Abschlusszelle 400 elektronisch so verbunden, dass sie ESD-fehlerfrei sind.
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5 veranschaulicht eine SRAM-Zelle mit sechs Transistoren als Abschlusszelle. Wie man in 5 sehen kann, haben Kontakte die Bezugszeichen 401–412, aktive Bereiche die Bezugszeichen 421–424, Polyleitungen die Bezugszeichen 431–434 und Metallleitungen M1 die Bezugszeichen 441–442. Die Kontakte 401–404 sind elektrisch miteinander über das Zwischenverbindungsmetall M1 441 verbunden und auf Massepotential gelegt. In gleicher Weise sind die Kontakte 405–407 elektrisch miteinander über das Zwischenverbindungsmetall M1 442 verbunden und auch an Masse gelegt. Dagegen sind die Kontakte 408, 409 und 410 an Vdd gelegt.
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Insbesondere ist der Kontakt 402 ein Bitleitungskontakt des Pass-Gate-nFET 320 für die rechte Bitleitung 301, und der Kontakt 401 ist der Gate-Kontakt des Pass-Gate-nFET 320 zur Wortleitung 303. Der Kontakt 404 ist der Source-Kontakt für nFET 340 und an Masse gelegt, während der Kontakt 403 der Kontakt für den Speicherknoten (Q) ist, der auch an Masse gelegt ist. Der Kontakt 410 ist der Source-Kontakt des pFET 320, der an Strom oder an Vdd gelegt ist. Der Kontakt 412 ist ein verlängerter Kontakt, der das Drain des pFET 320 mit dem Gate des pFET 310 und dem Gate des nFET 330 verbindet. Der Kontakt 411 ist ein verlängerter Kontakt, der das Drain des pFET 310 mit dem Gate des pFET 320 und dem Gate des nFET 340 verbindet. Der Kontakt 409 ist der Source-Kontakt des pFET 310 und ist an Strom oder Vdd gelegt. Der Kontakt 405 ist der Source-Kontakt des nFET 330 und ist an Masse gelegt. Der Kontakt 406 ist der inverse Speicherknoten (Q cross), der an Masse gelegt ist. Der Kontakt 407 ist der Gate-Kontakt des nFET 330, der an Masse oder Vss gelegt ist. Der Kontakt 408 ist der Source-Kontakt des nFET 330, der auch an Masse gelegt ist.
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6 zeigt ein Layout einer weiteren Ausführungsform einer Abschlusszelle 450. Anstelle der Verwendung einer vollständigen Zelle wird hier aber nur ein Bruchteil einer Zelle verwendet, um die Anordnung abzuschließen. Dies kann vorteilhaft sein, um Chipzonen zu sparen. Ähnlich 5 ist jeder einzelne Anschluss der Abschlusszelle 450 auf ein kontrolliertes und vorbestimmtes Potential gelegt. Kein Anschluss ist schwebend. Wie man in 5 sehen kann, haben die Kontakte die Bezugszeichen 461–465, die aktive Zone hat das Bezugszeichen 471, Polyleitungen haben die Bezugszeichen 481–482, und Metallleitungen M1 haben die Bezugszeichen 491–493. Diese Ausführungsform der Abschlusszelle 450 kann vorzugsweise im senkrechten Abschlussbereich 170 angeordnet sein.
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Die aktive Zone 471 ist vollständig abgeschlossen, und der Abstand wird gleich dem Abstand der aktiven Zone einer Kernzelle gehalten. Die Polyleitung 482 ist eine Wortleitung, und die Wortleitung wird mit aktiven Kernzellen geteilt. Die Polyleitung 481 ist abgeschlossen. Die Kontakte 461, 463 und 465 sind alle über die Metallleitung M1 491 verbunden und an Masse oder Vss gelegt. Die Zwischenverbindungs-Metallleitung M1 492 wird mit der Metallleitung der aktiven Kernzelle geteilt und an Masse gelegt.
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Der Kontakt 461 ist der Source-Kontakt des Pass-Gate-nFET 310 und an Masse gelegt. Der Source-Kontakt ist nicht elektrisch mit der Bitleitung 301 verbunden. Der Kontakt 462 ist der Gate-Kontakt des Pass-Gate-nFET 310, der die Polyleitung 482, d. h. die Wortleitung 303, kontaktiert. Die Wortleitung 303 wird mit der Wortleitung für aktive Zellen geteilt und enthält daher Hoch- oder Niederspannungseinstellungen. Der Kontakt 464 ist der Source-Kontakt des nFET 330, und der Kontakt 465 ist der Gate-Kontakt des gleichen Transistors. Beide Kontakts sind an Masse gelegt. Der Kontakt 463 ist der inverse Speicherknoten (Q cross) und an Masse gelegt.
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Eine schematische Darstellung einer Ausführungsform einer ROM-Zellenanordnung 700 ist in 7a gezeigt. Die ROM-Zellenanordnung enthält vier Kerntransistorzellen 701–704 und zwei Abschlusstransistorzellen 705–706. Die Kerntransistorzellen teilen sich die Bitleitung 707 mit den Abschlusstransistorzellen 705–706. Die Kerntransistoren der ROM-Zellenanordnung 700 sind in Reihe geschaltet. Die Source eines Kernzellentransistors 701–704 ist mit dem Drain eines benachbarten Kernzellentransistors 701–704 für jede Kernzelle verbunden. Jedes Gate eines Kernzellentransistors 701–704 ist mit einer Wortleitung 711–714 verbunden.
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In dieser Ausführungsform ist die Source des ersten Abschlusstransistors 705 mit dem Drain des letzten Kernzellentransistors 704 verbunden. Das Drain des ersten Abschlusstransistors 705 ist mit der Source des zweiten Abschlusstransistors 706 verbunden, und das Drain des zweiten Abschlusstransistors 706 ist mit den Gates der Abschlusstransistoren verbunden und an Masse oder Vss gelegt.
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Schematische Darstellung weiterer Ausführungsformen einer ROM-Zellenanordnung 710, 720 sind in den 7b bis 7c gezeigt. Gleiche Bezugszeichen wurden für gleiche Elemente wie in 7a verwendet. Die ROM-Zellenanordnungen enthalten vier Kernzellentransistoren 701–704 und zwei Abschlusstransistorzellen 705–706. Dieses Mal sind aber die Kernzellentransistoren parallel geschaltet. Die Drains aller Kernzellentransistoren 701–704 sind miteinander verbunden, und die Sourcen der Kernzellentransistoren sind miteinander verbunden. Daher können zwei Bitleitungen pro Spalte 708–709 verwendet werden. Außerdem ist in 7b das Drain des letzten Kernzellentransistors 704 der ROM-Zellenanordnung 710 mit der Source des ersten Abschlusstransistors 705 verbunden, während in 7c die Source des letzten Kernzellentransistors 704 der ROM-Zellenanordnung 720 mit der Source des ersten Abschlusstransistors 705 verbunden ist.
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Die Kernzellentransistoren 701–704 können durch ihre selektive Verbindung mit einer Metallschicht M2 (nicht gezeigt) programmiert werden. Zum Beispiel kann ein Transistor als Speicherzustand 0 programmiert werden, indem eine Lücke vom Transistor mit M2 verbunden wird. In gleicher Weise kann der Transistor als Speicherzustand 1 programmiert werden, indem die Lücke vom Transistor zu M2 nicht verbunden wird.
