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Die
vorliegende Erfindung betrifft allgemein Stromspiegel und spezieller
Mehrausgangs-Stromspiegel
mit verbesserter Genauigkeit.
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Stromspiegel
stellen eine grundlegende Baugruppe vieler Schaltungen dar und gestatten
es, einen in einem Element fließenden
gegebenen Strom in einem anderen Element nachzubilden. Die Genauigkeit
des Spiegels wird davon bestimmt, wie genau der Pegel des ursprünglichen
Stroms oder ein vorgegebenes Vielfaches desselben reproduziert wird.
Bei einem Stromspiegel mit mehreren Ausgängen wird als Ausgang mehr
als eine Kopie des ursprünglichen Stroms
bereitgestellt.
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Ein
Beispiel eines Stromspiegels mit mehreren Ausgängen nach dem Stand der Technik
ist in 1 gezeigt, wo er Anwendung beim Lesen einer Multilevel-Speicherzelle
findet. Bei dieser Anordnung fließt während eines Lesevorgangs ein
Strom IZelle durch die adressierte Zelle 30.
Die Größe dieses Stromflusses
hängt davon
ab, in welchem von (k + 1) Zuständen
sich die Speicherzelle befindet. Um diesen Zustand festzustellen,
wird der Strom k mal in dem Stromspiegel 10 reproduziert,
um Ströme
I1, I2, ..., Ik zu erzeugen. Ein Transistor aus einer Reihe
von Transistoren 41, 42, ..., 49 ist
dann derart angeordnet, dass er den entsprechenden Strom empfängt, wobei
jeder durch einen jeweiligen Referenzwert Iref1, Iref2, ..., Irefk gesteuert
wird, wodurch diese als eine Reihe von Referenzkreisen wirken, um
den Wert von IZelle relativ zu Irefs abzufühlen. Dies ermöglicht es,
die k Ströme
Ii mit den k Referenzwerten zu vergleichen, wobei
das Ergebnis von den k Leseverstärkern
SAi bestimmt wird. Die Schaltung aus 1 ist aus US-Patent
5,172,338 adaptiert, wo diese und eine Reihe von Varianten detaillierter
beschrieben sind. Die speziellen Details dieser peripheren Bestandteile aus 1 sind
hier nicht besonders wichtig, außer um den Stromspiegel 10 mit
mehreren Ausgängen
in einen Zusammenhang zu stellen. Die relevante Eigenschaft des
Stromspiegels 10 liegt darin, dass er exakte Werte der
Ströme
I1–Ik liefert, ohne den ursprünglichen Referenzstrom, hier
IZell e, zu verschlechtern.
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Der
Stromspiegel 10 stellt eine Eins-zu-k-Anordnung dar, mit
einem ersten Transistor 20 in einem ersten Zweig und einer
Gruppe von k zweiten Transistoren 21, 22, ..., 29 in
jedem Teilzweig eines zweiten Zweiges. Wenn in dem ersten Zweig
ein Strom IZell e fließt, verhält sich
der zweite Transistor in jedem Teilzweig des zweiten Zweiges als
eine Stromquelle und speist einen reproduzierten Strom in seinen
Abzweig ein. Das Verhältnis
der reproduzierten Ströme zu
den ursprünglichen
Strömen
ist entsprechend der relativen Größe der zweiten Transistoren 21, 22,
..., 29 zu dem ersten Transistor 20 skaliert.
In 1 sind alle Transistoren des Stromspiegels 10 mit
der gleichen Größe gezeigt,
die durch das Symbol "X" angegeben ist. Dies
führt zu
einem Eins-zu-k-Stromspiegel, bei welchem der erste Strom in allen
Teilzweigen des zweiten Zweiges reproduziert wird, idealerweise mit
IZelle = I1 = I2 = ... = Ik und
ohne Abschwächung
von IZellle Ein allgemeiner Satz von Stromverhältnissen kann
durch das übliche
Verfahren aufgestellt werden, bei dem die relativen Breite-zu-Länge-Verhältnisse der
Teilzweige geändert
werden, wie detaillierter in dem im vorangegangenen Absatz zitierten
Patent beschrieben ist.
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In
der Praxis sind die Ergebnisse aus einer Reihe von Gründen alles
andere als ideal. Bei der vorstehenden Erörterung ist angenommen, dass
alle Transistoren in den gewünschten
Abmessungen hergestellt werden können
und unabhängig
von Prozessschwankungen sind. Es ist außerdem angenommen, dass die
Transistoren alle ideal funktionieren oder zumindest gleich funktionieren,
unabhängig
von Temperaturgradienten oder anderen Schwankungen auf der Oberfläche der
Schaltung, welche Betriebscharakteristiken ergeben, die von der
physikalischen Lage eines Transistors zur nächsten unterschiedlich sind.
Außerdem
ist angenommen, dass die gleiche Spannung, die an das Steuergate
des gespiegelten Transistors 20 angelegt wird, auch an
das Steuergate jedes der spiegelnden Transistoren 21, 22,
..., 29 angelegt wird, ohne irgendeinen Verlust zwischen,
sagen wir, Transistor 21 des ersten Teilzweigs und Transistor 29 des
k-ten Teilzweigs. Mit der Weiterentwicklung integrierter Schaltkreise
haben sich durch solche Design-Anforderungen wie geringere Größe und niedrigere
Betriebsspannungen diese Probleme verschärft.
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Da
das Verhalten eines Transistors vom Verhältnis der Breite zur Länge desselben
abhängt,
besteht eine Möglichkeit
zur Verbesserung der Genauigkeit darin, dessen Größe in einer
oder in beiden Dimensionen zu erhöhen, sodass die relative Auswirkung
einer Größenschwankung
in einer der Dimensionen minimiert wird. Da sich die Bauelementegrößen verringert
haben, führen
andererseits diese relativen Dimensionsschwankungen zu größeren Schwankungen
von Bauelement zu Bauelement, was die Bauelementeeigenschaften betrifft.
Bei der Anwendung aus 1 beispielsweise ist es üblich, dass
die Transistorgröße von der
Rastergröße der Speicherzellen bestimmt
wird. Dadurch wird die Breite der Spiegeltransistoren effektiv auf
die Breite der Gruppe von Transistoren, die zusammen gelesen werden
sollen, beschränkt.
Bei einer solchen Anordnung könnte
die Breite der Spiegeltransistoren durch Vergrößerung der Rastergröße erhöht werden,
in die ausschlaggebende Rastergröße gehen
jedoch viele Faktoren ein, wovon die Breite der Stromspiegeltransistoren
nur eine und oft eine untergeordnete ist. Die Länge der Transistoren ist nicht
derart eingeschränkt,
aber jede Vergrößerung in
der Länge
führt zu
einer größeren Chipgröße und führt außerdem dazu,
dass etwaige positionsabhängige
Abweichungen, seien sie betriebs- oder prozessbedingt, verstärkt werden.
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Bei
einem Stromspiegel mit mehreren Ausgängen liegen einige der Transistoren 20–29 notwendigerweise
weiter entfernt von einem gegebenen als andere, sodass mit steigender
Anzahl der Zweige Prozessschwankungen zu einer weniger exakten Spiegelung
führen.
Dieser physikalische Abstand führt
auch dazu, dass der Stromspiegel mit mehreren Ausgängen empfindlicher
gegenüber
Temperaturgradienten und anderen Schwankungen der Betriebsbedingungen
in der Schaltung ist. In ähnlicher
Weise werden sich, je weiter weg sich ein gegebener spiegelnder
Transistor von dem gespiegelten Transistor befindet, die Spannungen
an deren jeweiligen Steuergates aufgrund von Dämpfungen wegen der dazwischen
liegenden Transistoren in anderen Zweigen als auch anderer Verluste
entlang des Weges unterscheiden.
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Mit
abnehmenden Betriebsspannungen der Bauelemente haben sich auch die
Stromwerte entsprechend vermindert, sodass die akzeptablen Schwankungen
zwischen den unterschiedlichen spiegelnden IiS
und dem ursprünglichen,
gespiegelten Referenzstrom wesentlicher geworden sind. Bei dem nichfflüchtigen
Multilevel-Speicher des Beispiels hängt die Möglichkeit einer Massenproduktion
exakter Speicherchips wesentlich von einem exakten Stromspiegel
zur Unterscheidung der Zustände
der Zellen ab. Dies gilt auch für
analoge Schaltungen, bei welchen die relative Abweichung in einem
nachgebildeten Strom minimal sein muss. Daher besteht eine Aufgabe
der vorliegenden Erfindung darin, einen Stromspiegel mit mehreren
Ausgängen
zur Verfügung
zu stellen, welcher genauer ist und welcher weniger anfällig für die vorstehend
beschriebenen Probleme ist.
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Die
vorliegende Erfindung stellt einen integrierten Schaltkreis mit
einem Mehrausgangs-Stromspiegel
dar, welcher eine erste Gruppe von N Transistoren umfasst, wobei
N größer als
zwei ist, wobei die Drain-Elektrode jedes Transistors mit dessen Gate
verbunden ist und die Drains aller N Transistoren der ersten Gruppe
miteinander verbunden sind, um einen Referenzstrom bereitzustellen,
sowie eine Mehrzahl zweiter Gruppen von N Transistoren, wobei die
Drains aller Transistoren innerhalb einer gegebenen der zweiten
Gruppen miteinander verbunden sind, um eine entsprechende Mehrzahl
von Strömen bereitzustellen.
Die Gates aller Transistoren sind zusammengeschaltet und die Sources
aller Transistoren liegen auf dem gleichen Spannungspegel, und die
Transistoren sind in dem integrierten Schaltkreis physikalisch als
N Teil-Stromspiegel angeordnet, wovon jeder einen Transistor aus
der ersten Gruppe und einen Transistor aus jeder zweiten Gruppe
umfasst, wobei die Transistoren in jedem Teil-Stromspiegel in einer
linearen Anordnung angeordnet sind. Die Transistoren in jedem der
Teil-Stromspiegel sind in einer linea ren physikalischen Anordnung
auf dem integrierten Schaltkreis platziert und sind in einer in
jedem Teil-Stromspiegel unterschiedlichen Permutationen geordnet.
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Erfindungsgemäß wird außerdem ein
Verfahren zur Ausbildung eines Stromspiegels mit mehreren Ausgängen auf
einem integrierten Schaltkreis zur Verfügung gestellt, wobei der Stromspiegel
ein gespiegeltes Element aufweist, um einen Referenzstrom bereitzustellen,
sowie eine Mehrzahl von spiegelnden Zweigen, die jeweils einen entsprechenden gespiegelten
Strom bereitstellen. Das Verfahren umfasst:
Unterteilen des
gespiegelten Elementes in N gespiegelte Teilelemente, wobei N eine
ganze Zahl größer als
zwei ist;
Unterteilen jedes spiegelnden Zweiges in eine Anzahl
von Teilzweigelementen und Ausbilden einer Mehrzahl von M Teil-Stromspiegeln,
wobei M nicht größer als
N ist, wobei jeder Teil-Stromspiegel wenigstens eines der gespiegelten
Teilelemente und wenigstens eines der Teilzweigelemente umfasst;
wobei
die Elemente jedes Teil-Stromspiegels in einer linearen physikalischen
Anordnung auf dem integrierten Schaltkreis so angeordnet sind, dass
jede der besagten physikalischen Anordnung unterschiedlich ist,
wobei die Elemente in jeder linearen Anordnung in einer unterschiedlichen
Permutation geordnet sind.
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Bei
einem typischen Verfahren gemäß der vorliegenden
Erfindung wird ein Referenzstrom in einer Anzahl von Teilzweigen
gespiegelt, um Nachbildungen des ursprünglichen Stroms zu erzeugen, ohne
den ursprünglichen
Strom abzuschwächen.
Sowohl der gespiegelte Transistor, durch welchen der ursprüngliche
Strom fließt,
als auch die spiegelnden Transistoren, welche die nachgebildeten
Ströme
in jedem der Teilzweige bereitstellen, sind in eine Anzahl von separaten
Transistoren unterteilt. Die effektive Kanalbreite eines entsprechenden
ursprünglichen
Transistors ist auf die Transistoren, in welche dieser unterteilt
ist, aufgeteilt. Diese unterteilten Elemente sind dann physikalisch
in einer Anzahl von Teil-Stromspiegeln angeordnet, deren Ausgänge verknüpft sind,
um den Gesamtstromspiegel zu bilden. Durch Änderung der physikalischen
Anordnung der Bestandteile von einem Teilspiegel zum nächsten werden
Schwankungen in den Betriebscharakteristiken und Herstellungsprozessen,
die lageabhängig sind,
reduziert, da die Abweichung in dem einem Teilspiegel die in einem
anderen Teilspiegel ausgleicht.
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Bei
einer Ausführungsform
der Erfindung sind das gespiegelte Element, welches den Referenzstrom
erzeugt, und die spiegelnden Elemente in jedem von k Zweigen aus
N Transistoren mit einer Breite w zusammengesetzt, was eine effektive
Breite W = Nw für
jedes Element und folglich ein Spiegelungsverhältnis von 1 für alle Zweige
ergibt. Alle diese N(k + 1) Transistoren sind physikalisch in einer
linearen Anordnung aus N Teilstromspiegeln aus jeweils (k + 1) Transistoren
angeordnet, wobei jeder Teilspiegel einen Transistor enthält, welcher
einen Teil des gespiegelten Stroms liefert, sowie einen Transistor
von jedem der k Zweige, welche diesen spiegeln. Bei jedem der N
Teilspiegel sind die (k + 1) Elemente in einer unterschiedlichen
Permutation geordnet.
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Weitere
Aufgaben, Vorteile und Merkmale der vorliegenden Erfindung werden
anhand der folgenden Beschreibung der bevorzugten Ausführungsformen
derselben deutlich werden, welche beispielshalber angegeben werden
und in welchen Bezug auf die beigefügten Zeichnungen genommen wird,
wobei:
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1 ein
Beispiel für
einen Stromspiegel mit mehreren Ausgängen in einer bestimmten Anwendung
gemäß dem Stand
der Technik zeigt;
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2 eine
schematische Darstellung der Struktur der vorliegenden Erfindung
ist;
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3 eine
physikalische Anordnung einer Ausführungsform der schematischen
Darstellung aus 2 ist; und
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4 eine
vereinfachte Form der 3 ist, um die Anordnung der
hier zu findenden Elemente klarzustellen.
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Mehrere
Aspekte der vorliegenden Erfindung sind in 2 gezeigt. 2 ist
als schematische Darstellung einiger der beteiligten Konzepte gedacht und
soll nicht die tatsächliche
physikalische Anordnung der verschiedenen Elemente auf einem Chip darstellen,
welche später
mit Bezug auf die 3 und 4 beschrieben
wird. Wie bei 1 zeigt 2 einen
Eins-zu-k-Stromspiegel und die entsprechenden Elemente sind analog
bezeichnet. Der ursprüngliche
Referenzstrom I0 fließt wieder aus dem Element MIR 200 und
wird in den Elementen MB1 210 bis MBk 290 gespiegelt,
um jeweilige Ströme
I1 bis Ik zu erzeugen.
Im Vergleich zu 1 ist jedoch jeder der hier
zu findenden einzelnen Transistoren in generisch mehrere getrennte
Transistoren unterteilt.
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Das
Element 200 ersetzt für 2 den
Transistor 20 aus 1 durch
N Transistoren, MIR0 201 bis MIRN 209, wobei die ursprüngliche
Breite W auf diese aufgeteilt ist, während die Kanallänge erhalten bleibt.
Bei jedem dieser Transistoren ist wiederum die Drain-Elektrode mit dessen
Gate verbunden, wobei alle Gates wieder durch die Leitung 260 verbunden sind.
Auf diese Weise weist jeder der MIR0 201 bis MIRN 209 eine Breite W/N auf und liefert
1/N des Gesamtstroms. Die Gesamtabmessung der N verknüpften Transistoren
ist dann die gleiche wie für
den Transistor 20 aus 1, dort
mit "X" bezeichnet, und
die verschiedenen Teilströme
werden auf der gemeinsamen Drainleitung DL0 250 gesammelt,
um den Gesamtstrom I0 zu ergeben. (Allgemeiner
könnte
die Gesamtbreite W unsymmetrisch zwischen den MIRi aufgeteilt
werden und diese könnten
auch unterschiedliche Längen
aufweisen, aber weder das eine noch das andere erfolgt in der bevorzugten
Ausführungsform
und das Einbeziehen dieser Varianten würde die nachstehende Diskussion
unverständlicher
machen. Varianten dieser Art sind im Fachgebiet üblich und sind eingehender
in dem vorstehend erwähnten
US-Patent 5,172,338 diskutiert. Analog wird für die nachstehende Diskussion
der anderen Transistoren abgesehen von einigen speziellen Kommentaren
eine gemeinsame Kanallänge
angenommen.) In ähnlicher
Weise ist das Element MB1 210 nun in n1 Transistoren MB11 211 bis MB1n1 219 unterteilt,
wobei deren Gates jeweils wieder mit der Leitung 260 verbunden
sind. Die Gesamtbreite W1 desselben ist
auf diese Transistoren aufgeteilt, sodass jeder eine Breite W1/n1 aufweist. Die einzelnen Teilströme durch
jeden der MB1i werden an der Drainleitung
DL1 251 gesammelt, damit sich der
Gesamtstrom I1 von MB1 210 ergibt.
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Die
anderen Zweige des Stromspiegels sind in der gleichen Weise unterteilt.
In jedem Fall ist eine Gesamtkanalbreite Wi auf
ni Transistoren aufgeteilt, sodass jeder eine Breite wi =
Wi/ni aufweist. Folglich trägt jeder
einen Anteil 1/ni zu dem Gesamtstrom bei, welcher auf der Drainleitung
DLi gesammelt wird, damit sich Ii ergibt. Die relativen Werte für jeden
der gespiegelten Ströme
I1–Ik sowohl in Bezug aufeinander als auch auf
den ursprünglichen
Referenzstrom I0 wird bestimmt durch die
jeweiligen Verhältnisse
der entsprechenden Breiten W1–Wk und Wo (oder alternativ Längen). Wenn
beispielsweise W1 = 2W2 ist (oder
L1 = ½ L2), dann ist I1 =
2I2. Diesen Unterschied in der Gesamtbreite
kann man erhalten, wenn die gleiche Anzahl von Transistoren in MB1
wie in MB2 vorhanden ist (n1 = n2), aber dabei jeder Transistor in
MB1 doppelt so breit wie die in MB2 ist. Alternativ könnte man
jeden der Transistoren in MB1 und MB2 in der gleichen Größe vorsehen
(W1/n1 = W2/n2), aber
mit der doppelten Anzahl in MB1, sodass n1 doppelt so groß wie n2
ist. (Natürlich
könnten
in komplizierteren Anordnungen sowohl die relative Anzahl als auch
die Größen variiert
werden.) Somit können, obgleich
die einzelnen Transistoren alle in der gleichen Größe vorgesehen
sein können,
die Stromverhältnisse
durch unterschiedliche Festlegung der n1–nk in Bezug aufeinander und
in Bezug auf N festgelegt werden.
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Für den größten Teil
der restlichen Diskussion soll N = n1 = n2 = ... = nk sowie W =
W1 –W2 = ... = Wk gewählt werden,
da dies einerseits die Diskussion vereinfacht und andererseits eine
besonders sinnvolle Ausführungsform
darstellt. In diesem Fall wird der Stromspiegel 100 Idealerweise
Ströme
im Verhältnis
I0:I1:I2:...:Ik
= 1:1:1:...:1 erzeugen. Einige Kommentare zum allgemeineren Fall
werden am Ende gegeben.
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Kehren
wir mit diesen Annahmen zu 2 zurück und nehmen
wir ferner das spezielle Beispiel von k = 3 an, sodass 100 einen
1-zu-3-Stromspiegel darstellt. Sowohl das gespiegelte Element MIR 200 als
auch jedes der spiegelnden Elemente MB1 210, MB2 220 und
MB3 290 enthält
N Transistoren der Breite W/N. Wiederum stellt 2 eine
schematische Darstellung der Schaltung dar und ist nicht dafür gedacht,
die tatsächliche
physikalische Lage dieser Transistoren darzustellen.
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Die
vorliegende Erfindung reduziert viele der die Genauigkeit betreffenden
Probleme, die mit Stromspiegeln mit mehreren Ausgängen verbunden sind,
durch die physikalische Anordnung der Transistoren. Abgesehen von
der physikalischen Anordnung werden bei der Herstellung der Transistoren
Prozessschwankungen dazu führen,
dass die Transistoren nicht alle die gewünschten nominellen Abmessungen
aufweisen. Die tatsächliche
Größe derselben sollte
einer Verteilung entsprechen, und je größer die Anzahl der Transistoren
ist, desto näher
sollte der Mittelwert dieser Verteilung den nominellen Werten liegen
und desto genauer sollte folglich die Spiegelung sein. Alternativ
kann dies als Möglichkeit
betrachtet werden, eine breitere effektive Kanalbreite zu erhalten,
selbst wenn die tatsächliche
Kanalbreite, die für
einen einzelnen Transistor zur Verfügung steht, beschränkt ist.
Bei dem Speicherarray-Beispiel aus dem Hintergrund-Absatz ist die
Breite w eines einzelnen Transistors in dem Stromspiegel auf die Rastergröße begrenzt.
Die Verknüpfung
von N solcher Transistoren ermöglicht
dann eine effektive Kanalbreite vom n-fachen der Rastergröße, W =
Nw, wodurch die Abhängigkeit
dieser Breite von der Rastergröße gelockert
wird.
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Die
Transistoren in 2 sind in der integrierten Schaltung
physikalisch derart angeordnet, dass Effekte aufgrund sowohl prozessbedingter
als auch betriebsbedingter Schwankungen, welche lageabhängig sind
und von unterschiedlichen Nähen
der spiegelnden Transistoren in jedem der Zweige MBi zu den gespiegelten
Transistoren in MIR 200 abhängen, minimiert werden. Dies
erfolgt durch Verschachtelung eines der N Transistoren von jeweils
MIR 200, MB1 210, MB2 220 und MBk 290 zur
Ausbildung eines Unter- oder Teil-Stromspiegels. Dieser Prozess wird
dann (N-1)-fach wiederholt, wobei aber in jedem Fall die physikalische
Anordnung der Transistoren in einer unterschiedlichen Permutation
vorgesehen wird. Obgleich ein Temperaturgradient beispielsweise
in einem Teilspiegel einen Transistor von MB1 stärker als einen von MB2 beeinflussen
würde,
wird dies auf diese Weise in einem anderen Spiegel ausgeglichen,
in welchem die Positionen der MB1- und der MB2-Transistoren umgekehrt
sind, wodurch die resultierende Differenz zwischen I1 und
I2 minimiert wird. In ähnlicher Weise werden Schwankungen
bei anderen lageab hängigen
Betriebscharakteristiken als auch im Prozessfluss zwischen dem Element
MIR 200 und den spiegelnden Zweigen MBi geglättet.
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Im
Ergebnis beträgt
die Gesamtanzahl der Transistoren (k + 1)N. Wenn alle unterschiedlichen Permutationen
einmal herangezogen werden, ist N = (k + 1)! und dies ergibt insgesamt
(k + 1)·(k
+ 1)! Transistoren. Für
das hier verwendete Beispiel mit k = 3 sind dies 96 Transistoren.
Den Stromspiegel so genau wie möglich
zu gestalten muss gegen die konkurrierende Aufgabe abgewogen werden,
die Größe und die
Anzahl der Komponenten in einer Schaltung zu reduzieren. Da das
Ziel darin besteht, dass jeder der Iiexakt
I0 wiedergibt, wird vorzugsweise nur jene
Anordnung ausgewählt,
welche den mittleren Abstand zwischen dem gespiegelten Teilelement
MIRi und dem Teilelement MB1i–MBki aus jedem der Zweige in einem gegebenen
Teilstromspiegel minimiert. Somit wird, wenn die Transistoren in
einer Schaltung derart angeordnet sind, dass ihre Kanäle linear
angeordnet sind, das Element MIRi von MIR 200 mittig
angeordnet sein; das heißt
in jedem Teilspiegel wird es den mittleren Transistor darstellen,
wenn k geradzahlig ist, oder einen der beiden mittleren Transistoren, wenn
k ungeradzahlig ist, wie im Eeispiel. Dadurch reduziert sich die
maximale Anzahl von Permutationen um einen Faktor (k + 1) auf (k
+ 1)!, mit einer entsprechenden Reduzierung der benötigten Chipfläche.
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Die
Anzahl der Permutationen kann weiter reduziert werden, wenn einige
der gespiegelten Ströme
als weniger kritisch als andere betrachtet werden. Dies ist eine
Design-Entscheidung,
bei welcher die Gesamtgenauigkeit gegenüber der Schaltungsgröße abgewogen
werden muss. Beispielsweise kann bei der Anwendung des Lesens einer
Mehrzustands-Speicherzelle, wie sie in 1 gezeigt
ist, die Genauigkeit des Stroms Ii wichtiger
als die von I2 oder I3 sein.
In einem solchen Fall könnten
einige der Permutationen, welche I1 abwerten,
weggelassen werden, um die Menge an peripheren Elementen auf dem
Speicherchip zu reduzieren und weniger als die maximale Anzahl von
Teilstromspiegeln zu nutzen.
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3 zeigt
eine physikalische Anordnung eines Stromspiegels, bei dem eine solche
geringere als die maximale Anzahl von Permutationen genutzt wird.
Die fünf
Transistoren von MIR 200 und jedem der drei Zweige MB1 210,
MB2 220 und MB3 290 sind linear in fünf Vierergruppen
angeordnet, wobei jede Gruppe einen Transistor MIRi aufweist,
welcher einen Teil des Referenzstroms I0 bereitstellt,
und zwar in einer mittigen Position, wobei ein Transistor von jedem
der spiegelnden Zweige die Gruppe komplettiert. 4 stellt
eine vereinfachte Version von 3 dar, nur
um diese Anordnung ohne die Details anzugeben. Man beachte, dass
eine sechste mögliche
Permutation (1-3-0-2, gelesen von oben), welche den Transistor von
MIR 200 an der gleichen Position belassen würde, nicht
vorhanden ist, wodurch I2 und I3 in
Bezug auf I1 abgewertet werden.
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Die
zwanzig Transistoren aus 3 sind linear in fünf Teilstromspiegeln
M'1 bis
M'5 301–305 mit jeweils
vier Transistoren angeordnet. Jeder Transistor weist eine Diffusionszone
auf, die durch das gestrichelte Rechteck angegeben ist. Über dieser
ist das Steuergate platziert, welches durch den horizontalen Streifen
in durchgezogener Linie angegeben ist, unter welchem der Kanal ausgebildet
ist. Diese Zonen sind für
den unteren Transistor MB11 211 bezeichnet,
wobei das Steuergate G 353 den Kanal zwischen Source S 355 und
Drain 351 definiert. Diese Zonen sind bei den anderen Bauelementen
die gleichen, sind aber nicht bezeichnet, um das Bild zu vereinfachen.
Wie üblich
könnten
Source und Drain bei einem beliebigen oder bei allen der Bauelemente
umgekehrt werden, da diese durch ihre Anschlüsse definiert werden. Die Kanallänge ist
mit L bezeichnet und die Breite eines einzelnen Transistors ist
mit w = W/5 bezeichnet, was eine effektive Gesamtkanalbreite W für MIR 200 und
für jeden
der Zweige MBi ergibt.
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Schauen
wir uns den Teilspiegel M'1 301 an, so besteht dieser aus
(von oben) MB31 231, MB21 221, MIR1 201 und
MB11 211. Da MIR1 201 mittig
angeordnet ist, ist er gleich weit von sowohl MB21 221 als
auch MB11 211 entfernt. Wenn, sagen
wir, ein Temperaturgradient vorhanden ist, der in 3 von unten
nach oben verläuft,
werden MB2 221 und MB11 211 unterschiedlich
zueinander und zu MIR 201 arbeiten. Dieser Effekt wird
in dem unmittelbar darüber angeordneten
Spiegel M'2 202 umgekehrt, in welchem die
Positionen der entsprechenden Elemente von MB1 und MB2 umgekehrt
sind. Wenn also die verschiedenen Teilströme aufsummiert werden, wird die
Differenz zwischen I1 und I2 aufgrund
des Gradienten reduziert. Analog werden andere Schwankungen, entweder
die Betriebszustände
oder Prozesszustände
betreffend, welche positionsabhängig
sind, verbessert. Ähnliche
Genauigkeitsschwankungen hinsichtlich der Teilströme, welche
I3 ausmachen, werden in den anderen Permutationen
von M'3–M'5 303–305 reduziert. 4 gibt
eine schematische Darstellung dieser Permutationen ohne die Details aus 3 an,
wobei "0" ein Teilelement
von MIR bezeichnet und "i" ein Teilelement
von MBi bezeichnet. Wiederum sei angemerkt, dass bei dieser Ausführungsform
eine mögliche
sechste Permutation M'6 weggelassen ist, um zu zeigen, dass eine
Ausführungsform
mit einer geringeren als der maximalen Anzahl genutzt werden kann,
um Platz zu sparen, und zwar zu Lasten einer geringeren Genauigkeit hinsichtlich,
in diesem Beispiel, I2 und I3.
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Die
Teil- oder Unterströme,
welche die jeweiligen Teilspiegel bilden, werden dann von den Drainleitungen
DL0–DL3 250–253, welche vertikal
verlaufen, gesammelt. Die Anschlüsse an
die jeweiligen Drains sind durch Punkte angegeben. Die Drainleitung
für den
Referenzstrom DL0 250 weist außerdem einen
zweiten Punkt auf, damit die Gates von MIR1–MIR5 201–205 mit ihren jeweiligen
Drains verbunden werden. Um die 3 zu vereinfachen,
sind zwei zusätzliche
Verbindungen unterdrückt
worden: alle Gates sind miteinander verbunden, wie in 2 durch
die Leitung 260 gezeigt ist und was realisiert werden könnte, indem
man eine weitere Leitung parallel zu der DLi laufen
lässt,
mit einem nach unten zu dem jeweiligen Gate geführten Anschluss, und alle Sources
müssen
mit einer Spannung verbunden sein, die in 2 als Vcc gezeigt ist und was analog implementiert
werden kann.
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Allgemeiner
könnten
die Teilstromspiegel aus 2 in anderen Anordnungen als
in 3 angeordnet werden. Beispielsweise könnten die
einzelnen Stromspiegel weiterhin aus einer linearen Anordnung von
Transistoren bestehen, die unterschiedlichen Teilspiegel brauchen
aber nicht alle kollinear zu sein. Verschiedene Verallgemeinerungen
der gemeinsamen zentrischen Anordnung unter Nutzung der beschriebenen
Teilspiegel sind ebenfalls möglich,
obwohl in der Praxis die Rastergröße die Anzahl machbarer Möglichkeiten
einschränken
kann.
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Die
Verhältnisse
der verschiedenen Ströme können in
anderen Verhältnissen
als I0:I1:I2:...:Ik = 1:1:1:...:1 vorgesehen werden.
Dies kann in standardmäßiger Weise
erfolgen, indem die relativen Abmessungen der Transistoren in dem
Spiegel derart geändert
werden, dass die Breite-zu-Länge-Verhältnisse
nicht länger
gleich sind. Alternativ oder zusätzlich
kann dies erfolgen, indem die relative Anzahl von Teilelementen,
in welche jedes Element MIR oder MBi unterteilt wird, geändert wird.
Beispielsweise ist, wenn alle Transistoren mit den gleichen Abmessungen
hergestellt werden, das Verhältnis
der Ströme durch
das Verhältnis
der Anzahl von Teilelementen, aus welchen sich ein gegebenes Element
zusammensetzt, bestimmt. Wenn also MIR 200 und MB1 210 jeweils
aus sechs Teilelementen bestünden,
wobei jedes in sechs Teilstromspiegel eingeht, während MB2 200 nur
aus drei Elementen zusammengesetzt wäre und nur in drei der Teilspiegel
vorhanden wäre, wären die
Verhältnisse
auf I0:I1:I2:... = 2:2:1:... und so weiter festgelegt.
Es braucht also nicht jeder Teilspiegel ein Teilelement entsprechend
jedem Zweig des Gesamtstromspiegels zu enthalten, solange er zumindest
einen der MIR; enthält.
In ähnlicher
Weise kann jeder Teilspiegel mehr als ein Teilelement von dem gespiegelten
Element oder den Zweigelementen MBi enthalten. Die Stromverhältnisse
werden dann durch das Verhältnis
der Gesamtanzahl von Elementen bestimmt, die an den Drainleitungen DL0–DLk 250–259 aufsummiert werden,
um I0–Ik zu bilden.
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Eine
Anwendung der Schaltung aus 3 besteht
darin, einen exakteren Stromspiegel zur Integration in einem nichtflüchtigen
Speicherelement, wie es in 1 gezeigt
worden ist, bereitzustellen. Dies könnte die Art von Multilevel-EEPROM-
oder Flash-Speicherbauelementen
sein, die im zuvor im Hintergrund-Abschnitt erwähnten US-Patent 5,172,338 beschrieben
sind, oder ein Bauelement wie das, welches in der gleichzeitig anhängigen US-Patentanmeldung
09/505,555 beschrieben ist, eingereicht am 17. Februar 2000 von
Kevin M. Conley, John S. Mangan und Jeffery G. Craig mit dem Titel "Flash EEPROM System
with Simultaneous Multiple Data Sector Programming and Storage of
Physical Block Characteristics in Other Designated Blocks".
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Die
Spiegeltransistoren können
zusammen mit den Speicherzellen ausgebildet werden. Ihre Diffusionszonen
würden
gleichzeitig mit den geeigneten Diffusionszonen in den Speichertransistoren
ausgebildet werden. Das Steuergate würde beispielsweise als Teil
der dritten Poly-Schicht ausgebildet werden, die für Steuergates
in den Speicherzellen genutzt wird, und die Drainleitungen würden mit
der zweiten Metallschicht ausgebildet werden. Die Multilevel-Speicherzellen
sind in Abtastgruppen angeordnet, welche einer Anzahl von Zellen
in einer Leseeinheit entsprechen. Diese könnten aus sagen wir 16 Zellen
bestehen, wobei die tatsächliche
Größe eine Frage
des Designs ist, welche einen Kompromiss zwischen der Komplexität, wenn
mehr gelesen wird, und der Langsamkeit, wenn weniger gelesen wird, während eines
Lese- oder Verifizierungsvorgangs darstellt. Dieses Raster für die gewählte Größe der Abtastgruppe
bestimmt dann die zulässige
Breite w, in welche die Spiegeltransistoren passen sollten. Wenn
wir N Stromspiegel annehmen, gestattet dies eine effektive Transistorbreite
von W = Nw, oder 5w in der exemplarischen Ausführungsform, wie auch die Reduzierung
etwaiger zuvor beschriebener positionsabhängiger Schwankungen.