DE19611438A1 - EEPROM Flashzelle sowie Verfahren zu deren Herstellung - Google Patents

EEPROM Flashzelle sowie Verfahren zu deren Herstellung

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Description

Die Erfindung betrifft eine EEPROM Flashzelle (elektrisch löschbarer programmierbarer Festwertspeicher) sowie ein Verfahren zu deren Herstellung. Insbesondere ist die Erfindung durch Variieren der wirksamen Kanallänge zu drei verschiedenen Ausgabeniveaus befähigt, in Abhängigkeit davon, ob eines oder beide von zwei Floatinggates programmiert oder gelöscht sind, und zu Vorspannungskombinationen, wobei zwei Floatinggates auf einem Kanalbereich ausgebildet sind.
EEPROM Halbleiterbauelemente, welche zur elektrischen Programmierung und Löschung geeignet sind, haben auf dem Markt aufgrund ihrer besonderen Vorzüge breite Akzeptanz gefunden. Allerdings weist ein EEPROM Bauelement höhere Herstellungskosten per bit auf, weshalb ein Interesse besteht, die Kosten durch Steigerung der Integrationsdichte der Zelle zu senken. Andererseits trifft die Integration einer EEPROM Zelle auf viele Schwierigkeiten, weil ihr Aufbau im Vergleich zu einer DRAM Zelle relativ komplex ist.
Daher ist es ein Ziel der Erfindung, eine EEPROM Zelle und Verfahren zu deren Erzeugung bereitzustellen, bei der die genannten Probleme gelöst sind, indem mittels der Variierung der wirksamen Kanallänge drei verschiedene Ausgabeniveaus erhalten werden, abhängig davon, ob eines oder zwei Floatinggates, die auf einem Kanalgebiet gebildet sind programmiert oder gelöscht sind und von der jeweiligen Vorspannungskombination.
Eine erfindungsgemäße EEPROM Zelle ist, um das genannte Ziel zu erreichen, gekennzeichnet durch ein erstes und ein zweites Floatinggate, die durch einen unterliegenden Tunneloxidfilm von einem Siliziumsubstrat elektrisch isoliert und parallel nahe beieinander angeordnet sind, eine dielektrische Trennschicht (sog. Spacer) zwischen dem ersten und zweiten Floatinggate, ein auf dem ersten Flaotinggate und dem zweiten Floatinggate ausgebildetes Steuergate, wobei das Steuergate elektrisch vom ersten und zweiten Floatinggate isoliert ist, jeweils ein auf dem Siliziumsubstrat ausgebildetes Sourcegebiet und Draingebiet, um eine Zone an beiden Enden der Floatinggates zu überlappen.
Das Verfahren zur Herstellung einer EEPROM Zelle umfaßt folgende Schritte: Ausbildung eines ersten Tunneloxidfilms auf einem Siliziumsubstrat, Ausbildung eines ersten Polysiliziummusters zur Festlegung der Breite und einer Seite eines ersten Floatinggates, Ausbildung einer dielektrischen Trennschicht an einer Wand des ersten Polysiliziummusters, Ausbildung einer zweiten Tunneloxid­ schicht auf der sich ergebenden Struktur, Ausbildung eines zweiten Polysiliziummusters zur Festlegung der Breite und einer Seite eines zweiten Floatinggates an einer Stelle parallel zum ersten Polysiliziummuster, aufeinanderfolgende Ausbildung einer dielektrischen Schicht und einer dritten Polysiliziumschicht, Ausbildung eines Steuergate durch Ätzung der dritten Polysiliziumschicht unter Verwendung einer Maske für das Steuergate, wodurch die anderen Seiten des ersten und zweiten Polysiliziummusters nacheinander geätzt werden, Ausbildung eines Source- und Draingebietes auf dem Siliziumsubstrat unter Anwendung einer Ionenimplantations­ behandlung.
Die Erfindung wird nachfolgend anhand von Ausführungsbeispielen und der Zeichnung näher erläutert. Es zeigen:
Fig. 1A bis Fig. 1D geschnittene Ansichten einer erfindungsgemäß hergestellten EEPROM Flashzelle;
Fig. 2 eine Draufsicht auf Fig. 1B; und
Fig. 3A bis Fig. 3C geschnittene Ansichten eines Bauelements zur Erläuterung der Wirkungsweise einer erfindungsgemäßen EEPROM Flashzelle.
In den diversen Ansichten der Zeichnungen beziehen sich gleichartige Bezugszeichen auf gleichartige Teile.
Fig. 1A bis Fig. 1D zeigen geschnittene Ansichten eines Bauelements zur Erläuterung der Herstellungsverfahren einer erfindungsgemäßen EEPROM Flashzelle.
In Fig. 1A werden eine erstes Tunneloxid 2 und eine erste Polysiliziumschicht nacheinander auf einem Siliziumsubstrat 1 ausgebildet. Das erste Polysilizium wird gemustert, um die Breite und eine Seite eines ersten Floatinggate festzulegen, wodurch es zur Ausbildung eines ersten Polysiliziummusters 3 kommt. Eine dielektrische Trennschicht 4 ist an einer geätzten Wand des ersten Polysiliziummusters 3 ausgebildet. Das erste Polysiliziummuster 3 ist in einem aktiven Gebiet A ausgebildet, wie in Fig. 2 gezeigt ist.
Wie anhand von Fig. 1B ersichtlich ist, werden ein zweites Tunneloxid 5 und eine zweite Polysiliziumschicht nacheinander auf der sich nach Bildung einer dielektrischen Trennschicht 4 ergebenden Struktur ausgebildet, und anschließend wird das zweite Polysilizium gemustert, um die Breite und eine Seite eines zweiten Floatinggates festzulegen, wodurch ein zweites Polysiliziummuster 6 zur Ausbildung kommt. Fig. 1B ist eine Ansicht entlang der X-X′ Linie von Fig. 2. Wie Fig. 2 zeigt, wird das zweite Polysiliziummuster 6 auf der verbleibenden Fläche des aktiven Gebiets A ausgebildet mit Ausnahme des Gebiets, auf dem das erste Polysiliziummuster 3 ausgebildet vorliegt, wobei eine durch das zweite Polysiliziummuster 6 festgelegte Seite eine durch das erste Polysiliziummuster 3 festgelegte Seite überlappt. Das erste und das zweite Polysiliziummuster erstrecken sich bis zu einem Feldgebiet B und überdecken so das aktive Gebiet A vollständig.
Wie in Fig. 1C gezeigt, werden eine dielektrische Schicht 7 und eine dritte Polysiliziumschicht nacheinander abgeschieden.
In Fig. 1D wird durch Ätzung der dritten Polysiliziumschicht 8 ein Steuergate 8A ausgebildet unter Verwendung einer (nicht gezeigten) Maske für das Steuergate. Daneben werden aufeinanderfolgend die dielektrische Schicht 7, das zweite Polysiliziummuster 6, das zweite Tunneloxid 5, das erste Polysiliziummuster 3 und das erste Tunneloxid 2 aufeinanderfolgend unter Benutzung der Maske für das Steuergate durch ein selbstjustierendes Ätzverfahren geätzt. Schließlich werden durch eine Implantierungsbehandlung in dem Siliziumsubstrat 1 ein Source- und Draingebiet 10 und 9 ausgebildet. Wie oben ausgeführt, werden durch das selbstjustierende Ätzverfahren unter Benutzung der Maske für das Steuergate die jeweils andere Seiten des ersten und zweiten Polysiliziummusters 3 und 6 festgelegt, wodurch ein erstes und ein zweites Floatinggate 3A und 6A zur Ausbildung gelangen, die parallel nahe beim aktiven Gebiet A liegen.
Die Erfindung weist folgende Vorzüge auf. Ebenso wie der Sättigungsstrom eines Transistors in Metalloxid­ halbleiterbauweise (MOS) mit dessen Kanallänge variiert, verändert der Sättigungsstrom sich entsprechend bei Änderung der wirksamen Kanallänge, so daß es möglich ist, Sättigungsstromniveaus zur Darstellung unterschiedlicher logischer Niveaus zu verwenden. Die Erfindung ermöglicht drei unterschiedliche Ausgangsniveaus. Während zum Beispiel bei einem bekannten Bauelement drei Zellen zur Erzielung von acht verschiedenen Ausgaben benötigt werden, genügen bei einem erfindungsgemäßen Bauelement zwei Zellen, um neun verschiedene Ausgaben zu erzielen, wodurch die Integrationsdichte eines Bauelements beträchtlich gesteigert werden kann.
Fig. 3A bis Fig. 3C zeigen die Wirkungsweise einer nach dem oben beschriebenen Verfahren hergestellten EEPROM Flashzelle unter Ausnutzung des zugrundeliegenden technischen Prinzips.
Um die Zelle zu programmieren, d. h. Ladungen im Floatinggate zu speichern, wird ein Massenpotential an das Sourcegebiet 10 und das Draingebiet 9 angelegt, worauf eine hohe Spannung von etwa +12 V an das Steuergate 8A angelegt wird. Damit werden ein erstes und zweites Floatinggate 3A und 6A zugleich programmiert. Bei einem Löschvorgang werden, nachdem an das Sourcegebiet 10 und das Draingebiet 9 jeweils 5 V und an das Steuergate 8A -12 V Spannung angelegt sind, die in dem ersten und zweiten Floatinggate 3A und 6A gespeicherten Ladungen durch Tunnellung abgezogen, wie in Fig. 3C gezeigt ist. Um auf ähnliche Weise nur eines der beiden Floatinggates 3A und 6A zu programmieren, werden nach Programmierung des ersten und zweiten Floatinggate 3A und 6A nach der in Fig. 3A gezeigten Weise Spannungen von 0 V, 5 V bzw. -12 V an das Sourcegebiet 10, das Draingebiet 9 bzw. das Steuergate 8A angelegt, wodurch es zur Löschung des ersten Floatinggate 3A kommt, wie in Fig. 3B gezeigt. Umgekehrt ist es auch möglich, das zweite Floatinggate 6A zu löschen.
Die Ausgangsbedingungen, unter denen programmierte Daten ausgelesen werden, lassen sich nach dem oben gesagten in drei Typen unterteilen, nämlich (1) den Fall, daß beide Floatinggates programmiert sind, (2) den Fall, daß eines der beiden Floatinggates programmiert ist, während das andere gelöscht ist, und (3) den Fall, daß beide Floatinggates gelöscht sind.
Nachfolgend wird der Auslesevorgang anhand des zweiten von diesen drei Typen erklärt (wobei als Beispiel das erste Floatinggate 3A als gelöscht angenommen ist).
Falls Vtp (Schwellenspannung für den ersten Typ) an das Steuergate 8A angelegt ist, wird ein Kanal unter dem ersten Floatinggate 3A ausreichend invertiert, um einen virtuellen Drain hervorzurufen. Der virtuelle Drain schafft den gleichen Effekt, daß die Kanallänge sich um die Länge des ersten Floatinggate verringert, so daß ein im Vergleich zum ersten Typ größerer Sättigungstrom fließt. Unter Ausnutzung dieses Prinzips der Erfindung kann daher eine EEPROM Flashzelle mit drei verschiedene Ausgaben erzielt werden.
Wie oben im einzelnen beschrieben, ist es möglich, bei Anwendung der Erfindung durch Variieren der Kanallänge unterschiedliche Sättigungsniveaus zu erhalten und drei unterschiedliche Ausgabeniveaus hervorzurufen, so daß sich maßgebliche Auswirkungen auf die Erhöhung der Integrations­ dichte eines Bauelements ohne zusätzliche Kosten ergeben.
Die vorangegangene Beschreibung stellt, obwohl mit einem bestimmten Grad von Spezialisierung auf eine bevorzugte Ausführungsform gerichtet, lediglich eine Exemplifizierung des der Erfindung zugrundeliegenden Prinzips dar. Es versteht sich von selbst, daß die Erfindung nicht auf die bevorzugten Ausführungsformen, wie sie hier vorgestellt und exemplifiziert werden, beschränkt ist. Demgemäß sind alle geeigneten, innerhalb der Konzeption der Erfindung vorgenommenen Abweichungen, als weitere Ausführungsformen der Erfindung einzuordnen.

Claims (4)

1. EEPROM Flashzelle, gekennzeichnet durch ein erstes und zweites Floatinggate (3,6), die durch eine darunterliegende Tunneloxidschicht (2) elektrisch von einem darunterliegenden Siliziumsubstrat (1) isoliert sind und parallel nahe beieinander ausgebildet sind;
eine zwischen dem ersten Floatinggate und dem zweiten Floatinggate ausgebildete dielektrische Trennschicht (4);
ein auf dem ersten Floatinggate und dem zweiten Floatinggate ausgebildetes Steuergate (8A), wobei das Steuergate von dem ersten und zweiten Floatinggate elektrisch isoliert ist; und
ein auf dem Siliziumsubstrat ausgebildetes Sourcegebiet (10) und Draingebiet (9), um eine Zone an beiden Enden der Floatinggates zu überlappen.
2. EEPROM Flashzelle gemäß Anspruch 1, dadurch gekennzeichnet, daß eine Seite des zweiten Floatinggates (6) eine Seite des ersten Floatinggates (3) überlappt.
3. Verfahren zur Herstellung einer EEPROM Zelle, gekennzeichnet durch die Schritte:
Ausbildung eines ersten Tunneloxids auf einem Silizium­ substrat;
Ausbildung eines ersten Polysiliziummusters zur Festlegung der Breite und einer Seite eines ersten Floatinggates;
Ausbildung einer dielektrischen Trennschicht an einer Wand des ersten Polysiliziummusters;
Ausbildung eines zweiten Tunneloxids auf der sich nach der Bildung der dielektrischen Trennschicht ergebenden Struktur;
Ausbildung eines zweiten Polysiliziummusters an einer Stelle parallel zum ersten Polysiliziummuster zur Festlegung der Breite und einer Seite eines zweiten Floatinggate;
aufeinanderfolgende Ausbildung einer dielektrischen Schicht und einer dritten Polysiliziumschicht;
Ausbildung eines Steuergates durch Ätzung der dritten Polysiliziumschicht unter Verwendung einer Maske für das Steuergate, wodurch die anderen Seiten des ersten und zweiten Polysiliziummusters nacheinander geätzt werden; und
Ausbildung eines Source- und Draingebiets auf dem Siliziumsubstrat unter Anwendung einer Ionenimplantations­ behandlung.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß eine Seite des zweiten Floatinggates eine Seite des ersten Floatinggates überlappt.
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