JPH07120721B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH07120721B2 JPH07120721B2 JP63038052A JP3805288A JPH07120721B2 JP H07120721 B2 JPH07120721 B2 JP H07120721B2 JP 63038052 A JP63038052 A JP 63038052A JP 3805288 A JP3805288 A JP 3805288A JP H07120721 B2 JPH07120721 B2 JP H07120721B2
- Authority
- JP
- Japan
- Prior art keywords
- floating gate
- region
- semiconductor substrate
- voltage
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、電気的に書込みができ、紫外線照射により
消去可能な不揮発性半導体記憶装置（EPROM）に関する
ものである。
消去可能な不揮発性半導体記憶装置（EPROM）に関する
ものである。
第３図は、従来のEPROMのメモリトランジスタの断面を
示す図である。
示す図である。
図において、Ｐ型に浅くドープされたP-半導体基板１上
に、Ｎ型に深くドープされた、N+ドレイン領域２とN+ソ
ース領域３が、分離して形成される。N+ドレイン領域２
とN+ソース領域３の間のP-半導体基板１の表面部分をチ
ャネル領域４とする。N+ドレイン領域２の一部とN+ソー
ス領域３の一部、およびチャネル領域４の上に第１のゲ
ート酸化膜５が絶縁層として形成される。第１のゲート
酸化膜５上にデータ書込み用のフローティングゲート６
が形成される。フローティングゲート６上に第２のゲー
ト酸化膜７を介してコントロールゲート８が形成され
る。
に、Ｎ型に深くドープされた、N+ドレイン領域２とN+ソ
ース領域３が、分離して形成される。N+ドレイン領域２
とN+ソース領域３の間のP-半導体基板１の表面部分をチ
ャネル領域４とする。N+ドレイン領域２の一部とN+ソー
ス領域３の一部、およびチャネル領域４の上に第１のゲ
ート酸化膜５が絶縁層として形成される。第１のゲート
酸化膜５上にデータ書込み用のフローティングゲート６
が形成される。フローティングゲート６上に第２のゲー
ト酸化膜７を介してコントロールゲート８が形成され
る。
次に動作について述べる。不揮発な書込みは以下のよう
にして行なわれる。まず、コントロールゲート８に12.5
V程度の高電圧、N+ドレイン領域２に8V程度の高電圧を
印加し、P-半導体基板１及びN+ソース領域３を接地す
る。このようにするとチャネル領域４が反転状態にな
り、電子がN+ソース領域３からN+ドレイン領域２へ向け
て流れだす。この電子はドレイン−ソース間の電圧で加
速され、N+ドレイン領域２近傍のピンチオフ領域におい
てホットエレクトロンとなる。このホットエレクトロン
は、コントロールゲート８による電界に引かれ、ゲート
酸化膜５のエネルギーギャップを越えてフローティング
ゲート６に注入される。このフローティングゲート６中
に電子が注入されることによって、不揮発な書込みが行
われる。
にして行なわれる。まず、コントロールゲート８に12.5
V程度の高電圧、N+ドレイン領域２に8V程度の高電圧を
印加し、P-半導体基板１及びN+ソース領域３を接地す
る。このようにするとチャネル領域４が反転状態にな
り、電子がN+ソース領域３からN+ドレイン領域２へ向け
て流れだす。この電子はドレイン−ソース間の電圧で加
速され、N+ドレイン領域２近傍のピンチオフ領域におい
てホットエレクトロンとなる。このホットエレクトロン
は、コントロールゲート８による電界に引かれ、ゲート
酸化膜５のエネルギーギャップを越えてフローティング
ゲート６に注入される。このフローティングゲート６中
に電子が注入されることによって、不揮発な書込みが行
われる。
一方、消去は紫外線を照射して行われる。フローティン
グゲート６中の電子は紫外線のエネルギーによって励起
され、第１および第２のゲート酸化膜5,7のエネルギー
ギャップを越えてP-半導体基板１またはコントロールゲ
ート８に到達する。このようにしてフローティングゲー
ト６に注入された電子は放出され、消去が完了する。
グゲート６中の電子は紫外線のエネルギーによって励起
され、第１および第２のゲート酸化膜5,7のエネルギー
ギャップを越えてP-半導体基板１またはコントロールゲ
ート８に到達する。このようにしてフローティングゲー
ト６に注入された電子は放出され、消去が完了する。
次に、書込み時，非書込み時の読出しについて述べる。
第４図は、メモリトランジスタのコントロールゲート電
圧（VG）−ドレイン電流（ID）特性を示したグラフであ
る。同図において、L41は消去時、L42は書込み時の特性
を示す。なおドレイン電圧VDは1Vに設定する。同図よ
り、消去時にドレイン電流IDが流れ出すコントロールゲ
ート電圧VGの閾値電圧は約1V、書込み時では約6Vとな
る。したがって、読出し電圧VRとして5V程度の電圧をコ
ントロールゲート８に印加し、その時に流れるドレイン
電流IDがあるセンスレベルIsen以上であれば“1"、Isen
未満であれば“0"の情報であると、センスアンプで判別
できる。〔発明が解決しようとする課題〕 従来のEPROMのメモリトランジスタは以上のように構成
されていたので、１個のメモリトランジスタではフロー
ティングゲート中の過剰電子の有無による“0"または
“1"の２値の情報しか記憶することができなかった。
第４図は、メモリトランジスタのコントロールゲート電
圧（VG）−ドレイン電流（ID）特性を示したグラフであ
る。同図において、L41は消去時、L42は書込み時の特性
を示す。なおドレイン電圧VDは1Vに設定する。同図よ
り、消去時にドレイン電流IDが流れ出すコントロールゲ
ート電圧VGの閾値電圧は約1V、書込み時では約6Vとな
る。したがって、読出し電圧VRとして5V程度の電圧をコ
ントロールゲート８に印加し、その時に流れるドレイン
電流IDがあるセンスレベルIsen以上であれば“1"、Isen
未満であれば“0"の情報であると、センスアンプで判別
できる。〔発明が解決しようとする課題〕 従来のEPROMのメモリトランジスタは以上のように構成
されていたので、１個のメモリトランジスタではフロー
ティングゲート中の過剰電子の有無による“0"または
“1"の２値の情報しか記憶することができなかった。
この発明は、上記のような問題点を解消するためになさ
れたもので、１個のメモリトランジスタで４値の情報を
記憶できる大容量のEPROMを得ることを目的としてい
る。
れたもので、１個のメモリトランジスタで４値の情報を
記憶できる大容量のEPROMを得ることを目的としてい
る。
この発明に係る不揮発性半導体記憶装置は、第１導電型
の半導体基板と、前記半導体基板の主面内に、所定間隔
をおいて形成された前記半導体基板と反対導電型の第１
及び第２の領域と、前記半導体基板上において、前記第
１の領域側に形成された第１のフローティングゲート
と、前記半導体基板上において、前記第２の領域側に形
成された第２のフローティングゲートと、前記第１及び
第２のフローティングゲート上部に形成されたコントロ
ールゲートと、前記半導体基板，第１のフローティング
ゲート，第２のフローティングゲート，コントロールゲ
ートを相互に絶縁分離するための絶縁手段とを備え、前
記第１のフローティングゲート付近における前記第１の
領域の不純物濃度と前記第２のフローティングゲート付
近における前記第２の領域の不純物濃度との第１の関係
及び前記第１のフローティングゲート付近における前記
半導体基板の不純物濃度と前記第２のフローティングゲ
ート付近における前記半導体基板の不純物濃度との第２
の関係のうち、少なくとも一方の関係において不純物濃
度に差を生じたせている。
の半導体基板と、前記半導体基板の主面内に、所定間隔
をおいて形成された前記半導体基板と反対導電型の第１
及び第２の領域と、前記半導体基板上において、前記第
１の領域側に形成された第１のフローティングゲート
と、前記半導体基板上において、前記第２の領域側に形
成された第２のフローティングゲートと、前記第１及び
第２のフローティングゲート上部に形成されたコントロ
ールゲートと、前記半導体基板，第１のフローティング
ゲート，第２のフローティングゲート，コントロールゲ
ートを相互に絶縁分離するための絶縁手段とを備え、前
記第１のフローティングゲート付近における前記第１の
領域の不純物濃度と前記第２のフローティングゲート付
近における前記第２の領域の不純物濃度との第１の関係
及び前記第１のフローティングゲート付近における前記
半導体基板の不純物濃度と前記第２のフローティングゲ
ート付近における前記半導体基板の不純物濃度との第２
の関係のうち、少なくとも一方の関係において不純物濃
度に差を生じたせている。
この発明における不揮発性半導体記憶装置は、第１の領
域側に形成された第１のフローティングゲートと、第２
の領域側に形成された第２のフローティングゲートとを
備え、第１のフローティングゲート付近における第１の
領域の不純物濃度と第２のフローティングゲート付近に
おける第２の領域の不純物濃度との第１の関係及び第１
のフローティングゲート付近における半導体基板の不純
物濃度と第２のフローティングゲート付近における半導
体基板の不純物濃度との第２の関係のうち、少なくとも
一方の関係において不純物濃度に差を生じさせているた
め、第１の領域に高電圧を加えて第１のフローティング
ゲートに電子を注入して書き込む場合における第１の領
域と半導体基板との間の電界と、第２の領域に高電圧を
加えて第２のフローティングゲートに電子を注入する場
合における第２の領域と半導体基板との間の電界との間
に違いを生じさせることにより、第１のフローティング
ゲートと第２のフローティングゲートとの間で書き込み
時の電子の注入量を異なる量に設定することができる。
域側に形成された第１のフローティングゲートと、第２
の領域側に形成された第２のフローティングゲートとを
備え、第１のフローティングゲート付近における第１の
領域の不純物濃度と第２のフローティングゲート付近に
おける第２の領域の不純物濃度との第１の関係及び第１
のフローティングゲート付近における半導体基板の不純
物濃度と第２のフローティングゲート付近における半導
体基板の不純物濃度との第２の関係のうち、少なくとも
一方の関係において不純物濃度に差を生じさせているた
め、第１の領域に高電圧を加えて第１のフローティング
ゲートに電子を注入して書き込む場合における第１の領
域と半導体基板との間の電界と、第２の領域に高電圧を
加えて第２のフローティングゲートに電子を注入する場
合における第２の領域と半導体基板との間の電界との間
に違いを生じさせることにより、第１のフローティング
ゲートと第２のフローティングゲートとの間で書き込み
時の電子の注入量を異なる量に設定することができる。
したがって、第１のフローティングゲートだけに電子を
注入する場合、第２のフローティングゲートだけに電子
を注入する場合、第１および第２のフローティングゲー
ト双方に電子を注入する場合、およびまったく電子を注
入しない場合、以上４とおりの異なるコントロールゲー
ト電圧−ドレイン電流特性を設定することができる。
注入する場合、第２のフローティングゲートだけに電子
を注入する場合、第１および第２のフローティングゲー
ト双方に電子を注入する場合、およびまったく電子を注
入しない場合、以上４とおりの異なるコントロールゲー
ト電圧−ドレイン電流特性を設定することができる。
第１図はこの発明の一実施例であるEPROMのメモリトラ
ンジスタを示す断面図である。図においてドレインは、
N+ドレイン領域２とチャネル領域４に隣接したN-ドレイ
ン領域９から構成されている。N-ドレイン領域９は、N+
ソース領域３の対応する部分、すなわちチャネル領域４
に隣接した部分と不純物の濃度差を持つように、比較的
低濃度にドープされている。
ンジスタを示す断面図である。図においてドレインは、
N+ドレイン領域２とチャネル領域４に隣接したN-ドレイ
ン領域９から構成されている。N-ドレイン領域９は、N+
ソース領域３の対応する部分、すなわちチャネル領域４
に隣接した部分と不純物の濃度差を持つように、比較的
低濃度にドープされている。
また、チャネル領域４を３つに大別し、N-ドレイン領域
９近傍のチャネル領域をチャネル領域4d、N+ソース領域
３近傍のチャネル領域をチャネル領域4s、中央部をチャ
ネル領域4cとする。フローティングゲートは符号6d,6s
で示すように絶縁分離して２つ設けられる。フローティ
ングゲート6dは、N-ドレイン領域９の一部とチャネル領
域4dの上方にゲート酸化膜５を介して設けられる。フロ
ーティングゲート6sは、N+ソース領域３の一部とチャネ
ル領域4sの上方にゲート酸化膜５を介して設けられる。
コントロールゲート８は、ゲート酸化膜７を介してフロ
ーティングゲート6d,6sの上方、およびゲート酸化膜５
を介してチャネル領域4cの上方に設けられる。チャネル
領域4c上方のコントロールゲート８のP-半導体基板１か
らの距離はフローティングゲート6d,6sのP-半導体基板
１からの距離と同程度となる。このためコントロールゲ
ート８は中央部に凹部を有した構造となる。
９近傍のチャネル領域をチャネル領域4d、N+ソース領域
３近傍のチャネル領域をチャネル領域4s、中央部をチャ
ネル領域4cとする。フローティングゲートは符号6d,6s
で示すように絶縁分離して２つ設けられる。フローティ
ングゲート6dは、N-ドレイン領域９の一部とチャネル領
域4dの上方にゲート酸化膜５を介して設けられる。フロ
ーティングゲート6sは、N+ソース領域３の一部とチャネ
ル領域4sの上方にゲート酸化膜５を介して設けられる。
コントロールゲート８は、ゲート酸化膜７を介してフロ
ーティングゲート6d,6sの上方、およびゲート酸化膜５
を介してチャネル領域4cの上方に設けられる。チャネル
領域4c上方のコントロールゲート８のP-半導体基板１か
らの距離はフローティングゲート6d,6sのP-半導体基板
１からの距離と同程度となる。このためコントロールゲ
ート８は中央部に凹部を有した構造となる。
上記のような構成をもつこの発明の一実施例であるEPRO
Mについて、その動作を述べる。書込みは、フローティ
ングゲート6d,6sについて選択的に電子を注入すること
によって行う。ドレイン側フローティングゲート6dに電
子を注入する場合を書込みＤとする。ソース側フローテ
ィングゲート6sに電子を注入する場合を書込みＳとす
る。表１は各書込み時のコントロールゲート電圧VG,ド
レイン電圧VD,ソース電圧VS,半導体基板電圧V1の条件を
示したものである。
Mについて、その動作を述べる。書込みは、フローティ
ングゲート6d,6sについて選択的に電子を注入すること
によって行う。ドレイン側フローティングゲート6dに電
子を注入する場合を書込みＤとする。ソース側フローテ
ィングゲート6sに電子を注入する場合を書込みＳとす
る。表１は各書込み時のコントロールゲート電圧VG,ド
レイン電圧VD,ソース電圧VS,半導体基板電圧V1の条件を
示したものである。
表１に示すように、書込みＤではコントロールゲート電
圧VGとして12.5V、ドレイン電圧VDとして8Vを印加し、N
+ソース領域３および半導体基板１を接地する。チャネ
ル領域4d,4c,4sは反転状態となり、N+ソース領域３から
N-ドレイン領域９にむけて電子が流れ出す。この電子は
ドレイン−ソース間の電圧で加速され、N-ドレイン領域
９の近傍でホットエレクトロンとなる。このホットエレ
クトロンは、コントロールゲート８による電界に引か
れ、ゲート酸化膜５のエネルギーギャップを越えてフロ
ーティングゲート6dに注入される。このフローティング
ゲート6d中に選択的に電子が注入されることによって、
書込みＤが完了する。
圧VGとして12.5V、ドレイン電圧VDとして8Vを印加し、N
+ソース領域３および半導体基板１を接地する。チャネ
ル領域4d,4c,4sは反転状態となり、N+ソース領域３から
N-ドレイン領域９にむけて電子が流れ出す。この電子は
ドレイン−ソース間の電圧で加速され、N-ドレイン領域
９の近傍でホットエレクトロンとなる。このホットエレ
クトロンは、コントロールゲート８による電界に引か
れ、ゲート酸化膜５のエネルギーギャップを越えてフロ
ーティングゲート6dに注入される。このフローティング
ゲート6d中に選択的に電子が注入されることによって、
書込みＤが完了する。
一方、書込みＳではコントロールゲート電圧VGとして1
2.5V、ソース電圧VSとして8Vを印加し、N+ドレイン領域
２および半導体基板１を接地する。電子はN-ドレイン領
域９からN+ソース領域３に向けて流れ出す。この電子
は、ソース−ドレイン間の電圧で加速され、N+ソース領
域３の近傍でホットエレクトロンとなる。このN+ソース
領域３は、N-ドレイン領域９に比べて不純物濃度が高
く、したがってPN接合付近の電界が強くなっている。こ
のため、書込みＤの場合よりも多くのホットエレクトロ
ンが発生し、コントロールゲート８による電界に引かれ
てフローティングゲート6s中に、選択的により多くの電
子が注入される。こうして書込みＤより深いレベルの書
込みＳが完了する。
2.5V、ソース電圧VSとして8Vを印加し、N+ドレイン領域
２および半導体基板１を接地する。電子はN-ドレイン領
域９からN+ソース領域３に向けて流れ出す。この電子
は、ソース−ドレイン間の電圧で加速され、N+ソース領
域３の近傍でホットエレクトロンとなる。このN+ソース
領域３は、N-ドレイン領域９に比べて不純物濃度が高
く、したがってPN接合付近の電界が強くなっている。こ
のため、書込みＤの場合よりも多くのホットエレクトロ
ンが発生し、コントロールゲート８による電界に引かれ
てフローティングゲート6s中に、選択的により多くの電
子が注入される。こうして書込みＤより深いレベルの書
込みＳが完了する。
書込みＤを行ったメモリトランジスタにコントロールゲ
ート電圧VGとして12.5Vを印加し、N+ドレイン領域２お
よび半導体基板１を接地すると、チャネル領域4d,4c,4s
はやはり反転状態となる。ソース電圧VSとして8Vを印加
すると上述したのと同様に、書込みＤを損わずに書込み
Ｓが行える。これを書込みＤ＆Ｓとする。なお、書込手
順は逆でもよい。
ート電圧VGとして12.5Vを印加し、N+ドレイン領域２お
よび半導体基板１を接地すると、チャネル領域4d,4c,4s
はやはり反転状態となる。ソース電圧VSとして8Vを印加
すると上述したのと同様に、書込みＤを損わずに書込み
Ｓが行える。これを書込みＤ＆Ｓとする。なお、書込手
順は逆でもよい。
このようにして、この実施例のメモリトランジスタの書
込み状態としては、書込みD,書込みS,書込みＤ＆Ｓが選
択できる。
込み状態としては、書込みD,書込みS,書込みＤ＆Ｓが選
択できる。
次に各書込み状態におけるこのメモリトランジスタの読
出し特性について述べる。表２は各書込み状態および消
去状態での、ドレイン電圧VD,ソース電圧VS,半導体基板
電圧V1の設定条件、およびその条件のもとでのドレイン
電流IDが流れ出す時のコントロールゲート電圧の閾値電
圧VG（TH）を示したものである。
出し特性について述べる。表２は各書込み状態および消
去状態での、ドレイン電圧VD,ソース電圧VS,半導体基板
電圧V1の設定条件、およびその条件のもとでのドレイン
電流IDが流れ出す時のコントロールゲート電圧の閾値電
圧VG（TH）を示したものである。
N+ソース領域３と半導体基板１とを接地し、ドレイン電
圧VDとして1.5Vを印加する。表２より、消去状態ではコ
ントロールゲート電圧VGが1Vの時にチャネル領域4d,4c,
4sはすべて反転状態となりドレイン電流IDが流れだす。
書込みＤの場合、コントロールゲート電圧VGが1Vではド
レイン電流IDは流れない。これは、フローティングゲー
ト6dに注入された電子によって、チャネル領域4dに反転
状態を作るためのコントロールゲート電圧VGの閾値が、
消去状態の場合よりも高くなっているからである。その
ため、チャネル領域4c,4sが反転状態になっても、チャ
ネル領域4dは反転状態にならずしたがってドレイン電流
IDは流れない。コントロールゲート電圧VGが2Vになると
チャネル領域4dも反転状態となりドレイン電流IDが流れ
だす。
圧VDとして1.5Vを印加する。表２より、消去状態ではコ
ントロールゲート電圧VGが1Vの時にチャネル領域4d,4c,
4sはすべて反転状態となりドレイン電流IDが流れだす。
書込みＤの場合、コントロールゲート電圧VGが1Vではド
レイン電流IDは流れない。これは、フローティングゲー
ト6dに注入された電子によって、チャネル領域4dに反転
状態を作るためのコントロールゲート電圧VGの閾値が、
消去状態の場合よりも高くなっているからである。その
ため、チャネル領域4c,4sが反転状態になっても、チャ
ネル領域4dは反転状態にならずしたがってドレイン電流
IDは流れない。コントロールゲート電圧VGが2Vになると
チャネル領域4dも反転状態となりドレイン電流IDが流れ
だす。
書込みＳの場合、書込みＤよりも多くの電子がフローテ
ィングゲート6sに注入されている。このため、チャネル
領域4sに反転状態を作るためのコントロールゲート電圧
VGの閾値はさらに高くなり3Vとなる。コントロールゲー
ト電圧VGを3Vにするとチャネル領域4d,4c,4sすべてが反
転状態となりドレイン電流IDが流れだす。
ィングゲート6sに注入されている。このため、チャネル
領域4sに反転状態を作るためのコントロールゲート電圧
VGの閾値はさらに高くなり3Vとなる。コントロールゲー
ト電圧VGを3Vにするとチャネル領域4d,4c,4sすべてが反
転状態となりドレイン電流IDが流れだす。
書込みＤ＆Ｓの場合、コントロールゲート電圧VGを3Vに
すると書込みＳと同様に、チャネル領域4d,4c,4sすべて
が反転状態となるが、コントロールゲート6d中にも電子
が注入されているのでチャネル領域4dの反転状態は書込
みＳの場合よりも弱くなる。したがって書込みＳよりも
コンダクタンスは小さくなる。
すると書込みＳと同様に、チャネル領域4d,4c,4sすべて
が反転状態となるが、コントロールゲート6d中にも電子
が注入されているのでチャネル領域4dの反転状態は書込
みＳの場合よりも弱くなる。したがって書込みＳよりも
コンダクタンスは小さくなる。
第２図は各書込み状態および消去状態におけるコントロ
ールゲート電圧（VG）−ドレイン電流（ID）特性を示し
たグラフである。同図においてL21は消去時、L22は書込
みＤ、L23はは書込みＳ、L24は書込みＤ＆Ｓの場合の特
性を示す。ドレイン電圧VDは1.5Vに設定する。
ールゲート電圧（VG）−ドレイン電流（ID）特性を示し
たグラフである。同図においてL21は消去時、L22は書込
みＤ、L23はは書込みＳ、L24は書込みＤ＆Ｓの場合の特
性を示す。ドレイン電圧VDは1.5Vに設定する。
なお、消去状態，書込みD,書込みＳそれぞれの場合にお
いて、コントロールゲート電圧VGの閾値を越えたあとの
コンダクタンス特性がほぼ等しくなるようにメモリトラ
ンジスタを構成しておくものとする。
いて、コントロールゲート電圧VGの閾値を越えたあとの
コンダクタンス特性がほぼ等しくなるようにメモリトラ
ンジスタを構成しておくものとする。
書込みＳと書込みＤ＆Ｓでは、コントロールゲート電圧
VGの閾値はほぼ等しいが、前述したようにVGを増加させ
た時のコンダクタンスが異なるのでグラフの傾きも異な
る。
VGの閾値はほぼ等しいが、前述したようにVGを増加させ
た時のコンダクタンスが異なるのでグラフの傾きも異な
る。
この４つの状態に対して読出し電圧VRとして5V程度をコ
ントロールゲート８に印加する。消去状態，書込みD,書
込みS,書込みＤ＆Ｓそれぞれの場合において、読出し電
圧VRをコントロールゲート８に印加した時に流れるドレ
イン電流IDをID1,ID2,ID3,ID4とする。この４つの電流
には次のような関係が成り立つ。
ントロールゲート８に印加する。消去状態，書込みD,書
込みS,書込みＤ＆Ｓそれぞれの場合において、読出し電
圧VRをコントロールゲート８に印加した時に流れるドレ
イン電流IDをID1,ID2,ID3,ID4とする。この４つの電流
には次のような関係が成り立つ。
ID1＞ID2＞ID3＞ID4 …（１） ここで参照電流としてIref1,Iref2,Iref3を次のような
式を満足するように設定する。
式を満足するように設定する。
ID1＞Iref3＞ID2 ID2＞Iref2＞ID3 ID3＞Iref1＞ID4 消去および書込み状態の判定は、コントロールゲート電
圧VGとして5V程度の読出し電圧VRを印加した時に流れる
ドレイン電流IDXによって以下のようになされる。
圧VGとして5V程度の読出し電圧VRを印加した時に流れる
ドレイン電流IDXによって以下のようになされる。
IDX＞Iref3の時は消去状態であり、たとえば112という
情報を対応させる。
情報を対応させる。
Iref3＞IDX＞Iref2の時は、書込みＤ状態であり、たと
えば102という情報を対応させる。
えば102という情報を対応させる。
Iref2＞IDX＞Iref1の時は書込みＳ状態であり、たとえ
ば012という情報を対応させる。
ば012という情報を対応させる。
Iref1＞IDXの時は書込みＤ＆Ｓ状態であり、たとえば00
2という情報を対応させる。
2という情報を対応させる。
以上のような電流レベルの検出はセンスアンプなどで行
う。このようにして、消去および各書込みの状態に対応
して４つの情報が決まる。したがって１個のメモリトラ
ンジスタで４つの情報を記憶することができるEPROMを
得ることができる。なおN-ドレイン領域９を設けるかわ
りに、チャネル領域4sをP+に深くドープすること、また
はソース領域３のチャネル領域4s側をN++にさらに深く
ドープすることなどによっても同様の効果が得られる。
う。このようにして、消去および各書込みの状態に対応
して４つの情報が決まる。したがって１個のメモリトラ
ンジスタで４つの情報を記憶することができるEPROMを
得ることができる。なおN-ドレイン領域９を設けるかわ
りに、チャネル領域4sをP+に深くドープすること、また
はソース領域３のチャネル領域4s側をN++にさらに深く
ドープすることなどによっても同様の効果が得られる。
以上のように、この発明によれば１個のメモリトランジ
スタで３つの書込み状態および消去状態を実現できるの
で、４つの値を記憶するメモリトランジスタを得ること
ができる。したがってこのメモリトランジスタを用いれ
ば、大容量のEPROMを容易に得ることができる。
スタで３つの書込み状態および消去状態を実現できるの
で、４つの値を記憶するメモリトランジスタを得ること
ができる。したがってこのメモリトランジスタを用いれ
ば、大容量のEPROMを容易に得ることができる。
第１図はこの発明の一実施例であるメモリトランジスタ
の断面図、第２図はそのメモリトランジスタの特性を示
すグラフ、第３図は従来のEPROMのメモリトランジスタ
の断面図、第４図はそのメモリトランジスタの特性を示
すグラフである。 図において、１は半導体基板、２はN+ドレイン領域、３
はN+ソース領域、4d,4c,4sはチャネル領域、5,7はゲー
ト酸化膜、6d,6sはフローティングゲート、８はコント
ロールゲート、９はN-ドレイン領域である。 なお、各図中同一符号は同一または相当部分を示す。
の断面図、第２図はそのメモリトランジスタの特性を示
すグラフ、第３図は従来のEPROMのメモリトランジスタ
の断面図、第４図はそのメモリトランジスタの特性を示
すグラフである。 図において、１は半導体基板、２はN+ドレイン領域、３
はN+ソース領域、4d,4c,4sはチャネル領域、5,7はゲー
ト酸化膜、6d,6sはフローティングゲート、８はコント
ロールゲート、９はN-ドレイン領域である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】第１導電型の半導体基板と、 前記半導体基板の主面内に、所定間隔をおいて形成され
た前記半導体基板と反対導電型の第１及び第２の領域
と、 前記半導体基板上において、前記第１の領域側に形成さ
れた第１のフローティングゲートと、 前記半導体基板上において、前記第２の領域側に形成さ
れた第２のフローティングゲートと、 前記第１及び第２のフローティングゲート上部に形成さ
れたコントロールゲートと、 前記半導体基板，第１のフローティングゲート，第２の
フローティングゲート，コントロールゲートを相互に絶
縁分離するための絶縁手段とを備え、 前記第１のフローティングゲート付近における前記第１
の領域の不純物濃度と前記第２のフローティングゲート
付近における前記第２の領域の不純物濃度との第１の関
係及び前記第１のフローティングゲート付近における前
記半導体基板の不純物濃度と前記第２のフローティング
ゲート付近における前記半導体基板の不純物濃度との第
２の関係のうち、少なくとも一方の関係において不純物
濃度に差を生じさせることを特徴とする不揮発性半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63038052A JPH07120721B2 (ja) | 1988-02-19 | 1988-02-19 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63038052A JPH07120721B2 (ja) | 1988-02-19 | 1988-02-19 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01212472A JPH01212472A (ja) | 1989-08-25 |
| JPH07120721B2 true JPH07120721B2 (ja) | 1995-12-20 |
Family
ID=12514746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63038052A Expired - Fee Related JPH07120721B2 (ja) | 1988-02-19 | 1988-02-19 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120721B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02295169A (ja) * | 1989-05-09 | 1990-12-06 | Nec Corp | 不揮発性半導体記憶装置 |
| JP2793722B2 (ja) * | 1991-01-29 | 1998-09-03 | 富士通株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| KR960006004A (ko) * | 1994-07-25 | 1996-02-23 | 김주용 | 반도체 소자 및 그 제조방법 |
| KR0142604B1 (ko) * | 1995-03-22 | 1998-07-01 | 김주용 | 플래쉬 이이피롬 셀 및 그 제조방법 |
| JP2910647B2 (ja) * | 1995-12-18 | 1999-06-23 | 日本電気株式会社 | 不揮発性半導体記憶装置の製造方法 |
| JP3070531B2 (ja) * | 1997-06-27 | 2000-07-31 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| KR20010004990A (ko) * | 1999-06-30 | 2001-01-15 | 김영환 | 플래쉬 이이피롬 셀 및 그 제조 방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60169172A (ja) * | 1984-02-13 | 1985-09-02 | Toshiba Corp | 絶縁ゲ−ト型電界効果トランジスタ |
| JPS6294987A (ja) * | 1985-10-21 | 1987-05-01 | Nec Corp | Ｍｉｓ電界効果型半導体装置及びその情報の検出方法 |
-
1988
- 1988-02-19 JP JP63038052A patent/JPH07120721B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01212472A (ja) | 1989-08-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07120720B2 (ja) | 不揮発性半導体記憶装置 | |
| JP4422936B2 (ja) | ツインｍｏｎｏｓメモリアレイの消去方法 | |
| US6172397B1 (en) | Non-volatile semiconductor memory device | |
| JP3073645B2 (ja) | 不揮発性半導体記憶装置およびその動作方法 | |
| US5835409A (en) | Compact page-erasable EEPROM non-volatile memory | |
| JP2965415B2 (ja) | 半導体記憶装置 | |
| US5790460A (en) | Method of erasing a flash EEPROM memory | |
| KR100307687B1 (ko) | 플래시eeprom에서조밀화및자기제어소거를달성하기위한바이어싱회로및방법 | |
| TW476144B (en) | Non-volatile memory | |
| JP2871355B2 (ja) | 不揮発性半導体記憶装置のデータ消去方法 | |
| JPS649741B2 (ja) | ||
| JP2830447B2 (ja) | 半導体不揮発性記憶装置 | |
| KR100558004B1 (ko) | 게이트 전극과 반도체 기판 사이에 전하저장층을 갖는비휘발성 메모리 소자의 프로그램 방법 | |
| JP3070531B2 (ja) | 不揮発性半導体記憶装置 | |
| US20040125655A1 (en) | Non-volatile memory and operating method thereof | |
| JPH07120721B2 (ja) | 不揮発性半導体記憶装置 | |
| KR100324191B1 (ko) | 비휘발성반도체기억장치내에서의데이터소거방법 | |
| KR100663345B1 (ko) | 공통의 드레인 라인들을 구비하는 비휘발성 메모리 셀 어레이 | |
| JPH0577189B2 (ja) | ||
| JP3069607B2 (ja) | 半導体不揮発性メモリの動作方法 | |
| JP3172347B2 (ja) | 不揮発性半導体記憶装置の情報書込み方法 | |
| JP2867267B2 (ja) | 半導体不揮発性メモリとその動作方法 | |
| JP2877641B2 (ja) | 半導体記憶装置およびその駆動方式 | |
| JP2927794B2 (ja) | 半導体記憶装置及びその書込方法 | |
| JP3324691B2 (ja) | 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ書き換え方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |