JPS63278275A - 半導体不揮発性メモリ - Google Patents
半導体不揮発性メモリInfo
- Publication number
- JPS63278275A JPS63278275A JP11293287A JP11293287A JPS63278275A JP S63278275 A JPS63278275 A JP S63278275A JP 11293287 A JP11293287 A JP 11293287A JP 11293287 A JP11293287 A JP 11293287A JP S63278275 A JPS63278275 A JP S63278275A
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- JP
- Japan
- Prior art keywords
- gate electrode
- floating gate
- nonvolatile memory
- control gate
- semiconductor nonvolatile
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、コンピュータなどの電子機器に用いられて
いる記憶装置の半導体不揮発性メモリに関する。
いる記憶装置の半導体不揮発性メモリに関する。
この発明は、浮遊ゲート型の半導体不揮発性メモリにお
いて、浮遊ゲート電極と制御ゲート電極との間を凹凸状
にすることにより実効面積を増加させ、半導体不揮発性
メモリの大容量化を可能にしたものである。
いて、浮遊ゲート電極と制御ゲート電極との間を凹凸状
にすることにより実効面積を増加させ、半導体不揮発性
メモリの大容量化を可能にしたものである。
従来、第２図に示すように、浮遊ゲート電極４の上に熱
酸化膜７を介して制御ゲート電極５を形成していた。（
例えば、Ｍ、Ｗａｄａ ｅｔ ｏｌ″Ｌｉｍｉｔｉｎｇ
Ｆａｃｔｏｒｓ ｆｏｒ Ｐｒｏｇｒａｍｍｉｎｇ Ｅ
ＰＲＯＭ ｏｆ ＲｅｄｕｃｅｄＤｉｍｅｎｓｉｏｎｇ
” ｉｎ １９８０１ＥＤＭ Ｗａｓｈｉｎｇｔｏｎ、
ＤＣ）〔発明が解決しようとする問題点〕 しかし、従来の半導体不揮発性メモリは、浮遊ゲート電
極４を多結晶シリコンで形成しているために、その上の
熱酸化膜７の膜質も悪く、従ってメモリの寿命を保つた
めに２００Å以下に薄くすることができなかった。その
ため、浮遊ゲート電極４と制御ゲート電極５との容量を
大きくするために面積が太き（なり大容量化が困難であ
った。
酸化膜７を介して制御ゲート電極５を形成していた。（
例えば、Ｍ、Ｗａｄａ ｅｔ ｏｌ″Ｌｉｍｉｔｉｎｇ
Ｆａｃｔｏｒｓ ｆｏｒ Ｐｒｏｇｒａｍｍｉｎｇ Ｅ
ＰＲＯＭ ｏｆ ＲｅｄｕｃｅｄＤｉｍｅｎｓｉｏｎｇ
” ｉｎ １９８０１ＥＤＭ Ｗａｓｈｉｎｇｔｏｎ、
ＤＣ）〔発明が解決しようとする問題点〕 しかし、従来の半導体不揮発性メモリは、浮遊ゲート電
極４を多結晶シリコンで形成しているために、その上の
熱酸化膜７の膜質も悪く、従ってメモリの寿命を保つた
めに２００Å以下に薄くすることができなかった。その
ため、浮遊ゲート電極４と制御ゲート電極５との容量を
大きくするために面積が太き（なり大容量化が困難であ
った。
そこで、この発明は、従来のこのような欠点を解決する
ため、浮遊ゲート電極と制御ゲート電極との間の面積で
も、制御ゲート電極と浮遊ゲート電極とが大きな容量結
合をするようにしてメモリの大容量化を得ることを目的
としている。
ため、浮遊ゲート電極と制御ゲート電極との間の面積で
も、制御ゲート電極と浮遊ゲート電極とが大きな容量結
合をするようにしてメモリの大容量化を得ることを目的
としている。
上記問題点を解決するために、この発明は、浮遊ゲート
電極と制御ゲート電極との間の形状を凹凸状にすること
により実効的な面積を増加させた。
電極と制御ゲート電極との間の形状を凹凸状にすること
により実効的な面積を増加させた。
上記のように構成した半導体不揮発性メモリは、小さな
面積でも大きな容量結合を得られるために、メモリの大
容量化が可能になるのである。
面積でも大きな容量結合を得られるために、メモリの大
容量化が可能になるのである。
以下に、この発明の実施例を図面に基づいて説明する。
第１図において、Ｐ型半導体基板１の表面にＮ゛型のソ
ース領域２及びドレイン領域３を形成し、ソース・ドレ
イン領域間の半導体基板表面上に、ゲート絶縁膜６を介
して浮遊ゲート電極４と４１が形成され、さらにその上
に、制御ゲート絶縁膜７を介して制御ゲート電極５が設
けられている。浮遊ゲート電極内部の電荷量によって、
ソース・ドレイン領域間のコンダクタンスが変化するこ
とから、浮遊ゲート電極に電荷を蓄積することにより情
報を記憶する。制御ゲート電極５を情報の読み出しある
いは、プログラム時に浮遊ゲート電極４の電位を変化さ
せるために設けられており、浮遊ゲート電極と容量的に
接続している。例えば、電子を浮遊ゲート電極４に注入
するためには、制御ゲート電極５に基板ｌに対して約２
９Ｖの高電圧を印加すると、浮遊ゲート電極４も制御ゲ
ート電極との容量結合により約１４Ｖと高くなり電子が
注入されやすくなる。第１図の浮遊ゲート電極は、互い
に電気的に接続した第１浮遊ゲート電極４と第２浮遊ゲ
ート電極４１とから構成されており、第２の浮遊ゲート
電極４１が凸部になっている。
ース領域２及びドレイン領域３を形成し、ソース・ドレ
イン領域間の半導体基板表面上に、ゲート絶縁膜６を介
して浮遊ゲート電極４と４１が形成され、さらにその上
に、制御ゲート絶縁膜７を介して制御ゲート電極５が設
けられている。浮遊ゲート電極内部の電荷量によって、
ソース・ドレイン領域間のコンダクタンスが変化するこ
とから、浮遊ゲート電極に電荷を蓄積することにより情
報を記憶する。制御ゲート電極５を情報の読み出しある
いは、プログラム時に浮遊ゲート電極４の電位を変化さ
せるために設けられており、浮遊ゲート電極と容量的に
接続している。例えば、電子を浮遊ゲート電極４に注入
するためには、制御ゲート電極５に基板ｌに対して約２
９Ｖの高電圧を印加すると、浮遊ゲート電極４も制御ゲ
ート電極との容量結合により約１４Ｖと高くなり電子が
注入されやすくなる。第１図の浮遊ゲート電極は、互い
に電気的に接続した第１浮遊ゲート電極４と第２浮遊ゲ
ート電極４１とから構成されており、第２の浮遊ゲート
電極４１が凸部になっている。
例えば、第１浮遊ゲート電極４を多結晶シリコンで形成
し、第２浮遊ゲート電極４１を第１浮遊ゲート電極と異
なるタングステンでフォトリソクラフィー技術によりパ
ターニングすることにより形成できる。また、第１浮遊
ゲート電極４と第２浮遊ゲート電極４１を同一材質でも
第１図のように形成できる。浮遊ゲート電極となる多結
晶シリコン膜を形成し、その上に酸化膜を凹凸部に対応
してパターニングすることにより、酸化膜マスクで多結
晶シリコンをハーフエツチングすればよい。
し、第２浮遊ゲート電極４１を第１浮遊ゲート電極と異
なるタングステンでフォトリソクラフィー技術によりパ
ターニングすることにより形成できる。また、第１浮遊
ゲート電極４と第２浮遊ゲート電極４１を同一材質でも
第１図のように形成できる。浮遊ゲート電極となる多結
晶シリコン膜を形成し、その上に酸化膜を凹凸部に対応
してパターニングすることにより、酸化膜マスクで多結
晶シリコンをハーフエツチングすればよい。
第３図は、制御ゲート電極５１を半導体基板１の表面に
形成した構造の断面図である。Ｐ型シリコン半導体表面
にＮ゛型の領域５１を形成し、その上に例えば多結晶シ
リコン膜５２をパターニングすれば制御ゲート電極と浮
遊ゲート電極４との間を凹凸状にできる。
形成した構造の断面図である。Ｐ型シリコン半導体表面
にＮ゛型の領域５１を形成し、その上に例えば多結晶シ
リコン膜５２をパターニングすれば制御ゲート電極と浮
遊ゲート電極４との間を凹凸状にできる。
第４図は、制御ゲート電極５２を、半導体基板表面に設
けた場合の実施例で、Ｎ゛型の制御ゲート電極を部分的
にエツチングして凹凸状にしである。
けた場合の実施例で、Ｎ゛型の制御ゲート電極を部分的
にエツチングして凹凸状にしである。
以上説明したような本発明の半導体不揮発性メモリにお
いて、浮遊ゲート電極と制御ゲート電極との間の絶縁膜
は熱酸化でもよいが、スパッタあるいはＣＶＤ法のよう
な堆積方法による絶縁膜にすれば、凹凸部の全域に薄を
均一に形成できるために薄膜化が可能になる。また、凹
凸状にした場合、断差の領域での電界集中のため膜質の
低下がおきやすいが、凹凸部を全面湿式エツチング、あ
るいは、全面熱酸化により凹凸部のエッヂ部をなめらか
にして膜質を向上できる。また、制御ゲート電極を半導
体基板表面に形成した場合は、制御ゲート電極を単結晶
で形成できるために、凹凸状にパターニングしても膜質
を良い品質に作りゃすい。
いて、浮遊ゲート電極と制御ゲート電極との間の絶縁膜
は熱酸化でもよいが、スパッタあるいはＣＶＤ法のよう
な堆積方法による絶縁膜にすれば、凹凸部の全域に薄を
均一に形成できるために薄膜化が可能になる。また、凹
凸状にした場合、断差の領域での電界集中のため膜質の
低下がおきやすいが、凹凸部を全面湿式エツチング、あ
るいは、全面熱酸化により凹凸部のエッヂ部をなめらか
にして膜質を向上できる。また、制御ゲート電極を半導
体基板表面に形成した場合は、制御ゲート電極を単結晶
で形成できるために、凹凸状にパターニングしても膜質
を良い品質に作りゃすい。
この発明は、以上説明したように制御ゲート電極と浮遊
ゲート電極との容量結合部を凹凸状に形成することによ
り、小さな面積で容量結合できるために半導体不揮発性
メモリの大容量化を容易にする効果がある。
ゲート電極との容量結合部を凹凸状に形成することによ
り、小さな面積で容量結合できるために半導体不揮発性
メモリの大容量化を容易にする効果がある。
第１図はこの発明にかかる半導体不揮発性メモリの断面
図、第２図は従来の半導体不揮発性メモリの断面図、第
３図及び第４図は本発明の他の実施例を示す半導体不揮
発性メモリの断面図である。 ４・・・第１浮遊ゲート電極 ４１・・・第２浮遊ゲート電極 ５・・・制御ゲート電極 ７・・・制御ゲート絶縁膜 以上
図、第２図は従来の半導体不揮発性メモリの断面図、第
３図及び第４図は本発明の他の実施例を示す半導体不揮
発性メモリの断面図である。 ４・・・第１浮遊ゲート電極 ４１・・・第２浮遊ゲート電極 ５・・・制御ゲート電極 ７・・・制御ゲート絶縁膜 以上
Claims (1)
- 【特許請求の範囲】 （１）半導体基板上に形成した浮遊ゲート電極と、前記
浮遊ゲート電極と容量結合する制御ゲート電極とから構
成される半導体不揮発性メモリにおいて、前記浮遊ゲー
ト電極と前記制御ゲート電極との容量結合領域が凹凸状
の形になっていることを特徴とする半導体不揮発性メモ
リ。 （２）前記容量結合領域の凹凸状の形がリソクラフィー
技術により形成された特許請求の範囲第１項記載の半導
体不揮発性メモリ。 （３）前記浮遊ゲート電極の凸部を第１の薄膜で形成し
、前記浮遊ゲート電極の平坦部を第２の薄膜で形成した
特許請求の範囲第１項または第２項記載の半導体不揮発
性メモリ。（４）前記制御ゲート電極が前記半導体基板
表面に形成された特許請求の範囲第１項または第２項記
載の半導体不揮発性メモリ。 （５）前記制御ゲート電極の凸部を、前記半導体基板と
異なる第３の薄膜で形成した特許請求の範囲第１項また
は第２項または第４項記載の半導体不揮発性メモリ。 （６）前記浮遊ゲート電極と前記制御ゲート電極との間
に堆積法により形成した絶縁膜を設けた特許請求の範囲
第１項から第５項いずれか記載の半導体不揮発性メモリ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11293287A JPS63278275A (ja) | 1987-05-08 | 1987-05-08 | 半導体不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11293287A JPS63278275A (ja) | 1987-05-08 | 1987-05-08 | 半導体不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63278275A true JPS63278275A (ja) | 1988-11-15 |
Family
ID=14599097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11293287A Pending JPS63278275A (ja) | 1987-05-08 | 1987-05-08 | 半導体不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63278275A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5429965A (en) * | 1991-07-08 | 1995-07-04 | Shimoji; Noriyuki | Method for manufacturing a semiconductor memory |
| US5539217A (en) * | 1993-08-09 | 1996-07-23 | Cree Research, Inc. | Silicon carbide thyristor |
| US6593186B1 (en) | 1998-04-30 | 2003-07-15 | Nec Electronics Corporation | Method for manufacturing non-volatile semiconductor memory device |
| DE19611438B4 (de) * | 1995-03-22 | 2006-01-12 | Hyundai Electronics Industries Co., Ltd., Ichon | Flash-EEPROM-Speicherzelle mit zwei Floatinggate-Elektroden und Verfahren zu deren Herstellung |
-
1987
- 1987-05-08 JP JP11293287A patent/JPS63278275A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5429965A (en) * | 1991-07-08 | 1995-07-04 | Shimoji; Noriyuki | Method for manufacturing a semiconductor memory |
| US5539217A (en) * | 1993-08-09 | 1996-07-23 | Cree Research, Inc. | Silicon carbide thyristor |
| DE19611438B4 (de) * | 1995-03-22 | 2006-01-12 | Hyundai Electronics Industries Co., Ltd., Ichon | Flash-EEPROM-Speicherzelle mit zwei Floatinggate-Elektroden und Verfahren zu deren Herstellung |
| US6593186B1 (en) | 1998-04-30 | 2003-07-15 | Nec Electronics Corporation | Method for manufacturing non-volatile semiconductor memory device |
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