JPS61161769A - 絶縁ゲ−ト型不揮発性半導体記憶装置 - Google Patents
絶縁ゲ−ト型不揮発性半導体記憶装置Info
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- JPS61161769A JPS61161769A JP238185A JP238185A JPS61161769A JP S61161769 A JPS61161769 A JP S61161769A JP 238185 A JP238185 A JP 238185A JP 238185 A JP238185 A JP 238185A JP S61161769 A JPS61161769 A JP S61161769A
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- floating gate
- gate
- semiconductor memory
- memory device
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明に絶縁ゲート型不揮発性半導体記憶装置に関する
。
。
近年、半導体記憶装置の高集積化及びそれに伴なう微細
化が著しく進んで来た為に、半導体記憶装置が安価とな
り社会に広汎に普及した。この為、更に高機能化及び簡
便性が要求される工うになった。特に、絶縁ゲート型不
揮発性半導体記憶装置では、情報内容を書込む際の電圧
（以下書込み電圧と略す）を低く抑える事や、書込み電
圧と電源電圧とを一本化する事等の要求があるが、これ
らの要求を現在の状態のままで実施すると、半導体記憶
装置の特性の劣化や装置の大型化等を引き起こす。絶縁
ゲート型不揮発性半導体記憶装置で、特に電気的に書込
み・消去が可能な装置ｉｔに、第２図（ａ）、第２図中
１に示す様に、拡散層５１ 浮遊ゲート２及び制御ゲー
ト１０３つから成り、書込み・消去は拡散層５と制御ゲ
ート１との間の領域Ａ２に電圧を印加して、浮遊ゲート
２から電子を放出又は浮遊ゲート２に電子を蓄積する事
により実行される。この時に問題となるのは、浮遊ゲー
ト２の実際の電位であり、この電位に拡散層５と制御ゲ
ート１との間に印加した電圧、及び拡散層５と浮遊ゲー
ト２との間の容量と制御ゲート１と浮遊ゲート２との間
の容量との比で決まるのである。
化が著しく進んで来た為に、半導体記憶装置が安価とな
り社会に広汎に普及した。この為、更に高機能化及び簡
便性が要求される工うになった。特に、絶縁ゲート型不
揮発性半導体記憶装置では、情報内容を書込む際の電圧
（以下書込み電圧と略す）を低く抑える事や、書込み電
圧と電源電圧とを一本化する事等の要求があるが、これ
らの要求を現在の状態のままで実施すると、半導体記憶
装置の特性の劣化や装置の大型化等を引き起こす。絶縁
ゲート型不揮発性半導体記憶装置で、特に電気的に書込
み・消去が可能な装置ｉｔに、第２図（ａ）、第２図中
１に示す様に、拡散層５１ 浮遊ゲート２及び制御ゲー
ト１０３つから成り、書込み・消去は拡散層５と制御ゲ
ート１との間の領域Ａ２に電圧を印加して、浮遊ゲート
２から電子を放出又は浮遊ゲート２に電子を蓄積する事
により実行される。この時に問題となるのは、浮遊ゲー
ト２の実際の電位であり、この電位に拡散層５と制御ゲ
ート１との間に印加した電圧、及び拡散層５と浮遊ゲー
ト２との間の容量と制御ゲート１と浮遊ゲート２との間
の容量との比で決まるのである。
即ち、浮遊ゲート２の電位を制御ゲート１の電位に゛出
来るだけ近づける事が情報の書込み及び消去の効率を良
くする事であう、その為には拡散層５と浮遊ゲート２と
の間の容量に対して、制御ゲート１と浮遊ゲート２との
間の容量を大きくする必要がある。即ち、制御ゲート１
と浮遊ゲート２との間の絶縁膜３の膜厚を薄くするか又
は制御ゲート１と浮遊ゲート２との対同面積を大きくす
る必要がある。実際の絶縁ゲート型不揮発性半導体記憶
装置では、制御ゲート１と浮遊ゲート２との対向面積を
大きくする為に、浮遊ゲート２の平面積を大きくしたり
、浮遊ゲート２を制御ゲート１で覆って浮遊ゲート２の
側面を利用したりしている。
来るだけ近づける事が情報の書込み及び消去の効率を良
くする事であう、その為には拡散層５と浮遊ゲート２と
の間の容量に対して、制御ゲート１と浮遊ゲート２との
間の容量を大きくする必要がある。即ち、制御ゲート１
と浮遊ゲート２との間の絶縁膜３の膜厚を薄くするか又
は制御ゲート１と浮遊ゲート２との対同面積を大きくす
る必要がある。実際の絶縁ゲート型不揮発性半導体記憶
装置では、制御ゲート１と浮遊ゲート２との対向面積を
大きくする為に、浮遊ゲート２の平面積を大きくしたり
、浮遊ゲート２を制御ゲート１で覆って浮遊ゲート２の
側面を利用したりしている。
しかし、浮遊ゲート２の平面積を大きくする事に、装置
の小型化に対して、逆行する。
の小型化に対して、逆行する。
本発明の目的は、浮遊ゲートの平面積を大きくすること
なく、浮遊ゲートと制御ゲートとの対向面積を大きくし
、装置の大型化を伴なわずに、書込み及び消去の特性を
同上するようにした絶縁ゲート型不揮発性半導体記憶装
置を提供することにある。
なく、浮遊ゲートと制御ゲートとの対向面積を大きくし
、装置の大型化を伴なわずに、書込み及び消去の特性を
同上するようにした絶縁ゲート型不揮発性半導体記憶装
置を提供することにある。
本発明の溝底は、半導体基板の拡散層の主面と制御ゲー
トとの間に絶縁層を介して浮遊ゲートｌ設けた絶縁ゲー
ト型不揮発性半導体記憶装置において、前記制御ゲート
と前記浮遊ゲートとの対同面積を増加させる工うに、少
なくとも前記浮遊ゲートの主表面に凹凸が形成されてい
ることを特徴とする。
トとの間に絶縁層を介して浮遊ゲートｌ設けた絶縁ゲー
ト型不揮発性半導体記憶装置において、前記制御ゲート
と前記浮遊ゲートとの対同面積を増加させる工うに、少
なくとも前記浮遊ゲートの主表面に凹凸が形成されてい
ることを特徴とする。
次に図面全参照しながら本発明の詳細な説明する。
第１図（ａ）、第１図（ｂｌは本発明の実施例の絶縁ゲ
ート型不揮発注半導体記憶装置を示す平面図、断面図で
ある。これら図において、浮遊ゲートに像濃度の不純物
がドープされている第１層の多結晶シリコン層２ａとこ
の第１膚の多結晶シリコン層２ａより高濃度の不純物が
ドープされている第２層の多結晶シリコン層２ｂより成
り、上面が凹凸形状構造となっている為、浮遊ゲー）２
ａ、２ｂの平面積を大きくすることなく、浮遊ゲート２
ａ。
ート型不揮発注半導体記憶装置を示す平面図、断面図で
ある。これら図において、浮遊ゲートに像濃度の不純物
がドープされている第１層の多結晶シリコン層２ａとこ
の第１膚の多結晶シリコン層２ａより高濃度の不純物が
ドープされている第２層の多結晶シリコン層２ｂより成
り、上面が凹凸形状構造となっている為、浮遊ゲー）２
ａ、２ｂの平面積を大きくすることなく、浮遊ゲート２
ａ。
２ｂと制御ゲート１との対向面＃金大きくする事が可能
となる。
となる。
この浮遊ゲー１−２ａ、 ２ｂ（ｉ−形成するにハ、
−導電型半導体基板６の表面に選択的に拡散層５を形成
して、この拡散層５上に絶縁膜４を形成した後に、この
絶縁膜４上全面に不純物がドープされていない多結晶シ
リコン層を被着し、例えばフォトリングラフィ枝術を利
用して選択的に浮遊ゲートの第１の多結晶シリコン層２
ａを形成し、続いてその上全面に不純物がドープされて
いる多結晶シリコン層を形成し、フォトリングラフィ技
術全利用して選択的に浮遊ゲートの第２の多結晶シリコ
ン層２ｂｔ−形成して行なう。ここで、浮遊ゲートの第
２０層２ｂｔ−選択的に形成する際のエツチングの時に
、浮遊ゲートの第１層２ａが不純物のドープされていな
い多結晶シリコンにＬり形成されている為に、浮遊ゲー
トの第１層２ａ迄エツチング除去されそ無くなる危険性
に無い。これは。
−導電型半導体基板６の表面に選択的に拡散層５を形成
して、この拡散層５上に絶縁膜４を形成した後に、この
絶縁膜４上全面に不純物がドープされていない多結晶シ
リコン層を被着し、例えばフォトリングラフィ枝術を利
用して選択的に浮遊ゲートの第１の多結晶シリコン層２
ａを形成し、続いてその上全面に不純物がドープされて
いる多結晶シリコン層を形成し、フォトリングラフィ技
術全利用して選択的に浮遊ゲートの第２の多結晶シリコ
ン層２ｂｔ−形成して行なう。ここで、浮遊ゲートの第
２０層２ｂｔ−選択的に形成する際のエツチングの時に
、浮遊ゲートの第１層２ａが不純物のドープされていな
い多結晶シリコンにＬり形成されている為に、浮遊ゲー
トの第１層２ａ迄エツチング除去されそ無くなる危険性
に無い。これは。
不純物のドープされている多結晶シリコンが不純物のド
ープされていない多結晶シリコンに比べて非常に速くエ
ツチングされる事を利用している。
ープされていない多結晶シリコンに比べて非常に速くエ
ツチングされる事を利用している。
続いて、浮遊ゲート２ａ、２ｂと制御ゲート１との間の
絶縁膜３を形成する際の熱又は後の工程での熱にＬす、
浮遊ゲートの第２層２ｂを拡散源として浮遊ゲートの第
１層へ不純物を拡散して第１層を低濃度層とする。ここ
で、第１層を低濃度層とすることで、高濃度に不純物金
含有した多結晶シリコン層の場合に生じた不純物の偏析
１ｃよる浮遊ゲートの基板側の絶縁膜の特性の劣化に生
じない。
絶縁膜３を形成する際の熱又は後の工程での熱にＬす、
浮遊ゲートの第２層２ｂを拡散源として浮遊ゲートの第
１層へ不純物を拡散して第１層を低濃度層とする。ここ
で、第１層を低濃度層とすることで、高濃度に不純物金
含有した多結晶シリコン層の場合に生じた不純物の偏析
１ｃよる浮遊ゲートの基板側の絶縁膜の特性の劣化に生
じない。
尚第１図（ａ）において、浮遊ゲートへの電子の注入・
放出に領域Ａ３に通じて行なわれ、第１図（ａ）。
放出に領域Ａ３に通じて行なわれ、第１図（ａ）。
第２図（ａ）において情報の読み出しは各々トランジス
タ部Ｂ３．Ｂ２ｔ−通じて行なわれる。
タ部Ｂ３．Ｂ２ｔ−通じて行なわれる。
以上説明した様に、本発明によれば、装置の特性の劣化
を伴なわずに、装置の小型化が可能となる等の効果が得
られる。
を伴なわずに、装置の小型化が可能となる等の効果が得
られる。
第１図（ａ）Ｕ本発明の実施例の絶縁ゲート型不揮発性
半導体記憶装置の平面図、第１図中）に第１図（ａ）の
ｍ−ｎ線に沿って切断して見た断面図、第２図（ａｔに
従来の絶縁ゲート型不揮発性半導体記憶装置の平面図、
第２図（ｂ）に第２図（ａｌのｍ−ｎ線に沿って切断し
て見た断面図である。同図ＶＣおいて。 １・・・・・・制御ゲート、２・・・・・・浮遊ゲート
、 ３． ４・・・・・・絶縁膜、５・・・・・・拡散
層、６・・・・・・−導電型半導体基板、２ａ・・・・
・・低濃度の不純物がドープされている浮遊ゲートの第
１層、２ｂ・・・・・・高濃度の不純物がドープされて
いる浮遊ゲートの第２層、Ａ２゜Ａ３・・・・・・浮遊
ゲートへの電子の注入ｅ放出領域。 Ｂ２．Ｂ３・・・・・・（情報の）読み出しトランジス
タ部。
半導体記憶装置の平面図、第１図中）に第１図（ａ）の
ｍ−ｎ線に沿って切断して見た断面図、第２図（ａｔに
従来の絶縁ゲート型不揮発性半導体記憶装置の平面図、
第２図（ｂ）に第２図（ａｌのｍ−ｎ線に沿って切断し
て見た断面図である。同図ＶＣおいて。 １・・・・・・制御ゲート、２・・・・・・浮遊ゲート
、 ３． ４・・・・・・絶縁膜、５・・・・・・拡散
層、６・・・・・・−導電型半導体基板、２ａ・・・・
・・低濃度の不純物がドープされている浮遊ゲートの第
１層、２ｂ・・・・・・高濃度の不純物がドープされて
いる浮遊ゲートの第２層、Ａ２゜Ａ３・・・・・・浮遊
ゲートへの電子の注入ｅ放出領域。 Ｂ２．Ｂ３・・・・・・（情報の）読み出しトランジス
タ部。
Claims (1)
- 半導体基板の拡散層の主面と制御ゲートとの間に絶縁層
を介して浮遊ゲートを設けた絶縁ゲート型不揮発性半導
体記憶装置において、前記制御ゲートと前記浮遊ゲート
との対向面積を増加させるように、少なくとも前記浮遊
ゲートの主表面に凹凸が形成されていることを特徴とす
る絶縁ゲート型不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP238185A JPS61161769A (ja) | 1985-01-10 | 1985-01-10 | 絶縁ゲ−ト型不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP238185A JPS61161769A (ja) | 1985-01-10 | 1985-01-10 | 絶縁ゲ−ト型不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61161769A true JPS61161769A (ja) | 1986-07-22 |
Family
ID=11527655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP238185A Pending JPS61161769A (ja) | 1985-01-10 | 1985-01-10 | 絶縁ゲ−ト型不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61161769A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0272672A (ja) * | 1988-09-07 | 1990-03-12 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| US4970565A (en) * | 1988-09-01 | 1990-11-13 | Atmel Corporation | Sealed charge storage structure |
| US6593186B1 (en) | 1998-04-30 | 2003-07-15 | Nec Electronics Corporation | Method for manufacturing non-volatile semiconductor memory device |
-
1985
- 1985-01-10 JP JP238185A patent/JPS61161769A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4970565A (en) * | 1988-09-01 | 1990-11-13 | Atmel Corporation | Sealed charge storage structure |
| JPH0272672A (ja) * | 1988-09-07 | 1990-03-12 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| US6593186B1 (en) | 1998-04-30 | 2003-07-15 | Nec Electronics Corporation | Method for manufacturing non-volatile semiconductor memory device |
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