KR0135105B1 - 반도체 메모리의 발진회로 - Google Patents
반도체 메모리의 발진회로Info
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Abstract
청구 범위에 기재된 발명이 속한 기술분야:
반도체 메모리의 발진회로에 관한 것이다.
발명이 해결하려고 하는 기술적 과제:
디플리션 트랜지스터의 사용없이 안정된 발진 출력을 얻는 발진회로를 제공한다.
발명의 해결방법의 요지:
기준전압을 생성하기 위해 모오스 트랜지스터들로 이루어진 정전압 발생부와: 중간접속점과 제2전원전압간에 연결된 복수의 캐패시터와, 상기 중간 접속점들을 중심으로 피모오스 및 엔모오스 트랜지스텨의 드레인-소오스 채널이 제1전원전압과 제2전원전압간에 직렬로 각기 접속된 다중 전류미러구조를 가지며, 인가되는 발진 인에이블 신호에 인에 이블되며 상기 기준전압에 응답하여 상기 제1전원전압을 충전 및 방전하는 것에 의해 미리 설정된 주기를 가지는 발진 파형을 출력단을 통해 생성하는 발진파형 출력부를 가진다.
발명의 중요한 용도:
반도체 메모리의 발진소자.
Description
제 1도는 본 발명에 따른 발진회로도.
제 2도는 제1도에 따른 타이밍 다이아그램.
본 발명은 발진회로에 관한 것으로, 특히 온도나 전압원의 변동에도 안정한 발진출력을 생성할 수 있는 반도체 메모리의 발진회로에 관한 것이다.
일반적으로, 디바이스를 원하는 시간, 또는 일정시간동안에 제어하기 위해서는 정확한 주기를 가지는 발진회로가 필수적이다. 그러나 발진회로는 동작하는 주위온도, 전압원에 따라 발진주기가 늘어나거나 줄어드므로 동작환경(온도, 전압원)에 무관한 발진회로를 어떤 방식으로 구현하느냐하는 문제가 본 분야에서는 큰 관심사였다.
종래의 기술로서, 전원전압 (통산 Vcc라고 하기도 함)과 온도변화에 따른 영향을 비교적 적게 받는 발진회로는 미합중국 특허번호 4,547,749호에 잘 개시되어 있는데, 이 기숭은 기준전압(reference voltage)부 및 딜레이 체인(delay chain)을 구성하기 위해 디플리션 모우드로서 동작하는 트랜지스터를 사용한 것이 특징이었다.
그러나, 디플리션 트랜지스터의 특성은 제조공정에 따른 특성 편차가 심한 것으로 알려져 있다. 따라서, 대량생산을 하는 반도체 제조업체의 입장에서 제조공정은 까다로움은 제조의 수율을 저하시키는 요인으로 작용하여 회로제조의 코스트는 상승되는 문제점이 있다.
따라서, 본 발명의 목적은 대량생산에 적합하게 디플리션 트랜지스터를 사용하지 않고서도 외부 환경에 둔감한 발진회로를 제공함에 있다.
본 발명의 다른 목적은 온도나 전압원의 변동에도 안정한 발진출력을 생성할 수 있는 반도체 메모리의 발진회로를 제공함에 있다.
본 발명의 다른 목적은 전원전압이 특정범위안에서 변동하거나 온도가 특정범위안에서 변화하더라도 일정한 발진주기를 가지는 회로를 제공함에 있다.
상기의 목적을 달성하기 위한 본 발명에 따르면, 기준전압을 생성하기 위해 모오스 트랜지스터들로 이루어진 정전압 발생부와; 중간접속점과 제2전원전압간에 연결된 복수의 캐패시터와, 상기 중간 접속점들을 중심으로 피모오스 및 엔모오스 트랜지스터의 드레인-소오스 채널이 제1전원전압과 제2전원전압간에 직렬로 각기 접속된 다중 전류미러구조르 가지며, 인가되는 발진 인에이블 신호에 인에이블되며 상기 기준전압에 응답하여 상기 제1전원전압을 충전 및 방전하는 것에 의해 미리 설정된 주기를 가지는 발진 파형을 생성하는 발진파형 출력부를 가짐에 의해 전압원이나 온도에 영향을 그다지 받지않고 일정한 주기를 가진 발진 파형이 출력된다.
이하에서는 본 발명의 바람직한 일 실시예에 따른 발진회로가 첨부된 도면과 함께 설명될 것이다. 첨부된 도면들의 참조부호들중 동일한 참조 부호는 가능한한 동일신호 및 동일노드를 가리킨다. 다음의 설명에서, 그러한 구성에 대한 상세한 항목들이 본 발명의 보다 철저한 이해를 제공하기 위해 자세하게 설명된다. 그러나, 당해 기술분야에 숙련된 자글에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 실시될 수 있다는 것이 명백할 것이다. 또한, 잘 알려진 반도체 메모리소자의 피형 모오스 트랜지스터나 엔형 모오스 트랜지스터 및 캐패시터에 대한 기본적 물성 및 동작들은 본 발명을 모호하지 않게 하기 위해 상세히 설명하지 않는다.
먼저, 제1도를 참조하면, 발진회로는 정전압 발생회로 100, 및 발진파형출력부 200를 포함한다. 여기서, 상기 정전압 발생회로 100는 기준전압을 생성하기 위해 모오스 트랜지스터들로 이루어져 있으며, 항상 일정한 정전압의 기준전압 Vref을 생성하는 회로이다. 상기 발진 파형 출력부200는 다수의 캐패시터 20, 21를 포함하는 전류미러(current mirror) 구조로 이루어져 상기 개패시터들의 충전 및 방전작용에 의한 파형을 발진파형으로 사용하고 있다. 즉, 상기 중간접속점들 23, 24과 제2전원전압 Vss간에 연결된 복수의 캐패시터 20, 21와 상기 중간 접속점들 22, 23, 24, 26을 중심으로 각기 피모오스 및 엔모오스 트랜지스터들(10, 14, 11, 16, 12, 17, 13, 18)의 드레인-소오스 채널이 제1전원전압 Vcc과 제2전원전압 Vss간에 직력로 각기 접속된다중 전류미러구조를 가지며, 인가되는 발진 인에이블 신호 OSC-en에 전달 트랜스터 15, 19, 25가 인에이블되며 상기 기준전압 Vref에 응답하여 상기 제1전원전압을 충전 및 방전하는 것에 의해 미리 설정된 주기를 가지는 발진 파형이 생성된다.
상기 모오스 타입 정전압 발생회로 100는 본 분야에 널리 알려진 회로 또는 공지된 회로들중에서 온도가 상승함에 따라 정전압의 기준전압 Vref의 레벨(level)이 증가하는 특성을 가진 회로이면 본 실시예의 발진회로소자로소 이용될 수 있다. 따라서 본 발명에서는 상기 정전압 발생회로 100의 동작 및 구성은 설명을 약한다.
이하에서는 제 1도 및 제 2도를 참조하여 상기 발진파형 출력부 200의 세부적인 동작 및 상기 정전압 발생회로 100사이의 관련동작이 설명된다.
먼저, 제1도의 피 모오스 트랜지스터 10, 11, 12, 13들의 각각의 게이트의 길이 및 폭을 동일하게 하면, 상기 피 모오스 트랜지스터 10, 11, 12, 13들의 노드 22, 23, 24, 26를 통해 각기 흐르는 전류의 관계는 하기의 식 (1)과 같다.
Iref=Iload1=Iload2=Iload3 ------------식(1)
한편, 상기 엔 모오스 트랜지스터 14의 게이트에는 상기 기준전압 Vref이 인가된다. 또한, 엔 모오스 트랜지스터 15는 전류 미러를 인에이블(enable)시키는 전달 트랜스터이므로 케이트 전압이 논리 레벨 `H'로서 인가될 경우에만 상기 각 피 모오스 트랜지스터 10, 11, 12, 13는 턴온되어 전류를 통과시키기 시작한다. 피 모오스 트랜지스터 25는 노드 26 즉, 발진 출력 Vosc의 초기전압을 결정해 주는 트랜지스터 이다. 발진 인에이블 신호 OSC_en가 L일때에 상기 노드 26는 접지레벨로 고정되고 상기 신호 OSC_en가 H되는 순간부터 발진파형을 출력하기 시작한다. 이때 엔모오스 트랜지스터 16은 텬 오프상태이므로 상기 노드 23에 흐르는 전류 Iload1가 상기 캐패시터 20에 충전된다. 상기 캐패시터 20이 전하를 XQ만큼 충전하면 엔 모오스 트랜지스터 17은 턴 온상태로 되어 상기 노드 24에 흐르는 전류Iload2와 캐패시터 21내에 충전된 전하들을 방전하기 시작한다. 유사한 동작에 의해 상기 노드 26의 출력 전압 Vosc도 상기 전원 전압 및 접지선압사이를 스윙한다. 그러므로, 각 노드 23, 24, Vosc들은 제2도에 도시된 바와 같이 일정한 주기 T를 가지며 발진하게 된다. 제2도에는 상기 제1도의 각 노드들에 대응되어 나타나는 전압이 도시되어 있는데, 상기 인에이블 신호가 하이상태를 유지하는 동안에 상기 캐패시터 20, 21는 서로 교대로 충 방전을 행하고, 이에 따라 보다 정형되고 일정한 주기를 가지는 발진 파형이 출력 Vosc으로 생성되는 것을 알 수 있다.
상기 제2도에 보여진 발진주기 T는 하기의 식 (2)과 같은 관계를 가진다.
T ∝ 1/Iref ∝ 1/Vref ∝ C (캐패시터용량)-------식 (2)
따라서, 상기 식 (2)의 관계를 이용하면 원하는 발진주기를 얻을 수 있다. 엔 모오스 트랜지스터 19는 상기 트랜지스터 15와 같이 상기 발진 파형 출력부 200를 인에이블 시키는 트랜지스터로 사용되었다.
제2도에서, 상기 기준전압 Vref이 설정된전원전압 Vcc범위안에서 항상 일정하다면 발진주기도 역시 일정함을 알 수 있다. 또한 상기 발진회로가 특정 온도범위안에서 일정한 주기의 파형을 출력할 수 있는 이유는 이하에서 설명된다. 상기 기준전압 Vref을 출력하는 정전압 발생회로 100에서 온도가 XT 만큼 상승하였다고 가정하자. 이 경우에 상기 기준전압 Vref도 XVref만클 증가한다. 그렇지만, 상기 발진 파형 출력부 200는 상기 증가된 전압에 반비례하는데, 이는 각 트랜지스터 10, 11, 12, 13가 채널을 통해 흐르는 전류를 각각 XIref, XIload1, XIload2, XIload3만큼 감소시키기 때문이다. 본 발명에서의 이러한 동작은 정전압을 전류미러의 기준 전류량을 가변시키는 모오스 트랜지스터 14의 게이트에 인가하고, 각각의 부하전류량을 결정하고, 각각의 부하전류로서 캐패시터를 충전시키며, 충전된 전하가 각각의 캐패시터에 연결된 엔 모오스 트랜지스터를 통해 방전되도록 하는 링 형태(ring type)으로 구성한 다중 전류미러를 가지기 때문이다.
부언하면, 본 발명은 제1도의 구성에서 보여지는 바와 같이 기준전압이 전류미러의 부하 전류 Iload와 기준 전류 Iref의 양을 조절한다. 따라서 전압원의 변화에 무관한 발진주기 T를 가지는 발진파형을 얻을수 있다. 또한 온도가 상승함에 따라서 기준 전압이 증가하는 종래의 모오스 타입 정전압 발생회로를 이용한다면, 온도 상승에 따라 증가된 전압을 감소시키는 발진파형 출력부로서 전압변동을 상쇄시켜 특정온도 범위안에서도 일정주기 T를 갖는 출력을 얻을 수 있다. 상기 언급된 특정 전업범위와 특정온도범위는 발진회로의 매뉴얼에 기재된 사양에 따라 정해진다. 또한, 상기 발진회로는 발진파형의 초기치를 결정하기 위해서 상기 출력단, 또는 상기 충전노드에 모오스 트랜지스터를 더 구비할 수 있으며, 상기 다중 전류미러구조가 3중으로 될 경우에 상기 캐패시터는 2개를 사용하였지만 사안의 변화에 대응하여 증감이 가능함은 물론이다.
상기한 바와 같이 본 발명은 디플리션 트랜지스터의 사용없이 공정 재현성이 뛰어난 엔 모오스 및 피모오스 트랜지스터만을 사용하여, 전원 전압이 특정범위안에서 변동하거나 온도가 특정범위안에서 변화하더라도 일정한 발진주기를 가지는 발진회로를 제공하므로 대량생산에 적합하여 제품의 코스트를 다운시킬 수 있는 효과가 있다.
Claims (6)
- 반도체 메모리에 채용가능한 발진회로에 있어서: 기준전압을 생성하기 위해 모오스 트랜지스터들로 이루어진 정전압 발생부와;중간접속점과 제2전원전압간에 연결된 복수의 캐패시터와, 상기 중간 접속점들을 중심으로 피모오스 및 엠모오스 트랜지스터의 드레인-소오스 채널이 제1전원전압과 제2전원전압간에 직렬로 각기 접속된 다중 전류미러구조를 가지며, 인가되는 발진 인에이블 신호에 인에이블되며 상기 기준전압에 응답하여 상기 제1전원전압을 충전 및 방전하는 것에 의해 미리 설정된 주기를 가지는 발진 파형을 출력단을 통해 생성하는 발진파형 출력부를 가짐을 특징으로 하는 회로.
- 제1항에 있어서, 상기 정전압 발생부가 온도가 상승함에 따라 상기 기준전압을 증가시켜 출력함을 특징으로 하는 회로.
- 제1항에 있어서, 상기 발진회로가 발진파형의 초기치를 결정하기 위해서 상기 출력단, 또는 상기 충전노드에 모오스 트랜지스터를 더 구비한 것을 특징으로 하는 회로.
- 제1항에 있어서, 상기 다중 전류미러구조가 3중으로 될 경우에 상기 캐패시터는 2개로 이루어짐을 특징으로 하는 회로.
- 반도체 메모리에서 필요한 발진 파형을 발생시키는 방법에 있어서:기준전압을 생성하기 위해 모오스 트랜지스터들로 이루어진 정전압 발생부와, 중간접속점과 제2전원전압간에 연결된 복수의 캐패시터 및 상기 중간 접속점들을 중심으로 피모오스 및 에모오스 트랜지스터의 드레인-소오스 채널이 제1전원전압과 제2전원전압간에 직렬로 각기 접속된 다중 전류미러구조를 가지는 발진파형 출력부를 제공하는 단계와;상기기준전압을 상기 전류미러구조의 초단에 있는 상기 엔 모오스 트랜지스터의 게이트에 인가하는 단계와:발진 인에이블 신호에 대응하여 상기 중간 접속점에 각기 나타나는 부하전류를 상기 캐패시터들에 번갈아 충전하고, 상기 충전된 전하에 의해 상기 엔 모오스 트랜지스터를 활성화시킴에 의해 방전을 행하는 단계와;상기 충전 및 방전의 사이클에 의해 변화되는 상기 제1전원전압의 변동파형을 발진 출력으로서 얻는 단계를 가짐을 특징으로 하는 방법.
- 기준전압을 생성하기 위해 모오스 트랜지스터들로 이루어진 정전압 발생부를 가지는 발진회로에 있어서: 중간접속점과 접지전압간에 연결된 2대의 캐패시터와, 상기 중간 접속점들을 중심으로 피모오스 및 엔모오스 트랜지스터의 드레인-소오스 채널이 전원전압과 상기 접지전압간에 직렬로 각기 병렬형태로 접속된 다중 전류미러구조를 가지며, 인가되는 발진 인에이블 신호에 따라, 상기 기준전압에 응답하여 상기 전원전압을 충전 및 방전하는 것에 의해 미리 설정된 주기를 가지는 발진 파형을 생성하는 딜레이 체인을 가짐을 특징으로 하는 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950013296A KR0135105B1 (ko) | 1995-05-25 | 1995-05-25 | 반도체 메모리의 발진회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950013296A KR0135105B1 (ko) | 1995-05-25 | 1995-05-25 | 반도체 메모리의 발진회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960043471A KR960043471A (ko) | 1996-12-23 |
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Family
ID=19415432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950013296A KR0135105B1 (ko) | 1995-05-25 | 1995-05-25 | 반도체 메모리의 발진회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0135105B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6285615B1 (en) * | 2000-06-09 | 2001-09-04 | Sandisk Corporation | Multiple output current mirror with improved accuracy |
-
1995
- 1995-05-25 KR KR1019950013296A patent/KR0135105B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960043471A (ko) | 1996-12-23 |
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