KR970017594A - 반도체 메모리장치의 차아지 펌프 회로 - Google Patents

반도체 메모리장치의 차아지 펌프 회로 Download PDF

Info

Publication number
KR970017594A
KR970017594A KR1019950030105A KR19950030105A KR970017594A KR 970017594 A KR970017594 A KR 970017594A KR 1019950030105 A KR1019950030105 A KR 1019950030105A KR 19950030105 A KR19950030105 A KR 19950030105A KR 970017594 A KR970017594 A KR 970017594A
Authority
KR
South Korea
Prior art keywords
node
oscillation signal
voltage
mos transistor
capacitor
Prior art date
Application number
KR1019950030105A
Other languages
English (en)
Other versions
KR0167692B1 (ko
Inventor
임흥수
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019950030105A priority Critical patent/KR0167692B1/ko
Priority to US08/713,634 priority patent/US5774012A/en
Priority to JP24475196A priority patent/JP3505324B2/ja
Publication of KR970017594A publication Critical patent/KR970017594A/ko
Application granted granted Critical
Publication of KR0167692B1 publication Critical patent/KR0167692B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H02M3/073—Charge pumps of the Schenkel-type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dc-Dc Converters (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Read Only Memory (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야
반도체 메모리의 장치의 차아지 펌프
2. 발명이 해결하려고 하는 기술적 과제
네이티브 엔형 모오스 트랜지스터를 제조하기 위한 제조공정의 수가없이도 반도체 메모리장치의 차아지 펌프 회로를 제공함에 의해 반도체 메모리장치의 제조원가를 종래에 비해 낮추는데 있다.
3. 발명의 해결방법의 요지 .
반도체 메모리 장치내에서 전원 전압보다 높은 전압을 발생하기 위한 회로는 상기 전원 전압을 게이트 및 드레인 단자로 수신하고 소오스 단자를 통해 제1노드상에 초기 전압을 제공하는 제1모오스 트랜지스터와; 미리 설정된 캐패시턴스 값을 가지며, 일측 플레이트가 상기 제1노드에 연결되고 타측 플레이트로는 인가되는 제1발진신호를 수신하는 제1캐패시터와; 상기 제1노드에 게이트 및 소오스 단자가 연결되어 상기 제1노드의 전류를 자신의 드레인 단자로 제공하기 위한 제3모오스 트랜지스터와; 상기 제1캐패시터의 상기 캐패시턴스 값보다 낮은 값을 가지며, 상기 제3모오스 트랜지스터의 상기 드레인 단자인 제2노드에 일측 플레이트가 연결되고 타측 플레이트로는 인가되는 제2발진신호를 수신하는 제2캐패시터와; 상기 제1노드에 드레인단자가 연결되고, 상기 제2노드에 게이트 단자가 연결되고 출력 노드에 소오스 단자가 연결되어 상기 제2노드의 전압에 응답하여 상기 제1노드상의 전압을 상기 출력노드에 제공하기 위한 제2모오스 트랜지스터를 가짐을 특징으로 한다.
4. 발명의 중요한 용도
반도체 메모리 장치의 고전압 발생회로로서 적합하게 사용된다.

Description

반도체 메모리장치의 차아지 펌프 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 차아지 펌프의 회로도.

Claims (8)

  1. 반도체 메모리 장치에 적용가능하며 인가되는 전원전압보다 높은 고전압을 발생하기 위한 고전압 발생방법에 있어서, 미리 설정된 캐패시턴스 값을 갖는 캐패시터 C1의 한쪽 전극을 노드 N1에 연결하고 다른쪽 전극에는 상기 장치 내부에서 발생되고 일정 주기로 발진하는 신호인 제1발진신호 OSC를 입력하고, 상기 캐패시터 C1의 캐패시턴스 값에 비해 절반 이하의 캐패시턴스 값을 갖는 또 다른 캐패시터 C2의 한쪽 전극을 노드 N2에 연결하고 다른쪽 전극에는 상기 장치 내부에서 발진하는 신호인 제2발진신호 OSC′을 입력하고; 상기 노드 N1에 일정한 초기 전압을 인가하기 위해, 제IN형 MOS 트랜지스터 MN1의 게이트와 한쪽 소오스/드레인을 상기 전원전압에 연결하고 다른쪽 소오스/드레인을 상기 노드 N1에 연결하고; 상기 노드 N1에서 상기 노드 N2의 단방향으로 전류를 전달하기 위해, 제3N형 MOS 트랜지스터 MN3의 게이트와 한쪽 소오스/드레인을 상기 노드 N1에 연결하고 다른쪽 소오스/드레인을 상기 노드 N2에 연결하고; 상기 노드 N1과 출력노드를 단락 또는 개방시키기 위해, 제2N형 MOS 트랜지스터 MN2의 게이트를 상기 노드 N2에 연결하고 한쪽 소오스/드레인을 상기 노드 N1에 연결하며 다른쪽 소오스/드레인을 상기 출력 노드에 연결하여, 상기 고전압을 상기 출력 노드에서 발생시키는 것을 특징으로 하는 고전압 발생 방법.
  2. 제1항에 있어서, 상기 제2발진신호의 주기는 상기 제1발진신호의 주기와 같고, 상기 제2발진신호의 펄스폭은 상기 제1발진신호의 펄스폭보다 작음을 특징으로 하는 고전압 발생 방법.
  3. 제1항에 있어서, 상기 트랜지스터 MN1과 MN3는 각기 다이오드 특성을 가지는 노말 엔형 모오스 트랜지스터임을 특징으로 하는 고전압 발생 방법.
  4. 반도체 메모리 장치내에서 인가되는 전원 전압보다 높은 전압을 발생하기 위한 회로에 있어서, 상기 전원 전압을 게이트 및 드레인 단자로 수신하고 소오스 단자를 통해 제1노드상에 초기 전압을 제공하는 제1모오스 트랜지스터와, 미리 설정된 캐패시턴스 값을 가지며, 일측 플레이트가 상기 제1노드에 연결되고 타측 플레이트로는 인가되는 제1발진신호를 수신하는 제1캐패시터와, 상기 제1노드에 게이트 및 소오스 단자가 연결되어 상기 제1노드의 전류를 자신의 드레인 단자로 제공하기 위한 제3모오스 트랜지스터와; 상키 제1캐패시터의 상기 캐패시턴스 값보다 낮은 값을 가지며, 상기 제3모오스 트랜지스터의 상기 드레인 단자인 제2노드에 일측 플레이트가 연결되고 타측 플레이트로는 인가되는 제2발진신호를 수신하는 제2캐패시터와; 상기 제1노드에 드레인 단자가 연결되고 상기 제2노드에 게이트 단자가 연결되고 출력노드에 소오스 단자가 연결되어 상기 제2노드의 전압에 응답하여 상기 제1노드상의 전압을 상기 출력노드에 제공하기 위한 제2모오스 트랜지스터를 가짐을 특징으로 하는 회로.
  5. 불휘발성 반도체 메모리 장치내에서 외부로부터 인가되는 전원 전압보다 높은 전압을 발생하기 위한 차아지 펌프 회로에 있어서; 상기 전원 전압을 게이트 및 드레인 단자로 수신하고 소오스 단자를 통해 제1노드상에 초기 전압을 제공하는 1모오스 트랜지스터와; 미리 설정된 캐패시턴스 값을 가지며, 일측 플레이트가 상기 제1노드에 연결되고 타측 플레이트로는 인가되는 제1발진신호를 수신하는 제1패캐시터와; 상기 제1노드에 게이트 및 드레인 단자가 연결되어 상기 제1노드의 전류를 자신의 소오스 단자로 제공하기 위한 제3모오스 트랜지스터와; 상기 제1패캐시터의 상기 캐패시턴스 값보다 절반 이하의 낮은 값을 가지며, 상기 제3모오스 트랜지스터의 상기 소오스 단자인 제2노드에 일측 플레이트가 연결되고 타측 플레이트로는 인가되는 제2발진신호를 수신하는 제2캐패시터와; 상기 제1노드에 드레인 단자가 연결되고 상기 제2노드에 게이트 단자가 연결되고 출력노드에 소오스 단자가 연결되어 상기 제2노드의 전압에 응답하여 상기 제1노드상의 전압을 상기 출력노드에 제공하기 위한 제2모오스 트랜지스터를 가짐을 특징으로 하는 차아지 펌프 회로.
  6. 제5항에 있어서, 상기 제2발진신호의 주기는 상기 제1발진신호의 주기와 같고, 상기 제2발진신호의 펄스폭은 상기 제1발진신호의 퍽스폭보다 작음을 특징으로 하는 차아지 펌프 회로.
  7. 제6항에 있어서 상기 제1,2,3트랜지스터는 각기 일반적인 엔 모오스 트랜지스터임을 특징으로 하는 차아지 펌프 회로.
  8. 제5항에 있어서, 상기 차아지 펌프 회로는 펌핑전압을 증대시키기 위해 상기 출력노드에 상기 제1,2캐패시터 및 제2,3모오스 트랜지스터와 동일한 소자들을 동일한 구조로 더 가짐을 특징으로 하는 차아지 펌프 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950030105A 1995-09-14 1995-09-14 반도체 메모리장치의 차아지 펌프회로 KR0167692B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019950030105A KR0167692B1 (ko) 1995-09-14 1995-09-14 반도체 메모리장치의 차아지 펌프회로
US08/713,634 US5774012A (en) 1995-09-14 1996-09-13 Charge-pumping circuit for semiconductor memory device
JP24475196A JP3505324B2 (ja) 1995-09-14 1996-09-17 チャージポンプ回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950030105A KR0167692B1 (ko) 1995-09-14 1995-09-14 반도체 메모리장치의 차아지 펌프회로

Publications (2)

Publication Number Publication Date
KR970017594A true KR970017594A (ko) 1997-04-30
KR0167692B1 KR0167692B1 (ko) 1999-02-01

Family

ID=19426863

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950030105A KR0167692B1 (ko) 1995-09-14 1995-09-14 반도체 메모리장치의 차아지 펌프회로

Country Status (3)

Country Link
US (1) US5774012A (ko)
JP (1) JP3505324B2 (ko)
KR (1) KR0167692B1 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6100752A (en) * 1997-09-12 2000-08-08 Information Storage Devices, Inc. Method and apparatus for reducing power supply current surges in a charge pump using a delayed clock line
KR19990030658A (ko) * 1997-10-02 1999-05-06 윤종용 고속 위상 동기 루프 및 그의 로킹 방법
KR100483052B1 (ko) * 1997-12-24 2005-08-25 주식회사 하이닉스반도체 위상지연회로
FR2773012B1 (fr) * 1997-12-24 2001-02-02 Sgs Thomson Microelectronics Dispositif a pompe de charges negatives
KR100301051B1 (ko) * 1998-12-03 2001-09-06 윤종용 효율이높은전압펌핑회로
JP3554497B2 (ja) * 1998-12-08 2004-08-18 シャープ株式会社 チャージポンプ回路
JP3726041B2 (ja) 2001-07-24 2005-12-14 エルピーダメモリ株式会社 昇圧回路およびその駆動方法
JP3960513B2 (ja) * 2001-08-01 2007-08-15 シャープ株式会社 半導体チャージポンプ回路および不揮発性半導体記憶装置
JP4562478B2 (ja) * 2004-09-29 2010-10-13 凸版印刷株式会社 ４相クロック駆動チャージポンプ回路
KR100640615B1 (ko) * 2004-12-20 2006-11-01 삼성전자주식회사 고 전압 발생용 전하 펌프 회로
JP4837519B2 (ja) * 2006-10-16 2011-12-14 株式会社 日立ディスプレイズ 表示装置の駆動回路
US7639540B2 (en) 2007-02-16 2009-12-29 Mosaid Technologies Incorporated Non-volatile semiconductor memory having multiple external power supplies
CN101821929A (zh) * 2007-11-13 2010-09-01 夏普株式会社 电源电路及具备电源电路的显示装置
US8314648B2 (en) * 2007-12-28 2012-11-20 Sharp Kabushiki Kaisha Power supply circuit and display device including the same
EP2827483A1 (en) * 2013-07-15 2015-01-21 Infineon Technologies AG Circuitry, multi-branch charge pump, method for controlling a charge pump and system
US11757354B2 (en) * 2021-01-28 2023-09-12 Innolux Corporation Charge pump circuit

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2805210B2 (ja) * 1989-06-09 1998-09-30 日本テキサス・インスツルメンツ株式会社 昇圧回路
DE4130191C2 (de) * 1991-09-30 1993-10-21 Samsung Electronics Co Ltd Konstantspannungsgenerator für eine Halbleitereinrichtung mit kaskadierter Auflade- bzw. Entladeschaltung
JP3170038B2 (ja) * 1992-05-19 2001-05-28 株式会社東芝 不揮発性半導体記憶装置
FR2696598B1 (fr) * 1992-10-01 1994-11-04 Sgs Thomson Microelectronics Circuit élévateur de tension de type pompe de charge avec oscillateur bootstrapé.
US5386151A (en) * 1993-08-11 1995-01-31 Advanced Micro Devices, Inc. Low voltage charge pumps using p-well driven MOS capacitors
KR0123849B1 (ko) * 1994-04-08 1997-11-25 문정환 반도체 디바이스의 내부 전압발생기

Also Published As

Publication number Publication date
JP3505324B2 (ja) 2004-03-08
KR0167692B1 (ko) 1999-02-01
JPH09154274A (ja) 1997-06-10
US5774012A (en) 1998-06-30

Similar Documents

Publication Publication Date Title
KR970017594A (ko) 반도체 메모리장치의 차아지 펌프 회로
US6980448B2 (en) DRAM boosted voltage supply
KR930008876B1 (ko) 반도체소자의 고전압 발생회로
KR930024010A (ko) 불휘발성 반도체 기억장치
KR930022373A (ko) 챠지펌핑효율이 개선된 챠지펌프회로
KR970017680A (ko) 반도체 메모리 장치
KR950015769A (ko) 반도체 메모리 장치의 전압 승압회로
KR950015743A (ko) 반도체 집적회로의 전압 승합회로
KR970029753A (ko) 승압 전원을 갖는 반도체 메모리 장치
KR970076865A (ko) 불휘발성 반도체 메모리 장치의 차지 펌프 회로
KR960015568A (ko) 승압전위 발생회로
KR960035626A (ko) 파워 온 리셋 회로
US6198341B1 (en) Substrate bias voltage generating circuit for use in a semiconductor device
KR940003011A (ko) 출력전압에 있어 전계효과트랜지스터의 한계치전압의 손실이 생기지 않는 전압발생회로
KR890011216A (ko) Mos형 집적회로의 전원 재공급회로
KR960015904A (ko) 반도체 집적장치의 내부전압 승압회로
KR930001236A (ko) 전원전압 변동에 둔감한 특성을 갖는 기판 전압 레벨 감지회로
KR950015750A (ko) 반도체 집적장치의 기준전압 발생회로
KR960043522A (ko) 전원변동에 안정된 반도체 메모리 장치
KR960019978A (ko) 펄스 발생기
KR970017589A (ko) 반도체 메모리 장치의 내부전원전압 발생회로
KR100206183B1 (ko) 반도체 메모리 장치의 고전압 발생 회로
KR0154743B1 (ko) 반도체 메모리용 차아지 펌프 회로
KR970029746A (ko) 듀얼 백 바이어스 공급 장치
KR970051075A (ko) 반도체 메모리장치의 전압 승압회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120831

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20130902

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20140901

Year of fee payment: 17