KR100206187B1 - 반도체 메모리 장치의 발진 회로 - Google Patents

Abstract

본 발명은 반도체 제조 특성상 공정에 따라 설계시의 발진 주기와 다른 발진 주기를 갖는 경우 상기 발진 주기를 보정해주기 위한 반도체 메모리 장치의 발진 회로에 관한 것으로써, 반도체 제조 특성상 공정에 따라 설계시 발진 주기보다 빠르거나 늘어지게 제조되는 경우에 상기 기준전압 보정부와 상기 기준전류 보정부의 퓨즈 수단을 외부로부터 소정 신호를 가하여 전기적으로 연결된 상태를 단락시킨다. 이로써, 상기 기준전압 발생부 또는 상기 발진부의 임피던스를 가변시킬 수 있다. 따라서, 상기 기준전압 발생부로부터 출력되는 기준전압 또는 발진부의 전류미러, 즉 기준전류를 변화시킴으로써 발진 주기를 보정할 수 있다.

Description

반도체 메모리 장치의 발진 회로(a circuit of oscilating of a semiconductor memory device)

본 발명은 반도체 메모리 장치의 발진 회로에 관한 것으로서, 구체적으로는 반도체 제조 특성상 공정에 따라 설계시의 발진 주기와 다른 발진 주기를 갖는 경우 상기 발진 주기를 보정해주기 위한 반도체 메모리 장치의 발진 회로에 관한 것이다.

도 1에는 종래 반도체 메모리 장치의 발진 회로의 구성을 보여주는 블럭도가 도시되어 있다.

도 1을 참조하면, 기준전압 발생부(10)는 외부로부터 인가되는 전원전압을 입력 받아 소정의 기준전압(Vref)을 출력하고, 발진부(20)는 상기 기준전압 발생부(10)로부터 출력된 상기 기준전압(Vref)과 외부로부터 인가되는 발진 인에이블 신호(OSC_en)에 응답하여 미리 설정된 발진 주기를 가지는 소정 펄스 파형을 출력(Vosc)한다.

도 2에 도시된 발진 회로는 일정한 기준전압(Vref)을 발생하는 기준전압 발생부(10)와, 상기 기준전압 발생부(10)로부터 출력된 상기 기준전압(Vref)과 외부로부터 인가되는 발진 인에이블 신호(OSC_en)에 응답하여 소정 펄스 파형을 출력(Vosc)하는 발진부(20)로 구성되어 있다. 이때, 상기 기준전압 발생부(10)는 기준전압(Vref)을 발생하는 회로로 다수의 저항과 MOS 트랜지스터들로 이루어져 있다. 상기 기준전압 발생부(10)는 전원전압이 소정 범위 내에서 변동하더라도 항상 일정한 기준전압(Vref)을 출력한다. 그리고, 상기 기준전압 발생부(10)는 이 분야에서 잘 알려진 공지된 회로로써 회로도 및 이의 동작 설명은 여기서 생략하기로 한다.

그리고, 상기 발진부(20)는 다수의 커패시터(C1, C2)를 포함하는 전류미러 구조로 이루어져 있으며, 상기 다수의 커패시터(C1, C2)의 충전 및 방전 동작에 의해 발진 파형을 출력(Vosc)한다. 발진 인에이블 신호(OSC_en)가 인가되는 발진 신호 라인에 게이트 단자가 연결되며, 노드 7과 제2전원단자(Vss) 사이에 전류 통로를 가지는 NMOS 트랜지스터(MN2) 즉, 전달 트랜지스터(MN2)를 인에이블(enable)시키면 이에 응답하여 상기 발진부(20)는 발진 파형을 출력(Vosc)한다. 먼저, 도 2에 도시된 바와같이, 다수의 PMOS 트랜지스터(MP1, MP2, MP3, MP4)의 채널 길이 및 폭을 동일하게 구현하면 상기 다수의 PMOS 트랜지스터(MP1, MP2, MP3, MP4)를 통해 흐르는 전류는 다음 수학식 1과 같다.

Iref = I1 = I2 = I3

즉, 상기 기준전류(Iref)가 흐르는 미러 트랜지스터(MP1) 즉, PMOS 트랜지스터(MP1)와 상기 전류미러 트랜지스터(MP1)를 제외한 나머지 PMOS 트랜지스터(MP2, MP3, MP4)는 기준전류(Iref)와 나머지 전류(I1, I2, I3)의 설정 비율에 따라 전류가 흐르게 된다. 여기서는 동일한 비율로 설계된 것으로 설명한다. 그리고, 상기 발진부(20)의 입력단인 NMOS 트랜지스터(MN1)의 게이트 단자에는 상기 기준전압 발생부(10)로부터 출력된 기준전압(Vref)이 인가된다. 이어, 상기 다수의 PMOS 트랜지스터(MP1, MP2, MP3, MP4)를 인에이블(enable)시키기 위한 전달 트랜지스터(MN2) 즉, NMOS 트랜지스터(MN2)의 게이트 단자로 인가되는 발진 인에이블 신호(OSC_en)가 하이 레벨(high level)로 인가될 경우에만 상기 다수의 PMOS 트랜지스터(MP1, MP2, MP3, MP4)가 전기적으로 도통되어 각 노드(N2, N3, N4)로 각 전류(I1, I2, I3)가 공급되기 시작한다. 상기 발진 인에이블 신호(OSC_en)가 인가되는 PMOS 트랜지스터(MP5)는 노드 4 즉, 상기 발진부(20)의 출력단(N4)의 초기전압 레벨을 결정해주는 트랜지스터(MP5)이다. 따라서, 상기 발진 인에이블 신호(OSC_en)가 로우 레벨(low level)일 때 상기 노드 4는 제2전원전압 레벨(Vss)로 고정되고, 상기 발진 인에이블 신호(OSC_en)가 하이 레벨(high level)로 되는 순간부터 발진 파형을 출력(Vosc)하기 시작한다.

이때, 상기 발진부(20)의 출력단(N4)으로부터 피트백(feedback)된 출력 신호(Vosc)가 게이트 단자에 인가되는 NMOS 트랜지스터(MN4)는 턴-오프 상태이다. 따라서, 상기 노드 2로 흐르는 전류 I1이 상기 노드 2와 제2전원단자(Vss) 사이에 연결된 커패시터(C1)에 충전된다. 그리고, 상기 커패시터(C1)가 전하를 소정량 충전하면, 노드 3과 상기 제2전원단자(Vss) 사이에 전류 통로를 가지는 NMOS 트랜지스터(MN5)는 턴-온 상태가 된다. 이에따라, 상기 노드 4에 흐르는 전류 I2 및 상기 노드 3과 상기 제2전원단자(Vss) 사이에 연결된 커패시터(C2) 내에 충전된 전하들을 방전하기 시작한다. 상기 충, 방전 동작과 유사한 방법으로 상기 노드 4의 출력 파형(Vosc)도 상기 전원전압 레벨(Vcc)과 접지전압 레벨(Vss) 사이를 소정 주기를 가지며 발진하게 된다. 그리고, 상기 발진 인에이블 신호(OSC_en)가 인에이블(enable)되는 구간에서는 상기 각 커패시터(C1, C2)는 교대로 충전과 방전을 번갈아 행하고, 이에따라 소정 주기를 가지는 발진 파형을 출력(Vosc)하게 된다.

그러나, 상술한 바와같은 반도체 메모리 장치의 발진회로에 의하면, 반도체 제조 특성상 반도체 소자는 공정에 따라 상기 반도체 소자의 특성이 다소 다르게 형성될 수 있다. 따라서, 상기 발진 회로로부터 출력되는 발진 파형의 발진 주기가 설계시의 발진 주기에 비해 길어지거나 짧아지는 문제점이 생긴다.

따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 반도체 제조 특성상 공정에 따라 설계시의 발진 주기와 다른 발진 주기를 갖는 경우 상기 발진 주기를 보정해주기 위한 반도체 메모리 장치의 발진 회로를 제공하는데 있다.

도 1은 종래 발진 회로의 구성을 보여주는 블럭도;

도 2는 도 1의 발진부의 회로를 보여주는 회로도;

도 3은 본 발명의 실시예에 따른 발진 회로의 구성을 보여주는 블럭도;

도 4는 본 발명의 실시예에 따른 발진 회로의 회로를 보여주는 회로도;

도 5는 도 4의 기준전압 레벨 보정부 및 기준전류 보정부의 회로를 보여주는 회로도;

도 6은 본 발명의 실시예에 따른 타이밍도,

*도면의 주요 부분에 대한 부호 설명

10:기준전압 발생부 12:기준전압 레벨 보정부

14:기준전류 보정부 20:발진부

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 소정의 기준전압을 공급하는 기준전압 발생부와, 외부로부터 인가되는 발진 인에이블 신호에 응답하여 발진 전압 신호를 발생하는 발진부를 포함하되; 상기 발진부는 전원전압과 접지전압 사이에 순차적으로 각 채널들이 직렬 접속되는 전류미러 트렌지스터와, 상기 기준전압에 의해 저항으로 동작하여 일정한 기준전류를 흐르게 하는 로드 트랜지스터와, 상기 발진 인에이블 신호에 응답하여 온/오프되는 전달 트랜지스터로 구비된 반도체 메모리 장치의 발진 회로에 있어서, 상기 기준전압 발진부에 연결되며, 외부로부터 인가되는 신호에 의해 임피던스가 가변되어 상기 기준전압 발생부로부터 출력되는 기준전압 레벨을 변화시키는 기준전압 레벨 보정부와; 상기 발진부의 상기 전류미러 트랜지스터와 상기 로드 트랜지스터 사이에 연결되고, 그리고 상기 로드 트랜지스터와 상기 전달 트랜지스터 사이에 연결되어 상기 발진부의 기준전류를 감소시키는 기준전류 보정부를 포함한다.

이 회로의 바람직한 실시예에 있어서, 상기 기준전압 레벨 보정부와 기준전류 보정부는; 외부로부터 인가되는 소정 신호에 의해 전기적인 연결 상태가 단락되는 퓨즈 수단과; 상기 퓨즈 수단과 병렬 연결된 임피던스 수단으로 각각 구성되는 것을 특징으로 한다.

이 회로의 바람직한 실시예에 있어서, 상기 퓨즈 수단은 레이저 퓨즈와 일렉트릭 퓨즈 그리고 다른 퓨즈 수단 중 어느 하나로 구성되는 것을 특징으로 한다.

이 회로의 바람직한 실시예에 있어서, 상기 임피던스 수단은 저항과 트랜지스터 그리고 다른 저항 수단 중 어느 하나로 구성되는 것을 특징으로 한다.

이 회로의 바람직한 실시예에 있어서, 상기 기준전류 보정부는 어느 하나에만 연결되어도 상기 발진부의 기준전류를 감소시킬 수 있음을 특징으로 한다.

이와같은 회로에 의해서, 반도체 제조 공정에 따라 발진 회로로부터 출력되는 발진 파형의 발진 주기가 설계시의 발진 주기와 다른 주기를 갖는 경우 기준전압 레벨 보정부와 기준전류 보정부를 사용하여 발진부와 기준전압 발생부의 임피던스를 가변시켜 발진 주기를 보정할 수 있다.

이하 본 발명의 실시예에 따른 참조도면 도 3 내지 도 6에 의거하여 상세히 설명한다.

도 3을 참조하면, 본 발명의 신규한 반도체 메모리 장치의 발진 회로는 외부로부터 인가되는 전원전압에 관계없이 일정한 기준전압(Vref)을 발생하는 기준전압 발생부(10)로부터 출력되는 기준전압(Vref)과, 외부로부터 인가되는 발진 인에이블 신호(OSC_en)에 응답하여 반도체 소자에 필요한 소정 주기를 갖는 소정 펄스 파형을 출력(Vosc)하는 발진부(20)로 구성된다.

상기 발진 회로로부터 출력되는 발진 파형의 발진 주기는 반도체 제조 특성상 공정에 따라 설계시 발진 주기보다 길어지거나 짧아지는 경우가 발생한다. 이 때문에 상기 발진 주기를 원하는 발진 주기로 보정하기 위해 퓨즈 수단(24)과 임피던스 수단(22)으로 이루어진 보정 수단으로서 상기 기준전압 발생부(10)와 상기 발진부(20)에 각각 추가로 기준전압 레벨 보정부(12)와 기준전류 보정부(14)를 연결하여 발진 회로를 구현하였다.

이러한 회로에 의하면, 반도체 제조 특성상 공정에 따라 설계시 발진 주기보다 길어지거나 짧아지게 제조되는 경우에 상기 기준전압 보정부(12)와 상기 기준전류 보정부(14)의 퓨즈 수단(24)을 외부로부터 소정 신호를 가하여 전기적으로 연결된 상태를 단선시킨다. 이로써, 상기 기준전압 발생부(10) 또는 상기 발진부(20)의 임피던스(impedance)를 가변시킬 수 있다. 따라서, 상기 기준전압 발생부(10)로부터 출력되는 기준전압(Vref) 또는 발진부(20)의 전류미러, 즉 기준전류(Iref)를 변화시킴으로써 발진 주기를 보정할 수 있다.

도 3 내지 도 6에 있어서, 도 1 내지 도 2에 도시된 구성요소와 동일한 기능을 가지는 구성요소에 대해서 동일한 참조번호를 병기한다.

도 3에는 본 발명의 실시예에 따른 반도체 메모리 장치의 발진 회로의 구성을 보여주는 블럭도가 도시되어 있다.

도 3을 참조하면, 소정의 기준전압(Vref)을 공급하는 기준전압 발생부(10)와, 외부로부터 인가되는 발진 인에이블 신호(OSC_en)에 응답하여 발진 전압 신호(Vosc)를 발생하는 발진부(20)를 포함하되; 상기 발진부(20)는 전원전압(Vcc)과 접지전압(Vss) 사이에 순차적으로 각 채널들이 직렬 접속되는 전류미러 트렌지스터(MP1)와, 상기 기준전압(Vref)에 의해 저항으로 동작하여 일정한 기준전류(Iref)를 흐르게 하는 로드 트랜지스터(MN1)와, 상기 발진 인에이블 신호(OSC_en)에 응답하여 온/오프되는 전달 트랜지스터(MN2)로 구비된 반도체 메모리 장치의 발진 회로에 있어서, 상기 기준전압 발진부(10)에 연결되며, 외부로부터 인가되는 신호에 의해 임피던스가 가변되어 상기 기준전압 발생부(10)로부터 출력되는 기준전압 레벨(Vref)을 변화시키는 기준전압 레벨 보정부(12)와, 상기 발진부(20)의 상기 전류미러 트랜지스터와 상기 로드 트랜지스터 사이에 연결되고, 그리고 상기 로드 트랜지스터와 상기 전달 트랜지스터 사이에 연결되어 상기 발진부(20)의 기준전류(Iref)를 감소시키는 기준전류 보정부(14)로 구성되어 있다.

여기서, 도 5에 도시된 상기 기준전압 레벨 보정부(12)와 기준전류 보정부(14)는, 외부로부터 인가되는 소정 신호에 의해 전기적인 연결 상태가 단락되는 퓨즈 수단(22)과, 상기 퓨즈 수단(22)과 병렬 연결된 임피던스 수단(24)으로 각각 이루어졌다. 그리고, 상기 퓨즈 수단(22)은 레이저 퓨즈와 일렉트릭 퓨즈 그리고 다른 퓨즈 수단 중 어느 하나로 이루어졌고, 상기 임피던스 수단(24)은 저항과 트랜지스터 그리고 다른 저항 수단 중 어느 하나로 이루어졌다. 상기 기준전류 보정부(14)는 어느 하나에만 연결되어도 상기 발진부(20)의 기준전류(Iref)를 감소시킬 수 있다.

이하 도 3 내지 도 6에 의거하여 본 발명의 실시예에 따른 반도체 메모리 장치의 발진 회로의 동작을 상세히 설명한다.

도 3에 도시된 발진 회로는 상술한 바와같이 기준전압 발생부(10), 발진부(20), 기준전압 레벨 보정부 (12) 그리고 기준전류 보정부(14)로 구성되어 있다. 상기 기준전압 발생부(10)는 기준전압(Vref)을 발생하는 회로로 다수의 저항과 MOS 트랜지스터들로 이루어졌으며 전원전압이 소정범위 내에서 변동하더라도 항상 일정한 기준전압(Vref)을 출력하며, 상기 기준전압 발생부(10)는 이 분야에서 잘 알려진 공지된 회로로써 회로도 및 이의 동작 설명은 여기서 생략하기로 한다.

그리고, 상기 발진부(20)는 다수의 커패시터(C1, C2)를 포함하는 전류미러 구조로 이루어져 있으며, 상기 다수의 커패시터(C1, C2)의 충전 및 방전 동작에 의해 발진 파형을 출력(Vosc)한다. 발진 인에이블 신호(OSC_en)가 인가되는 발진 신호 라인에 게이트 단자가 연결되고, 노드 7과 제2전원단자(Vss) 사이에 전류 통로를 가지는 NMOS 트랜지스터(MN2) 즉, 전달 트랜지스터(MN2)를 인에이블(enable)시키면 이에 응답하여 상기 발진부(20)는 발진 파형을 출력(Vosc)한다.

그리고, 상기 기준전압 레벨 보정부(12)는 기준전압 레벨(Vref)을 높이거나 낮추기 위해 사용되고, 상기 기준전류 보정부(14)는 전류미러 즉, 기준전류(Iref)를 줄이기 위해 사용되며 상기 기준전압 레벨 보정부(12)와 상기 기준전류 보정부(14) 모두 발진 주기를 조정하기 위해 사용된다. 먼저, 도 4에 도시된 바와같이, 다수의 PMOS 트랜지스터(MP1, MP2, MP3, MP4)의 채널 길이 및 폭을 동일하게 구현하면 상기 다수의 PMOS 트랜지스터(MP1, MP2, MP3, MP4)를 통해 흐르는 전류는 다음 수학식 2와 같다.

Iref = I1 = I2 = I3

즉, 상기 기준전류(Iref)가 흐르는 전류미러 트랜지스터(MP1) 즉, PMOS 트랜지스터(MP1)와 나머지 PMOS 트랜지스터(MP2, MP3, MP4)는 기준전류(Iref)와 상기 미러 트랜지스터(MP1)를 제외한 나머지 전류(I1, I2, I3)의 설정 비율에 따라 전류가 흐르게 된다. 여기서는 동일한 비율로 설계된 것으로 설명한다. 그리고, 상기 발진부(20)의 입력단인 NMOS 트랜지스터(MN1), 즉 로드 트랜지스터(MN1)의 게이트 단자에는 상기 기준전압 발생부(10)로부터 출력된 기준전압(Vref)이 인가된다.

이어, 상기 다수의 PMOS 트랜지스터(MP1, MP2, MP3, MP4)를 인에이블(enable)시키기 위한 전달 트랜지스터(MN2) 즉, NMOS 트랜지스터(MN2)의 게이트 단자로 인가되는 발진 인에이블 신호(OSC_en)가 하이 레벨(high level)로 인가될 경우에만 상기 다수의 PMOS 트랜지스터(MP1, MP2, MP3, MP4)가 전기적으로 도통된다. 따라서, NMOS 트랜지스터(MN2)의 게이트 단자로 인가되는 발진 인에이블 신호(OSC_en)가 하이 레벨(high level)로 인가되면, 상기 다수의 PMOS 트랜지스터(MP1, MP2, MP3, MP4)가 전기적으로 도통되어 상기 각 노드(N2, N3, N4)로 각 전류(I1, I2, I3)가 공급되기 시작한다.

그리고, 상기 발진 인에이블 신호(OSC_en)가 인가되는 PMOS 트랜지스터(MP5)는 노드 4 즉, 상기 발진부(20)의 출력단(N4)의 초기전압 레벨을 결정해주는 트랜지스터(MP5)이다. 따라서, 상기 발진 인에이블 신호(OSC_en)가 로우 레벨(low level)일 때 상기 노드 4는 제2전원전압 레벨(Vss)로 고정된다. 상기 발진부(20)는 상기 발진 인에이블 신호(OSC_en)가 하이 레벨(high level)로 되는 순간부터 발진 파형을 출력(Vosc)하기 시작한다. 이때, 상기 발진부(20)의 출력단(N4)으로부터 피트백(feedback)된 출력 신호(Vosc)를 게이트 단자로 입력 받는 NMOS 트랜지스터(MN4)는 턴-오프 상태이므로 상기 노드 2로 흐르는 전류 I1이 상기 노드 2와 제2전원단자(Vss) 사이에 연결된 커패시터(C1)에 충전된다. 그리고, 상기 커패시터(C1)가 전하를 소정량 충전하면 노드 3과 상기 제2전원단자(Vss) 사이에 전류 통로를 가지는 NMOS 트랜지스터(MN5)는 턴-온 상태로 된다.

이로인해, 상기 노드 4에 흐르는 전류 I2 및 상기 노드 3과 상기 제2전원단자(Vss) 사이에 연결된 커패시터(C2) 내에 충전된 전하들이 방전되기 시작한다. 상기 충, 방전 동작과 유사한 방법으로 상기 노드 4의 출력 파형(Vosc)도 상기 전원전압 레벨(Vcc)과 접지전압 레벨(Vss) 사이를 소정 주기를 가지며 발진하게 된다. 그리고, 상기 발진 인에이블 신호(OSC_en)가 인에이블(enable)되는 구간 동안에 상기 각 커패시터(C1, C2)가 교대로 충전과 방전을 행하면, 도 6에 도시된 바와같이, 소정 주기를 가지는 발진 파형을 출력(Vosc)하게 된다.

도 6에 도시된 발진 파형의 발진 주기 T는 다음 수학식 3과 같은 관계를 가진다.

T 17 1/Iref 17 1/Vref 17 C

따라서, 상기 수학식 3을 이용하면 원하는 발진 주기(T)를 얻을 수 있고, 상기 식(2)의 C는 커패시터 용량을 나타낸다. 즉, 반도체 소자에 필요로하는 발진 주기(T)가 길어지거나 짧아질 경우 상기 수학식 3을 이용하여 발진 주기(T)를 보정할 수 있다. 발진 인에이블 신호(OSC_en)에 응답하여 전기적으로 도통되는 NMOS 트랜지스터(MN3)는 상기 노드 7과 제2전원단자(Vss) 사이에 연결된 NMOS 트랜지스터(MN2)와 같이 상기 발진부(20)를 인에이블(enable)시키는 트랜지스터(MN3)로서 사용된다.

그리고, 반도체 제조 특성상 반도체 소자는 공정에 따라 반도체 소자의 특성이 조금씩 다를 수가 있다. 이와 같은 이유로 발진 회로의 주기(T)가 설계자의 기대치에서 벗어날 수가 있다. 이때, 상기 기대치에서 벗어난 주기를 설계자의 기대치로 보정해주는 작업이 필요한데 그것은 기준전압 레벨 보정부(12)와 기준전류 보정부(14)를 통해서 실현될 수 있다. 상기 기준전압 레벨 보정부(12)와 상기 기준전류 보정부(14)를 구성하고 있는 레이저 퓨즈를 사용한 보정 수단의 회로 동작은 다음과 같다.

도 5A에 도시된 보정 수단의 회로는 노드 10과 노드 12 사이는 저항 수단(22)으로 연결되며, 상기 노드 10과 노드 12 사이의 전압 또는 전류는 상기 저항 수단(22)에 따라 달라진다. 상기 저항 수단(22)과 병렬 연결된 퓨즈 수단(24)을 전기적으로 연결된 상태를 단선시킬 경우 상기 노드 10과 노드 12 사이에 저항 수단(22)만 연결된다. 그리고, 상기 퓨즈 수단(24)이 전기적으로 논-커팅(non-cutting) 상태일 경우 상기 저항 수단(22)은 바이패스(bypass)로써 동작하게 된다. 이와같이 퓨즈 수단(24)과 저항 수단(22)을 사용한 보정 수단의 회로로써 상기 기준전압 레벨 보정부(12)와 기준전류 보정부(14)를 상기 발진부(20)와 상기 기준전압 발생부(10)에 연결함으로써, 합성저항 값을 가변시켜 발진 파형(Vosc)의 발진 주기(T)를 보정할 수 있다. 이와같은 방법으로 퓨즈 수단(24)으로 레이저 퓨즈를 이용한 트랜지스터 보정 수단의 회로가 도 5B에 도시되어 있다. 상기에서 언급한 레이저 퓨즈(24) 대신 일렉트릭 퓨즈 등과 같은 기타 다른 퓨즈 수단에 의해 레이저 퓨즈의 역할을 대체할 수 있다.

그리고, 상기 보정 수단의 회로로써 상기 기준전압 레벨 보정부(12)와 상기 기준전류 보정부(14)를 이용하여 발진 주기(T)를 보정하는 방법은 다음과 같다. 먼저, 발진 회로로부터 출력되는 펄스 파형의 발진 주기(T)를 길어지게 할 경우에는 전류미러의 전류량 즉, 기준전류(Iref)를 감소시킨다. 상술한 바와같이 상기 기준전류(Iref)의 감소에 의해 커패시터(C1)로 공급되는 전류 I1, I2도 감소하여 상기 식(2)에 도시된 바와같이 발진 파형의 발진 주기(T)가 길어진다.

따라서, 상기와 같이 발진 주기(T)를 길어지게 하기 위해 상기 기준전류 보정부(14)의 레이저 퓨즈(24)를 전기적으로 연결된 상태를 단선시킴으로써 달성할 수 있다. 그리고, 상기 기준전류 보정부(14)는, 도 3에 도시된 바와같이, 상기 발진부(10)의 입력단 로드 트랜지스터(MN1)의 양 단자에 모두 즉, 노드 1과 노드 6 그리고 노드 7과 노드 8 사이에 연결하여 사용하거나, 또는 어느 한쪽 단자에 연결하여 사용하여도 상기 발진 주기(T)를 길어지게 할 수 있다.

다음, 상기 발진 주기(T)를 짧게 조정할 경우에는 기준전압(Vref)을 증가시키면, 노드 6과 노드 7 사이에 연결된 NMOS 트랜지스터(MN1), 즉 로드 트랜지스터(MN1)를 통해 흐르는 기준전류(Iref)와 상기 커패시터(C1, C2)로 흐르는 전류 I1, I2가 증가하여 발진 파형의 발진 주기(T)가 짧아지게 된다. 상기와 같이 발진 주기(T)를 짧아지게 하기 위해 상기 기준전압 레벨 보정부(12)의 레이저 퓨즈(24)를 전기적으로 단선시킴으로써 달성할 수 있다. 상기 기준전압 레벨 보정부(12)는 기준전압(Vref)을 증가 또는 감소시킬 수 있는 다수의 퓨즈로 구성할 수 있다. 이에따라, 상기 기준전압 레벨 보정부(12)를 통해서 발진 주기(T)를 증가 또는 감소시킬 수 있다. 또한, 상기 발진 회로는 초기치를 결정하기 위해서 충전 노드(N2, N3)에 MOS 트랜지스터를 더 구비할 수 있으며, 상기 다중 전류미러 구조가 3중으로 된 것을 기준으로 이 보다 더 많은 전류미러 구조를 구현할 수 있다.

상기한 바와같이, 반도체 제조 공정에 따라 원하는 발진 주기보다 빠르거나 느리게 제조되는 경우에 기준전압 보정부와 기준전류 보정부의 퓨즈를 외부로부터 신호를 가하여 전기적으로 커팅함으로써 임피던스를 가변시킬 수 있고, 이에따라 기준전압 또는 기준전류를 변화시켜 발진 주기를 보정할 수 있다.

Claims (5)

1. 소정의 기준전압(Vref)을 공급하는 기준전압 발생부(10)와, 외부로부터 인가되는 발진 인에이블 신호(OSC_en)에 응답하여 발진 전압 신호(Vosc)를 발생하는 발진부(20)를 포함하되; 상기 발진부(20)는 전원전압(Vcc)과 접지전압(Vss) 사이에 순차적으로 각 채널들이 직력 접속되는 전류미러 트렌지스터(MP1)와, 상기 기준전압(Vref)에 의해 저항으로 동작하여 일정한 기준전류(Iref)를 흐르게 하는 로드 트랜지스터(MN1)와, 상기 발진 인에이블 신호(OSC_en)에 응답하여 온/오프되는 전달 트랜지스터(MN2)로 구비된 반도체 메모리 장치의 발진 회로에 있어서,

   상기 기준전압 발진부(10)에 연결되며, 외부로부터 인가되는 신호에 의해 임피던스가 가변되어 상기 기준전압 발생부(10)로부터 출력되는 기준전압 레벨(Vref)을 변화시키는 기준전압 레벨 보정부(12)와;

   상기 발진부(20)의 상기 전류미러 트랜지스터와 상기 로드 트랜지스터 사이에 연결되고, 그리고 상기 로드 트랜지스터와 상기 전달 트랜지스터 사이에 연결되어 상기 발진부(20)의 기준전류(Iref)를 감소시키는 기준전류 보정부(14)를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 발진 회로.
2. 제 1 항에 있어서,

   상기 기준전압 레벨 보정부(12)와 기준전류 보정부(14)는; 외부로부터 인가되는 소정 신호에 의해 전기적인 연결 상태가 단락되는 퓨즈 수단(22)과; 상기 퓨즈 수단(22)과 병렬 연결된 임피던스 수단(24)으로 각각 구성되는 것을 특징으로 하는 반도체 메모리 장치의 발진 회로.
3. 제 2 항에 있어서,

   상기 퓨즈 수단(22)은 레이저 퓨즈와 일렉트릭 퓨즈 그리고 다른 퓨즈 수단 중 어느 하나로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 발진 회로.
4. 제 2 항에 있어서,

   상기 임피던스 수단(24)은 저항과 트랜지스터 그리고 다른 저항 수단 중 어느 하나로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 발진 회로.
5. 제 1 항에 있어서,

   상기 기준전류 보정부(14)는 어느 하나에만 연결되어도 상기 발진부(20)의 기준전류(Iref)를 감소시킬 수 있음을 특징으로 하는 반도체 메모리 장치의 발진 회로.