DE19904786A1

DE19904786A1 - Nur-Lese-Speicher und Verfahren zum Herstellen eines Nur-Lese-Speichers

Info

Publication number: DE19904786A1
Application number: DE19904786A
Authority: DE
Inventors: Ran Dvir
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1998-02-24
Filing date: 1999-02-05
Publication date: 1999-08-26
Also published as: US6002607A; KR19990072825A; KR100294789B1

Description

Die Erfindung betrifft einen Nur-Lese-Speicher (ROM; Read Only Memory) und spezieller ein ROM, das eine Speicherzelle aufweist, welche mehrere Informationsbits speichert.

Ein Nur-Lese-Speicher (ROM) ist ein nicht-flüchtiger Speicher, der nur einmal programmiert wird. Demzufolge werden ROMs häufig in Anwendungen eingesetzt, bei denen nicht erwartet wird, daß sich die in dem ROM gespeicherte Information ändert.

Fig. 1 zeigt ein Blockdiagramm eines ROM 1 des Standes der Technik. Wie in Fig. 1 gezeigt, umfaßt das ROM 1 einen Speicherabschnitt 10, der mehrere Speicherzellen 12 aufweist, die in Zeilen und Spalten angeordnet sind, und einen Decoderabschnitt 14, der eine Eingangsadresse decodiert, um die Speicherzellen 12 im Abschnitt 10, die gelesen werden sollen, zu identifi zieren. Wie allgemein bekannt ist, speichert jede Speicherzelle 12 in dem Speicherabschnitt 10 permanent ein Informationsbit als einen von zwei logischen Zuständen.

Wie weiter in Fig. 1 gezeigt ist, umfaßt das ROM 1 zusätzlich einen Vorladeabschnitt 18, der zusammen mit dem Decoderabschnitt 14 Betriebsspannungen an die Zellen in dem Speicher abschnitt 10 liefert, welche gelesen werden sollen, und einen Leseverstärkerabschnitt 20, der die Ausgangsspannung erfaßt, die zu den jeweiligen Speicherzellen 12 gehören, welche gele sen wurden.

Zusätzlich weist das ROM 1 auch einen Multiplexerabschnitt 22 auf; der die Ausgangsspan nung von den Speicherzellen 12 an den Leseverstärkerabschnitt 20 weitergibt, sowie einen Steuerabschnitt 24, der den Betrieb der verschiedenen Abschnitte des ROM 1 steuert.

Fig. 2 zeigt ein schematisches Diagramm, welches den Speicherabschnitt 10 wiedergibt. Wie in Fig. 2 gezeigt, ist jede Speicherzelle 12 der mehreren in dem Speicherabschnitt 10 ausge bildeten Speicherzellen mit einem einzigen MOS-Transistor realisiert.

Zusätzlich umfaßt der Speicherabschnitt 10 auch mehreren Wortleitungen WL1-WLn, die so angeordnet sind, daß jede Wortleitung WL einer Zeile der Zellen entspricht, sowie mehrere Bitleitungen BL1 bis BLm, die so angeordnet sind, daß jede Bitleitung BL einer Spalte der Zellen entspricht.

Jede Zelle 12 ist so programmiert, daß sie bei der Herstellung der Zellen einen von zwei logi schen Zuständen speichert, indem das Gate des Transistors mit entweder der Source des Tran sistors verbunden wird, wenn die Zelle einen ersten logischen Zustand speichern soll, wie eine logische "1", oder mit der Wortleitung WL verbunden wird, die zu dieser Zelle gehört, wenn die Zelle einen zweiten logischen Zustand speichern soll, wie eine logische "0".

Wenn eine vorgegebene Anzahl Speicherzellen 12 in einer Reihe aus Zellen gelesen werden soll, z. B. ein Byte Zellen, legt der Decoderabschnitt 14 im Betrieb eine Gatespannung an die Wortleitung WL an, die der Zeile entspricht, welche die Zellen enthält, die gelesen werden sollen, während die anderen Wortleitungen WL geerdet werden. Gleichzeitig legt der Vorla deabschnitt 18 eine Vorlade-Drainspannung an die Bitleitungen BL an, welche den Zellen entsprechen, die gelesen werden sollen.

Wenn das Gate einer bestimmten Zelle 12 mit der Source des Transistors verbunden ist, wie bei der ersten Zelle in der ersten Zeile der Fig. 2, schaltet die Gatespannung den Transistor nicht ein. Dadurch ist es wiederum möglich, daß die Bitleitung BL, welche der Zelle ent spricht, auf die Vorlade-Drainspannung geladen bleibt. Als eine Folge erfaßt der Leseverstär kerabschnitt 20 einen "hohen" Spannungszustand auf der Bitleitung BL und gibt eine logische "1" aus.

Wenn andererseits das Gate einer bestimmten Zelle 12 mit der Wortleitung WL verbunden ist, wie bei der zweiten Zelle in der ersten Zeile der Fig. 2, schaltet die Gatespannung den Transi stor ein, wodurch die Bitleitung BL, die dieser Zelle entspricht, gegen Erde entladen wird. Als eine Folge erfaßt der Leseverstärkerabschnitt 20 einen niedrigen Spannungszustand auf der Bitleitung BL und gibt eine logische "0" aus.

Während die Systeme, welche ROMs verwenden, kleiner, schneller und billiger werden, be deutet die zentrale Rolle, welche ROMs in vielen Anwendungen spielen, daß es trotz der Tat sache, daß ROMs seit langem bekannt sind, einen kontinuierlichen Bedarf an ROMs gibt, die schneller sind, weniger Energie benötigen und für deren Herstellung weniger Siliziumflächen notwendig ist.

Die vorliegende Erfindung sieht einen Nur-Lese-Speicher (ROM) vor, der schneller ist und weniger Energie und Fläche benötigt als die ROMs des Standes der Technik, indem es in je der Speicherzelle mehrere Informationsbits speichert.

Das ROM der Erfindung umfaßt eine Spalte oder Säule aus Speicherzellen mit mehreren Zei len. Jede Speicherzelle speichert ihrerseits permanent die mehreren Informationsbits als einen von mehreren Logikzuständen, welche durch die Anzahl der Informationsbits definiert wer den, die in der Zelle gespeichert sind. Zusätzlich umfassen die mehreren Logikzustände meh rere Verbindungs-definierte Logikzustände.

Das ROM der Erfindung umfaßt auch mehrere Wortleitungen, die den mehreren Zeilen ent sprechen. Jede Wortleitung ist ihrerseits mit einer entsprechenden Speicherzelle in der Spalte aus Speicherzellen verbunden.

Bei der Erfindung umfaßt das ROM auch mehrere Codierleitungen, die benachbart den Zel lenspalten ausgebildet sind. Jede Zelle in der Zellenspalte, die einen Verbindungs-definierten Logikzustand speichert, ist mit einer Codierleitung der mehreren Codierleitungen verbunden, so daß die Speicherzellen, welche unterschiedliche Verbindungs-definierte Logikzustände speichern, mit unterschiedlichen Codierleitungen verbunden sind.

Im Betrieb werden z. B. zwei Informationsbit umfassend vier Logikzustände in einer Spei cherzelle gespeichert, die drei benachbarte Codierleitungen aufweist, indem ein erster Lo gikzustand definiert wird, der gilt, wenn eine Speicherzelle mit keiner der Codierleitungen verbunden ist, und indem ein zweiter Logikzustand definiert wird, der gilt, wenn eine Spei cherzelle mit einer ersten Codierleitung verbunden ist.

Ähnlich werden ein dritter und ein vierter Logikzustand definiert, die gelten, wenn die Spei cherzelle mit der zweiten bzw. der dritten Codierleitung verbunden ist. Wenn also eine Zelle in der Spalte aus Zellen gelesen wird, liegt ein Dreibit-Spannungsmuster auf den Codierlei tungen vor, das einen von vier Logikzuständen darstellt.

Ferner umfaßt das ROM der Erfindung auch einen Leseverstärker/Wandler, der das Span nungsmuster auf den Codierleitungen erfaßt und ein Wort ausgibt, welches die Logikzustände der in der Zelle gespeicherten Bits darstellt. Bei dem obigen Beispiel wird das Dreibit- Spannungsmuster erfaßt und in ein Zweibit-Wort umgewandelt, das die Logikzustände der zwei Bit identifiziert.

Die Erfindung ist im folgenden anhand bevorzugter Ausführungsformen mit Bezug auf die Zeichnungen näher erläutert. In den Figuren zeigen:

Fig. 1 ein Blockdiagramm eines ROM 1 des Standes der Technik;

Fig. 2 eine schematische Darstellung eines Speicherabschnitts 10;

Fig. 3 ein Blockdiagramm eines ROM 100 gemäß der Erfindung;

Fig. 4 eine schematische Darstellung eines Speicherabschnitts 110 gemäß der Erfindung;

Fig. 5A bis 5C sind Diagramme der Konversion eines ROM-Codes gemäß der Erfindung; Fig. 5A ist ein ursprüngliches ROM-Codesegment 130, das in eine Reihe aus Zweibit- Segmenten aufgeteilt wurde; Fig. 5B ist ein Konversionsschlüssel 132, der eine Zweibit-Folge in eine Dreibit-Folge umwandelt; Fig. 5C ist ein transformierter ROM-Code 134, der den ursprünglichen ROM-Code 130 darstellt, nachdem er aus einer Zweibit-Folge in eine Dreibit-Folge umgewandelt wurde;

Fig. 6 ist eine schematische Darstellung eines Leseverstärker/Wandlerabschnitts 120 gemäß der Erfindung;

Fig. 7 ist eine schematische Darstellung einer alternativen Ausführungsform des Lesever stärker/Wandlerabschnitts 120 gemäß der Erfindung; und

Fig. 8 ist eine schematische Darstellung von vier Informationsbits, die in einer Speicher zelle aus zwei Transistoren gespeichert sind.

Fig. 3 zeigt ein Blockdiagramm, welches ein ROM 100 gemäß der Erfindung wiedergibt. Wie unten mit weiteren Einzelheiten beschrieben ist, erhöht die Erfindung die Geschwindigkeit und reduziert den Energieverbrauch und die von einem ROM benötigte Fläche, indem sie mehrere Informationsbits in jeder Speicherzelle speichert.

Wie in Fig. 3 gezeigt, umfaßt das ROM 100 einen Speicherabschnitt 110, der mehrere Spei cherzellen 112 aufweist, die in Spalten und Zeilen angeordnet sind, sowie einen Decoderab schnitt 114, der eine Eingangsadresse decodiert, um die Speicherzellen 112 in dem Speicher abschnitt 110 zu identifizieren, die gelesen werden sollen.

Wie weiter in Fig. 3 gezeigt ist, umfaßt das ROM 100 zusätzlich einen Vorladeabschnitt 118, der zusammen mit dem Decoderabschnitt 114 Betriebsspannungen an die Speicherzellen 112 in dem Speicherabschnitt 110 liefert, die gelesen werden sollen.

Zusätzlich umfaßt das ROM 100 einen Leseverstärker/Wandlerabschnitt 120, der die Span nungen erfaßt, die von jeder Speicherzelle 112, welche gelesen wurde, ausgegeben wird, und ein Mehrbitwort für jede Speicherzelle, die gelesen wurde, ausgibt, das die Logikzustände der in der Zelle gespeicherten Bits abhängig von den erfaßten Ausgangsspannungen identifiziert.

Das ROM 100 umfaßt ferner auch einen Multiplexerabschnitt 122, der die Ausgangsspannung von den Speicherzellen 112 an den Leseverstärker/Wandlerabschnitt 120 weitergibt, und ei nen Steuerabschnitt 124, der den Betrieb der verschiedenen Abschnitte des ROM 100 steuert.

Fig. 4 zeigt ein schematisches Diagramm, das den Speicherabschnitt 110 gemäß der Erfin dung wiedergibt. Wie in Fig. 4 gezeigt, wird jede Zelle 112 der mehreren Speicherzellen mit einem einzigen MOS-Transistor realisiert.

Zusätzlich umfaßt der Speicherabschnitt 110 auch mehrere Wortleitungen WL1-WLn, die so angeordnet sind, daß jede Wortleitung WL einer Zeile aus Zellen entspricht, sowie drei Co dier(bit)leitungen CL1-CL3, die den jeweiligen Zellenspalten entsprechen.

Gemäß der Erfindung speichert jede Speicherzelle 112 in Fig. 4 permanent zwei Informati onsbits, indem sie eine der vier Logikzustände speichert, die durch zwei Informationsbits de finiert werden.

Vor der Programmierung einer Zelle wird der ursprüngliche Mehrbit-ROM-Code in eine Rei he Zweibit-Segmente aufgeteilt, die dann jeweils in Dreibit-Segmente konvertiert werden, um einen transformierten ROM-Code zu bilden. Die Programmierung erfolgt dann während der Herstellung durch selektives Verbinden der Drains der Transistoren mit den Codierleitungen CL1-CL3 gemäß dem transformierten ROM-Code.

Die Fig. 5A bis 5C zeigen Diagramme, welche die Konversion eines ROM-Codes gemäß der Erfindung illustrieren. Fig. 5A zeigt einen ursprünglichen ROM-Code 130, der in eine Reihe Zweibit-Segmente aufgeteilt wurde. Fig. 5B zeigt ein Beispiel eines Konversionsschlüssels 132, der ein Zweibit-Segment in ein Dreibit-Segment umwandelt. Fig. 5C zeigt einen trans formierten ROM-Code 134, der den ursprünglichen ROM-Code 130 darstellt, nachdem er mit dem Konversionsschlüssel 132 aus einem Zweibit-Segment in ein Dreibit-Segment umge wandelt wurde.

Wie in Fig. 5B gezeigt, wird eine "1-1" umgewandelt in eine "1-1-1", eine "0-1" wird umge wandelt in eine "0-1-1", eine "1-0" wird umgewandelt in eine "1-1-0", und eine "0-0" wird umgewandelt in eine "1-0-1".

Wenn der transformierte ROM-Code 134 vorbereitet ist, wird jedes Dreibit-Segment dazu verwendet zu definieren, welche der Codierleitungen CL, wenn überhaupt eine, mit dem Drain einer Zelle verbunden werden soll.

Wie in Fig. 4 gezeigt, wird z. B. die erste Zelle in der ersten Zeile, welche den Logikzustand "1-1" als "1-1-1" speichert, programmiert, indem der Drain der Zelle mit keiner der Codier leitungen CL verbunden wird. Ähnlich wird die zweite Zelle in der ersten Zeile, die den Lo gikzustand "0-1" als "0-1-1" speichert, programmiert, indem der Drain der Zelle mit der er sten Codierleitung CL1 verbunden wird.

Die dritte und vierte Zelle in der ersten Zeile, welche die Logikzustände "0-0" und "1-0" als "1-0-1" bzw. "1-1-0" speichern, werden programmiert, indem die Drains der Zellen mit der zweiten bzw. dritten Codierleitung CL2 bzw. CL3 verbunden werden.

Bei der in Fig. 4 gezeigten Ausführungsform wird also von den möglichen Logikzuständen einer der Logikzustände durch keine Verbindung definiert, während die verbleibenden Lo gikzustände Verbindungs-definierte Logikzustände sind, bei denen die spezifische Verbin dung zwischen Drain und Codierleitung den von der Zelle gehaltenen Logikzustand defi niert. Die Gesamtheit der Logikzustände umfaßt somit mehrere Verbindungs-definierte Lo gikzustände.

Wenn im Betrieb eine vorgegebene Anzahl Speicherzellen 112 in einer Zeile aus Zellen gele sen werden soll, z. B. vier Zellen, legt der Decoderabschnitt 114 eine Gatespannung an die Wortleitung WL an, die mit der Zeile verbunden ist, welche die Zellen enthält, die gelesen werden sollen, während die anderen Wortleitungen WL geerdet werden. Gleichzeitig legt der Vorladeabschnitt 118 eine Vorladedrainspannung an die Codierleitungen CL an, die mit den Zellen verbunden sind, welche gelesen werden sollen.

Wenn der Drain einer bestimmten Zelle 112 nicht mit einer der entsprechenden Codierleitun gen CL verbunden ist, wie bei der ersten Zelle in der ersten Zeile, schaltet der Transistor nicht ein, wenn die Gatespannung angelegt wird. Demzufolge bleibt jede der entsprechenden Co dierleitungen CL auf der Vorladedrainspannung geladen.

Der Leseverstärker/Wandlerabschnitt 120 erfaßt dann drei "hohe" Spannungen, die aus dem Dreibit-Segment in das ursprüngliche Zweibit-Segment zurückgewandelt werden. Das Zwei bit-Segment wird dann als ein Zweibitwort ausgegeben, das die Logikzustände der zwei In formationsbits in der ersten Zelle identifiziert, d. h. "1-1".

Wenn der Drain einer bestimmten Zelle 112 mit der ersten Codierleitung CL1 verbunden ist, wie bei der zweiten Zelle in der ersten Zeile, schaltet der Transistor ein, wenn die Gatespa nnung angelegt wird. Demzufolge wird die erste Codierleitung CL1 gegen Masse entladen, während alle verbleibenden Codierleitungen CL2-CL3 auf der Vorladedrainspannung geladen bleiben.

Der Leseverstärker/Wandlerabschnitt 120 erfaßt dann eine "niedrige" Spannung und zwei "hohe" Spannungen, die aus dem Dreibit-Segment in das ursprüngliche Zweibit-Segment zu rückgewandelt werden. Das Zweibit-Seument wird dann als ein Zweibitwort ausgegeben, das die Logikzustände der zwei Informationsbits in der zweiten Zelle identifiziert, d. h. "0-1".

Wenn ähnlich der Drain einer bestimmten Zelle 112 mit der zweiten Codierleitung CL2 ver bunden ist, wie bei der dritten Zelle in der ersten Zeile, schaltet der Transistor ein, wenn die Gatespannung angelegt wird. Als eine Folge wird die zweite Codierleitung CL2 gegen Masse entladen, während die erste und die dritte Codierleitung CL1 und CL3 auf der Vorladedrain spannung geladen bleiben.

Der Leseverstärker/Wandlerabschnitt 120 erfaßt dann eine "hohe" Spannung, eine "niedrige" Spannung und eine "hohe" Spannung, die aus dem Dreibit-Segment in das ursprüngliche Zweibit-Segment zurückgewandelt werden. Das Zweibit-Segment wird dann als ein Zweibit wort ausgegeben, daß die Logikzustände der zwei Informationsbits in der dritten Zelle identi fiziert, d. h. "0-0".

Wenn schließlich der Drain einer bestimmten Zelle 112 mit der dritten Codierleitung CL3 verbunden ist, wie bei der vierten Zelle in der ersten Zeile, schaltet der Transistor ein, wenn die Gatespannung angelegt wird. Als eine Folge wird die dritte Codierleitung CL3 gegen Masse entladen, während die erste und zweite Codierleitung CL1 und CL2 auf der Vorlade drainspannung geladen bleiben.

Der Leseverstärker/Wandlerabschnitt 120 erfaßt dann eine "hohe" Spannung, eine "hohe" Spannung und eine "niedrige" Spannung, die aus dem Dreibit-Segment in das ursprüngliche Zweibit-Segment zurückgewandelt werden. Das Zweibit-Segment wird dann als ein Zweibit wort ausgegeben, daß die Logikzustände der zwei Informationsbits in der vierten Zelle identi fiziert, d. h. "1-0". Somit werden bei der in Fig. 4 gezeigten Ausführungsform acht Datenbits aus vier Speicherzellen ausgelesen.

Fig. 6 zeigt eine schematische Darstellung des Leseverstärker/Wandlerabschnitts 120 der Er findung. Wie in Fig. 6 gezeigt, umfaßt der Leseverstärker/Wandlerabschnitt 120 mehrere Le severstärker/Wandler 138, die einer vorgegebenen Spaltenanzahl entsprechen, z. B. vier Spal ten.

Jeder der Wandler 138 wird mit zwei UND-Gattern realisiert, obwohl auch andere Logik kombinationen verwendet werden können, um dieselbe Rückwärtswandlung zu erreichen. Die UND-Gatter dienen als die Leseverstärker, wenn die Ansteuerung der UND-Gatter erhöht wird. Alternativ kann ein konventioneller Leseverstärker zusammen mit jedem UND- Gatterpaar verwendet werden.

Fig. 7 zeigt eine schematische Darstellung einer alternativen Ausführungsform des Lesever stärker/Wandlerabschnitts 120 gemäß der Erfindung. Wie in Fig. 7 gezeigt, wird anstelle eines UND-Gatterpaares für jede Spalte ein Paar Multiplexer 140 und 142 für jede Spalte verwen det.

Bei der Ausführungsform der Fig. 7 wird die erste Codierleitung CL1 als die Auswahlleitung für die beiden Multiplexer 140 und 142 verwendet, während die Codierleitung CL2 mit dem invertierenden und dem nicht-invertierenden Eingang des Multiplexers 140 verbunden ist, und die Codierleitung CL3 ist mit dem invertierenden und dem nicht-invertierenden Eingang des Multiplexers 142 verbunden. Eine Wahrheitstabelle für die Multiplexer 140 und 142 ist in Tabelle 1 angegeben.

Tabelle 1

Ferner ist die Ausführungsform der Fig. 7 skalierbar. Wenn also fünf Codierleitungen für jede Spalte verwendet werden, werden zwei zusätzliche Multiplexer eingesetzt, so daß die erste Codierleitung CL1 mit dem Auswahleingang aller vier Multiplexer verbunden ist, während die Codierleitung CL2, CL3, CL4 und CL5 mit den invertierenden und nicht-invertierenden Eingängen jeweils eines entsprechenden Multiplexers verbunden sind.

Gemäß der Erfindung wurde also ein ROM beschrieben, das mehrere Speicherzellen, mehrere Wortleitungen und mehrere Codierleitungen aufweist, die jeweils Spalten aus Zellen entspre chen.

Jede Speicherzelle speichert permanent mehrere Informationsbits als einen von mehreren Lo gikzuständen, welche durch die mehreren Informationsbits definiert werden, die in der Zelle gespeichert sind. Die mehreren Logikzustände umfassen ihrerseits mehrere Verbindungs definierte Logikzustände, die abhängig von der Anzahl der verwendeten Codierleitungen gleich den mehreren Logikzuständen sein können, jedoch nicht gleich sein müssen.

Bei der Erfindung wird jede Zelle, die einen Verbindungs-definierten Logikzustand speichert, mit einer Codierleitung der mehreren Codierleitungen verbunden, so daß die Speicherzellen, welche unterschiedliche Verbindungs-definierte Logikzustände speichern, mit unterschiedli chen Codierleitungen verbunden sind.

Zusätzlich zur Speicherung von zwei Informationsbits in einer Transistorspeicherzelle können zusätzliche Informationsbits in jeder Speicherzelle 112 gespeichert werden, wenn zusätzliche Transistoren und Codierleitungen verwendet werden.

Wie in Tabelle 2 gezeigt, können vier Informationsbits umfassend 16 Logikzustände in einer Speicherzelle aus zwei Transistoren gespeichert werden, die fünf Codier(bit)leitungen umfaßt, während acht Informationsbits umfassend 256 Logikzustände in einer Speicherzelle aus vier Transistoren gespeichert werden können, die neun Codier(bit)leitungen verwendet.

Tabelle 2

Wie in Tabelle 2 gezeigt, benötigt die Erfindung also nur eine Bitleitung mehr als bei einem herkömmlichen ROM. Ein ROM des Standes der Technik benötigt somit acht Zellen, von denen jede eine Bitleitung aufweist, um acht Bit darzustellen, während die vorliegende Erfin dung acht Bit mit einer Zelle darstellt, die vier Transistoren und neun Bitleitungen aufweist.

Fig. 8 zeigt ein Blockdiagramm, das vier Informationsbits darstellt, die in einer Zwei- Transistor-Speicherzelle gespeichert sind. Wie in Fig. 8 gezeigt, muß zum Darstellen von vier Informationsbits in einer Zwei-Transistor-Zelle für die Verbindungs-definierten Logikzustän de jede Speicherzelle mit null, einer oder zwei Codierleitungen verbunden werden.

Bei einer ersten alternativen Ausführungsform können anstatt mit einem einzigen Transistor und drei Codierleitungen zum Darstellen der vier Logikzustände eines Zweibit-Segments ein einziger Transistor und vier Codierleitungen verwendet werden, um die vier Logikzustände des Zweibit-Segments darzustellen.

In diesem Fall werden alle Logikzustände durch bestimmte Drain-Codierleitungs- Verbindungen dargestellt. Eine Folge hiervon ist, daß die Gesamtanzahl der Logikzustände gleich der der mehreren Verbindungs-definierten Logikzustände ist. Diese Ausführungsform ist jedoch bezüglich des Energieverbrauchs weniger effektiv, weil der erste Logikzustand an stelle von drei Nullen vier Nullen benötigt.

Bei einer zweiten alternativen Ausführungsform können die drei Informationsbits in einer Eintransistor-Speicherzelle gespeichert werden, indem sieben oder acht Codier(bit)leitungen verwendet werden.

Anstatt einen der Logikzustände dadurch darzustellen, daß die Speicherzelle mit keiner der Codierleitungen verbunden wird, kann bei einer dritten alternativen Ausführungsform dieser Logikzustand auch dargestellt werden, indem das Gate des Transistors nicht mit der Wortlei tung verbunden wird, das Gate und der Drain des Transistors mit der Wortleitung bzw. den Codierleitungen verbunden wird oder indem gar kein Transistor vorgesehen wird.

Ein Vorteil der Erfindung besteht darin, daß die mittlere Wortleitungskapazität im wesentli chen gleich der eines gleich großen ROM des Standes der Technik ist. Obwohl bei der Aus führungsform der Fig. 4 alle Gates der Transistoren in einer Zeile mit der entsprechenden Wortleitung verbunden sind, gibt es 50% weniger Transistoren, weil jede Zelle zwei Bit dar stellt.

Im Stand der Technik sind im Mittel nur 50% der Transistoren in einer Zeile mit der entspre chenden Wortleitung verbunden, es gibt jedoch zweimal so viele Transistoren, weil jeder Transistor nur ein Bit darstellt. Die Wortleitungskapazität ist daher bei beiden Lösungen im wesentlichen die gleiche.

Ein weiterer Vorteil besteht darin, daß die Kapazität auf den Codier(bit)leitungen bei der er findungsgemäßen Ausführungsform der Fig. 4 um ungefähr 75% reduziert wird. Beim Stand der Technik ist jede Speicherzelle in einer Spalte aus Zellen mit der entsprechenden Bitleitung über den Drain des Transistors in der Speicherzelle verbunden.

Bei der Ausführungsform der Fig. 4 ist jedoch im Mittel nur eine von vier Speicherzellen in einer Zellenspalte mit derselben Codier(bit)leitung über die Drains der Transistoren verbun den. Durch Hinzufügen einer zusätzlichen Bitleitung sieht die Ausführungsform der Fig. 4 daher eine 75%-ige Reduktion der Bitleitungskapazität vor, was wiederum die Arbeitsge schwindigkeit des ROM 100 erhöht. (ROMs des Standes der Technik benötigen zwei Zellen, von denen jede eine Bitleitung hat, zum Darstellen von zwei Bits, während die Erfindung zwei Bits mit einer Zelle darstellt, die drei Bitleitungen aufweist.)

Die reduzierte Codier(bit)leitungskapazität bei der Ausführungsform der Fig. 4 reduziert auch die von dem ROM 100 verbrauchte Energie um ungefähr 25%. Bei einem ROM des Standes der Technik wird ein Bitmuster "0-0" programmiert, indem die Gates beider Zellen mit der Wortleitung verbunden werden, was wiederum bewirkt, daß die entsprechenden zwei Bitlei tungen entladen werden, wenn die Zellen gelesen werden.

Wie in Fig. 4 gezeigt, wird jedoch dann, wenn ein Muster "0-0" aus einer einzelnen Zelle ge lesen wird, z. B. der dritten Zelle in der ersten Zeile, nur eine der drei Codierleitungen entla den. Demzufolge benötigt die Erfindung weniger Energie als herkömmliche ROMs. Dieser Vorteil nimmt jedoch allmählich ab, wenn, wie in Tabelle 3 gezeigt, zusätzliche Transistoren verwendet werden, um eine Speicherzelle zu realisieren.

Ein weiterer Vorteil der Erfindung besteht darin, daß ungefähr 25% weniger Fläche notwen dig ist, um zwei Informationsbits in einer Speicherzelle mit einem einzigen Transistor und drei Codierleitungen zu speichern, als es notwendig wäre, um zwei Informationsbits in einem ROM des Standes der Technik zu speichern, das zwei Transistoren und zwei Bitleitungen benötigt, um die zwei Informationsbits zu speichern.

Tabelle 3

Auch bei der Überprüfung von 8 Bit → 9 Bit bis 16 Bit → 17 Bit nahmen die Prozentsätze ab.

Man sollte verstehen, daß zahlreiche Alternativen der hier beschriebenen Ausführungsformen der Erfindung zum Einsatz kommen können. Die drei Bitfolgen in Fig. 5B können z. B. ande ren Zweibitfolgen zugewiesen werden, während andere Logikanordnungen als die UND- Gatterpaare verwendet werden können, um die Dreibitfolgen in Zweibitfolgen zurückzuwan deln.

Die folgenden Ansprüche sollen daher den Bereich der Erfindung definieren, und Verfahren und Strukturen innerhalb des Bereiches dieser Ansprüche sowie deren Äquivalente sollen durch die Erfindung umfaßt sein.

Claims

1. Nur-Lese-Speicher (ROM), mit folgenden Merkmalen einer Spalte aus Speicherzellen umfassend mehrere Zeilen, wobei jede Speicherzelle einen von mehreren Logikzuständen speichert, und wobei die mehreren Logikzustände mehrere Verbindungs-definierte Logikzustände umfassen;
mehrere Wortleitungen, die den mehreren Zeilen entsprechen, wobei jede Wortleitung mit einer entsprechenden Speicherzelle in der Spalte aus Speicherzellen verbunden ist; und
mehrere Codierleitungen, die benachbart der Spalte aus Zellen ausgebildet sind, wobei jede Zelle in der Spalte aus Zellen, die einen Verbindungs-definierten Logikzustand speichert, mit einer Codierleitung der mehreren Codierleitungen verbunden ist, so daß die Speicherzellen, welche unterschiedliche Verbindungs-definierte Logikzustände speichern, mit unterschiedlichen Codierleitungen verbunden sind.

2. ROM nach Anspruch 1, mit einem Leseverstärker/Wandler, der so angeschlossen ist, daß er die mehreren Codier leitungen empfängt, wobei der Leseverstärker/Wandler eine Spannung auf jeder Co dierleitung erfaßt und ein x-Bit-Wort ausgibt, das den in jeder Zelle gespeicherten Lo gikzustand darstellt.

3. ROM nach Anspruch 1, mit einem Leseverstärker/Wandler, der eine Spannung auf jeder Codierleitung erfaßt und ein x Bit-Wort ausgibt, das einen von jeder Zelle gespeicherten Logikzustand darstellt.

4. ROM nach Anspruch 2 oder 3, bei dem x eins weniger ist als die Anzahl der Codier leitungen.

5. ROM nach Anspruch 2 oder 3, bei dem der Leseverstärker/Wandler mehrere UND- Gatter aufweist, die so angeschlossen sind, daß sie den Logikzustand für jede Codier leitung empfangen.

6. ROM nach einem der vorangehenden Ansprüche, bei dem jede Speicherzelle einen oder mehrere Transistoren aufweist.

7. ROM nach Anspruch 6, bei dem der eine oder die mehreren Transistoren in ausge wählten Speicherzellen in der Spalte aus Speicherzellen fehlen.

8. ROM nach einem der vorangehenden Ansprüche, bei dem eine Speicherzelle in einer ausgewählten Zeile mit keiner Wortleitung verbunden ist.

9. Nur-Lese-Speicher (ROM), mit folgenden Merkmalen:
mehrere Speicherzellen, die in mehreren Zeilen und mehreren Spalten ausgebildet sind, wobei jede Speicherzelle einen von 2^x Logikzuständen speichert und die 2^x Lo gikzustände mehrere Verbindungs-definierte Logikzustände umfassen;
mehrere Wortleitungen, die den mehreren Zeilen der Speicherzellen entsprechen, wo bei jede Wortleitung mit einer entsprechenden Zeile aus Speicherzellen verbunden ist; und
x+1 Codierleitungen, die benachbart jeder Spalte aus Speicherzellen ausgebildet sind, wobei jede Zelle in einer Spalte aus Speicherzellen, die einen Verbindungs-definierten Logikzustand speichert, mit einer Codierleitung derart verbunden ist, daß jede Zelle, die einen anderen Verbindungs-definierten Logikzustand speichert, mit einer anderen Codierleitung verbunden ist.

10. ROM nach Anspruch 9, mit mehreren Leseverstärkern/Wandlern, die mehreren Spalten aus Speicherzellen ent sprechen, wobei jeder Leseverstärker/Wandler eine entsprechend Vielzahl Codierlei tungen empfängt, eine Spannung auf jeder der Codierleitungen der entsprechenden Vielzahl von Codierleitungen erfaßt und ein x-Bit-Wort ausgibt, das die in jeder Zelle gespeicherten Logikzustände darstellt.

11. Nur-Lese-Speicher (ROM) mit folgenden Merkmalen mehrere Speicherzellen, die in mehreren Zeilen und mehreren Spalten ausgebildet sind, wobei jede Speicherzelle einen von mehreren Werten speichert und die mehreren Werte mehrere verbundene Werte umfassen;
mehrere Wortleitungen, die den mehreren Zeilen der Speicherzellen entsprechen, wo bei jede Wortleitung mit einer entsprechenden Zeile aus Speicherzellen verbunden ist; und
mehrere Codierleitungen, die benachbart jeder Spalte aus Zellen ausgebildet sind, wo bei jede Zelle in einer Spalte aus Zellen, die einen verbunden Wert speichert, mit einer Codierleitung verbunden ist, wobei jede Zelle, die einen anderen verbundenen Wert speichert, mit einer anderen Codierleitung verbunden ist.

12. ROM nach Anspruch 11, mit einem Leseverstärker/Wandler, der eine Spannung auf jeder Codierleitung erfaßt und ein n-Bit-Wort ausgibt, das den in jeder Zelle gespeicherten Logikzustand darstellt.

13. Verfahren zum Herstellen eines Nur-Lese-Speichers (ROM), mit folgenden Verfah rensschritten:
Bilden einer Spalte aus Speicherzellen umfassend mehrere Zeilen, wobei jede Spei cherzelle einen von mehreren Werten speichert, wobei die mehreren Werte mehrere verbundene Werte umfassen;
Bilden mehrerer Wortleitungen, die den mehreren Zeilen entsprechen, wobei jede Wortleitung mit einer entsprechenden Speicherzelle in der Spalte aus Speicherzellen verbunden ist; und
Bilden mehrerer Codierleitungen benachbart der Spalte aus Zellen, wobei jede Zelle in der Spalte aus Zellen, die einen verbundenen Wert speichert, mit einer Codierleitung der mehreren Codierleitungen verbunden wird, und wobei Speicherzellen, die unter schiedliche verbundene Werte speichern, mit unterschiedlichen Codierleitungen ver bunden werden.

14. Verfahren nach Anspruch 13, mit folgenden weiteren Verfahrensschritten:
Bilden eines Leseverstärkers, der so angeschlossen wird, daß er die mehreren Codier leitungen umfängt, wobei der Leseverstärker eine Spannung auf jeder Codierleitung erfaßt, und Ausgeben eines Logikzustands für jede Codierleitung, der die Spannung darstellt, die auf jeder Codierleitung erfaßt wurde; und
Bilden eines Wandlers, der so angeschlossen ist, daß er den Logikzustand jeder Co dierleitung empfängt, der von dem Leseverstärker ausgegeben wurde, wobei der Wandler ein n-Bit-Wort ausgibt, daß den Logikzustand jeder Codierleitung darstellt, der von dem Leseverstärker ausgegeben wurde.

15. Verfahren nach Anspruch 13 oder 14, bei dem die Speicherzellen in der Spalte aus Speicherzellen ungleichen Abstand zueinander haben.

16. Verfahren nach Anspruch 13, 14 oder 15, bei dem eine Speicherzelle in einer ausge wählten Zeile nicht mit einer Wortleitung und der entsprechenden Vielzahl Codierlei tungen verbunden wird.