CN114300028B - Rom存储单元及rom存储单元存储信息的读取方法 - Google Patents

Rom存储单元及rom存储单元存储信息的读取方法 Download PDF

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Abstract

本申请的实施例公开了一种ROM存储单元及ROM存储单元存储信息的读取方法，涉及存储技术领域，为能够提高ROM存储单元的存储密度而发明。所述ROM存储单元，包括：第一晶体管和2n根位线，其中n为大于等于1的自然数；所述第一晶体管的栅端与第一字线相连，所述第一晶体管的源端与地线或电源线相连，所述第一晶体管的漏端与所述2n根位线中的其中一根位线相连；其中，所述第一晶体管所存信息的第一位，根据所述第一晶体管的漏端相连的位线中的电流大小确定；所述第一晶体管所存信息的第二位，根据所述2n根位线中的预设位线或预设位线组合的电平高低确定。本申请适用于存储信息。

Description

ROM存储单元及ROM存储单元存储信息的读取方法
技术领域
本申请涉及存储技术领域，尤其涉及一种ROM存储单元、ROM存储器、ROM存储单元存储信息的读取方法、装置、电子设备及可读存储介质。
背景技术
只读存储器(Read-only Memory，ROM)是一种只能读出预先存的数据的固态半导体存储器，由于ROM结构简单，读取方便，所存数据稳定，断电后数据也不会改变，常用于存储各种固定程序和数据。传统的ROM存储单元，通过打孔的方式把晶体管的漏极接到位线，源极接到地线上，当栅极的字线被选中后，通过位线电平读取晶体管存储的信息，但是每个ROM存储单元只能存储1bit信息，存储密度偏低。
为了提高ROM单元的存储密度，现有技术中，ROM存储单元包括两个晶体管和三根位线，通过两个晶体管的漏极与不同的位线的连接，使得每个ROM存储单元能够存储2bit信息，但是实际上每个晶体管实际还是存储1bit的信息，并且3根位线同时也增大了ROM存储单元的尺寸，导致ROM存储单元的存储密度仍然较低。
发明内容
有鉴于此，本申请实施例提供一种ROM存储单元、ROM存储器、ROM存储单元存储信息的读取方法、装置、电子设备及可读存储介质，能够提高ROM存储单元的存储密度。
第一方面，本申请实施例提供一种ROM存储单元，包括：第一晶体管和2n根位线，其中n为大于等于1的自然数；所述第一晶体管的栅端与第一字线相连，所述第一晶体管的源端与地线或电源线相连，所述第一晶体管的漏端与所述2n根位线中的其中一根位线相连；其中，所述第一晶体管所存信息的第一位，根据所述第一晶体管的漏端相连的位线中的电流大小确定；所述第一晶体管所存信息的第二位，根据所述2n根位线中的预设位线或预设位线组合的电平高低确定。
根据本申请实施例的一种具体实现方式，还包括第二晶体管，所述第二晶体管的栅端与第二字线相连，所述第二晶体管的源端与所述第一晶体管的源端相连；所述第二晶体管的漏端与所述2n根位线中的其中一根位线相连；其中，所述第二晶体管所存信息的第一位，根据所述第二晶体管的漏端相连的位线中的电流大小确定；所述第二晶体管所存信息的第二位，根据所述2n根位线中的预设位线或预设位线组合的电平高低确定。
根据本申请实施例的一种具体实现方式，所述第一晶体管的饱和电流大于参考电流值；所述第二晶体管的饱和电流小于所述参考电流值；或者，所述第一晶体管的饱和电流和所述第二晶体管的饱和电流，均小于参考电流值；或者，所述第一晶体管的饱和电流和所述第二晶体管的饱和电流，均大于参考电流值。
根据本申请实施例的一种具体实现方式，所述2n根位线包括第一位线和第二位线；所述第一晶体管的漏端与第一位线相连；其中，所述第一晶体管所存信息的第一位，根据所述第一位线中的电流大小确定；所述第一晶体管所存信息的第二位，根据所述第二位线的电平高低确定。
根据本申请实施例的一种具体实现方式，所述2n根位线包括第一位线、第二位线、第三位线和第四位线；所述第一晶体管的漏端与所述第一位线、第二位线、第三位线和第四位线中的其中一根位线相连；所述第一晶体管所存信息的第一位，根据所述第一晶体管的漏端相连的位线中的电流大小确定；所述第一晶体管所存信息的第二位，根据所述2n根位线中的第一预设位线组合的电平高低确定；所述第一晶体管所存信息的第三位，根据所述2n根位线中的第二预设位线组合的电平高低确定。
第二方面，本申请实施例提供的ROM存储器，包括：ROM存储单元、电流参考单元和电流比较单元；其中，所述ROM存储单元的数量为至少一个，所述至少一个ROM存储单元中的至少一个为上述任一实现方式所述的ROM存储单元；所述2n根位线通过数据选择器与所述电流比较单元的第一输入端相连；所述电流参考单元，用于产生参考电流，所述电流参考单元的输出端与所述电流比较单元的第二输入端相连；所述电流比较单元，用于将与所述第一晶体管的漏极相连的位线中的电流与所述参考电流比较，并根据比较结果，输出所述第一晶体管所存信息的第一位；或，用于将与所述第二晶体管的漏极相连的位线中的电流与所述参考电流比较，并根据比较结果，输出所述第二晶体管所存信息的第一位。
根据本申请实施例的一种具体实现方式，所述至少一个ROM存储单元包括第一ROM存储单元和第二ROM存储单元；所述第一ROM存储单元中的第三晶体管，与所述第二ROM存储单元中的第四晶体管相邻设置；所述第三晶体管的源极和所述第四晶体管的源极相连。
第三方面，本申请实施例提供的ROM存储单元存储信息的读取方法，包括：所述ROM存储单元包括：第一晶体管和2n根位线，其中n为大于等于1的自然数；所述第一晶体管的栅端与第一字线相连，所述第一晶体管的源端与地线或电源线相连，所述第一晶体管的漏端与所述2n根位线中的其中一根位线相连；所述方法包括：将所述2n根位线设为预设的第一电平；将所述第一字线设为预设的第二电平，以开启所述第一晶体管；根据所述第一晶体管的漏极相连的位线中的电流大小，确定所述第一晶体管所存信息的第一位；根据所述2n根位线中的预设位线或预设位线组合的电平高低，确定所述第一晶体管所存信息的第二位。
根据本申请实施例的一种具体实现方式，所述第一晶体管的源端与地线相连；其中，所述将所述2n根位线设为预设的第一电平，包括：将所述2n根位线设为高电平；所述根据所述第一晶体管的漏极相连的位线中的电流大小，确定所述第一晶体管所存信息的第一位，包括：将所述第一晶体管的漏极相连的位线中的电流大小，与参考电流进行比较，若所述第一晶体管的漏极相连的位线中的电流小于所述参考电流，则将第一信息确定为所述第一晶体管所存信息的第一位；若所述第一晶体管的漏极相连的位线中的电流大于所述参考电流，则将第二信息确定为所述第一晶体管所存信息的第一位；其中，所述第一信息为0，所述第二信息为1；或者，所述第一信息为1，所述第二信息为0。
根据本申请实施例的一种具体实现方式，所述2n根位线包括第一位线和第二位线；所述第一晶体管的漏端与第一位线相连；其中，所述根据所述2n根位线中的预设位线的电平高低，确定所述第一晶体管所存信息的第二位，包括：根据所述第二位线的电平高低，确定所述第一晶体管所存信息的第二位。
根据本申请实施例的一种具体实现方式，所述2n根位线包括第一位线、第二位线、第三位线和第四位线；所述第一晶体管的漏端与所述第一位线、第二位线、第三位线和第四位线中的其中一根位线相连；其中，所述根据所述2n根位线中的预设位线组合的电平高低，确定所述第一晶体管所存信息的第二位，包括：根据所述第一位线、第二位线、第三位线和第四位线中，预设两根位线组合的电平高低，确定所述第一晶体管所存信息的第二位。
根据本申请实施例的一种具体实现方式，所述根据所述第一位线、第二位线、第三位线和第四位线中，预设两根位线组合的电平高低，确定所述第一晶体管所存信息的第二位，包括：在所述第一位线、第二位线、第三位线和第四位线中，若预设两根位线的电平均为高电平，则将数字1确定所述第一晶体管所存信息的第二位；若预设两根位线中至少一根位线的电平为低电平，则将数字0确定所述第一晶体管所存信息的第二位。
第四方面，本申请实施例提供ROM存储单元存储信息的读取装置，包括：所述ROM存储单元包括：第一晶体管和2n根位线，其中n为大于等于1的自然数；所述第一晶体管的栅端与第一字线相连，所述第一晶体管的源端与地线或电源线相连，所述第一晶体管的漏端与所述2n根位线中的其中一根位线相连；所述装置包括：第一预设模块，用于将所述2n根位线设为预设的第一电平；第二预设模块，用于将所述第一字线设为预设的第二电平，以开启所述第一晶体管；第一确定模块，用于根据所述第一晶体管的漏极相连的位线中的电流大小，确定所述第一晶体管所存信息的第一位；第二确定模块，用于根据所述2n根位线中的预设位线或预设位线组合的电平高低，确定所述第一晶体管所存信息的第二位。
根据本申请实施例的一种具体实现方式，所述第一晶体管的源端与地线相连；其中，所述第一预设模块，具体用于：将所述2n根位线设为高电平；所述第一确定模块，具体用于：将所述第一晶体管的漏极相连的位线中的电流大小，与参考电流进行比较，若所述第一晶体管的漏极相连的位线中的电流小于所述参考电流，则将第一信息确定为所述第一晶体管所存信息的第一位；若所述第一晶体管的漏极相连的位线中的电流大于所述参考电流，则将第二信息确定为所述第一晶体管所存信息的第一位；其中，所述第一信息为0，所述第二信息为1；或者，所述第一信息为1，所述第二信息为0。
根据本申请实施例的一种具体实现方式，所述2n根位线包括第一位线和第二位线；所述第一晶体管的漏端与第一位线相连；其中，所述第二确定模块，具体用于：根据所述第二位线的电平高低，确定所述第一晶体管所存信息的第二位。
根据本申请实施例的一种具体实现方式，所述2n根位线包括第一位线、第二位线、第三位线和第四位线；所述第一晶体管的漏端与所述第一位线、第二位线、第三位线和第四位线中的其中一根位线相连；其中，所述第二确定模块，包括：确定子模块，用于根据所述第一位线、第二位线、第三位线和第四位线中，预设两根位线组合的电平高低，确定所述第一晶体管所存信息的第二位。
根据本申请实施例的一种具体实现方式，所述确定子模块，具体用于：在所述第一位线、第二位线、第三位线和第四位线中，若预设两根位线的电平均为高电平，则将数字1确定所述第一晶体管所存信息的第二位；若预设两根位线中至少一根位线的电平为低电平，则将数字0确定所述第一晶体管所存信息的第二位。
第五方面，本申请实施例提供一种电子设备，所述电子设备包括：壳体、处理器、存储器、电路板和电源电路，其中，电路板安置在壳体围成的空间内部，处理器和存储器设置在电路板上；电源电路，用于为上述电子设备的各个电路或器件供电；存储器用于存储可执行程序代码；处理器通过读取存储器中存储的可执行程序代码来运行与可执行程序代码对应的程序，用于执行前述任一实现方式所述的ROM存储单元存储信息的读取方法。
第六方面，本申请实施例提供一种计算机可读存储介质，所述计算机可读存储介质存储有一个或者多个程序，所述一个或者多个程序可被一个或者多个处理器执行，以实现前述任一实现方式所述的ROM存储单元存储信息的读取方法。
本实施例的一种ROM存储单元、ROM存储器、ROM存储单元存储信息的读取方法、装置、电子设备及可读存储介质，能够提高ROM存储单元的存储密度，通过第一晶体管的栅端与第一字线相连，第一晶体管的源端与地线或电源线相连，第一晶体管的漏端与2n根位线中的其中一根位线相连，由于根据第一晶体管的漏端相连的位线中的电流大小确定第一晶体管所存信息的第一位，根据所述2n根位线中的预设位线或预设位线组合的电平高低确定第一晶体管所存信息的第二位，这样，本实施例中的第一晶体管即一个晶体管可存储至少两位信息，能够提高ROM存储单元的存储密度。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为本申请一实施例提供的ROM存储单元的结构示意图；
图2为本申请又一实施例提供的ROM存储单元的结构示意图；
图3为本申请再一实施例提供的ROM存储单元的结构示意图；
图4为本申请一实施例提供的电流参考单元的结构示意图；
图5为本申请一实施例提供的电流比较单元的结构示意图；
图6为本申请一实施例提供的至少两个ROM存储单元的结构示意图；
图7为本申请一实施例提供的ROM存储单元存储信息的读取方法的流程示意图；
图8为本申请一实施例提供的ROM存储单元存储信息的读取装置的结构示意图；
图9为本申请一实施例提供的电子设备的结构示意图。
具体实施方式
下面结合附图对本申请实施例进行详细描述。应当明确，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本申请保护的范围。
为使本领域技术人员更好地理解本申请实施例的技术构思、实施方案和有益效果，下面通过具体实施例进行详细说明。
本申请一实施例提供的ROM存储单元，包括：第一晶体管和2n根位线，其中n为大于等于1的自然数；所述第一晶体管的栅端与第一字线相连，所述第一晶体管的源端与地线或电源线相连，所述第一晶体管的漏端与所述2n根位线中的其中一根位线相连；其中，所述第一晶体管所存信息的第一位，根据所述第一晶体管的漏端相连的位线中的电流大小确定；所述第一晶体管所存信息的第二位，根据所述2n根位线中的预设位线或预设位线组合的电平高低确定，能够提高ROM存储单元的存储密度。
图1为本申请一实施例提供的ROM存储单元的结构示意图，如图1所示，本实施例的ROM存储单元，可以包括：第一晶体管和2n根位线；第一晶体管的栅端与第一字线相连，第一晶体管的源端与地线或电源线相连，第一晶体管的漏端与2n根位线中的其中一根位线相连。
本实施例中，第一晶体管所存信息的第一位，根据第一晶体管的漏端相连的位线中的电流大小确定；第一晶体管所存信息的第二位，根据2n根位线中的预设位线或预设位线组合的电平高低确定。
本实施例中，n为大于等于1的自然数，即位线的根数可为2根、4根、8根或16根等等。
晶体管可为金属氧化物半导体场效应管(MOSFET，Metal-Oxide-SemiconductorField-Effect Transistor)，MOSFET依照其“通道”(工作载流子)的极性不同，可分为“N型”与“P型”的两种类型，通常又称为NMOSFET与PMOSFET。
通过与第一晶体管的栅极相连的第一字线(WL，WordLine)，可选中第一晶体管，进一步地，可通过位线(BL，BitLine)并对其存储的信息进行读取操作。本实施例中的第一位可为第一晶体管所存信息中的任一位，同样，第二位可为第一晶体管所存信息中的除第一位外的其它任一位，在一些例子中，第一晶体管存2bit信息，第一位为高位，第二位为低位；在又一些例子中，第一晶体管存3bit信息，第一位为高位，第二位为中间位或者低位。
本实施例的第一晶体管的漏端与2n根位线中的其中一根位线相连，第一晶体管所存信息中的一位信息即第二位，根据2n根位线中的预设位线或预设位线组合的电平高低确定，其中的预设位线可为2n根位线中的一根，预设位线组合可为2n根位线中的不同位线组合在一起，并根据预设位线组合的电平高低确定第一晶体管所存信息的第二位。
电平分为高电平和低电平，本实施例中的电平高低指高电平和低电平。
位线根数为2根时，第一晶体管可存储2位即2bit信息，4根时，第一晶体管存储3bit信息，8根时，第一晶体管存储4bit信息，位线根数和所存位数的关系以此类推。
本实施例中，第一晶体管的漏极相连的位线中的电流大小确定一位，其它位根据预设位线或预设位线组合的电平高低确定，例如，在第一晶体管存储3bit信息时，根据2n根位线中的预设位线组合的电平高低确定第一晶体管所存信息的第二位和第三位；在第一晶体管存储4位信息时，根据2n根位线中的预设位线组合的电平高低确定第一晶体管所存信息的第二位、第三位和第四位，第一晶体管存储更多位信息时，按照上述过程确定每一位。
本实施例，通过第一晶体管的栅端与第一字线相连，第一晶体管的源端与地线或电源线相连，第一晶体管的漏端与2n根位线中的其中一根位线相连，由于根据第一晶体管的漏端相连的位线中的电流大小确定第一晶体管所存信息的第一位，根据所述2n根位线中的预设位线或预设位线组合的电平高低确定第一晶体管所存信息的第二位，这样，本实施例中的第一晶体管即一个晶体管可存储至少两位信息，这样，能够提高ROM存储单元的存储密度。
为了进一步提高ROM存储单元存储信息的密度，参见图2，本申请再一实施例，与上述实施例基本相同，不同之处在于，本实施例的ROM存储单元还包括第二晶体管，第二晶体管的栅端与第二字线相连，第二晶体管的源端与第一晶体管的源端相连；第二晶体管的漏端与2n根位线中的其中一根位线相连；其中，第二晶体管所存信息的第一位，根据第二晶体管的漏端相连的位线中的电流大小确定；第二晶体管所存信息的第二位，根据2n根位线中的预设位线或预设位线组合的电平高低确定。
第二晶体管的源端与第一晶体管的源端相连，也就是第二晶体管和第一晶体管共用源端，从而在存储相同量信息的情况下，减小版图中ROM存储单元所占版图的面积，提高ROM存储单元的存储密度。
第一晶体管和第二晶体管可同为NMOSFET，也可为同为PMOSFET。
本实施例中的第二晶体管所存的信息的第一位和第二位的确定，与前述实施例中的第一晶体管的第一位和第二位确定过程一致。
由于第一晶体管所存信息的第一位，可以根据第一晶体管的漏端相连的位线中的电流大小确定，以及第二晶体管所存信息的第一位，可以根据第二晶体管的漏端相连的位线中的电流大小确定，这样，可以根据第一晶体管和第二晶体管需要存储的信息确定第一晶体管和第二晶体管的饱和电流与参考电流值的关系。
在一些例子中，第一晶体管的饱和电流大于参考电流值；第二晶体管的饱和电流小于参考电流值。
晶体管的饱和电流越大，阈值电压越小，因此，第二晶体管的阈值电压可大于第一晶体管的阈值电压。
本实施例中，第一晶体管的饱和电流大于参考电流值；第二晶体管的饱和电流小于参考电流值，这样，第一晶体管所存的第一位和第二晶体管的第一位一个可为0，另一个可为1。
在另一些例子中，第一晶体管的饱和电流和第二晶体管的饱和电流，均小于参考电流值，这样，第一晶体管所存的第一位和第二晶体管的第一位可同为0。
在又一些例子中，第一晶体管的饱和电流和第二晶体管的饱和电流，均大于参考电流值，这样，第一晶体管所存的第一位和第二晶体管的第一位可同为1。
本申请一实施例，与上述实施例基本相同，不同之处在于，本实施例的2n根位线包括第一位线和第二位线；第一晶体管的漏端与第一位线相连；其中，第一晶体管所存信息的第一位，根据第一位线中的电流大小确定；第一晶体管所存信息的第二位，根据第二位线的电平高低确定。
本实施例的ROM存储单元包括两根位线，分别为第一位线和第二位线，第一晶体管所存信息的第二位，根据第二位线的电平高低确定。
本申请又一实施例，与上述实施例基本相同，不同之处在于，本实施例的2n根位线包括第一位线、第二位线、第三位线和第四位线；第一晶体管的漏端与第一位线、第二位线、第三位线和第四位线中的其中一根位线相连；第一晶体管所存信息的第一位，根据第一晶体管的漏端相连的位线中的电流大小确定；第一晶体管所存信息的第二位，根据2n根位线中的第一预设位线组合的电平高低确定；第一晶体管所存信息的第三位，根据2n根位线中的第二预设位线组合的电平高低确定。
本实施例中的ROM存储单元可存3bit信息，其中所存的第一位根据第一晶体管的漏端相连的位线中的电流大小确定，第二位，根据2n根位线中的第一预设位线组合的电平高低确定；第一晶体管所存信息的第三位，根据2n根位线中的第二预设位线组合的电平高低确定。
第一预设位线组合可为第一位线、第二位线、第三位线和第四位线中的任一两根，和第二预设位线组合包括的位线可为与第一预设位线组合不完全相同的位线，例如第一预设组合为第一位线和第二位线，第二预设组合为第二位线和第三位线。
参见图1，在一具体实施例中，第一预设位线组合可为BL0和BL1，第二预设位线组合可为BL1和BL2。
第一晶体管的漏极与BL1相连，如根据漏极电流确定第一晶体管的高位可为0，中间位根据BL1和BL2的电压状态确定为0，最低位根据BL0和BL1的电压状态确定为0，具体地，晶体管的漏极与每根位线的连接方式和存储信息的对应关系如下表所示。
表1
Figure BDA0003411073880000101
Figure BDA0003411073880000111
参见图2，在一具体实施例中，ROM存储单元包括第一晶体管、第二晶体管、位线BL0和位线BL1，第一晶体管和第二晶体管共源极并接地线VSS；第一晶体管的漏极与BL0相连，第一晶体管的漏极与BL1相连，如根据漏极电流确定第一晶体管的高位为0，最低位根据BL0的电压状态确定为0，根据漏极电流确定第二晶体管的高位为1，最低位根据BL0的电压状态确定为1，具体地，晶体管的漏极与每根位线的连接方式和存储信息的对应关系如下表所示。
表2
Figure BDA0003411073880000112
参见图3，在又一具体实施例中，ROM存储单元包括第一晶体管、第二晶体管和4根位线分别为BL0、BL1、BL2和BL3，第一晶体管和第二晶体管共源极并接地线VSS；第一晶体管的漏极与BL1相连，如根据漏极电流确定第一晶体管的高位为0，中间位根据BL1和BL2的电压状态确定为0，最低位根据BL0和BL1的电压状态确定为0；第二晶体管的漏极与BL2相连，如根据漏极电流确定第二晶体管的高位为1，中间位根据BL1和BL2的电压状态确定为0，最低位根据BL0和BL1的电压状态确定为1，具体地，第一晶体管和第二晶体管的漏极与每根位线的连接方式和存储信息的对应关系如下表所示。
表3
Figure BDA0003411073880000113
Figure BDA0003411073880000121
本实施例的ROM存储单元的结构灵活，其中的第一晶体管和第二晶体管可以是相同阈值管，也可也是不同阈值管，这由存储信息决定。当存储单元组中存储的信息分别是000和101或者是110和011(即最高位存储信息不同时)，那这两个晶体管分别是HVT晶体管和LVT晶体管；当存储单元组中存储的信息分别是100和111或者001和010(即最高位存储信息相同时)，那这两个晶体管都是LVT晶体管或都是HVT晶体管。
本申请一实施例提供的ROM存储器，包括：ROM存储单元、电流参考单元和电流比较单元；2n根位线通过数据选择器与电流比较单元的第一输入端相连；电流参考单元，用于产生参考电流，电流参考单元的输出端与电流比较单元的第二输入端相连；电流比较单元，用于将与第一晶体管的漏极相连的位线中的电流与参考电流比较，并根据比较结果，输出第一晶体管所存信息的第一位；或，用于将与所述第二晶体管的漏极相连的位线中的电流与所述参考电流比较，并根据比较结果，输出所述第二晶体管所存信息的第一位。
本实施例中，ROM存储单元的数量为至少一个，至少一个ROM存储单元中的至少一个为上述任一实施例中的ROM存储单元。
数据选择器也称多路选择器或多路开关，可指经过选择，把多个通道的数据传送到唯一的公共数据通道上去，实现数据选择功能的逻辑电路称为数据选择器，该数据选择器能够根据需要将其中任意一路选出来。
本实施例中的数据选择器可将与第一晶体管或第二晶体管的漏极相连的位线上的电流传入电流比较单元的第一输入端。
电流参考单元，用于产生参考电流，通过电流参考单元的输出端与电流比较单元的第二输入端相连，可将参考电流输入到电流比较单元，进一步地，可将与第一晶体管或第二晶体管的漏极相连的位线中的电流与参考电流比较。参见图4，在一些例子中，电流参考单元包括晶体管，该晶体管的栅极与字线相连，漏极与电源线相连，源极与地线相连，该晶体管的阈值电压可大于第一晶体管的阈值电压，小于第二晶体管的阈值电压。
参见图5，将与第一晶体管的漏极相连的位线中的电流及电流参考单元产生的参考电流输入到电流比较单元中，在电流比较单元中，将与第一晶体管的漏极相连的位线中的电流与参考电流比较，并根据比较结果，输出第一晶体管所存信息的第一位；或者，将与第二晶体管的漏极相连的位线中的电流与所述参考电流比较，并根据比较结果，输出所述第二晶体管所存信息的第一位。
可以理解的是，第一晶体管的第二位根据所述2n根位线中的预设位线或预设位线组合的电平高低确定。
本实施例，由于本实施例的ROM存储器包括至少一个上述实施例所述的ROM存储单元，而上述实施例的ROM存储单元的存储密度较高，这样，便于提高ROM存储器的存储密度。
参见图6，本申请又一实施例，与上述实施例基本相同，不同之处在于，本实施例的至少一个ROM存储单元包括第一ROM存储单元和第二ROM存储单元；第一ROM存储单元中的第一晶体管，与所述第二ROM存储单元中的第一晶体管相邻设置；第一晶体管的源极和第一晶体管的源极相连。
在一些例子中，相邻的两个存储单元第一ROM存储单元和第二ROM存储单元均能存3bit信息，第一ROM存储单元中的第一晶体管的第一位和第二ROM存储单元中的第一晶体管的第一位表示同一个位，例如第一位为高位，那么第一ROM存储单元中的第一晶体管的其余两位与第二ROM存储单元中的第一晶体管的其余两位相同，如WL5和WL6对应的晶体管，它们的中间位和最低位存储信息都是10，此时可以共用一个漏端，如图6中WL5和WL6对应晶体管的漏端共用了BL0，这样，减小了ROM单元的面积，提高存储密度。
第一晶体管的源极和第一晶体管的源极相连即第一晶体管和第一晶体管的共用源极，这样，在存储相同量信息的情况下，能够减小版图中ROM存储器所占版图的面积，提高ROM存储器的存储密度。
本发明中以HVT和LVT两种阈值管为例，假设HVT阈值的晶体管的饱和电流为50uA，LVT阈值的晶体管的饱和电流为100uA，电流参考单元产生的参考电流为50uA，如果电流比较单元检测到的电流小于50uA，WL开启的是HVT阈值的晶体管，最高位的存储信息为0；如果电流比较单元检测到的电流大于50uA小于100uA，WL开启的是LVT阈值的晶体管，最高位的存储信息为1。中间位和最低位的信息决定了晶体管漏端接哪根BL，当存储信息为00时，晶体管的漏端接BL1；当存储信息为01时，晶体管的漏端接BL2；当存储信息为10时，晶体管的漏端接BL0；当存储信息为11时，晶体管的漏端接BL3。
图7为本申请一实施例提供的ROM存储单元存储信息的读取方法的流程示意图，如图7所示，本实施例的ROM存储单元可以包括：第一晶体管和2n根位线，其中n为大于等于1的自然数；第一晶体管的栅端与第一字线相连，第一晶体管的源端与地线或电源线相连，第一晶体管的漏端与2n根位线中的其中一根位线相连。
本实施例中，n为大于等于1的自然数，即位线的根数可为2根、4根、8根或16根等等。
晶体管可为金属氧化物半导体场效应管(MOSFET，Metal-Oxide-SemiconductorField-Effect Transistor)，MOSFET依照其“通道”(工作载流子)的极性不同，可分为“N型”与“P型”的两种类型，通常又称为NMOSFET与PMOSFET。
电平分为高电平和低电平，本实施例中的电平高低指高电平和低电平。
可以理解的是，位线根数为2根时，第一晶体管可存储2位即2bit信息，4根时，第一晶体管存储3bit信息，8根时，第一晶体管存储4bit信息，位线根数和所存位数的关系以此类推。
本实施例中，第一晶体管的漏极相连的位线中的电流大小确定一位，其它位根据预设位线或预设位线组合的电平高低确定，例如，在第一晶体管存储3bit信息时，根据2n根位线中的预设位线组合的电平高低确定第一晶体管所存信息的第二位和第三位；在第一晶体管存储4位信息时，根据2n根位线中的预设位线组合的电平高低确定第一晶体管所存信息的第二位、第三位和第四位，第一晶体管存储更多位信息时，按照上述过程确定每一位。
本实施例的ROM存储单元存储信息的读取方法，可以包括：
S101、将2n根位线设为预设的第一电平。
将2n根位线预充第一电平，其中与第一晶体管相连的位线的第一电平用于在第一晶体管开启时，使第一晶体管的漏极流过电流，进一步地，与第一晶体管的漏极相连的位线中产生电流。对于第一晶体管为NMOS管，第一电平为高电平，对于第一晶体管为PMOS管，第一电平为低电平。开启第一晶体管后的各位线的高低电平可以确定第一晶体管所存信息、除第一位外的其它位信息。
S102、将第一字线设为预设的第二电平，以开启第一晶体管。
第二电平为能使第一晶体管开启的电平，第一晶体管为NMOS管，第二电平为高电平，对于第一晶体管为PMOS管，第一电平为低电平。
S103、根据第一晶体管的漏极相连的位线中的电流大小，确定第一晶体管所存信息的第一位。
本实施例中的第一位可为第一晶体管所存信息中的任一位。
开启第一晶体管，并且在将2n根位线设为预设的第一电平，可使第一晶体管的漏极相连的位线中产生电流，根据该电流大小确定第一晶体管所存信息的第一位。
S104、根据2n根位线中的预设位线或预设位线组合的电平高低，确定第一晶体管所存信息的第二位。
第二位可为第一晶体管所存信息中的除第一位外的其它任一位，在一些例子中，第一晶体管存2bit信息，第一位为高位，第二位为低位；在又一些例子中，第一晶体管存3bit信息，第一位为高位，第二位为中间位或者低位。
位线根数为2根时，第一晶体管可存储2位即2bit信息，4根时，第一晶体管存储3bit信息，8根时，第一晶体管存储4bit信息，位线根数和所存位数的关系以此类推。
电平分为高电平和低电平，本实施例中的电平高低指高电平和低电平。
本实施例中的ROM存储单元，通过第一晶体管的栅端与第一字线相连，第一晶体管的源端与地线或电源线相连，第一晶体管的漏端与2n根位线中的其中一根位线相连，在此基础上，通过将2n根位线设为预设的第一电平，将第一字线设为预设的第二电平，以开启第一晶体管，根据第一晶体管的漏极相连的位线中的电流大小，确定第一晶体管所存信息的第一位，根据2n根位线中的预设位线或预设位线组合的电平高低，确定第一晶体管所存信息的第二位，由于根据第一晶体管的漏极相连的位线中的电流大小，确定第一晶体管所存信息的第一位，根据2n根位线中的预设位线或预设位线组合的电平高低，确定第一晶体管所存信息的第二位，这样，第一晶体管即一个晶体管可读取至少两位信息，本实施例提供了一种全新的读取ROM存储单元存储信息的方法，从而丰富了读取ROM存储单元存储信息的方式。
本申请又一实施例，与上述实施例基本相同，不同之处在于，本实施例的ROM存储单元中，第一晶体管的源端与地线相连，本实施例中的将2n根位线设为预设的第一电平(S101)，可以包括：
S101a、将2n根位线设为高电平.
本实施例中，第一晶体管可为NMOS管，第一晶体管的源端与地线相连。高电平可为1，即将2n根位线预先设为1。
根据第一晶体管的漏极相连的位线中的电流大小，确定第一晶体管所存信息的第一位(S103)，可以包括：
S103a、将第一晶体管的漏极相连的位线中的电流大小，与参考电流进行比较。
本实施例中的第一晶体管的漏端与所述2n根位线中的其中一根位线相连，即第一晶体管的漏端与一根位线相连，在于漏极相连的位线预充高电平、并且开启第一晶体管的情况下，第一晶体管的漏极相连的位线中产生电流，本实施例中将该位线中的电流大小与参考电流进行比较，进一步地，可根据比较结果，确定第一晶体管中所存信息的第一位。
S103b、若第一晶体管的漏极相连的位线中的电流小于所述参考电流，则将第一信息确定为第一晶体管所存信息的第一位。
第一信息为0也可为1。
S103c、若第一晶体管的漏极相连的位线中的电流大于参考电流，则将第二信息确定为第一晶体管所存信息的第一位。
第二信息可为0也可为1。
在一些例子中，第一信息为0，第二信息为1；在又一些例子中，第一信息为1，所述第二信息为0。
在一些例子中，2n根位线可以包括第一位线和第二位线；第一晶体管的漏端与第一位线相连，本实施例的根据所述2n根位线中的预设位线的电平高低，确定第一晶体管所存信息的第二位(S104)，可以包括：
S104a、根据第二位线的电平高低，确定第一晶体管所存信息的第二位。
在有两根位线存在的情况下，可根据其中的一根位线的电平高低，确定第一晶体管所存信息的第二位。
本实施例，可根据一个位线的电平高低确定第一晶体管所存信息的第二位，这样，可使第二位的确定较为简单方便。
在又一些例子中，2n根位线包括第一位线、第二位线、第三位线和第四位线；第一晶体管的漏端与第一位线、第二位线、第三位线和第四位线中的其中一根位线相连；本实施例的根据所述2n根位线中的预设位线组合的电平高低，确定所述第一晶体管所存信息的第二位(S104)，包括：
S104b、根据第一位线、第二位线、第三位线和第四位线中，预设两根位线组合的电平高低，确定第一晶体管所存信息的第二位。
预设两根位线组合可为四根位线中的任意两根位线。
在一具体实施例中，根据所述第一位线、第二位线、第三位线和第四位线中，预设两根位线组合的电平高低，确定所述第一晶体管所存信息的第二位(S104b)，可以包括：
A、在第一位线、第二位线、第三位线和第四位线中，若预设两根位线的电平均为高电平，则将数字1确定所述第一晶体管所存信息的第二位。
B、若预设两根位线中至少一根位线的电平为低电平，则将数字0确定第一晶体管所存信息的第二位。
本实施例中，可将两根位线电平进行逻辑与操作，将操作结果确定为第一晶体管所存信息的第二位。
在一具体实施例中，ROM存储单元如图3所示，包括第一晶体管和第二晶体管。第一晶体管为高阈值(HVT阈值)电压的晶体管，第二晶体管为低阈值(LVT阈值)电压的晶体管。
该ROM存储单元存储信息的读取方法可以包括：
1)WL打开之前，所有BL先预充为高电平1；
2)当WL1编程为1时，WLref也编程为1，HVT阈值晶体管和参考晶体管开启；
3)若HVT阈值管的漏端连接BL1，其下拉电流Icell1小于参考电流Iref，最高位存储信息通过电流比较单元放大为0；由于BL1下拉到低电平，BL0和BL2保持状态1，中间位的存储信息读出为0，最低位的存储信息读出为0，HVT阈值管存储的3bit信息为000；
若HVT阈值管的漏端连接BL2，其下拉电流Icell1小于参考电流Iref，最高位存储信息通过电流比较单元放大为0；由于BL2下拉到低电平，BL0和BL1保持状态1，中间位的存储信息读出为0，最低位的存储信息读出为1，HVT阈值管存储的3bit信息为001；
若HVT阈值管的漏端连接BL0，其下拉电流Icell1小于参考电流Iref，最高位存储信息通过电流比较单元放大为0；由于BL0下拉到低电平，BL1和BL2保持状态1，中间位的存储信息读出为1，最低位的存储信息读出为0，HVT阈值管存储的3bit信息为010；
若HVT阈值管的漏端连接BL3，其下拉电流Icell1小于参考电流Iref，最高位存储信息通过电流比较单元放大为0；由于BL0、BL1和BL2保持状态1，中间位的存储信息读出为1，最低位的存储信息读出为1，此HVT阈值管存储的3bit信息为011；
4)当WL0编程为1时，WLref也编程为1，LVT阈值晶体管和参考晶体管开启：
若LVT阈值管的漏端连接BL1，其下拉电流Icell0大于参考电流Iref，最高位存储信息通过电流比较单元放大为1；由于BL1下拉到低电平，BL0和BL2保持状态1，中间位的存储信息读出为0，最低位的存储信息读出为0，LVT阈值管存储的3bit信息为100；
若LVT阈值管的漏端连接BL2，其下拉电流Icell0大于参考电流Iref，最高位存储信息通过电流比较单元放大为1；由于BL2下拉到低电平，BL0和BL1保持状态1，中间位的存储信息读出为0，最低位的存储信息读出为1，LVT阈值管存储的3bit信息为101；
若LVT阈值管的漏端连接BL0，其下拉电流Icell0大于参考电流Iref，最高位存储信息通过电流比较单元放大为1；由于BL0下拉到低电平，BL1和BL2保持状态1，中间位的存储信息读出为1，最低位的存储信息读出为0，LVT阈值管存储的3bit信息为110；
若LVT阈值管的漏端连接BL3，其下拉电流Icell0大于参考电流Iref，最高位存储信息通过电流比较单元放大为1；由于BL0、BL1和BL2保持状态1，中间位的存储信息读出为1，最低位的存储信息读出为1，LVT阈值管存储的3bit信息为111。
上述过程中，读取的存储信息与晶体管漏极与位线的连接方式的对应关系参见上述实施例中的表1。
图8为本申请一实施例提供的ROM存储单元存储信息的读取装置的结构示意图，如图8所示，本实施例的ROM存储单元存储信息的读取装置中，ROM存储单元包括：第一晶体管和2n根位线，其中n为大于等于1的自然数；所述第一晶体管的栅端与第一字线相连，所述第一晶体管的源端与地线或电源线相连，所述第一晶体管的漏端与所述2n根位线中的其中一根位线相连；所述装置包括：第一预设模块11，用于将所述2n根位线设为预设的第一电平；第二预设模块12，用于将所述第一字线设为预设的第二电平，以开启所述第一晶体管；第一确定模块13，用于根据所述第一晶体管的漏极相连的位线中的电流大小，确定所述第一晶体管所存信息的第一位；第二确定模块14，用于根据所述2n根位线中的预设位线或预设位线组合的电平高低，确定所述第一晶体管所存信息的第二位。
本实施例的装置，可以用于执行图7所示方法实施例的技术方案，其实现原理和技术效果类似，此处不再赘述。
本实施例的装置，ROM存储单元通过第一晶体管的栅端与第一字线相连，第一晶体管的源端与地线或电源线相连，第一晶体管的漏端与2n根位线中的其中一根位线相连，在此基础上，通过将2n根位线设为预设的第一电平，将第一字线设为预设的第二电平，以开启第一晶体管，根据第一晶体管的漏极相连的位线中的电流大小，确定第一晶体管所存信息的第一位，根据2n根位线中的预设位线或预设位线组合的电平高低，确定第一晶体管所存信息的第二位，由于根据第一晶体管的漏极相连的位线中的电流大小，确定第一晶体管所存信息的第一位，根据2n根位线中的预设位线或预设位线组合的电平高低，确定第一晶体管所存信息的第二位，这样，第一晶体管即一个晶体管可读取至少两位信息，相应地，本实施例的第一晶体管即一个晶体管可存储至少两位信息，能够提高ROM存储单元的存储密度。
作为一可选实施方式，所述第一晶体管的源端与地线相连；其中，所述第一预设模块，具体用于：将所述2n根位线设为高电平；所述第一确定模块，具体用于：将所述第一晶体管的漏极相连的位线中的电流大小，与参考电流进行比较，若所述第一晶体管的漏极相连的位线中的电流小于所述参考电流，则将第一信息确定为所述第一晶体管所存信息的第一位；若所述第一晶体管的漏极相连的位线中的电流大于所述参考电流，则将第二信息确定为所述第一晶体管所存信息的第一位；其中，所述第一信息为0，所述第二信息为1；或者，所述第一信息为1，所述第二信息为0。
作为一可选实施方式，所述2n根位线包括第一位线和第二位线；所述第一晶体管的漏端与第一位线相连；其中，所述第二确定模块，具体用于：根据所述第二位线的电平高低，确定所述第一晶体管所存信息的第二位。
作为一可选实施方式，所述2n根位线包括第一位线、第二位线、第三位线和第四位线；所述第一晶体管的漏端与所述第一位线、第二位线、第三位线和第四位线中的其中一根位线相连；其中，所述第二确定模块，包括：确定子模块，用于根据所述第一位线、所述第二位线、所述第三位线和所述第四位线中，预设两根位线组合的电平高低，确定所述第一晶体管所存信息的第二位。
作为一可选实施方式，所述确定子模块，具体用于：在所述第一位线、所述第二位线、所述第三位线和所述第四位线中，若预设两根位线的电平均为高电平，则将数字1确定所述第一晶体管所存信息的第二位；若预设两根位线中至少一根位线的电平为低电平，则将数字0确定所述第一晶体管所存信息的第二位。
上述实施例的装置，可以用于执行上述方法实施例的技术方案，其实现原理和技术效果类似，此处不再赘述。
图9为本申请一实施例提供的电子设备的结构示意图，如图9所示，可以包括：壳体61、处理器62、存储器63、电路板64和电源电路65，其中，电路板64安置在壳体61围成的空间内部，处理器62和存储器63设置在电路板64上；电源电路65，用于为上述电子设备的各个电路或器件供电；存储器63用于存储可执行程序代码；处理器62通过读取存储器63中存储的可执行程序代码来运行与可执行程序代码对应的程序，用于执行前述实施例提供的任一ROM存储单元存储信息的读取方法，因此也能实现相应的有益技术效果，前文已经进行了详细说明，此处不再赘述。
上述电子设备以多种形式存在，包括但不限于：
(1)移动通信设备：这类设备的特点是具备移动通信功能，并且以提供话音、数据通信为主要目标。这类终端包括：智能手机(例如iPhone)、多媒体手机、功能性手机，以及低端手机等。
(2)超移动个人计算机设备：这类设备属于个人计算机的范畴，有计算和处理功能，一般也具备移动上网特性。这类终端包括：PDA、MID和UMPC设备等，例如iPad。
(3)便携式娱乐设备：这类设备可以显示和播放多媒体内容。该类设备包括：音频、视频播放器(例如iPod)，掌上游戏机，电子书，以及智能玩具和便携式车载导航设备。
(4)服务器：提供计算服务的设备，服务器的构成包括处理器、硬盘、内存、系统总线等，服务器和通用的计算机架构类似，但是由于需要提供高可靠的服务，因此在处理能力、稳定性、可靠性、安全性、可扩展性、可管理性等方面要求较高。
(5)其他具有数据交互功能的电子设备。
相应的，本申请的实施例还提供一种计算机可读存储介质，所述计算机可读存储介质存储有一个或者多个程序，所述一个或者多个程序可被一个或者多个处理器执行，以实现前述实施例提供的任一ROM存储单元存储信息的读取方法，因此也能实现相应的技术效果，前文已经进行了详细说明，此处不再赘述。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
本说明书中的各个实施例均采用相关的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。
尤其，对于装置实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
为了描述的方便，描述以上装置是以功能分为各种单元/模块分别描述。当然，在实施本申请时可以把各单元/模块的功能在同一个或多个软件和/或硬件中实现。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、只读存储记忆体(Read-Only Memory，ROM)或随机存储记忆体(Random AccessMemory，RAM)等。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (19)

1.一种ROM存储单元，其特征在于，包括：第一晶体管和2n根位线，其中n为大于等于1的自然数；
所述第一晶体管的栅端与第一字线相连，所述第一晶体管的源端与地线或电源线相连，所述第一晶体管的漏端与所述2n根位线中的其中一根位线相连；
其中，所述第一晶体管所存信息的第一位，根据所述第一晶体管的漏端相连的位线中的电流大小确定；所述第一晶体管所存信息的第二位，根据所述2n根位线中的预设位线或预设位线组合的电平高低确定。
2.根据权利要求1所述的ROM存储单元，其特征在于，还包括第二晶体管，所述第二晶体管的栅端与第二字线相连，所述第二晶体管的源端与所述第一晶体管的源端相连；
所述第二晶体管的漏端与所述2n根位线中的其中一根位线相连；
其中，所述第二晶体管所存信息的第一位，根据所述第二晶体管的漏端相连的位线中的电流大小确定；所述第二晶体管所存信息的第二位，根据所述2n根位线中的预设位线或预设位线组合的电平高低确定。
3.根据权利要求2所述的ROM存储单元，其特征在于，所述第一晶体管的饱和电流大于参考电流值；所述第二晶体管的饱和电流小于所述参考电流值；或者，
所述第一晶体管的饱和电流和所述第二晶体管的饱和电流，均小于参考电流值；或者，
所述第一晶体管的饱和电流和所述第二晶体管的饱和电流，均大于参考电流值。
4.根据权利要求1所述的ROM存储单元，其特征在于，所述2n根位线包括第一位线和第二位线；
所述第一晶体管的漏端与第一位线相连；
其中，所述第一晶体管所存信息的第一位，根据所述第一位线中的电流大小确定；所述第一晶体管所存信息的第二位，根据所述第二位线的电平高低确定。
5.根据权利要求1所述的ROM存储单元，其特征在于，所述2n根位线包括第一位线、第二位线、第三位线和第四位线；
所述第一晶体管的漏端与所述第一位线、第二位线、第三位线和第四位线中的其中一根位线相连；
所述第一晶体管所存信息的第一位，根据所述第一晶体管的漏端相连的位线中的电流大小确定；所述第一晶体管所存信息的第二位，根据所述2n根位线中的第一预设位线组合的电平高低确定；所述第一晶体管所存信息的第三位，根据所述2n根位线中的第二预设位线组合的电平高低确定。
6.一种ROM存储器，其特征在于，包括：ROM存储单元、电流参考单元和电流比较单元；
其中，所述ROM存储单元的数量为至少一个，所述至少一个ROM存储单元中的至少一个为前述权利要求1-5任一项所述的ROM存储单元；
所述2n根位线通过数据选择器与所述电流比较单元的第一输入端相连；
所述电流参考单元，用于产生参考电流，所述电流参考单元的输出端与所述电流比较单元的第二输入端相连；
所述电流比较单元，用于将与所述第一晶体管的漏端相连的位线中的电流与所述参考电流比较，并根据比较结果，输出所述第一晶体管所存信息的第一位；或，
所述ROM存储单元的数量为至少一个，所述至少一个ROM存储单元中的至少一个为前述权利要求2或3任一项所述的ROM存储单元；
所述2n根位线通过数据选择器与所述电流比较单元的第一输入端相连；
所述电流参考单元，用于产生参考电流，所述电流参考单元的输出端与所述电流比较单元的第二输入端相连；
所述电流比较单元，用于将与所述第二晶体管的漏端相连的位线中的电流与所述参考电流比较，并根据比较结果，输出所述第二晶体管所存信息的第一位。
7.根据权利要求6所述的ROM存储器，其特征在于，所述至少一个ROM存储单元包括第一ROM存储单元和第二ROM存储单元；
所述第一ROM存储单元中的第一晶体管，与所述第二ROM存储单元中的第一晶体管相邻设置；
所述第一ROM存储单元中的第一晶体管的源端和所述第二ROM存储单元中的第一晶体管的源端相连。
8.一种ROM存储单元存储信息的读取方法，其特征在于，所述ROM存储单元包括：第一晶体管和2n根位线，其中n为大于等于1的自然数；所述第一晶体管的栅端与第一字线相连，所述第一晶体管的源端与地线或电源线相连，所述第一晶体管的漏端与所述2n根位线中的其中一根位线相连；所述方法包括：
将所述2n根位线设为预设的第一电平；
将所述第一字线设为预设的第二电平，以开启所述第一晶体管；
根据所述第一晶体管的漏端相连的位线中的电流大小，确定所述第一晶体管所存信息的第一位；
根据所述2n根位线中的预设位线或预设位线组合的电平高低，确定所述第一晶体管所存信息的第二位。
9.根据权利要求8所述的ROM存储单元存储信息的读取方法，其特征在于，
所述第一晶体管的源端与地线相连；
其中，所述将所述2n根位线设为预设的第一电平，包括：
将所述2n根位线设为高电平；
所述根据所述第一晶体管的漏端相连的位线中的电流大小，确定所述第一晶体管所存信息的第一位，包括：
将所述第一晶体管的漏端相连的位线中的电流大小，与参考电流进行比较，
若所述第一晶体管的漏端相连的位线中的电流小于所述参考电流，则将第一信息确定为所述第一晶体管所存信息的第一位；
若所述第一晶体管的漏端相连的位线中的电流大于所述参考电流，则将第二信息确定为所述第一晶体管所存信息的第一位；
其中，所述第一信息为0，所述第二信息为1；或者，所述第一信息为1，所述第二信息为0。
10.根据权利要求9所述的ROM存储单元存储信息的读取方法，其特征在于，
所述2n根位线包括第一位线和第二位线；所述第一晶体管的漏端与第一位线相连；
其中，所述根据所述2n根位线中的预设位线的电平高低，确定所述第一晶体管所存信息的第二位，包括：
根据所述第二位线的电平高低，确定所述第一晶体管所存信息的第二位。
11.根据权利要求9所述的ROM存储单元存储信息的读取方法，其特征在于，
所述2n根位线包括第一位线、第二位线、第三位线和第四位线；所述第一晶体管的漏端与所述第一位线、第二位线、第三位线和第四位线中的其中一根位线相连；
其中，所述根据所述2n根位线中的预设位线组合的电平高低，确定所述第一晶体管所存信息的第二位，包括：
根据所述第一位线、所述第二位线、所述第三位线和所述第四位线中，预设两根位线组合的电平高低，确定所述第一晶体管所存信息的第二位。
12.根据权利要求11所述的ROM存储单元存储信息的读取方法，其特征在于，所述根据所述第一位线、所述第二位线、所述第三位线和所述第四位线中，预设两根位线组合的电平高低，确定所述第一晶体管所存信息的第二位，包括：
在所述第一位线、所述第二位线、所述第三位线和所述第四位线中，若预设两根位线的电平均为高电平，则将数字1确定所述第一晶体管所存信息的第二位；
若预设两根位线中至少一根位线的电平为低电平，则将数字0确定所述第一晶体管所存信息的第二位。
13.一种ROM存储单元存储信息的读取装置，其特征在于，所述ROM存储单元包括：第一晶体管和2n根位线，其中n为大于等于1的自然数；所述第一晶体管的栅端与第一字线相连，所述第一晶体管的源端与地线或电源线相连，所述第一晶体管的漏端与所述2n根位线中的其中一根位线相连；所述装置包括：
第一预设模块，用于将所述2n根位线设为预设的第一电平；
第二预设模块，用于将所述第一字线设为预设的第二电平，以开启所述第一晶体管；
第一确定模块，用于根据所述第一晶体管的漏端相连的位线中的电流大小，确定所述第一晶体管所存信息的第一位；
第二确定模块，用于根据所述2n根位线中的预设位线或预设位线组合的电平高低，确定所述第一晶体管所存信息的第二位。
14.根据权利要求13所述的ROM存储单元存储信息的读取装置，其特征在于，所述第一晶体管的源端与地线相连；
其中，所述第一预设模块，具体用于：将所述2n根位线设为高电平；
所述第一确定模块，具体用于：
将所述第一晶体管的漏端相连的位线中的电流大小，与参考电流进行比较，
若所述第一晶体管的漏端相连的位线中的电流小于所述参考电流，则将第一信息确定为所述第一晶体管所存信息的第一位；
若所述第一晶体管的漏端相连的位线中的电流大于所述参考电流，则将第二信息确定为所述第一晶体管所存信息的第一位；
其中，所述第一信息为0，所述第二信息为1；或者，所述第一信息为1，所述第二信息为0。
15.根据权利要求14所述的ROM存储单元存储信息的读取装置，其特征在于，
所述2n根位线包括第一位线和第二位线；所述第一晶体管的漏端与第一位线相连；
其中，所述第二确定模块，具体用于：
根据所述第二位线的电平高低，确定所述第一晶体管所存信息的第二位。
16.根据权利要求14所述的ROM存储单元存储信息的读取装置，其特征在于，
所述2n根位线包括第一位线、第二位线、第三位线和第四位线；所述第一晶体管的漏端与所述第一位线、第二位线、第三位线和第四位线中的其中一根位线相连；
其中，所述第二确定模块，包括：
确定子模块，用于根据所述第一位线、所述第二位线、所述第三位线和所述第四位线中，预设两根位线组合的电平高低，确定所述第一晶体管所存信息的第二位。
17.根据权利要求16所述的ROM存储单元存储信息的读取装置，其特征在于，所述确定子模块，具体用于：
在所述第一位线、所述第二位线、所述第三位线和所述第四位线中，若预设两根位线的电平均为高电平，则将数字1确定所述第一晶体管所存信息的第二位；
若预设两根位线中至少一根位线的电平为低电平，则将数字0确定所述第一晶体管所存信息的第二位。
18.一种电子设备，其特征在于，所述电子设备包括：壳体、处理器、存储器、电路板和电源电路，其中，电路板安置在壳体围成的空间内部，处理器和存储器设置在电路板上；电源电路，用于为上述电子设备的各个电路或器件供电；存储器用于存储可执行程序代码；处理器通过读取存储器中存储的可执行程序代码来运行与可执行程序代码对应的程序，用于执行前述权利要求8-12任一项所述的ROM存储单元存储信息的读取方法。
19.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质存储有一个或者多个程序，所述一个或者多个程序可被一个或者多个处理器执行，以实现前述权利要求8-12任一项所述的ROM存储单元存储信息的读取方法。
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* Cited by examiner, † Cited by third party
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US6002607A (en) * 1998-02-24 1999-12-14 National Semiconductor Corporation Read-only-memory (ROM) having a memory cell that stores a plurality of bits of information
EP1441364A1 (de) * 2003-01-21 2004-07-28 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. ROM-Speicher und Verfahren zum Auslesen des ROM-Speichers
GB0406038D0 (en) * 2004-03-17 2004-04-21 Cambridge Silicon Radio Ltd Method for reading rom cell
US7301828B2 (en) * 2006-02-27 2007-11-27 Agere Systems Inc. Decoding techniques for read-only memory
US7791921B2 (en) * 2008-06-10 2010-09-07 Atmel Corporation ROM array with shared bit-lines
US8995164B2 (en) * 2012-11-16 2015-03-31 Texas Instruments Incorporated High-performance scalable read-only-memory cell
US9799409B2 (en) * 2016-03-25 2017-10-24 Avago Technologies General Ip (Singapore) Pte. Ltd. Read-only memory (ROM) architecture with selective encoding
US11152060B2 (en) * 2019-06-21 2021-10-19 Intel Corporation Multi-bit read-only memory device

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