KR19990072825A - 복수비트의정보를저장하는메모리셀을가지는판독전용기억장치(ｒｏｍ)및그형성방법 - Google Patents

복수비트의정보를저장하는메모리셀을가지는판독전용기억장치(ｒｏｍ)및그형성방법 Download PDF

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Abstract

1개의 열의 판독전용 기억장치 셀은 복수의 코딩 (비트) 라인을 셀의 상기 열에 인접하여 형성하고 상기 복수의 코딩 라인에 상기 셀을 선택적으로 접속함으로써 프로그램되어 2 비트 이상의 정보를 각 셀 내에 저장하여 상기 2 비트 이상에 의하여 정의된 상기 다른 논리 조건은 메모리 셀에 접속된 코딩 라인에 의하여 표시된다.

Description

복수 비트의 정보를 저장하는 메모리 셀을 가지는 판독전용 기억장치 (ＲＯＭ) 및 그 형성 방법{READ-ONLY-MEMORY (ROM) HAVING A MEMORY CELL THAT STORES A PLURALITY OF BITS OF INFORMATION AND METHOD FOR FORMING THE SAME}
본 발명은 판독전용 기억장치에 관한 것이며, 보다 구체적으로는, 복수 비트의 정보를 저장하는 메모리 셀을 가지는 ROM에 관한 것이다.
판독전용 기억장치는 1회만 프로그램되는 비휘발성의 메모리이다. 그 결과로써, ROM은 상기 ROM 내부에 저장된 정보가 변화되지 않을 것으로 예상되는 응용 분야에 일반적으로 사용된다.
도 1은 종래 기술의 ROM (1)을 설명하는 블록도를 도시한다. 도 1에서 도시된 바와 같이, ROM (1)은 행과 열로 배열된 복수의 메모리 셀 (12)을 가지는 저장부 (10)와, 입력 번지를 디코드 (decode)하여 판독될 저장부 (10)내의 상기 메모리 셀 (12)을 식별하는 디코더부(14)를 포함한다. 공지된 바와 같이, 저장부 (10)내의 각 메모리 셀 (12)은 2개의 논리 상태중의 1개로서 1 비트의 정보를 영구적으로 저장한다.
도 1에 추가적으로 도시된 바와 같이, ROM (1)은 디코더부 (14)와 함께, 판독될 저장부 (10)내의 상기 셀에 동작 전압을 공급하는 프리차지부 (18)와 판독되어진 상기 각각의 메모리 셀 (12)에 관련된 출력 전압을 감지하는 감지 증폭기부 (20)를 추가로 포함한다.
추가적으로, ROM (1)은 상기 메모리 셀 (12)로부터 상기 감지 증폭기부 (20)로 상기 출력 전압을 통과시키는 멀티플렉서부 (22)와 ROM (1)의 여러 부분의 동작을 제어하는 제어부 (24)를 또한 포함한다.
도 2는 저장부 (10)를 설명하는 구성도를 도시한다. 도 2에서 도시된 바와 같이, 저장부 (10)에 형성된 복수의 메모리 셀의 각 메모리 셀 (12)은 1개의 MOS 트랜지스터로써 구현된다.
추가적으로, 저장부 (10)는 각 워드 라인 (WL)이 1개 행의 셀에 대응하도록 배열된 복수의 워드 라인 (WL1 내지 WLn)과, 각 비트 라인 (BL)이 1개 열의 셀에 대응하도록 배열된 복수의 비트 라인 (BL1 내지 BLm)을 또한 포함한다.
상기 셀이 논리 "1"과 같은, 제 1 논리 상태를 저장하면 상기 트랜지스터의 소스에 상기 트랜지스터의 게이트를 접속하거나 상기 셀이 논리 "0"과 같은, 제 2 논리 상태를 저장하고 있으면 상기 셀에 대응하는 워드 라인 (WL)에 접속함으로써 상기 셀을 제작하는 중에 각 셀 (12)은 프로그램되어 상기 2개의 논리 상태중의 1개를 저장한다.
동작 중에, 1 바이트의 셀과 같은, 1개 행의 셀 내의 소정 개수의 메모리 셀 (12)이 판독될 경우, 다른 워드 라인 (WL)을 접지 시키는 반면에, 디코더부 (14)는 판독될 셀을 포함하는 행에 대응하는 상기 워드 라인 (WL)에 게이트 전압을 인가한다. 동시에, 프리차지부 (18)는 판독될 셀에 대응하는 비트 라인 (BL)에 프리차지된 드레인 전압을 인가한다.
도 2의 제 1 행 내의 제 1 셀과 같은, 특정 셀 (12)의 게이트가 상기 트랜지스터의 소스에 접속되면, 이어서 상기 게이트 전압은 상기 트랜지스터를 켜지 않는다. 이것은, 차례로, 상기 셀에 대응하는 상기 비트 라인 (BL)이 상기 프리차지된 드레인 전압에 충전되어 유지되도록 한다. 그 결과로써, 감지 증폭기부 (20)는 상기 비트 라인 (BL)상에서 "하이" 전압 상태를 감지하고, 논리 "1"을 출력한다.
다른 한편, 도 2의 제 1 행 내의 제 2 셀과 같은, 특정 셀 (12)의 게이트가 상기 워드 라인 (WL)에 접속되면, 이어서 상기 게이트 전압은 상기 트랜지스터를 켜고, 그리하여 상기 셀에 대응하는 비트 라인 (BL)을 접지로 방전하게 한다. 그 결과로써, 감지 증폭기부 (20)는 상기 비트 라인 (BL)상에서 "로우" 전압 상태를 감지하고, 논리 "0"을 출력한다.
ROM이 공지되었다고 하더라도, ROM을 사용하는 시스템이 소형화, 고속화 및 저가격화 되면서, 많은 응용분야에서 ROM 역할의 중요성으로 인하여 보다 고속화되고, 전력을 덜 소모하고, 작은 실리콘 영역을 차지하는 ROM을 구현해야 할 지속적인 필요가 있다.
본 발명은 각 메모리 셀 내에 복수 비트의 정보를 저장함으로써 종래 기술의 ROM보다 빠르며, 전력과 영역을 덜 소모하는 판독전용 기억장치를 제공한다.
본 발명의 ROM은 복수의 행을 가지는 메모리 셀의 일열을 포함한다. 각 메모리 셀은 차례로 상기 셀 내에 저장된 정보의 비트 수에 의하여 정의된 복수의 논리 상태중의 1개로서 복수 비트의 정보를 영구적으로 저장한다. 추가적으로, 상기 복수의 논리 상태는 복수의 접속-정의 논리 상태를 포함한다.
본 발명의 ROM은 또한 상기 복수의 행에 대응하는 복수의 워드 라인을 포함한다. 각 워드 라인은 메모리 셀들의 열 내의 대응 메모리 셀에 차례로 접속된다.
본 발명에 따르면, 상기 ROM은 또한 상기 열의 셀에 인접하여 형성된 복수의 코딩 라인을 포함한다. 접속-정의 논리 상태를 저장하는 셀의 열의 각각의 셀이 복수의 코딩 라인중의 하나의 코딩 라인에 접속되어, 다른 접속-정의 논리 상태를 저장하는 메모리 셀이 다른 코딩 라인에 접속된다.
동작에서, 예를 들면, 제 1 논리 상태를 메모리 셀이 상기 어느 코딩 라인에도 접속되지 않는 상태로 정의하고, 제 2 논리 상태를 메모리 셀이 제 1 코딩 라인에 접속된 상태로 정의하여 3개의 인접한 코딩 라인을 가지는 메모리 셀 내에 4개의 논리 상태를 가지는 2 비트의 정보가 저장된다.
유사하게, 상기 제 3 및 제 4 논리 상태는 상기 메모리 셀이 상기 제 2 및 제 3 코딩 라인에 각각 접속되는 상태로 정의된다. 그리하여, 셀의 열 내의 셀이 판독되는 경우, 상기 4개의 논리 상태중의 1개를 표시하는 코딩 라인 상에 3-비트 전압 패턴이 존재한다.
추가적으로, 본 발명의 ROM은 또한 상기 코딩 라인 상에서 상기 전압 패턴을 감지하고, 상기 셀 내에 저장된 비트의 논리 상태를 표시하는 워드를 출력하는 감지 증폭기/변환기를 포함한다. 상기 예에서는, 상기 3-비트 전압 패턴이 감지되고 상기 2 비트의 논리 상태를 식별하는 2-비트의 워드로 변환된다.
본 발명의 원리가 사용된 실시예를 나타내는 이하의 상세한 설명과 첨부 도면을 참조하면서 본 발명의 특징과 장점을 더욱 상세하게 설명한다.
도 1 은 종래 기술의 ROM (1)을 설명하는 블록도이다.
도 2 는 저장부 (10)를 설명하는 구성도이다.
도 3 은 본 발명에 따른 ROM (100)을 설명하는 블록도이다.
도 4 는 본 발명에 따른 저장부 (110)를 설명하는 구성도이다.
도 5a 내지 5c는 본 발명에 따른 ROM 코드의 변환을 설명하는 다이어그램이다. 도 5a 는 일련의 2-비트 세그먼트 (segment)로 분리되는 원래의 ROM 코드 세그먼트 (130)를 설명한다. 도 5b 는 2-비트 시퀀스 (sequence)를 3-비트 시퀀스로 변환하는 변환키 (132)를 설명한다. 도 5c 는 2-비트 시퀀스로부터 3-비트 시퀀스로 변환된 후에 상기 원래의 ROM 코드 (130)를 표시하는 변환된 ROM 코드 (134)를 설명한다.
도 6 은 본 발명에 따른 감지 증폭기/변환기부 (sense amp/converter) (120)를 설명하는 구성도이다.
도 7 은 본 발명에 따른 감지 증폭기/변환기부 (120)의 또 다른 구현을 설명하는 구성도이다.
도 8 은 2개 트랜지스터의 메모리 셀 내에 저장된 4 비트의 정보를 설명하는 구성도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1, 100 : 판독전용 기억장치 10, 110 : 저장부
12, 112 : 메모리 셀 14, 114 : 디코더 (decoder)부
18, 118 : 프리차지 (precharge)부 20 : 감지 증폭기부
22, 122 : 멀티플렉서 (multiplexor)부 24, 124 : 제어부
120 : 감지 증폭기/변환기부 130. 134 : ROM 코드
132 : 변환키
도 3은 본 발명에 따른 ROM (100)을 설명하는 블록도를 도시한다. 이하에서 보다 자세히 설명되는 바와 같이, 각 메모리 셀 내에서 복수 비트의 정보를 저장함으로써 본 발명은 속도를 증가시키고 소비되는 상기 전력 및 영역을 감소시킨다.
도 3에 도시된 바와 같이, ROM (100)은 행과 열로 배열된 복수의 메모리 셀 (112)을 가지는 저장부 (110)와, 입력 번지를 디코드하여 판독될 저장부 (110)내의 메모리 셀 (112)을 식별하는 디코더부 (114)를 포함한다.
도 3에 추가로 도시된 바와 같이, ROM (100)은 디코더부 (114)와 함께, 판독된 저장부 (110)내의 상기 메모리 셀 (112)에 동작 전압을 공급하는 프리차지부 (118)를 추가로 포함한다.
추가적으로, ROM (100)은 판독되어진 각 메모리 셀 (112)로부터 전압 출력을 감지하고 상기 감지된 출력 전압에 대응하여 상기 셀 내에 저장된 비트의 논리 상태를 식별하는, 판독된 각 메모리 셀에 대한 다중-비트를 출력하는 감지 증폭기/변환기부 (120)를 추가로 포함한다.
추가적으로, ROM (100)은 또한 상기 메모리 셀 (122)로부터 상기 감지 증폭기/변환기부 (120)로 상기 출력 전압을 통과시키는 멀티플렉서부 (122)와 ROM (100)의 다양한 부분의 동작을 제어하는 제어부 (124)를 포함한다.
도 4는 본 발명에 따른 저장부 (110)를 설명하는 구성도를 도시한다. 도 4에 도시된 바와 같이, 상기 복수의 메모리 셀의 각 셀 (112)은 단일 MOS 트랜지스터로 구현된다.
추가적으로, 저장부 (110)는 각 워드 라인 (WL)이 1개의 행의 셀에 대응하도록 배열된 복수의 워드 라인 (WL1 내지 WLn)과 각 열의 셀에 대응하는 3개의 코딩 (비트) 라인 (CL1 내지 CL3)을 또한 포함한다.
본 발명에 따라서, 도 4에서의 각 메모리 셀 (112)은 2 비트의 정보에 의하여 정의되는 상기 4개의 논리 상태중의 1개를 저장함으로써 2 비트의 정보를 영구적으로 저장한다.
셀을 프로그래밍하기 전에, 상기 원래의 다중-비트 ROM 코드는 각각이 3-비트 세그먼트로 변환되어 변환된 ROM 코드를 형성하는 일련의 2-비트 세그먼트로 분리된다. 이어서 프로그래밍은 상기 변형된 ROM 코드에 따라서 상기 코딩 라인 (CL1 내지 CL3)에 상기 트랜지스터의 드레인을 선택적으로 접속함으로써 제조 중에 실시된다.
도 5a 내지 5c는 본 발명에 따른 ROM 코드의 변환을 설명하는 다이어그램을 도시한다. 도 5a는 일련의 2-비트 세그먼트로 분리되는 원래의 ROM 코드 (130)를 도시한다. 도 5b는 2-비트 세그먼트를 3-비트 세그먼트로 변환하는 변환키 (132)의 실시예를 도시한다. 도 5c는 변환키 (132)에 의하여 2-비트 세그먼트로부터 3-비트 세그먼트로 변환된 후에 상기 원래의 ROM 코드 (130)를 표시하는 변환된 ROM 코드 (134)를 도시한다.
도 5b에 도시된 바와 같이, "1-1"은 "1-1-1"로 변환되고, "0-1"은 "0-1-1"로 변환되고, "1-0"은 "1-1-0"으로 변환되고, "0-0"은 "1-0-1"로 변환된다.
상기 변환된 ROM 코드 (134)가 준비되면, 각 3-비트 세그먼트가 사용되어 상기 코딩 라인 (CL)중의, 존재한다면, 어느 것이 셀의 드레인에 접속되는지를 정의한다.
예를 들어, 도 4에 도시된 바와 같이, 상기 논리 상태 "1-1"을 "1-1-1"로써 저장하는 상기 제 1 행 내의 제 1 셀은 상기 코딩 라인 (CL)의 어느 것에 상기 셀의 드레인을 접속하지 않음으로써 프로그램된다. 유사하게, 상기 논리 상태 "0-1"을 "0-1-1"로써 저장하는 상기 제 1 행 내의 제 2 셀은 상기 제 1 코딩 라인 (CL1)에 상기 셀의 드레인을 접속함으로써 프로그램된다.
상기 논리 상태 "0-0" 및 "1-0"을 "1-0-1" 및 "1-1-0"으로 각각 저장하는 상기 제 1 행 내의 상기 제 3 및 제 4 셀은 상기 제 2 및 제 3 코딩 라인 (CL2 및 CL3)에 상기 셀의 드레인을 각각 접속함으로써 프로그램된다.
그리하여, 도 4에 도시된 구현에서, 가능한 논리 상태 중에, 상기 논리중의 1개는 접속되지 않은 것으로 정의되고, 상기 특정 드레인 대 코딩 라인 접속이 상기 셀에 의하여 유지되는 논리 상태를 정의한다는 점에서 상기 잔여 논리 상태는 접속-정의 논리 상태가 된다. 그리하여, 논리 상태의 총 개수는 복수의 접속-정의 논리 상태를 포함한다.
동작에서, 셀의 일행 내의, 4개의 셀과 같은, 소정 개수의 메모리 셀 (112)이 판독될 경우, 디코더부 (114)는 다른 워드 라인 (WL)을 접지 시키는 반면 판독될 상기 셀을 포함하는 상기 행에 접속된 상기 워드 라인 (WL)에 게이트 전압을 인가한다. 동시에, 프리차지부 (118)는 판독될 상기 셀에 접속된 상기 코딩 라인 (CL)에 프리차지된 드레인 전압을 인가한다.
상기 제 1 행 내의 상기 제 1 셀과 같은, 특정 셀 (112)의 드레인이 대응하는 코딩 라인 (CL)중의 1개에 접속되지 않으면, 상기 게이트 전압이 인가될 경우, 상기 트랜지스터는 켜지지 않는다. 결과로써, 상기 대응하는 각각의 코딩 라인 (CL)은 상기 프리차지된 드레인 전압에 충전되어 유지된다.
감지 증폭기/변환기부 (120)는 이어서 상기 3-비트 세그먼트로부터 상기 원래의 2-비트 세그먼트로 재변환되는 3개의 "하이" 전압을 감지한다. 상기 2-비트 세그먼트는 상기 제 1 셀 내의 2 비트 정보, 즉 "1-1", 의 논리 상태를 식별하는 2-비트 워드로서의 출력이다.
상기 제 1 행 내의 상기 제 2 셀과 같은, 특정 셀 (112)의 드레인이 상기 제 1 코딩 라인 (CL1)에 접속되면, 상기 게이트 전압이 인가된 경우 상기 트랜지스터가 켜진다. 결과로써, 상기 잔여 코딩 라인 (CL2 및 CL3)의 각각은 프리차지된 드레인 전압에 충전되어 있는 동안 상기 제 1 코딩 라인 (CL1)은 접지에 방전된다.
감지 증폭기/변환기부 (120)는 이어서 상기 3-비트 세그먼트로부터 상기 원래의 2-비트 세그먼트로 재변환되는 1개의 "로우" 전압 및 2개의 "하이" 전압을 감지한다. 상기 2-비트 세그먼트는 상기 제 2 셀 내에서의 2-비트 정보, 즉, "0-1", 의 상기 논리 상태를 식별하는 2-비트 워드로서의 출력이다.
유사하게, 상기 제 1 행 내의 제 3 셀과 같은, 특정 셀 (112)의 드레인이 상기 제 2 코딩 라인 (CL2)에 접속되면, 상기 게이트 전압이 인가된 경우, 상기 트랜지스터는 켜진다. 결과로써, 제 1 및 제 3 코딩 라인 (CL1 및 CL3)이 프리차지된 드레인 전압에 충전되어 있는 동안 상기 제 2 코딩 라인 (CL2)은 접지에 방전된다.
감지 증폭기/변환기부 (120)는 이어서 상기 3-비트 세그먼트로부터 상기 원래의 2-비트 세그먼트로 재변환되는 "하이" 전압, "로우" 전압, 및 "하이" 전압을 감지한다. 상기 2-비트 세그먼트는 상기 제 3 셀 내의 2 비트의 정보, 즉 "0-0"의 논리 상태를 식별하는 2-비트 워드로서의 출력이다.
결국, 상기 제 1 행 내의 제 4 셀과 같은, 특정 셀 (112)의 드레인이 상기 제 3 코딩 라인 (CL3)에 접속되면, 상기 게이트 전압이 인가된 경우, 상기 트랜지스터는 켜진다. 결과로써, 상기 제 1 및 제 2 코딩 라인 (CL1 및 CL2)이 상기 프리차지된 드레인 전압에 충전되어 있는 동안 상기 제 3 코딩 라인 (CL3)은 접지에 방전된다.
감지 증폭기/변환기부 (120)는 이어서 상기 3-비트 세그먼트로부터 상기 원래의 2-비트 세그먼트로 재변환되는 "하이" 전압, "하이" 전압, 및 "로우" 전압을 감지한다. 상기 2-비트 세그먼트는 상기 제 4 셀에서의 2-비트 정보, 즉 "1-0"의 논리 상태를 식별하는 2-비트 워드로 출력된다. 그리하여, 8 비트의 데이터는 도 4에 도시된 구현에서의 4개의 메모리 셀로부터 판독된다.
도 6은 본 발명에 따른 감지 증폭기/변환기부 (120)를 설명하는 구성도를 도시한다. 도 6에 도시된 바와 같이, 감지 증폭기/변환기부 (120)는 4개의 열과 같은, 소정 개수의 열에 대응하는 복수의 감지 증폭기/변환기 (138)를 포함한다.
다른 논리 조합을 사용하여 상기 동일한 역변환을 얻을 수 있다고 하더라도, 상기 변환기 (138)의 각각은 1쌍의 논리곱 (AND) 게이트로 구현된다. 상기 논리곱 게이트는 상기 논리곱 게이트의 구동 능력을 증가시켜서 상기 감지 증폭기로써 동작한다. 대체적으로, 종래의 감지 증폭기는 각 쌍의 논리곱 게이트로 사용될 수 있다.
도 7은 본 발명에 따른 감지 증폭기/변환기부 (120)의 또 다른 구현을 설명하는 구성도를 도시한다. 도 7에 도시된 바와 같이, 각 열로 1쌍의 논리곱 게이트를 사용하기보다는, 1쌍의 멀티플렉서 (140 및 142)가 각 열로 대신 사용된다.
상기 도 7의 구현에서, 코딩 라인 (CL2)이 멀티플렉서 (140)의 반전 및 반전되지 않은 입력에 접속되어 있고 코딩 라인 (CL3)이 멀티플렉서 (142)의 반전 및 반전되지 않은 입력에 접속되어 있는 동안, 제 1 코딩 라인 (CL1)은 멀티플렉서 (140 및 142) 양자에 대한 선택 라인으로써 사용된다. 멀티플렉서 (140 및 142)에 대한 진리표는 표 1에 도시된다.
추가적으로, 도 7의 구현은 확장 가능하다. 그리하여, 5개의 코딩 라인이 각 열로 사용되면, 코딩 라인 (CL2, CL3, CL4 및 CL5)이 상기 멀티플렉서 중의 대응하는 1개의 반전 및 반전되지 않은 입력에 접속되어 있는 동안, 2개의 추가적인 멀티플렉서가 사용되어 제 1 코딩 라인 (CL1)이 접속되어 4개의 모든 멀티플렉서의 입력을 선택한다.
그리하여, 본 발명에 따르면, ROM은 각 열의 셀에 대응하는 복수의 코딩 라인, 복수의 워드 라인, 및 복수의 메모리 셀을 가진 것으로 설명된다.
각 메모리 셀은 상기 셀 내에 저장된 정보의 비트 수에 의하여 정의된 복수의 논리 상태 중의 1개로 복수 비트의 정보를 영구적으로 저장한다. 상기 복수의 논리 상태는, 사용된 코딩 라인의 수에 따라서, 상기 복수의 논리 상태와 동일하거나 동일하지 않은 복수의 접속-정의 논리 상태를 포함한다.
본 발명에 따르면, 다른 접속-정의 논리 상태를 저장하는 메모리 셀이 다른 코딩 라인에 접속되도록 접속-정의 논리 상태를 저장하는 각 셀은 복수의 코딩 라인중의 1개 코딩 라인에 접속된다.
1개 트랜지스터의 메모리 셀 내에 2 비트의 정보를 저장하는 것에 추가하여, 추가적인 비트의 정보는 추가적인 트랜지스터 및 코딩 라인을 사용하여 각 메모리 셀 (122)내에 저장될 수 있다.
표 2에 도시된 바와 같이, 256개의 논리 상태를 가지는 8 비트의 정보가 9개의 코딩 (비트) 라인을 사용하는 4개 트랜지스터의 메모리 셀 내에 저장될 수 있는 동안에, 16개의 논리 상태를 가지는 4 비트의 정보는 5개의 코딩 (비트) 라인을 사용하는 2개 트랜지스터의 메모리 셀에 저장될 수 있다.
그리하여, 표 2에 도시된 바와 같이, 본 발명은 종래의 ROM에 의하여 필요했던 것보다 1 비트만이 더 필요하다. 예를 들어, 본 발명은 4개의 트랜지스터 및 9개의 비트 라인을 가지는 1개의 셀로 8 비트를 표시한 반면, 종래 기술의 ROM은 각각이 1 비트 라인을 가지는 8개의 셀로 8 비트를 표시한다.
도 8은 2개 트랜지스터의 메모리 셀 내에 저장된 4 비트의 정보를 설명하는 블록도를 도시한다. 도 8에 도시된 바와 같이, 2개 트랜지스터의 셀 내의 4 비트의 정보를 표시하기 위하여, 상기 접속-정의 논리 상태는 각 메모리 셀이 0개, 1개 또는 2개의 코딩 라인에 접속되도록 한다.
제 1 대체 실시예에서는, 1개의 트랜지스터 및 3개의 코딩 라인을 사용하여 2-비트 세그먼트의 4개의 논리 상태를 표시하기보다는, 1개의 트랜지스터 및 4개의 코딩 라인이 사용되어 상기 2-비트 세그먼트의 4개의 논리 상태를 표시할 수 있다.
이 경우에, 모든 상기 논리 상태는 특정 드레인 대 코딩 라인 접속에 의하여 표시된다. 결과로써, 논리 상태의 총 개수는 상기 복수의 접속-정의 논리 상태와 동일하다. 하지만, 상기 제 1 논리 상태가 3개의 0 대신에 4개의 0을 가지기 때문에, 본 실시예는 소비 전력 측면에서 덜 효율적이다.
제 2의 대체 실시예에서는, 7개 또는 8개의 코딩 (비트) 라인을 사용하여 3 비트의 정보가 1개 트랜지스터의 메모리 셀 내에 저장된다.
제 3의 대체 실시예에서는, 상기 메모리 셀을 1개 이상의 코딩 라인에 접속하지 않음으로써 1개의 상기 논리 상태를 표시하기보다는, 상기 논리 상태는 각각 상기 워드 라인에 상기 트랜지스터의 게이트를 접속하지 않거나, 상기 워드 라인 및 코딩 라인에 상기 트랜지스터의 게이트 및 드레인을 접속하지 않거나, 트랜지스터를 전혀 형성하지 않음으로써 또한 표시될 수 있다.
본 발명의 일 장점은, 상기 평균 워드 라인 용량이 실질적으로 동일한 크기의 종래 기술의 ROM과 동일하다는 것이다. 1개의 행 내의 상기 트랜지스터의 모든 게이트가 상기 도 4의 실시예에서 상기 대응하는 워드 라인에 접속되더라도, 각 셀이 2 비트를 표시하기 때문에, 50%의 적은 트랜지스터가 존재한다.
종래 기술에서는, 평균적으로 1개의 행 내의 트랜지스터의 50%만이 상기 대응하는 워드 라인에 접속되지만, 각 트랜지스터가 1 비트만을 표시하기 때문에 2배의 트랜지스터가 존재한다. 그리하여, 양자의 접근 방법에서 워드 라인 용량은 실질적으로 동일하다.
또 다른 장점은, 상기 코딩 (비트) 라인 상에서의 용량이 본 발명의 도 4의 실시예에서 75% 정도 감소된다는 것이다. 상기 종래 기술에서는, 1개 열의 셀 내의 모든 메모리 셀은 상기 메모리 셀 내의 트랜지스터의 드레인을 통하여 대응하는 비트 라인에 접속된다.
하지만, 상기 도 4의 실시예에서는, 평균적으로, 1개의 열의 셀 내의 각 4개의 셀 중의 1개의 메모리 셀만이 상기 트랜지스터의 드레인을 통하여 상기 동일한 코딩 (비트) 라인에 접속된다. 그리하여, 1개의 추가적인 비트 라인을 추가함으로써, 상기 도 4의 실시예는 상기 비트 라인 용량을 75% 감소시켜서 ROM (100)의 동작 속도를 차례로 증가시킨다. (본 발명이 3 비트 라인을 가지는 1개의 셀로서 2 비트를 표시하는 반면에, 종래 기술의 ROM은 각각 1개의 비트 라인을 가지는 2개의 셀로서 2 비트를 표시한다).
상기 도 4의 실시예에서의 감소된 코딩 (비트) 라인 용량은 ROM (100)에 의하여 소비되는 전력을 25% 정도 감소할 수 있다. 종래 기술의 ROM에서는, "0-0" 비트 패턴은 상기 셀이 판독될 경우 상기 대응하는 2 비트 라인이 방전되게 하는 상기 워드 라인에 양 셀의 게이트를 접속함으로써 프로그램된다.
하지만, 도 4에 도시된 바와 같이, "0-0" 패턴이 상기 제 1 행 내의 제 3 셀과 같은, 단일 셀로부터 판독되면, 상기 3개의 코딩 라인중의 1개만이 방전된다. 결과적으로, 본 발명은 종래의 ROM 보다 전력을 덜 필요로 한다. 하지만, 표 3에 도시된 바와 같이, 추가적인 트랜지스터가 사용되어 메모리 셀을 구현할 경우 상기 장점은 점차적으로 감소된다.
하지만, 본 발명의 또 다른 장점은 2개의 트랜지스터와 2 비트 라인을 사용하여 상기 2 비트의 정보를 저장하는 종래 기술의 ROM 내에서 2 비트의 정보를 저장하는데 필요한 것보다 25% 정도의 작은 영역을 필요로 하여 1개의 트랜지스터 및 3개의 코딩 라인을 가지는 메모리 셀 내에 2 비트의 정보를 저장한다.
8 비트 -> 9 비트 내지 16비트 -> 17 비트가 확인되면, 상기 백분율은 감소한다.
본 발명을 실시하는데 설명된 본 발명에 대한 다양한 대체 실시예를 사용할 수 있다. 예를 들면, 논리곱 게이트의 쌍 이외의 논리 배열이 사용되어 상기 3-비트 시퀀스를 2-비트 시퀀스로 재변환하는 동안에, 도 5b에서의 상기 3-비트 시퀀스는 다른 2-비트 시퀀스에 지정될 수 있다.
그리하여, 이하의 청구항은 본 발명의 범위를 정의하며, 그러므로 상기 청구항의 범위 내의 구조 및 그 동등한 것도 보호된다.
본 발명에 따른 ROM의 평균 워드 라인의 용량은 종래 기술의 그것과 동일하지만, 각 셀이 2 비트를 표시하기 때문에, 종래 기술과 비교하여 50% 적은 트랜지스터만이 요구된다.
또한, 본 발명에 따른 ROM의 코딩 (비트) 라인상에서의 용량은 종래 기술과 비교하여 75% 정도 감소된다. 그리하여, ROM에 의하여 소비되는 전력이 25% 정도 감소된다.
또한, 본 발명에 따른 ROM에서는, 종래 기술에서 2 비트의 정보를 저장하는데 요구되는 영역과 비교하여 25% 정도 작은 영역이 요구된다.
부언하면, 본 발명의 ROM은 각 메모리 셀 내에 복수 비트의 정보를 저장함으로써 종래 기술의 ROM보다 빠르며, 전력과 영역을 덜 소모하게 된다.

Claims (5)

  1. 판독전용 기억장치에 있어서, 복수의 행을 가짐과 동시에, 그 각각이 복수의 접속-정의 논리 상태를 포함하는 복수의 논리 상태중의 1개를 저장하는 메모리 셀들의 일 열과;
    상기 복수의 행에 대응함과 동시에, 그 각각이 상기 메모리 셀들의 열의 대응 메모리 셀에 접속된 복수의 워드 라인과; 및
    상기 셀들의 열에 인접하여 형성된 복수의 코딩 라인을 포함하며,
    하나의 접속-정의 논리 상태를 저장하는 상기 셀들의 열의 각각의 셀이 상기 복수의 코딩 라인중의 하나의 코딩 라인에 접속되어, 다른 접속-정의 논리 상태를 저장하는 메모리 셀이 다른 코딩 라인에 접속되는 것을 특징으로 하는 판독전용 기억장치.
  2. 제 1 항에 있어서, 상기 복수의 코딩 라인을 수신하도록 접속됨과 동시에, 각 코딩 라인상에서 전압을 감지하며, 각 셀에 의하여 저장된 논리 상태를 표시하는 x-비트 워드를 출력하는 감지 증폭기/변환기를 추가로 포함하는 것을 특징으로 하는 판독전용 기억장치.
  3. 판독전용 기억장치에 있어서, 복수의 행과 복수의 열로 형성됨과 동시에, 그 각각이 복수의 접속-정의 논리 상태를 포함하는 복수의 2x개의 논리 상태중의 1개를 저장하는 복수의 메모리 셀과;
    상기 메모리 셀의 복수의 행에 대응함과 동시에, 그 각각이 메모리 셀의 대응 행에 접속된 복수의 워드 라인과; 및
    상기 셀들의 각 열에 인접하여 형성된 x+1 개의 코딩 라인을 포함하며,
    하나의 접속-정의 논리 상태를 저장하는 상기 셀들의 열의 각각의 셀이 하나의 코딩 라인에 접속되어, 다른 접속-정의 논리 상태를 저장하는 각 셀이 다른 코딩 라인에 접속되는 것을 특징으로 하는 판독전용 기억장치.
  4. 판독전용 기억장치에 있어서, 복수의 행과 복수의 열로 형성됨과 동시에, 복수의 접속값을 포함하는 복수의 값중의 1개를 저장하는 복수의 메모리 셀과;
    상기 메모리 셀의 복수의 행에 대응함과 동시에, 그 각각이 메모리 셀의 대응 행에 접속된 복수의 워드 라인과; 및
    상기 셀들의 각 열에 인접하여 형성된 복수의 코딩 라인을 포함하며,
    하나의 접속값을 저장하는 셀들의 열의 각각의 셀이 하나의 코딩 라인에 접속되고, 다른 접속값을 저장하는 각각의 셀이 다른 코딩 라인에 접속되는 것을 특징으로 하는 판독전용 기억장치.
  5. 판독전용 기억장치를 형성하는 방법에 있어서, 복수의 행을 가짐과 동시에, 그 각각이 복수의 접속값을 포함하는 복수의 값중의 1개를 저장하는 메모리 셀들의 일열을 형성하는 단계와;
    상기 복수의 행에 대응함과 동시에, 그 각각이 상기 메모리 셀들의 열의 대응 메모리 셀에 접속된 복수의 워드 라인을 형성하는 단계와; 및
    상기 셀들의 열에 인접하여 형성된 복수의 코딩 라인을 형성하는 단계들을 포함하며,
    하나의 접속값을 저장하는 셀들의 열의 각각의 셀이 상기 복수의 코딩 라인중의 하나의 코딩 라인에 접속되고, 다른 접속값을 저장하는 메모리 셀들이 다른 코딩 라인들에 접속되는 것을 특징으로 하는, 판독전용 기억장치를 형성하는 방법.
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