JP5068915B2 - 精度が改善された多出力電流ミラー - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、一般的に電流ミラーに関し、特に、精度が改善された多出力電流ミラーに関する。
【０００２】
【従来の技術】
電流ミラーは、多くの回路の基本的構成要素であって、１つのエレメントに流れる与えられた電流が他のエレメントで複製されることを可能にする。ミラーの精度は、元の電流のレベル、またはその所定の倍数がどれだけ精密に再生されるかにより決まる。多出力電流ミラーでは、元の電流の１つより多いコピーが出力として与えられる。
【０００３】
従来技術の多出力電流ミラーの１例が図１に示されており、それは多レベル・メモリ・セルの読み出しに応用される。この構成では、読み出し動作中、電流Ｉ_cellがアドレス指定されているセル３０を通って流れる。この電流のレベルは該メモリ・セルが（ｋ＋１）個の状態のうちのどれにあるかによる。この状態を確かめるために、該電流は電流ミラー１０でｋ回再生されて電流Ｉ₁,Ｉ₂,…，Ｉ_k を生じさせる。このとき一連のトランジスタ４１，４２，…，４９のうちの１つがそれぞれの電流を受け取るようにされ、各々それぞれの基準値Ｉ_ref1，Ｉ_ref2，…，Ｉ_refkにより制御され、これによりＩ_refｓに対するＩ_cellの値を感知する一連の基準回路として作用する。これは、ｋ個の電流Ｉ_iがｋ個の基準レベルと比較されることを可能にし、その結果はｋ個のセンス増幅器ＳＡｉにより決定される。図１の回路は米国特許第５，１７２，３３８号から改造されており、これはこの言及によりこれに明確に取り入れられるが、ここでそれと、その幾つかの変化形とがより詳しく記述される。図１のこれらの周辺部分の特別の細部は、多出力電流ミラー１０についての環境を与える以外は、ここでは特に重要ではない。電流ミラー１０の関連のある特性は、それが元の基準電流、ここではＩ_cell、を劣化させることなく電流Ｉ₁ −Ｉ_k の精密な値を提供することである。
【０００４】
電流ミラー１０は１対ｋ装置であり、第１トランジスタ２０は第１脚に、第２トランジスタ２１，２２，…，２９のセットは第２脚の各ブランチにある。電流Ｉ_cellが第１脚に流れるとき、第２脚の各ブランチの第２トランジスタは電流源として作用して再生された電流をそのブランチに供給する。元の電流に対する再生された電流の比は、第１トランジスタ２０に対する第２トランジスタ２１，２２，…，２９の相対的サイズに従って釣り合いがとれている。図１では、電流ミラー１０の全てのトランジスタは、記号“Ｘ”により表示され、同じサイズで示されている。その結果として、第１の電流が第２脚の全てのブランチで、理想的にはＩ_cell＝Ｉ₁ ＝Ｉ₂ ＝…＝Ｉ_k で且つＩ_cellを減少させること無しに、再生される１対ｋ電流ミラーとなる。前の段落で引用された特許においてより詳しく記述されているようにブランチの相対的幅対長さ比を変更する普通の方法によって、電流比のもっと一般的なセットを用意することができる。
【０００５】
実際には、結果は幾つかの理由から理想には及ばない。上記の議論は、全てのトランジスタが所望の寸法に製造されることができてプロセス変動の影響を受けないということを仮定している。それは、全てのトランジスタが理想的に機能するか、或いは少なくとも、トランジスタ毎の物理的位置とは異なる動作特性を与える回路表面上の温度勾配およびその他の変動の影響を受けずに同じく機能するということも仮定している。さらに、ミラーされるトランジスタ２０の制御ゲートに加えられる同じ電圧が例えば第１ブランチのトランジスタ２１とｋ番目のブランチのトランジスタ２９との間でのロスを伴わずに、ミラーするトランジスタ２１，２２，…，２９の各々の制御ゲートにも加えられるということが仮定される。集積回路の発達が進むに連れて、より小さなサイズおよびより低い動作電圧などのデザイン要件がこれらの問題をますます悪化させている。
【０００６】
トランジスタのレスポンスはその幅の、その長さに対する比に依存するので、精度を改良する１つの方法は、いずれの次元におけるサイズの変動の相対的効果も最小になるようにそのサイズを一方のまたは両方の次元において大きくすることである。逆に、デバイスのサイズが減少しているので、これらの相対的寸法変化の結果としてデバイス毎の特性の変化が大きくなる。例えば、図１のアプリケーションでは、トランジスタのサイズがメモリ・セルのピッチ・サイズにより決まるのが普通である。これは、実際上、ミラー・トランジスタの幅を、一緒に感知されるべきトランジスタのグループの幅に制限する。その様な装置では、ピッチ・サイズを大きくすることによってミラー・トランジスタの幅を大きくすることができるけれども、多くの要因がピッチ・サイズの決定に入るが、電流ミラー・トランジスタの幅はそれらのうちの１つ、それも小さい方の１つに過ぎない。トランジスタの長さは余り制限されないけれども、長さの増大はサイズを大きくすることにつながり、動作上の或いはプロセスのどの様な変化も増幅されるという結果である。
【０００７】
多出力電流ミラーでは、トランジスタ２０−２９のうちの幾つかは必然的に或る与えられた１つからは他からよりも遠いので、プロセス変動は脚の数が増えるに従ってミラーリングが不正確になってゆくという結果をもたらす。この物理的間隔は、多出力電流ミラーを温度勾配およびその他の回路における作動条件の変動に影響されやすくする。同様に、与えられたミラーするトランジスタがミラーされるトランジスタから遠いほど、それらのそれぞれの制御ゲートの電圧は、他の脚にある介在するトランジスタからのロスおよび経路沿いの他のロスに起因して、ますます大きく異なる。
【０００８】
デバイスの動作電圧が低くなってゆくと、電流レベルもそれに応じて減少するので、いろいろなミラーするＩ_iｓと元のミラーされる基準電流との間の容認できる変動は一層重要になってくる。実例の多レベル、不揮発性メモリでは、精密なメモリ・チップを大量生産する能力は、セルの状態を区別する精密な電流ミラーに決定的に依存する。これは、複製される電流の相対的変化が最小限である必要のあるアナログ回路にも当てはまる。従って、本発明の目的は、精密で、且つ上記の問題から影響を受けにくい多出力電流ミラーを提供することである。
【０００９】
（発明の開示）
本発明は、多出力電流ミラーを提供する。基準電流は、元の電流を劣化させずに元の電流の複製を作るために数個のブランチでミラーされる。元の電流がそれを通って流れるところのミラーされるトランジスタと、各々のブランチに複製された電流を与えるミラーするトランジスタとの両方が数個の別々のトランジスタに細分される。対応する元のトランジスタの実効チャネル幅は、その一区分を形成するトランジスタに共有される。これらの細分されたエレメントは、その出力が結合されて全電流ミラーを形成する数個の部分電流ミラーに物理的に配置される。該部分の物理的配置を部分ミラー毎に換えることにより、１部分ミラーにおける変動が他の部分ミラーにおけるそれを相殺するので、位置に依存する動作特性および製造プロセスの変動が低減される。
【００１０】
一実施態様では、基準電流を作るミラーされるエレメントと、ｋ個のブランチの各々にあるミラーするエレメントとは、各々、幅がｗで、各エレメントについて実効幅Ｗ＝Ｎｗを与え、その結果として全てのブランチについて１のミラーリング配給量を与えるＮ個のトランジスタから成る。これらのＮ（ｋ＋１）個のトランジスタの全ては各々（ｋ＋１）個のトランジスタのＮ個の部分電流ミラーの線形構成をなして物理的に配置され、その各部分ミラーは、ミラーされる電流の一部分を供給するトランジスタと、それをミラーするｋ個のブランチの各々からの１つのトランジスタとを含む。Ｎ個の部分ミラーの各々の（ｋ＋１）個のエレメントは異なる順列に配置される。
【００１１】
本発明の付加的な目的、利点、および特徴は、その好ましい実施態様についての次の記述から明らかとなるが、その記述は添付図面と関連して検討されるべきである。
【００１２】
【発明の実施の形態】
本発明の幾つかの特徴が図２に示されている。図２は、関係する構想のうちの幾つかの略図であって、チップ上での種々のエレメントの実際の物理的配置を描くものではなく、それは図３および４と関連して以下で記述される。図１と同じく、図２は１対ｋ電流ミラーを示していて、対応するエレメントには同様の表示が付されている。元の基準電流Ｉ₀ はエレメントＭＩＲ２００から流れ、エレメントＭＢ１ ２１０〜ＭＢｋ ２９０でミラーされてそれぞれの電流Ｉ₁ 〜Ｉ_k を生じさせる。しかし、図１と比べると、そこに見られる各々の単独のトランジスタは、一般的に、数個の別々のトランジスタに細分されている。
【００１３】
図２ではエレメント２００は図１のトランジスタ２０をＮ個のトランジスタＭＩＲ₀ ２０１〜ＭＩＲ_N ２０９に置き換えていて、チャネル長さを保ちながらそれらの間の元の幅Ｗを細分している。これらのトランジスタの各々のドレーンはまたそのゲートに接続されていて、その全てのゲートはまたライン２６０を通して接続されている。この様にして、ＭＩＲ₀ ２０１〜ＭＩＲ_N ２０９の各々は幅Ｗ／Ｎを有し、全電流の１／Ｎを供給する。結合されたＮ個のトランジスタの全寸法は、“Ｘ”と表示されている図１のトランジスタ２０についてのそれと同じであり、種々の副電流は共通ドレーン・ラインＤＬ₀ ２５０で集められてＩ₀の全電流を生じさせる。（より一般的には、全幅ＷはＭＩＲ_i 間で非対称的に細分されることができ、そしてそれらは異なる長さを持つこともできる。しかし、そのどちらも好ましい実施態様では行われなくて、これらの変化を含めることは以下の議論をさらに不明瞭にするであろう。この種の変化は当該技術においてはありふれていて、上で言及により取り入れられた米国特許第５，１７２，３３８号でもっと充分に論じられている。同様に、以下での他のトランジスタについての議論は、特定の解説を別にして、共通のチャネル長さを仮定している。）
【００１４】
同様に、エレメントＭＢ１ ２１０は今はｎ１個のトランジスタＭＢ１₁ ２１１〜ＭＢ１_n1２１９に細分されていて、その各々のゲートはまたライン２６０に接続されている。その全幅Ｗ₁はこれらのトランジスタ間に分割されていて，各々はＷ₁ ／ｎ１の幅を有する。ＭＢ１_i の各々を通る個々の副電流はドレーン・ラインＤＬ₁ ２５１で集められてＭＢ１ ２１０から全電流Ｉ₁ を生じさせる。
【００１５】
該電流ミラーの他のブランチは同様に細分されている。各々の場合に、Ｗ_i の全チャネル幅はｎｉ個のトランジスタ間で分割され、各々はｗ_i ＝Ｗ_i ／ｎｉの幅を有する。従って、各々が全電流に部分１／ｎｉを与え、それはドレーン・ラインＤＬ_i で集められてＩ_i を生じさせる。相互に対するおよび元の基準電流Ｉ₀ に対するミラーされた電流Ｉ₁ −Ｉ_k の各々の相対的値は、対応する幅Ｗ₁ −Ｗ_k とＷ₀ （或いは、交互に、長さ）とのそれぞれの比により決まる。例えば、もしＷ₁ ＝２Ｗ₂ （またはＬ₁ ＝１／２Ｌ₂ ）ならば、Ｉ₁ ＝２Ｉ₂ である。この全幅の差は、ＭＢ２と同数のトランジスタをＭＢ１に持つけれども（ｎ１＝ｎ２）、ＭＢ１内の各トランジスタをこれらのＭＢ２の幅の２倍とすることによって、得られる。交互に、ＭＢ１およびＭＢ２内の各トランジスタが同じサイズ（Ｗ₁ ／ｎ１＝Ｗ₂ ／ｎ２）を有するけれども、ＭＢ１における数が２倍で、ｎ１がｎ２の２倍であると取ることができる。（もちろん、相対的な数とサイズとの両方は共にもっと複雑な構成で変えられることができる。）従って、個々のトランジスタが全て同じサイズだと取ることができるけれども、互いに関しておよびＮに関してｎ１−ｎｋを異ならせることによって電流比を固定することができる。
【００１６】
残りの議論の殆どについて、Ｎ＝ｎ１＝ｎ２＝…＝ｎｋおよびＷ＝Ｗ₁ ＝Ｗ₂ ＝…＝Ｗ_ｋの選択肢が取られるが、それは、この両方が議論を簡単にすると共に特に有益な実施態様だからである。この場合、電流ミラー１００はＩ₀ ：Ｉ₁ ：Ｉ₂ ：…：Ｉ_k ＝１：１：１：…：１の比で電流を理想的に生じさせる。もっと一般的な場合に関する幾つかのコメントが終わりに与えられる。
【００１７】
これらを仮定して図２に戻り、さらにｋ＝３で、従って１００が１対３電流ミラーである特別の例を取り上げる。ミラーされるエレメントＭＩＲ２００と、ミラーするエレメントＭＢ１ ２１０、ＭＢ２ ２２０、およびＭＢ３ ２９０の各々との両方が幅Ｗ／ＮのＮ個のトランジスタを含む。再び、図２は、回路の略図であって、これらのトランジスタの現実の物理的配置を表すためのものではない。
【００１８】
本発明は、トランジスタの物理的配置により多出力電流ミラーに伴う精度問題の多くを減少させる。物理的配置は別として、製造の際にトランジスタのプロセス変動は、トランジスタの全てが所望の公称寸法を有するとは限らないということになる。それらの現実のサイズは或る分布に従うはずであり、そしてトランジスタの数が多いほど、この分布の平均は公称値に近くなり、従ってミラーリングがより正確となるはずである。交互に、これは、１つのトランジスタが利用できる現実のチャネル幅が限られているときでも、より広い実効チャネル幅を得る方法であると考えられる。従来の技術におけるメモリ・アレイの例では、電流ミラーにおける１つのトランジスタの幅ｗはピッチ・サイズに限定されている。このときＮ個のその様なトランジスタを組み合わせれば、ピッチ・サイズのｎ倍の実効チャネル幅、Ｗ＝Ｎｗが可能となり、これによりピッチ・サイズに対するこの幅の依存を緩和することができる。
【００１９】
図２のトランジスタは、位置に依存し且つ各ブランチＭＢｉ内のミラーするトランジスタの、ＭＩＲ２００内のミラーされるトランジスタに対する近さの違いに依存する処理および動作の両方における変動に起因する効果を最小にするために集積回路上に物理的に配置されている。これは、ＭＩＲ２００、ＭＢ１ ２１０、ＭＢ２ ２２０、およびＭＢｋ２９０の各々からＮ個のトランジスタのうちの１つをインターリーブして副または部分電流ミラーを形成することにより行われる。このプロセスはもう（Ｎ−１）回だけ繰り返されるが、各々の場合に該トランジスタの物理的配置は異なる順列をなす。この様にして、例えば、温度勾配は１つの部分ミラーにおいてＭＢ１からのトランジスタに対してＭＢ２からのそれに対してよりも影響を及ぼすけれども、これは、ＭＢ１とＭＢ２との位置が逆になっている他のミラーにおいて相殺され、従って結果として得られるＩ₁ およびＩ₂ の差を最小にする。同様に、他の位置依存動作特性と、プロセスフローとにおける変動はＭＩＲ２００とミラーするブランチＭＢｉとの間で平らにされる。
【００２０】
その結果として、トランジスタの総数は（ｋ＋１）Ｎである。もし全ての異なる順列が一度取られたならばＮ＝（ｋ＋１）！であり、その結果は全部で（ｋ＋１）（ｋ＋１）！個のトランジスタとなる。ここで使用されるｋ＝３の例については、これは９６個のトランジスタである。電流ミラーをなるべく精密にすることは、回路のサイズとコンポーネントの数とを減らすという競合する目的と釣り合わされねばならない。目標は各Ｉ_i にＩ₀ を精密に反映させることであるので、好ましくは部分的にミラーされるエレメントＭＩＲ_i と与えられた部分電流ミラーの各ブランチからの部分的エレメントＭＢ１_i −ＭＢｋ_i との間の平均距離を最小にする構成だけが選ばれる。従って、もしトランジスタがそのチャネルが線形に置かれて回路上に配置されるならば、ＭＩＲ２００からのエレメントＭＩＲ_i は中央に置かれる。即ち、各副ミラーにおいてそれは、ｋが偶数ならば中央のトランジスタであり、或いは、実例の場合のようにｋが奇数ならば２つの中央のトランジスタのうちの一方である。これは順列の最大数を（ｋ＋１）の因数で（ｋ＋１）！に減少させると共に、必要なダイの面積の対応する減少をもたらす。
【００２１】
ミラーされる電流のうちの幾つかが他よりも重要でないと考えられるならば、順列の数をさらに減少させることができる。これは、全体としての精度を回路サイズと釣り合わせなければならない設計決定事項である。例えば、図１に示されている多状態メモリ・セルの読み出しへのアプリケーションでは、電流Ｉ₁ の精度はＩ₂ またはＩ₃ より重要であるかも知れない。この様な事情では、順列のうちの、Ｉ₁ に重きを置かない幾つかを、メモリ・チップ上の周辺エレメントの量を減少させるために省略し、最大数より少ない部分電流ミラーを使用することができる。
【００２２】
図３は、その様な最大数より少ない数の順列を使用する電流ミラーの物理的配置を示している。ＭＩＲ２００と３つのブランチＭＢ１ ２１０、ＭＢ２ ２２０、およびＭＢ３ ２９０の各々との５個のトランジスタは４の５グループに線形に配置されており、各グループは基準電流Ｉ₀ の一部分を与えるトランジスタＭＩＲ_i を中央位置に有し、ミラーするブランチの各々からの１つのトランジスタが該グループを完成させる。図４は、細部無しでこの構成を示すだけの図３の簡単化された形である。ＭＩＲ２００からのトランジスタを同じ位置に保つ６番目の可能な順列（上から読んで、１−３−０−２）が無くて、Ｉ₁ に対するＩ₂ およびＩ₃ の重要度を低下させていることに注意されたい。
【００２３】
図３の２０個のトランジスタは、４個のトランジスタを各々有する５つの部分電流ミラーＭ'₁−Ｍ'₅３０１−３０５に線形に配置されている。各トランジスタは、ぼかされた長方形により示されている拡散領域を有する。この上に制御ゲートが置かれ、水平の実線棒で示されており、その下にチャネルが形成されている。これらの領域は底のトランジスタＭＢ１₁２１１について符号が付されており、制御ゲートＧ３５３はソースＳ３５５とドレーン３５１との間のチャネルを画定している。これらの領域は他のデバイスにおいても同じであるけれども、図を簡単にするために符号は付されていない。通常のように、どれがソースでどれがドレーンであるかは、それらの接続により決まるので、いずれかまたは全部のデバイスで逆にされることができる。チャネルの長さはＬで示され、１つのトランジスタの幅はｗ＝Ｗ／５で示されており、ＭＩＲ２００およびブランチＭＢｉの各々についてＷの全実効チャネル幅を与えている。
【００２４】
部分ミラーＭ'₁３０１に注目すると、これは（上から）ＭＢ３₁ ２３１、ＭＢ２₁ ２２１、ＭＩＲ₁ ２０１、およびＭＢ１₁ ２１１から成っている。ＭＩＲ₁ ２０１は中央に位置するので、ＭＢ２₁ ２２１およびＭＢ１₁ ２１１の両方から等距離にある。もし、例えば、図３の下から上へ広がる温度勾配があると、ＭＢ２₁ ２２１およびＭＢ１₁ ２１１は、互いに異なると共にＭＩＲ₁ ２０１とも異なる動作をする。この効果は直ぐ上のミラーＭ'₂３０２では逆転され、ここではＭＢ１およびＭＢ２からの対応するエレメントの位置は逆転している。従って、個々別々の副電流が合計されるとき、該勾配に起因するＩ₁ とＩ₂ との差は小さくなる。同様に、位置に依存する動作条件または処理条件の他の変動は改善される。Ｉ₃ を構成する副電流についての精度の同様の変動がＭ'₃−Ｍ'₅３０３−３０５の他の順列で減少される。図４は、図３の細部無しでこれらの順列の略図を与えており、ここで“０”はＭＩＲの副エレメントを指し、“ｉ”はＭＢｉの副エレメントを指す。再び、この実施態様では、この例ではＩ₂ およびＩ₃ についてのより低い精度を犠牲にしてスペースを節約するために最高には及ばない実施態様を使用できることを示すために、考えられる６番目の順列Ｍ'₆が省略されていることに注意するべきである。
【００２５】
部分ミラーの各々を形成する部分または副電流は、垂直に走るドレーン・ラインＤＬ₀ −ＤＬ₃ ２５０−２５３によって集められる。対応するドレーンへの結線は点で示されている。基準電流のためのドレーン・ラインＤＬ₀ ２５０は、それらのそれぞれのドレーンに接続されるべきＭＩＲ₁ −ＭＩＲ₅ ２０１−２０５のゲートについての第２の点も有する。図３を簡単にするために、２つの追加の結線が隠されている。ゲートの全ては図２において線２６０により示されているように結び合わされていて、それは、各ゲートに落とされた結線を有するもう一本の線をＤＬ_i に平行に走らせることによって行われることができ、そして、ソースの全ては、図２においてＶ_ccとして示されている電圧に接続される必要があり、それは同様に実現されることができる。
【００２６】
より一般的には、図２の部分電流ミラーは、図３に示されている以外の配置で構成されることができる。例えば、個々の電流ミラーは依然としてトランジスタの線形構成から成ることができるけれども、いろいろな副ミラーは必ずしも全てが共線（同一直線上に配置）的でなくても良い。前述した副ミラーを使用する共通図心構成のいろいろな一般化も可能であるけれども、実際には該バイ・ピッチ・サイズは実行可能な可能性の数を制限するかも知れない。
【００２７】
種々の電流の比をＩ₀ ：Ｉ₁ ：Ｉ₂ ：…：Ｉ_k ＝１：１：１：…：１以外の比とすることもできる。これは、幅対長さ比が最早等しくはなくなるようにミラー内のトランジスタの相対寸法を変更する標準的方法で行われることができる。交互に、或いはさらに、それは、それに各エレメントＭＩＲまたはＭＢ_iが細分されるところの副エレメントの相対的個数を変えることによって行われることができる。例えば、同じ寸法を有するように製造された全てのトランジスタで、電流の比は、与えられたエレメントを構成する副エレメントの数の比により設定される。もしＭＩＲ２００とＭＢ１ ２１０とが各々６個の副エレメントから成っていて各々１つが６個の部分電流ミラーに入り、ＭＢ２ ２００が３個のエレメントのみから成っていて部分ミラーのうちの３個だけの中に存在するならば、比はＩ₀ ：Ｉ₁ ：Ｉ₂ ：…＝２：２：１：…等々に設定される。従って、それがＭＩＲｉのうちの少なくとも１つを有する限りは、必ずしも全ての部分ミラーが全電流ミラーの各脚に対応する副エレメントを包含する必要はない。同様に、各部分ミラーは、ミラーされるエレメントまたはブランチ・エレメントＭＢ_i からの２個以上の副エレメントを包含することができる。そのとき電流比は、ドレーン・ラインＤＬ₀ −ＤＬ_k ２５０−２５９で合計されてＩ₀ −Ｉ_k を形成するエレメントの総数の比により決定される。
【００２８】
図３の回路の１つのアプリケーションは、図１に示されたような不揮発性エレメント・メモリに組み込まれる精密な電流ミラーを提供することである。これは、上で従来の技術において言及により取り入れられた米国特許第５，１７２，３３８号に記載されている一種の多レベルＥＥＰＲＯＭまたはフラッシュ・メモリ・デバイス、或いはケルビン・Ｍ・コンリー、ジョン・Ｓ・マンガン、およびジェフリー・Ｇ・クレイグにより２０００年２月１７日に出願され、“他の指定されたブロックにおける物理的ブロック特性の同時多重データ・セクタ・プログラミングおよび蓄積を伴うフラッシュＥＥＰＲＯＭシステム”と題され、この言及によりここに明確に取り入れられる同時係属中の米国特許出願第０９／５０５，５５５号に記載されている様なデバイスであることができる。
【００２９】
ミラー・トランジスタはメモリ・セルと一緒に形成されることができる。それらの拡散領域は、メモリ・トランジスタの適切な拡散領域と同時に形成されるであろう。制御ゲートは、例えば、メモリ・セルにおいて制御ゲートのために使用される第３ポリ層の一部分として形成され、ドレーン・ラインは第２金属層と共に形成される。多レベル・メモリ・セルは、読み出しユニット中のセルの数に対応するセンス・グループに配置される。これらの各々は、例えば、１６個のセルから成ることができ、実際のサイズは、読み出しまたはベリファイ動作中の、より多くを読み出すことの複雑さと、より少数を読み出すことの遅さとの妥協を表す設計選択肢である。選択されたセンス・グループ・サイズについてのこのピッチは、ミラー・トランジスタがその中にはまり込むべき許容可能な幅ｗを決定する。Ｎ個の電流ミラーを取ることにより、これはＷ＝Ｎｗの実効トランジスタ幅（即ち模範的実施態様では５ｗ）を許すと共に、前述した位置に依存する変動のいずれをも減少させることを可能にする。
【００３０】
実施および方法の種々の細目は単に本発明を説明するものである。その様な細目の種々の変更は本発明の範囲内にあり、それは添付されている請求項によってのみ限定されるべきものであることが理解されるであろう。
【図面の簡単な説明】
【図１】 特定のアプリケーションにおける多出力電流ミラーの従来技術例を示す。
【図２】 本発明の構造の略図である。
【図３】 図２からの略図の実施態様の物理的配置である。
【図４】 図３の単純化された形であり、そこにあるエレメントの配置を明らかにしている。

Claims (20)

1. 集積回路における多出力電流ミラーであって、
   ２より大きいＮ個のトランジスタの第１セットであって、前記第１セットの各トランジスタのドレーンをそのゲートに接続し、前記第１セットのＮ個のトランジスタの全てのドレーンを互いに接続して基準電流をもたらすＮ個のトランジスタの第１セットと、
   Ｎ個のトランジスタの複数の第２セットであって、前記第２セットのうちの所与の１セット内の全てのトランジスタのドレーンを互いに接続して、対応した複数の電流をもたらすＮ個のトランジスタの複数の第２セットと、を備え、
   前記トランジスタの全てのゲートを互いに接続し、前記トランジスタの全てのソースは同じ電圧レベルであり、
   前記トランジスタは、前記集積回路ではＮ個の部分電流ミラーとして物理的に配置され、また前記第１セットからの１つのトランジスタと前記第２セットのそれぞれからの１つのトランジスタとをそれぞれ含み、前記部分電流ミラーの各トランジスタは線形に配置され、前記部分電流ミラーの線形に配置された各トランジスタは異なる順列をなして配列される多出力電流ミラー。
2. 請求項１記載の多出力電流ミラーにおいて、
   各部分電流ミラーにおいて、前記第１セットからのトランジスタは、中央に配置される多出力電流ミラー。
3. 請求項１記載の多出力電流ミラーにおいて、
   前記部分電流ミラーは、線形の配置が同一線形順序に配置される方法。
4. 請求項１記載の多出力電流ミラーにおいて、
   所与の１セットのトランジスタの全ては、製作公差内で同じ幅対長さ比を有する多出力電流ミラー。
5. 請求項４記載の多出力電流ミラーにおいて、
   前記第２セットの数は、３である多出力電流ミラー。
6. 請求項５記載の多出力電流ミラーにおいて、
   Ｎは、５である多出力電流ミラー。
7. 請求項４記載の多出力電流ミラーにおいて、
   前記集積回路は、不揮発性メモリ回路である多出力電流ミラー。
8. 請求項７記載の多出力電流ミラーにおいて、
   前記不揮発性メモリ回路は、フラッシュＥＥＰＲＯＭセルのアレイを含む多出力電流ミラー。
9. 請求項８記載の多出力電流ミラーにおいて、
   前記フラッシュＥＥＰＲＯＭセルは、多レベル・メモリ・セルである多出力電流ミラー。
10. 請求項８記載の多出力電流ミラーにおいて、
    前記トランジスタは、前記フラッシュＥＥＰＲＯＭセルのアレイのセンス・グループのピッチに対応するチャネル幅を有する多出力電流ミラー。
11. 集積回路上に多出力電流ミラーを形成する方法であって、前記電流ミラーは、基準電流をもたらすミラーされるエレメントと、ミラーされた電流をそれぞれもたらす複数のミラーするブランチとからなる方法において、
    前記ミラーされるエレメントを、２より大きい整数であるＮ個の部分的にミラーされるエレメントに細分するステップと、
    前記複数のミラーするブランチのそれぞれを数個の部分ブランチ・エレメントに細分するステップと、
    複数の、Ｎより大きくないＭ個の部分電流ミラーを形成するステップであって、各部分電流ミラーは、前記部分的にミラーされるエレメントのうちの少なくとも１つと前記部分ブランチ・エレメントのうちの少なくとも１つとからなる形成するステップと、
    各部分電流ミラーのエレメントを、それぞれの物理的配置が異なるように、前記集積回路上に物理的に配置するステップと、
    を含む方法。
12. 請求項１１記載の方法において、
    それぞれの物理的配置は線形に配置され、各部分電流ミラーの線形に配置されたエレメントは異なる順列をなして配列される方法。
13. 請求項１２記載の方法において、
    前記部分電流ミラーは、線形の配置が同一線形順序に配置される方法。
14. 請求項１３記載の方法において、
    ＭはＮに等しく、前記部分的にミラーされるエレメントは各部分電流ミラーにおいて中央に配置される方法。
15. 請求項１４記載の方法において、
    前記複数のミラーするブランチのそれぞれにおける部分ブランチ・エレメントの数は、Ｎである方法。
16. 請求項１５記載の方法において、
    前記複数のミラーするブランチの数は、３である方法。
17. 請求項１６記載の方法において、
    Ｎは、５である方法。
18. 請求項１４記載の方法において、
    前記集積回路は、不揮発性メモリ回路である方法。
19. 請求項１８記載の方法において、
    前記不揮発性メモリ回路は、フラッシュＥＥＰＲＯＭセルのアレイを含む方法。
20. 請求項１９記載の方法において、
    前記フラッシュＥＥＰＲＯＭセルは、多レベル・メモリ・セルである方法。

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