KR20020041048A - 고집적화를 위한 다중 바이어스 전류원 - Google Patents

Abstract

본 발명은 반도체메모리 장치의 아날로그 집적회로에 관한 것으로 특히 집적회로 내에 많은 서브블럭들이 반복되는 경우, 트랜지스터의 매칭특성이 거리 증가에따라 열화되지 않고, 인접 서브블럭 간의 거리를 최소화하여 레이아웃 시 라우팅 면적을 줄일 수 있으며, 바이어스 생성 회로의 전류소모를 줄일 수 있는 다중 바이어스 전류원 회로를 제공하는데 그 목적이 있다. 이를 위하여 본 발명은 바이어스 전류원 회로에 있어서, 공급전원을 입력으로 하여 바이어스를 생성하는 바이어스 생성 회로부; 상기 바이어스 생성 회로부의 출력 바이어스를 전류미러로 카피하여 입력받아 자신 내부의 기능블럭에 바이어스를 공급하는 제 1 서브블럭; 및 상기 제 1 서브블럭으로부터 전류미러를 통해 바이어스를 카피받아 자신 내부의 기능블럭에 바이어스를 공급하는 제 2 서브블럭을 포함하여 이루어진다.

Description

고집적화를 위한 다중 바이어스 전류원 {Multiple bias current source for large integration}

본 발명은 반도체 집적회로에서 널리 이용되는 바이어스 회로에 관한 것으로, 특히 칩 내의 많은 기능블럭들이 반복될 경우 각 기능블럭들에 공급되는 바이어스가 거리가 증가함에따라 매칭 특성이 열화되지 않고, 바이어스 생성 회로의 전류소모를 줄이며 집적도를 향상시켜 향후 고성능의 집적회로에 적합한 다중 바이어스 전류원 회로에 관한 것이다.

도1은 종래기술의 일예에 따른 바이어스 전압원의 상세 회로도이다.

상기 도1을 참조하면, 종래의 바이어스 전압원은 공급전원(V_DD)을 입력으로하는 제 1 전류원(I_REF)과 상기 전류원의 출력을 드레인과 게이트의 입력으로 하고 소오스가 접지된 제 1 NMOS 트랜지스터(100)가 바이어스 생성 회로부를 이루고, 상기 제 1 NMOS 트랜지스터(100)와 게이트 및 소스를 공통으로하여 전류미러를 형성하며, 각 게이트단자의 전압 V를 각 서브블럭 내의 기능블럭에 바이어스 전압으로 공급하는 다수의 NMOS 트랜지스터(101a 내지 101n)에 의해 각 서브블럭 내의 기능블럭으로 바이어스가 공급되어진다.

그러나, 도 1의 바이어스 전압원은 전압으로 각 서브블럭에 바이어스를 공급하는 구조로서, 상기 바이어스 생성 회로부로 부터 각 서브블럭이 멀어질수록 매칭 특성이 열화되는 경향이 있다.

여기서, 각 서브블럭은 바이어스 생성 회로로부터 바이어스를 공급받는 NMOS트랜지스터(101a 내지 101n)와 특정 기능을 수행하는 기능블럭으로 이루어진 블럭을 의미하며, 상기 기능블럭은 도면에 도시되어 있지 않다.

도 2는 종래기술의 다른 예를 나타내는 바이어스 전류원의 상세 회로도이다.

상기 도 2를 참조하면, 종래 방식의 바이어스 전류원은 공급전원(V_DD)을 입력으로하는 제 1 전류원(I_REF)과 상기 전류원의 출력을 드레인과 게이트의 입력으로 하고 소오스가 접지된 바이어스 생성 회로부가 구성되고, 제 1 NMOS 트랜지스터(200)에 의해 상기 제 1 NMOS 트랜지스터(200)와 게이트 및 소스를 공통으로하여 서브블럭 내의 각 기능블럭에 바이어스 전압 V를 공급하는 제 2 NMOS 트랜지스터 (201a 내지 201n), 그리고 상기 공급전원(V_DD)을 소스 입력으로 하고 게이트와 드레인이 연결되어 MOS 다이오드로서 동작하며 상기 제 2 NMOS 트랜지스터(201a 내지 201n)의 드레인으로 바이어스를 공급하는 PMOS 트랜지스터(211a 내지 211n)로 이루어진다.

여기서, 각 N개의 서브블럭은 상기 NMOS 및 PMOS 트랜지스터 쌍과 각 서브블럭의 특정 기능을 수행하는 기능블럭으로 이루어지며, 각 기능블럭은 도면에 도시되어 있지 않다.

상기 제 1,2 종래기술의 예에서, 제 1 종래기술은 상기와 같이 바이어스 생성 회로로 부터 멀어질수록 매칭 특성이 열화된다.

한편, 상기 제 2 종래기술에서는 상기 제 2 NMOS 트랜지스터(201a 내지 201n)에 각각 바이어스를 공급하기 위한 PMOS 트랜지스터(211a 내지 211n)가 각각연결되어 매칭 특성은 향상되었으나, 공급하여야 하는 서브 블럭의 수에 비례해서 연결선이 증가하게 되어 라우팅 면적이 증가하게 되고, 바이어스 생성 회로부의 전류소모가 증가된다.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 매칭 특성이 좋으며, 바이어스 생성 회로의 전류소모가 적고, 라우팅 면적이 줄어 집적도를 높일 수 있는 다중 바이어스 전류원 회로를 제공하는데 그 목적이 있다.

도 1은 종래기술에 따른 바이어스 전압원 회로를 나타내는 상세 회로도,

도 2는 종래기술의 다른 예에 따른 바이어스 전류원 회로를 나타내는 상세회로도,

도 3은 본 발명에 따른 다중 바이어스 전류원 회로를 나타내는 상세 회로도.

* 도면의 주요부분에 대한 부호의 설명 *

1000 : 바이어스 생성 회로부

2000a 내지 2000n : 제 1 ∼ 제 N 서브블럭

300, 400a 내지 400n, 500a 내지 500n : 전류미러

300a ∼ 300b, 301a ∼ 30na, 301b ∼ 30nb : NMOS 트랜지스터

311a ∼ 31na, 311b ∼ 31nb : PMOS 트랜지스터

3000a ∼ 3000n : 서브블럭 내의 각 기능블럭

상기 목적을 달성하기 위하여 본 발명은 다중 바이어스 전류원 회로에 있어서, 공급전원을 입력으로 하여 바이어스를 생성하는 바이어스 생성 회로부; 상기 바이어스 생성 회로부의 출력 바이어스를 전류미러로 카피하여 입력받아 자신 내부의 기능블럭에 바이어스를 공급하는 제 1 서브블럭; 및 상기 제 1 서브블럭으로부터 전류미러를 통해 바이어스를 카피받아 자신 내부의 기능블럭에 바이어스를 공급하는 제 2 서브블럭을 포함한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.

도3은 본 발명에 따른 다중 바이어스 전류원 회로를 나타내는 상세 회로도이다.

이하, 본 발명의 실시예에 대해서 상기 도3을 참조하면, 본 발명의 다중 바이어스 전류원 회로는, 공급전원(V_DD)을 입력으로 하고, 바이어스(I_b)를 생성하는 바이어스 생성 회로부(1000)와 상기 바이어스 생성 회로부(1000)의 출력 바이어스(I_b)를 전류미러로 카피하여 입력받아 내부의 기능블럭(3000a)에 전압 V_out을 공급하며, 인접한 다음 서브블럭(2000b)에 바이어스(I_b)를 공급하는 제 1 서브블럭(2000a) 및 인접한 서브블럭으로 부터 전류미러를 통해 바이어스를 카피받아 내부의 기능블럭에 바이어스를 공급하는 다수의 제 2 서브블럭(2000b 내지 200n)을 포함하여 이루어진다.

상기 바이어스 생성 회로부(1000)는공급전원(V_DD)을 입력으로 하는 전류원(I_REF), 상기 전류원(I_REF)의 출력을 게이트와 드레인의 입력으로 하고, 소스가 접지된 제 1 NMOS 트랜지스터(300a) 및 상기 제 1 NMOS 트랜지스터와 소스 및 게이트를 공통으로 하여 전류미러(300)를 이루는 제 2 NMOS 트랜지스터(300b)로 이루어지며, 상기 제 1 및 제 2 NMOS 트랜지스터(300a, 300b)는 제 1 전류미러(300)로 상기 제 2 NMOS 트랜지스터(300b)의 드레인으로 바이어스(I_b)를 출력한다.

상기 제 1 서브블럭(2000a)은 상기 바이어스 생성 회로부(1000)의 출력을 게이트와 드레인의 입력으로 하고, 소스가 공급전원에 연결된 1 PMOS 트랜지스터(311a)와 상기 제 1 PMOS 트랜지스터(311a)와 소스 및 게이트를 공통으로 하여 전류미러(400a)를 이루는 제 2 PMOS 트랜지스터(312a)와 상기 제 2 PMOS 트랜지스터(312a)의 드레인에 게이트와 드레인이 연결되고 소스가 접지되어, 기능블럭(3000a)에 게이트 전압(V_out)을 바이어스로 공급하는 제 3 NMOS 트랜지스터(301a) 및 상기 제 3 NMOS 트랜지스터(301a)와 게이트와 소스를 공통으로 하여 전류미러(500a)를 이루며, 인접한 서브블럭(2000b)에 바이어스를 공급하는 제 4 NMOS 트랜지스터(301b)를 포함하여 이루어지며, 각 서브블럭의 제 1 전류미러(400a ∼ 400n)는 인접한 서브블럭의 바이어스를 카피하며, 제 2 전류미러(500a ∼ 500n)는 상기 제 1 전류미러(400a ∼ 400n)의 출력을 입력받아 인접한 다음 서브블럭에 바이어스 I_b를 공급하며, 서브블럭내의 특정 기능을 수행하기 위한 기능블럭(3000a ∼ 3000n)에 바이어스 전압 V_out을 공급한다.

따라서, 상기 제 1 서브블럭(2000a)의 출력은 다시 상기 제 1 서브블럭(2000a)과 동일한 형태의 전류미러를 갖는 제 2 서브블럭(2000b)의 입력으로 연결되며, 이러한 N개의 서브블럭(2000a ∼ 2000n)에서의 전류미러(400a ∼ 400n, 500a ∼ 500n)는 동일한 동작이 이루어진다.

결국, 전술한 바와 같이 각 서브블럭(2000a ∼ 2000n)에서 전류미러(400a ∼ 400n, 500a ∼ 500n)를 사용함으로써, 매칭 특성을 향상시킬 수 있으며, 상기 바이어스 생성 회로(1000)에서 각 서브블럭(2000a ∼ 2000n)으로 바이어스 I_b를 공급하지 않아 바이어스 생성 회로부(1000)의 전류소모를 줄일 수 있으며, 인접한 서브블럭에서 바이어스를 카피함으로써 서브블럭(2000a ∼ 2000n)의 증가에 따른 회선수의 증가를 줄이고, 각 미러(300, 400a ∼ 400n, 500a ∼ 500n)를 이루는 MOS 트랜지스터의 거리를 최소화하여 설계함으로써 레이아웃(Layout) 시 라우팅으로 인한 면적을 줄여 집적도를 높일 수 있다.

상술한 것처럼 본 발명의 다중 바이어스 전류원 회로는 상기 종래의 바이어스 회로에서 처럼 바이어스 생성 회로부에서 모든 서브블럭에 바이어스를 공급하는 방법을 피하고 인접 회로 간에 전류미를 이용하여 바이어스를 카피하여 사용하게 함으로써, 상기 종래기술에 비해 전류소모와 매칭 특성의 열화를 줄이고, 아울러 집적도를 높임을 실시예를 통해 알아보았다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 본 발명은 인접한 서브블럭에서 전류미러를 이용하여 바이어스를 카피하여 사용하게 함으로써, 바이어스 생성 회로의 전류소모와 각 서브블럭에서의 미스 매치를 줄이고, 아울러 라우팅 면적을 최소화하여 고집적화가 가능함을 알아보았다.

Claims (4)

1. 반도체 집적회로의 바이어스 전류원 회로에 있어서,

   공급전원을 입력으로 하여 바이어스를 생성하는 바이어스 생성 회로부;

   상기 바이어스 생성 회로부의 출력 바이어스를 전류미러로 카피하여 입력받아 자신 내부의 기능블럭에 바이어스를 공급하는 제 1 서브블럭; 및

   상기 제 1 서브블럭으로부터 전류미러를 통해 바이어스를 카피받아 자신 내부의 기능블럭에 바이어스를 공급하는 제 2 서브블럭

   을 포함하여 구성됨을 특징으로 하는 다중 바이어스 전류원 회로.
2. 제 1 항에 있어서,

   상기 바이어스 생성 회로부는,

   공급전원을 입력으로 하는 전류원;

   상기 전류원의 출력을 게이트와 드레인의 입력으로 하고, 소스가 접지된 제 1 NMOS 트랜지스터; 및

   상기 제 1 NMOS 트랜지스터와 소스 및 게이트를 공통으로 하여 전류미러를 이루며, 드레인 출력을 상기 제 1 서브블럭의 바이어스로 공급하는 제 2 NMOS 트랜지스터

   를 포함하여 구성됨을 특징으로 하는 다중 바이어스 전류원 회로.
3. 제 2항에 있어서,

   상기 제 1 서브블럭은,

   상기 바이어스 생성 회로부의 출력을 게이트와 드레인의 입력으로 하고, 소스가 공급전원에 연결된 1 PMOS 트랜지스터;

   상기 제 1 PMOS 트랜지스터와 소스 및 게이트를 공통으로 하는 제 2 PMOS 트랜지스터;

   상기 제 2 PMOS 트랜지스터의 드레인에 게이트와 드레인이 연결되고 소스가 접지되어, 자신의 내부 기능블럭에 게이트 전압을 바이어스로 공급하는 제 3 NMOS 트랜지스터; 및

   상기 제 3 NMOS 트랜지스터와 게이트와 소스를 공통으로 하며, 상기 제 2 서브블럭에 바이어스를 공급하는 제 4 NMOS 트랜지스터

   를 포함하여 이루어짐을 특징으로 하는 다중 바이어스 전류원 회로.
4. 제 3 항에 있어서,

   상기 제 2 서브블럭은,

   상기 제 1 서브블럭의 바이어스를 카피하는 제 1 전류미러; 및

   상기 제 1 전류미러의 출력을 입력받아 인접한 다음 서브블럭에 바이어스를 공급하는 제 2 전류미러

   를 포함하여 이루어짐을 특징으로 하는 다중 바이어스 전류원 회로.