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Hintergrund
der Erfindung
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Die
vorliegende Erfindung betrifft dynamische Direktzugriffsspeicherschaltungen
und insbesondere Abgleichschaltungen in dynamischen Direktzugriffsspeicherschaltungen.
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Dynamische
Direktzugriffsspeicher-(DRAM)-Schaltungen sind bekannt. In einer DRAM-Schaltung
können
Millionen oder sogar Milliarden von Speicherzellen vorhanden sein.
Die Speicherzellen werden typischerweise in einer Vielzahl von Speicher-Arrays gruppiert,
von denen jedes eine Untergruppe der Gesamtanzahl der Speicherzellen der
DRAM-Schaltung enthält.
Z.B. kann eine 256 Megabit-DRAM-Zelle bis zu 256 Arrays aufweisen,
von denen jedes ungefähr
1 Megabit von DRAM-Zellen enthält.
Die Arrays können
in Zeilen und Spalten, z.B. 32 × 8
angeordnet sein.
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Die
Speicherzellen in jedem Array sind wegen eines leichteren Zugangs
ebenfalls in Zeilen und Spalten angeordnet. Eine Vielzahl von Bitleitungen und
Wortleitungen werden anschließend
eingesetzt, um von jeder Speicherzelle zu lesen und/oder darauf zu
schreiben. Zum besseren Verständnis
kann man sich die Bitleitungen als in vertikaler Richtung angeordnet
vorstellen, obwohl die Bitleitungen entweder vertikal oder horizontal
angeordnet sein können,
wobei die Wortleitungen senkrecht zu den Bitleitungen angeordnet
sind.
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Eine
Spalte von Speicherzellen ist im Allgemeinen an ein Paar von Bitleitungen
gekoppelt. Während
des aktiven Zyklus des DRAM-Speichers kann die Information auf die
Zellen durch die Bitleitungen geschrieben oder davon gelesen werden.
Die Bitleitungen sind typischerweise komplementär, wobei eine Bitleitung auf "Low" und die andere Bitleitung
auf "High" während des
Lesens oder Schreibens steht. Wenn der DRAM-Speicher z.B. mit 3
V betrieben wird, betragen die Spannungen auf den Bitleitungen typischerweise
0 V und 3 V während
eines bestimmten aktiven Zyklus.
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Während des
inaktiven Zyklus werden die Bitleitungen als Vorbereitung für den nächsten aktiven
Zyklus vorgeladen. Das Vorladen gleicht die Spannungen auf dem Paar
Bitleitungen auf einen vorbestimmten Spannungswert ab, der typischerweise
ungefähr
die Hälfte
des "High"-Spannungswerts ist.
Unter Verwendung des vorherigen Beispiels können die Spannungen auf dem
Paar Bitleitungen auf z.B. 1,5 V in Vorbereitung für den nächsten aktiven Zyklus
vorgeladen werden.
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Um
die Erklärung
zu erleichtern zeigt
1 eine beispielhafte Abgleichschaltung
100 des
Standes der Technik, die dazu eingesetzt ist, die Bitleitungen vorzuladen,
wobei eine derartige Schaltung z.B. in der
US 4,967,395 offenbart ist. Wie dargestellt
ist die Schaltung an die Bitleitungen
102a 102b aus
dem Array
104 gekoppelt. Die Bitleitungen
102a und
102b sind,
wie zuvor erwähnt,
komplementär
zueinander. Während
des inaktiven Zyklus schaltet ein Signal EQ auf der Leitung
106 einen
Schalter
108 (typischerweise ein n-FET) an, um die Bitleitungen
102a und
102b kurzzuschließen, um
ihre Spannungen im Wesentlichen abzugleichen. Das selbe Signal EQ
schaltet ebenfalls den Schalter
110, der typischerweise
ein n-FET ist, der an die Bitleitung
102a gekoppelt ist,
um einen Vorladepotentialwert VBLEQ an der Bitleitung
102a anzulegen.
Dasselbe Signal EQ schaltet auch einen Schalter
112, der
typischerweise ein n-FET ist, der an die Bitleitung
102b gekoppelt
ist, um einen Vorladespannungswert VBLEQ an der Bitleitung
102b anzulegen.
Durch gleichzeitiges Anschalten all dieser Schalter
108,
110 und
112 werden
die Spannungen auf den Bitleitungen
102a und
102b abgeglichen
und auf den Vorladespannungswert VBLEQ während des inaktiven Zyklus
des DRAMs vorgeladen. Da alle drei Schalter
108,
110 und
112 an
dem Abgleichen der Bitleitungen beteiligt sind, werden sie hierin
als Satz von drei Abgleichschaltern bezeichnet.
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Der
Vorladepotentialwert VBLEQ wird an die zuvor erwähnten Schalter 110 und 112 über einen
optionalen Strombegrenzungs schalter 114 angelegt. Der Schalter 114 ist
typischerweise ein n-FET mit Verarmungsschicht, dessen Gate und
Source miteinander gekoppelt sind. Demgemäß steht der Schalter 114 normalerweise
auf "An" und VBLEQ liegt
immer an den Schaltern 110 und 112 an (die Bitleitungen selbst
empfangen VBLEQ nicht, bis die Schalter 110 und 112 angeschaltet
sind, wie zuvor erläutert). Wenn
eine Spalte von Zellen fehlerhaft ist (z.B. eine der Bitleitungen 102a oder 102b weist
einen Erdschluss auf), verhindert der Schalter 114, dass
der Fehler den Spannungswert VBLEQ übermäßig nach unten zieht und dass
der gesamte DRAM unbrauchbar wird. Die fehlerhafte Spalte von Zellen
kann dann durch eine redundante Spalte von Zellen unter Verwendung
von Standardersetzungsmethoden ersetzt werden.
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2 zeigt
ein mögliches
Layout einer Abgleichschaltung 100 nach 1 einschließlich der Bitleitungen 102a und 102b.
In 2 sind drei Schichten dargestellt: eine Metallschicht,
eine Polysiliziumschicht und eine aktive Schicht. Die Metallschicht
wird zum Implementieren der Bitleitungen und einiger Verbindungen
verwendet. Die Metallschicht ist von einer Polysiliziumschicht überzogen und
ist davon durch eine Dielektrikumsschicht isoliert. Die Polysiliziumschicht
wird dazu verwendet, Gates von Schaltern zu implementieren und für die Leitung
zwischen einigen Schaltern zu sorgen. Die Polysiliziumschicht überlappt
an einigen Stellen eine darunter liegende aktive Schicht, um n-FET-Schalter zu
bilden. Die Arbeitsweisen der Einrichtungen in 2 werden
ausführlicher
in der folgenden Erläuterung
erklärt.
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Das
Signal EQ aus 1 wird auf einer Metallleitung 200 bereitgestellt.
Durch den Kontakt 202 liegt das Signal EQ auch am Polysiliziumleiter 204 an.
Der Polysiliziumleiter 204 bildet die Gates für die Schalter,
die dort ausgebildet sind, wo der Polysiliziumleiter 204 über einer
darunter liegenden aktiven Schicht 206 liegt. Da der Polysiliziumleiter 204 an
vielen Stellen über
der aktiven Schicht 206 liegt, werden zahlreiche Schalter
ausgebildet.
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Der
Schalter 108 von 1 ist ausgebildet, wo
der Polysiliziumbereich 204 die aktiven Bereiche 206a und 206b überlappt.
Wie aus 2 ersichtlich ist der Polysiliziumbereich 204a in
vertikalen Abschnitt des T-förmigen
Polysilizium-Gateabschnitts 204TA angeordnet.
Der Schalter 110 aus 1 ist dort
ausgebildet, wo der Polysiliziumbereich 204b die aktiven
Bereiche 206c und 206d überlappt. Wie aus 2 ersichtlich
ist der Polysiliziumbereich 204b im horizontalen Abschnitt
des T-förmigen
Polysilizium-Gateabschnitts 204 TA angeordnet. Der Schalter 112 aus 1 ist
dort ausgebildet, wo der Polysiliziumbereich 204c die aktiven
Bereiche 206e und 206f überlappt. Wie aus 2 ersichtlich
ist der Polysiliziumbereich 204b im anderen horizontalen
Abschnitt des T-förmigen Polysilizium-Gateabschnitts 204 TA angeordnet.
Die Polysiliziumbereiche 204a, 204b und 204c des
Polysiliziumleiters 204 bilden den T-förmigen Polysilizium-Gateabschnitt 204TA,
der die Schalter 108, 110 und 112 bildet.
Zur leichteren Kennzeichnung wird dieser Polysiliziumleiter hierin als
T-förmiger Polysilizium-Gateabschnitt 204TA bezeichnet
(um ihn vom T-förmigen
Polysilizium-Gateabschnitt 204TB des angrenzenden Bitleitungspaares
zu unterscheiden).
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Der
aktive Bereich 206a des Schalters 108 ist an die
Bitleitung 102a über
den Kontakt 220 gekoppelt. Der aktive Bereich 206b des
Schalters 108 ist an die Bitleitung 102b über den
Kontakt 222 gekoppelt. Wenn das EQ-Signal auf dem Polysiliziumleiter 204 (und
dadurch auf dem Polysiliziumbereich 204a) anliegt, wird
ein leitfähiger
Kanal zwischen den aktiven Bereichen 206a und 206b des
Schalters 108 geschaffen, wodurch die Bitleitungen 102a und 102b in
der in Verbindung mit 1 erläuterten Art und Weise miteinander
kurzgeschlossen werden.
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Das
Vorliegen des EQ-Signals auf dem Polysiliziumleiter 204 führt ebenfalls
dazu, dass dasselbe Signal auf dem Polysiliziumbereich 204b vorliegt, wodurch
ein leitfähiger
Kanal zwi schen den aktiven Bereichen 206c und 206d geschaffen
wird, d.h. dadurch wird der Schalter 110 angeschaltet.
In gleicher Weise führt
das Vorliegen des EQ-Signals auf dem Polysiliziumleiter 204 ebenfalls
dazu, dass dasselbe Signal auch auf dem Polysiliziumbereich 204c vorliegt,
wodurch ein leitfähiger
Kanal zwischen den aktiven Bereichen 206e und 206f geschaffen
wird, d.h. dass der Schalter 112 angeschaltet wird.
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Die
aktiven Bereiche 206e und 206d, die in derselben
aktiven Bereichsschicht liegen, sind miteinander verbunden. Diese
Verbindung stellt das Verbindungsstück 120 aus 1 dar,
d.h. das Verbindungsstück,
das die Schalter 110 und 112 zu VBLEQ (über den
Schalter 114) koppelt. In 2 ist diese
Verbindung mit dem aktiven Bereich 206g des Schalters 114 gekoppelt.
Ein Polysilizium-Gatebereich 230(a) der Polysiliziumleitung 230 dient
als Gate für
den Schalter 114. Diese Polysiliziumschicht 230 koppelt
den Kontakt 234 auch mit der Metallleitung 230,
die wiederum an die Verbindung der aktiven Bereiche 206d/206e über die
Kontakte 236a und 236b gekoppelt ist. Die Metallleitung 232 koppelt deshalb
das Gate des Schalters 114 mit seiner Source auf die in 1 dargestellte
Art und Weise. Normalerweise erlaubt diese Source-Gate-Verbindung, dass
der Schalter 114 anbleibt, d.h., dass ein leitfähiger Kanal
zwischen den aktiven Bereichen 206g und 206h des
Schalters 114 existiert.
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Der
aktive Bereich 206h ist in der aktiven Bereichsschicht
mit dem Metall 240 gekoppelt, das das VBLEQ-Signal trägt. Deshalb
wird das VBLEQ-Signal von dem Metall 204 zu den Schaltern 110 und 112 über den
Schalter 114 geliefert. Der Fachmann wird die Entsprechung
der Elemente des Schaltbilds in 1 und der
des Layouts in 2 leicht verstehen.
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In 2 ist
der zur Implementierung der Abgleichschaltung erforderliche Bereich
grob innerhalb des durch die Pfeile X und Y abgegrenzten Bereiches begrenzt.
In einem typischen 256 Megabit DRAM können z.B. bis zu 4000 Bitleitungspaare
in je dem Array vorhanden sein. Um die verfügbare Fläche für die Implementierung der Abgleichschaltungen
zu maximieren, haben die Designer in der Vergangenheit die Bitleitungspaare
verschachtelt. Durch die Verschachtelung können die ungeraden Bitleitungspaare
mit den Abgleichschaltungen, die z.B. am oberen Rand des Arrays
vorhanden sind, abgeglichen werden, während die geraden Bitleitungspaare
mit Abgleichschaltungen abgeglichen werden können, die z.B. am unteren Rand
des Arrays vorhanden sind.
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3 zeigt
ein hypothetisches Array 300, um dieses Verschachtelungskonzept
zu erläutern.
Im Array 300 ragen die ungeraden Bitleitungspaare 301 und 303 über den
oberen Rand 320 hinaus, um mit den Abgleichschaltungen 322 und 324,
die innerhalb des Abgleichstreifens 326 ausgebildet sind,
abgeglichen zu werden. In gleicher Weise ragen die geraden Bitleitungspaare 302 und 304 über den
unteren Rand 350 hinaus, um mit den Abgleichschaltungen 352 und 354,
die innerhalb des Abgleichstreifens 356 ausgebildet sind,
abgeglichen zu werden. Durch Ineinanderschachteln der Bitleitungspaare
ist mehr Fläche
vorhanden, um die Abgleichschaltungen innerhalb der Ausgleichsstreifen
zu implementieren, z.B. die Abgleichschaltungen 322, 324, 352 oder 354,
als wenn alle Bitleitungen einfach über einen der Ränder 320 und 350 des
Arrays 300 herausragen.
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Unter
Rückbezugnahme
auf 2 wurde herausgefunden, dass die Abmessung X der
Abgleichschaltung typischerweise durch die Abmessung der zur Herstellung
der Speicherzellen innerhalb des Arrays verwendeten Designregeln
vordefiniert ist. Infolge dessen sind die Bitleitungen näher voneinander
beabstandet, wenn die Designregeln für das Array sich ändern, wodurch
die zum Implementieren der Abgleichschaltung verfügbare Fläche reduziert
wird. Wenn sich z.B. die Designregeln innerhalb des Arrays von 0,25 μm auf 0,175 μm ändern, z.B.
im Fall von 1 Gigabit DRAM-Schaltungen, kann die zum Implemen tieren
jeder Abgleichschaltung verfügbare Abmessung
X auf lediglich z.B. 0,5 μm
reduziert werden.
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Obwohl
die Designregeln innerhalb des Arrays kleiner werden können, hat
man ebenfalls herausgefunden, dass Fotolithografie- und Designvorgaben
den Designer davon abhalten, entsprechend aggressive, d.h. kleine
Designregeln bei der Implementierung von Abgleichschaltungen zu
verwenden. Ursache ist teilweise die Tatsache, dass die Speicherzellen
innerhalb des Arrays sehr regelmäßig und wiederholbar
sind und dadurch geeigneter für
kleinere Designregeln sind als die außerhalb des Arrays.
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Wie
zu erwarten ist führt
der Unterschied zwischen den innerhalb des Arrays und außerhalb des
Arrays verwendeten Designregeln zu Designschwierigkeiten. Man betrachte
die Situation, wo die Designregeln innerhalb des Arrays verkleinert
werden, so dass sie wesentlich kleiner als die außerhalb des
Arrays verwendeten sind. Da der Abstand zwischen angrenzenden Bitleitungspaaren
schrumpft, z.B. zwischen den Bitleitungspaaren 301 und 303 in 3,
ist weniger Fläche
zum Implementieren der Abgleichschaltungen außerhalb des Arrays verfügbar (der
hierin verwendete Begriff "angrenzende
Bitleitungspaare" bezieht
sich auf Bitleitungspaare, die aneinander auf einer Seite des Arrays
angrenzen). Sofern kein verbessertes Abgleichschaltungsdesign gefunden
ist, wäre
es nicht mehr möglich,
z.B. die T-förmigen
Polysilizium-Gateabschnitte von angrenzenden Abgleichschaltungen
(z.B. den T-förmigen Polysilizium-Gateabschnitt 204TA und
den T-förmigen
Polysilizium-Gateabschnitt 204TB in 2)
aneinander angrenzend entlang einer Zeile im Abgleichstreifen anzuordnen,
da die Zwischenräume zwischen
angrenzenden Bitleitungspaaren für
solch eine Anordnung zu klein sein könnten.
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Angesichts
des Vorstehenden gibt es den Wunsch nach verbesserten Abgleichschaltungsdesigns
und -verfahren dafür,
die die zur Implementierung der Abgleichschaltung erforderliche
Fläche
in vorteilhafter Fläche
reduzieren.
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Zusammenfassung der Erfindung
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Die
Erfindung betrifft in einer Ausführungsform
eine Abgleichschaltung zum Vorladen eines Paares von Bitleitungen
in einer dynamischen Direktzugriffsspeicherschaltung. Die Abgleichschaltung weist
einen im Wesentlichen T-förmigen
Polysilizium-Gateabschnitt auf, der in einem Winkel relativ zu dem
Paar von Bitleitungen orientiert ist. Der Winkel ist ein anderer
als ein ganzzahliges Vielfaches von 90°. Der im Wesentlichen T-förmige Polysilizium-Gateabschnitt
weist einen ersten Polysiliziumbereich zum Implementieren eines
Gates eines ersten Schalters der Abgleichschaltung auf. Der erste Schalter
ist an eine erste Bitleitung des Paares von Bitleitungen und an
eine zweite Bitleitung des Paares von Bitleitungen gekoppelt.
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Der
im Wesentlichen T-förmige
Polysilizium-Gateabschnitt umfasst ebenfalls einen zweiten Polysiliziumbereich
zum Implementieren eines Gates eines zweiten Schalters der Abgleichschaltung.
Der zweite Schalter ist an die erste Bitleitung des Paares von Bitleitungen
und an eine Vorlade-Spannungsquelle gekoppelt. Der im Wesentlichen
T-förmige
Polysilizium-Gateabschnitt
weist weiterhin einen dritten Polysiliziumbereich zum Implementieren
eines Gates eines dritten Schalters der Abgleichschaltung auf. Der
dritte Schalter ist an die zweite Bitleitung des Paares von Bitleitungen
und die Vorlade-Spannungsquelle gekoppelt.
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In
einer weiteren Ausführungsform
betrifft die Erfindung eine dynamische Direktzugriffsspeicherschaltung,
die ein Array von Speicherzellen aufweist. Die Speicherzellen in
dem Array sind in Zeilen und Spalten angeordnet. Das Array weist
einen ersten Abgleichbereich angrenzend an einen ersten Rand des
Arrays auf. Die dynamische Direktzugriffsspeicherschaltung um fasst
ein erstes Paar von Bitleitungen, das an eine erste Spalte von Speicherzellen
gekoppelt ist. Das erste Paar Bitleitungen erstreckt sich in den
ersten Abgleichbereich hinein.
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Die
dynamische Direktzugriffsspeicherschaltung umfasst ebenfalls eine
erste Abgleichschaltung, die in dem ersten Abgleichbereich zum Vorladen
des ersten Paares von Bitleitungen auf ungefähr einen vordefinierten Vorladepotentialwert
angeordnet ist. Die erste Abgleichschaltung weist einen im Wesentlichen
T-förmigen
ersten Polysilizium-Gateabschnitt mit einem ersten Polysiliziumbereich,
einem zweiten Polysiliziumbereich und einem dritten Polysiliziumbereich
auf. Der T-förmige erste
Polysilizium-Gateabschnitt ist in einem ersten Winkel relativ zum
ersten Paar von Bitleitungen angeordnet. Der erste Winkel ist ein
anderer Winkel als ein ganzzahliges Vielfaches von 90°.
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Die
erste Abgleichschaltung weist ebenfalls einen ersten Schalter auf,
der an eine erste Bitleitung und an eine zweite Bitleitung des ersten
Paares von Bitleitungen gekoppelt ist. Der erste Polysiliziumbereich
stellt ein Gate des ersten Schalters dar, der, wenn er durch ein
erstes an den ersten Polysiliziumbereich angeliefertes Signal aktiviert
wurde, im Wesentlichen die Potentialwerte auf dem ersten Paar von
Bitleitungen abgleicht. Die erste Abgleichschaltung umfasst ebenfalls
einen zweiten Schalter, der an die erste Bitleitung des ersten Paares
von Bitleitungen und eine Vorlade-Spannungsversorgungsquelle gekoppelt
ist. Die Vorlade-Spannungsversorgungsquelle
liefert den vordefinierten Vorladepotentialwert. Der zweite Polysiliziumbereich
bildet ein Gate des zweiten Schalters, der, wenn er durch ein an
den zweiten Polysiliziumbereich geliefertes erstes Signal aktiviert
wurde, die erste Bitleitung auf ungefähr den vordefinierten Vorladepotentialwert
vorlädt.
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Die
erste Abgleichschaltung umfasst weiterhin einen dritten Schalter,
der an die zweite Bitleitung des ersten Paares von Bitleitungen
und die Vorlade-Versorgungsquelle gekoppelt ist. Der dritte Polysiliziumbereich
bildet ein Gate des dritten Schalters. Der dritte Schalter lädt die zweite
Bitleitung auf ungefähr
den vordefinierten Vorladepotentialwert auf, wenn er durch das erste
an den dritten Polysiliziumbereich gelieferte Signal aktiviert wurde.
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Diese
und andere Merkmale der vorliegenden Erfindung werden im Folgenden
ausführlich
in der detaillierten Beschreibung der Erfindung und in Verbindung
mit den folgenden Zeichnungen beschrieben.
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Kurzbeschreibung
der Figuren
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Die
vorliegende Erfindung ist beispielhaft und nicht einschränkend in
den Figuren der beigefügten
Zeichnungen erläutert,
in denen gleiche Bezugszeichen ähnliche
Elemente bezeichnen und in denen:
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1 eine
Beispielabgleichschaltung des Standes der Technik zeigt.
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2 eine
Layout Ansicht der Abgleichschaltung aus 1 ist.
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3 ein
hypothetisches Speicherarray darstellt, um das Verschachtelungskonzept
zu erläutern.
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4 gemäß einer
Ausführungsform
der Erfindung den M-förmigen Polysilizium-Gateabschnitt zum
Implementieren von Gates für
zwei angrenzende Abgleichschaltungen darstellt.
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5 zum
Vergleich und zur Gegenüberstellung
die angrenzenden T-förmigen
Polysilizium-Gateabschnitte der Abgleichschaltungen des Standes
der Technik von 2 zeigt.
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6 gemäß einer
Ausführungsform
der Erfindung eine Layout-Ansicht einer erfindungsgemäßen Abgleichschaltung
darstellt, die den M-förmigen Polysilizium-Gateabschnitt zur
Implementierung seiner Schalter verwendet.
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Detaillierte
Beschreibung der Erfindung
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Die
vorliegende Erfindung wird nun im Detail unter Bezugnahme auf wenige
beispielhafte Ausführungsformen
davon beschrieben, wie sie in den beigefügten Zeichnungen vorgestellt
werden. In der nachfolgenden Beschreibung sind zahlreiche besondere
Details dargelegt, um für
ein vollständiges
Verständnis
der vorliegenden Erfindung zu sorgen. Dem Fachmann wird es jedoch
einleuchten, dass die vorliegende Erfindung ohne einige oder alle
dieser besonderen Details in die Praxis umgesetzt werden kann. In
anderen Fällen
wurden wohlbekannte Verfahrensschritte und/oder Strukturen nicht
detailliert beschrieben, um die vorliegende Erfindung nicht in unnötiger Weise
zu verschleiern.
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Gemäß einem
Aspekt der vorliegenden Erfindung wird ein verbessertes Abgleichschaltungsdesign
vorgestellt, das in vorteilhafter Weise die für seine Implementierung erforderliche
Fläche
reduziert. Die Abgleichschaltung wird in integrierten Schaltungen
(ICs) wie z.B. Speicher-ICs einschließlich DRAMs und synchronen
DRAMs (SDRAMs) verwendet. Gemäß diesem
Design werden die T-förmigen Polysilizium-Gateabschnitte
von angrenzenden Abgleichschaltungen von angrenzenden Bitleitungspaaren
in Winkeln außer
einem ganzzahligen Vielfachen von 90° relativ zu den Bitleitungspaaren
gedreht und miteinander verbunden, um eine einzige Polysilizium-Gateleitung
für zwei
angrenzende Abgleichschaltungen zu bilden. Durch gleichzeitiges Drehen
von zwei aneinander grenzenden T-förmigen Polysilizium-Gateabschnitten
und durch deren Verbinden, um eine einzige Polysilizium-Gateleitung
zu bilden, wird es möglich,
Abgleichschaltungen für
beide angrenzende Bitleitungspaare zu schaffen, obwohl die für ihre Implementierung
verfügbare
Fläche
kleiner geworden ist.
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In
einer Ausführungsform
werden die angrenzenden T-förmigen
Polysilizium-Gateabschnitte derart gedreht, dass der linke T-förmige Polysilizium-Gateabschnitt
ungefähr
45° im Uhrzeigersinn
relativ zu den Bitleitungspaaren gedreht wird, während der rechte T-förmige Polysilizium-Gateabschnitt
ungefähr
45° gegen
den Uhrzeigersinn relativ zu den Bitleitungspaaren gedreht wird.
Auf diese Weise wird ein M-förmiger
Polysilizium-Gateabschnitt
gebildet, der im Groben aus zwei gedrehten T-förmigen
Polysilizium-Gateabschnitten besteht, die miteinander verbunden
sind, um die Gates für
die beiden Sätze von
Abgleichschaltern (von denen es drei Hauptschalter und einen optionalen
Strombegrenzungsschalter pro Satz gibt) der beiden angrenzenden
Bitleitungspaare zu bilden.
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Alternativ
wird mindestens einer der angrenzenden T-förmigen Polysilizium-Gateabschnitte
in einem anderen Winkel als einem ganzzahligen Vielfachen von 90° gedreht.
In einer Ausführungsform
ist der Winkel ungefähr
45°. Z.B.
wird entweder der linke T-förmige
Polysilizium-Gateabschnitt ungefähr
45° im Uhrzeigersinn
relativ zu den Bitleitungspaaren gedreht oder der rechte T-förmige Polysilizium-Gateabschnitt
wird ungefähr
45° gegen
den Uhrzeigersinn relativ zu den Bitleitungspaaren gedreht.
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4 veranschaulicht
diese Ausführungsform,
wobei der linke T-förmige
Polysilizium-Gateabschnitt 402 ungefähr 45° im Uhrzeigersinn aus der Vertikalen
gedreht ist, wohingegen der rechte T-förmige Polysilizium-Gateabschnitt
gegen den Uhrzeigersinn aus der Vertikalen gedreht ist. Man bemerke, dass
diese beiden angrenzenden T-förmigen
Polysilizium- Gateabschnitte
(verbunden mit zwei angrenzenden Bitleitungspaaren) verbunden bleiben
dürfen (am
Punkt 406 wie dargestellt), um einen M-förmigen Polysilizium-Gateabschnitt
zu bilden. Aus diesem M-förmigen
Polysilizium-Gateabschnitt werden die Gates für zwei Sätze von Abgleichschaltern der
zwei angrenzenden Abgleichschaltungen gebildet.
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Zum
Vergleich und zur Gegenüberstellung veranschaulicht 5 die
angrenzenden T-förmigen Polysilizium-Gateabschnitte 204TA und 204TB des Standes
der Technik von 2, wobei die angrenzenden T-förmigen Polysilizium-Gateabschnitte
nebeneinander vertikal zu den Bitleitungen angeordnet sind. Es ist
anzumerken, dass für
die leichtere Kennzeichnung hierin eine Vereinbarung getroffen wurde, wodurch
der T-förmige
Polysilizium-Gateabschnitt als an seinem senkrechten Balken anstatt
an seinem waagerechten Balken ausgerichtet betrachtet wird. Demgemäß wird ein
T-förmiger
Polysilizium-Gateabschnitt mit rechter Seite oben als vertikal ausgerichtet betrachtet.
Bei Verwendung dieser Konvention wird der T-förmige Polysilizium-Gateabschnitt des
Standes der Technik als parallel zu den Bitleitungen orientiert
betrachtet.
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Die
Merkmale und Vorteile der vorliegenden Erfindung können vollständiger unter
Bezugnahme auf 6 verstanden werden. In 6 ist
das Layout der Abgleichschaltung von 1 abgebildet,
obwohl es gemäß dem hier
vorgeschlagenen erfindungsgemäßen Abgleichschaltungsdesign
implementiert ist. In 6 ist die Polysiliziumleitung 604 geformt,
um den zuvor erwähnten
M-förmigen
Polysilizium-Gateabschnitt zu bilden, von denen ein linker T-förmiger Polysilizium-Gateabschnitt 604TA und
ein rechter T-förmiger
Polysilizium-Gateabschnitt 604TB gezeigt sind.
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Metallleitungen 102a und 102b realisieren die
Bitleitungen des einen Bitleitungspaares, während die Metallleiter 612a und 612b die
Bitleitungen des angrenzenden Bitleitungspaares realisieren. Über den
Bitleitungskontakt 614a steht die Bit leitung 102a in
Kontakt mit dem darunter liegenden aktiven Bereich 616a des
Schalters 112 und dem darunter liegenden aktiven Bereich 616b des
Schalters 108 (der aktive Bereich 616 ist ein
durchgängiges
Blech). Über
den Bitleitungskontakt 614b steht die Bitleitung 102b in
Kontakt mit dem darunter liegenden aktiven Bereich 616c des
Schalters 110 und dem darunter liegenden aktiven Bereich 616d des
Schalters 108.
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Ein
aktiver Bereich 616e wirkt in Verbindung mit dem aktiven
Bereich 616a und dem Polysiliziummaterial des T-förmigen Polysilizium-Gateabschnitts 604TA,
der zwischen den aktiven Bereichen 616e und 616a angeordnet
ist, um den vollständigen Schalter 112 zu
bilden. In gleicher Weise wirkt ein aktiver Bereich 616f in
Verbindung mit dem aktiven Bereich 616c und dem Polysiliziummaterial
des T-förmigen
Polysilizium-Gateabschnitts 604TA,
der zwischen den aktiven Bereichen 614f und 614c angeordnet
ist, um den vollständigen
Schalter 110 zu bilden. Der aktive Bereich 616b wirkt
in Verbindung mit dem aktiven Bereich 616d und dem Polysiliziummaterial
des T-förmigen
Polysilizium-Gateabschnitts 604TA, der zwischen den aktiven
Bereichen 616b und 616d angeordnet ist, um den
vollständigen Schalter 108 auszubilden.
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Der
aktive Bereich 616e des Schalters 112 ist mit
dem aktiven Bereich 616f des Schalters 110 über die
durchgängige
aktive Bereichsschicht gekoppelt. Darüber hinaus sind diese aktiven
Bereiche 616e und 616f mit dem aktiven Bereich 616g des Schalters 114 über die
durchgängige
aktive Bereichsschicht gekoppelt. Das Signal VBLEQ wird auf der
Metallleitung 630 bereit gestellt, die mit dem aktiven
Bereich 616h des Schalters 114 über den
Kontakt 632 gekoppelt ist. Ein Polysiliziumgate 634,
das über
und zwischen den aktiven Bereichen 616g und 616h angeordnet
ist, vervollständigt
den Schalter 114. Um das Gate des Schalters 114 mit
seiner Source auf die in 1 dargestellte Art und Weise
zu koppeln, wird das Polysiliziumgate 634 mit einem Kontakt 636 gekoppelt,
der wiederum mit einer Metallleitung 637 gekoppelt ist.
Die Metallleitung 637 koppelt das Polysiliziumgate 634 mit
dem darunter liegenden aktiven Bereich 616g des Schalters 114 über einen Kontakt 638,
wodurch die Gate-Source-Verbindung für den Schalter 114 vervollständigt wird.
Es sollte gewürdigt
werden, dass dieser Schalter 114 auch von der Abgleichschaltung
geteilt wird, die für
die angrenzenden Bitleitungspaare 612a und 612b bereit
gestellt wird (um der Kürze
willen werden die Details dieser angrenzenden Abgleichschaltung,
die analog zur beschriebenen Abgleichschaltung ist, hier nicht wiederholt).
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Wenn
ein Signal EQ auf dem Metall 620 anliegt, erhält auch
die Polysiliziumleitung 604 dieses EQ-Signal über den
Kontakt 622. Das Vorliegen des EQ-Signals auf dem T-förmigen Polysilizium-Gateabschnitt 602TA schaltet
den Schalter 108 an, wodurch die Bitleitungen 102a und 102b verbunden
werden. Dies gleicht die Bitleitungen 102a und 102b in
der zuvor in Verbindung mit 1 beschriebenen
Art und Weise ab. Das Signal EQ schaltet ebenfalls die Schalter 110 und 112 an,
um die Bitleitungen 102a und 102b mit VBLEQ zu
koppeln (über
den optionalen Strombegrenzungsschalter 114). Demgemäß wird der
Vorladespannungswert VBLEQ an den Bitleitungen in der in Verbindung
mit 1 erläuterten Weise
angelegt. Der Betrieb des mit den angrenzenden Bitleitungen 612a und 612b des
angrenzenden Bitleitungspaares verbundenen Abgleichschaltung ist analog
dazu und wird hier der Kürze
halber nicht erläutert.
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Die
Drehung der T-förmigen
Polysilizium-Gateabschnitte, um einen M-förmigen Polysilizium-Gateabschnitt
zu bilden, für
die Implementierung von Gates der Abgleichschaltungen für angrenzende Bitleitungspaare
hat mehrere Vorteile. Z.B. lässt
die Drehung der T-förmigen
Polysilizium-Gateabschnitte zu, dass das Paar der Abgleichschaltungen
für die beiden
angrenzenden Bitleitungspaare (z.B. die Bitleitungspaare 102a/102b und 612a/612b in 6)
in der reduzierten X-Abmessung der verfügbaren Abgleichschaltungsimplementierungsfläche implementiert
werden. Die X-Abmessung der verfügbaren Abgleich schaltungsimplementierungsfläche wird
verringert, da wie zuvor erwähnt
der Abstand zwischen den Bitleitungen sinkt, wenn die für die Implementierung
der Zellen und Bitleitungen innerhalb des Arrays verwendeten Designregeln
kleiner werden. Wenn dies passiert könnte zu wenig Raum in X-Richtung vorhanden
sein, um z.B. die beiden Bitleitungskontakte und den Hauptabgleichschalter
jeder Abgleichschaltung nebeneinander anzuordnen. Unter Bezugnahme
auf 2 sind diese Bitleitungskontakte als Bitleitungskontakte 220 und 222 dargestellt,
und der Hauptabgleichschalter ist als Abgleichschalter 108 abgebildet.
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Die
angrenzenden Abgleichschaltungen der angrenzenden Bitleitungspaare
in der Y-Richtung gegeneinander zu versetzen kann etwas mehr Platz schaffen,
um jede Abgleichschaltung zu implementieren. Diese Technik wirft
jedoch ebenfalls viele Probleme auf, z.B. die Erhöhung der
Y-Abmessung des Abgleichstreifens. Ein Versetzen der angrenzenden
Abgleichschaltungen der angrenzenden Bitleitungspaare in Y-Richtung
liefert auch Bitleitungspaare von ungleicher Länge, Kapazität und Widerstand
für die
Leseverstärker,
wodurch ein optimales Implementieren der Leseverstärker erschwert
wird.
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In
bedeutsamerer Weise erlaubt die Verwendung des M-förmigen Polysilizium-Gateabschnitts auch,
dass die Y-Abmessung der Abgleichschaltungen verringert werden kann.
Dies ist überraschend, da
man erwarten würde,
dass gedrehte T-förmige
Polysilizium-Gateabschnitte eine größere Implementierungshöhe erfordern.
Die Drehung der angrenzenden T-förmigen
Polysilizium-Gateabschnitte erlaubt es jedoch, dass andere Einrichtungen
der Abgleichschaltungen (z.B. der Schalter 114, verschiedene Kontakte
und Verbinder und dergleichen) effizienter implementiert werden,
was zur überraschenden
Reduktion der Y-Abmessung
der Abgleichschaltung beiträgt.
Es wurde z.B. in einem Beispiel in einem Beispiel gefunden, dass
die Erfindung die Y-Abmessung auf etwa 2,8 μm reduziert (gegenüber ungefähr 4 μm des Standes
der Technik in 2). Da ein DRAM aus zahl reichen
in Zeilen und Spalten angeordneten Arrays aufgebaut ist, ist die
Fähigkeit,
die Y-Abmessung der Abgleichschaltung zu verringern vorteilhaft, da
es die Verringerung der für
die Implementierung der Abgleichstreifen an den oberen und unteren
Rändern
des Arrays erforderlichen Fläche
erleichtert. Wie vom Fachmann gewürdigt werden kann, überträgt sich
diese Reduzierung in kleinere DRAM-Chip Abmessungen, was die Flexibilität beim Design
erhöht
und die Kosten reduziert.
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Im
Gegensatz zur zuvor erwähnten
Versatzmethode (d.h. der Alternativmethode um mehr Platz für die Implementierung
der Abgleichschaltungen zu gewinnen), erleichtern die beiden gedrehten
T-förmigen
Polysilizium-Gateabschnitte (z.B. die T-förmigen Polysilizium-Gateabschnitte 604TA und 604TB in 6)
die Implementierung der Abgleichschalter, die im Wesentlichen für angrenzende
Bitleitungspaare identisch sind. Wenn die einzelnen Schalter der
Abgleichschaltungen im Wesentlichen identisch für angrenzende Bitleitungspaare
sind, dann sind ihre Widerstände
und Kapazitäten
im Wesentlichen identisch, was das Design der Leseverstärker effizienter macht.
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Als
weiterer Vorteil sind die Längen
(und dadurch die Kapazität
und der Widerstand) von angrenzenden Bitleitungspaaren ebenfalls
im Wesentlichen identisch, da kein Versatz vorhanden ist. Da die
angrenzenden Bitleitungspaare so wie die einzelnen Schalter der
Abgleichschaltungen im Wesentlichen identisch für angrenzende Bitleitungspaare
sind, ist es möglich,
einen einzelnen optimalen Leseverstärker zu designen und sich auf
dieses Leseverstärkerdesign
für die
Implementierung einer optimalen Abtaststrategie für jedes
Bitleitungspaar zu stützen. Diese
Fähigkeit
ist kritisch angesichts der Tatsache, dass die Speicherzellen in
modernen DRAMs eine ziemlich kleine Ladung speichern (z.B. sehr
geringe 32 × 10-15
Farrad) und die Leseverstärker
eine sehr kleine Veränderung
im Bitleitungspotential exakt messen müssen (z.B. ungefähr sehr
geringe 0,10 V).
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Obwohl
diese Erfindung mittels einiger anschaulicher Ausführungsformen
beschrieben wurde, gibt es Abänderungen,
Vertauschungen und Äquivalente,
die innerhalb des Schutzumfangs dieser Erfindung fallen. Es ist
deshalb beabsichtigt, dass die nachfolgend beigefügten Ansprüche gedeutet
werden, dass sie all solche Abänderungen,
Vertauschungen und Äquivalente
beinhalten, da sie in den Umfang der vorliegenden Erfindung fallen,
wie er durch die beigefügten
Ansprüche
definiert ist.