TW385443B - Improved dynamic access memory equalizer circuits and methods therefor - Google Patents

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A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明 ( ( ) 1 1 I 五 發 明 說 明 1 1 1 I 發 明 背 景 1 1 本 發 明 有 關 動 態 隨 機 存 取 記 億 體 電 路 且 特 別 地 有 關 '、 請 先 1 1 動 態 隨 機 存 取 記 億 體 電 路 中 之 等 化 電 路 Ο 閲 讀 1 背 1 動 態 隨 機 存 取 記 憶 體 (DR AM) 電 路 偽 週 知 的 9 於 - DRAM 之 1 電 路 中 9 可 具 有 數 百 萬 、 甚 至 數 十 億 之 記 億 體 卑 元 9 該 意 1 事 1 等 記 憶 體 D 口 单 元 典 型 地 傜 以 複 數 之 記 億 體 陣 列 成 群 的 * 各 項 1 填 Μ 陣 列 含 有 DR AM 電 路 之 記 億 體 ΠΤΓ· 早 元 總 數 之 附 颶 組 合 9 例 如 寫 本 \ } 衣 I 9 2 5 6百萬位元（M e g a b i t) 之 DK AM 單 元 可 具 有 直 到 2 5 6個陣 頁 '—〆 1 I 列 9 各 陣 列 可 概 略 地 含 有 一 百 萬 位 元 之 DRAM 早 元 9 該 等 1 I 陣 列 可 以 以 列 及 行 來 安 排 » 例 如 於 一 實 例 中 為 3 2 X 8〇 1 1 同 時 » 各 陣 列 中 之 記 億 體 aa 早 元 可 以 以 列 及 行 來 安 排 以 1 訂 1 | 易 於 存 取 9 然 後 > 利 用 複 數 之 位 元 線 及 字 元 線 來 讀 取 白 及 / 或 寫 入 至 各 記 億 體 早 元 Ο 為 易 於 討 論 ， 該 等 位 元 線 1 1 可 視 為 在 垂 直 方 向 中 而 具 有 配 置 正 交 於 該 等 位 元 線 之 諸 1 | 字 元 線 9 雖 然 諸 位 元 線 可 % 垂 直 抑 或 水 平 的 〇 1 大 藏 地 % __‘ 行 之 記 億 體 acr 早 元 傜 耦 合 於 一 配 對 之 位 元 線 ub 1 Ο 在 DRAM 之 活 化 週 期 之 期 間 資 訊 可 透 過 該 等 位 元 線 寫 1 I 入 至 或 讀 取 白 該 等 Dcr 早 元 9 典 型 地 9 該 等 位 元 線 俗 互 補 的 1 1 9 而 在 讀 取 或 寫 入 期 間 具 備 一 位 元 線 低 及 另 一 位 元 線 高 1 1 9 例 如 假 若 該 DRAM 操 作 於 3 伏 持 9 則 典 型 地 在 —. 給 定 之 1 I 活 化 週 期 期 間 9 該 等 位 元 線 上 之 電 壓 偽 0 伏 特 及 3 伏 特。 1 1 在 非 活 化 週 期 期 間 » 預 充 電 該 等 位 元 線 以 備 下 一 活 化 1 1 週 期 之 需 5 預 充 電 法 -3 等 化 該 配 對 位 元 線 上 之 電 壓 至 1 1 1 1 1 本紙張尺度適用中國國家標準（CNS ) A4規枱（210X 297公赴) A7 B7 五、發明説明〇 ) 預定之電壓準立，其大致地約俗1/2之"高"電壓準位。利 用前述之實例，在該配對位元線上之電壓可預充電至例 如1.5伏特供下一活化週期之需。 為易於討論，第1圖描繪一用來預充電該等位元線之 典型習知技術之等化器電路100,如圖示，該電路偽耦合 於來自陣列1 0 4之位元線1 0 2 a及10 2 b，如上述，位元線 102a及1 02 b僳相互互補的。在非活化週期期間，在導體 106上之信號EQ開啓（turn on)開關108(典型係一 nFET裝 置）以短路位元線l〇2a及102b—起而實質地等化它們的電 壓，同時，相同信號E Q開啓了典型為一耦合於位元線1 0 2 a 之nFET裝置之開關110以供應一預充電之電位準位VBLEQ 至位元線102a,同時，該相同信號開啓了典型為一耦合 於位元線102b之nFTE裝置之開關112以供應一預充電之電 位準位V B L E Q至位元線1 Q 2 b，藉同時地開啓該三開闋1 0 8 , 1 1 0，及1 1 2，則在D R A Μ非活化週期之期間，在位元線1 0 2 a 及102b上之電壓等化及預充電至該預充電之電位準位 VBLEQ,由於所有三値開關108 ,110及112參與等化該等位 元線，在此處，它們被稱為三値等化開關組。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 預充電電位準位VBLEQ偽透過一選擇性配備之限流開關 114來供應至上述開關114,典型地，開關114傜一 nFTE空 乏型裝置其具有耦合在一起之閘極及源極，所以，開關 通常為"開啓Μ ” 〇 η ”）而V B L E Q總是供應到開關1 1 [)及1 1 2 ( 如先前所述，該等位元線本身並不接收VBLEQ直到開關 110及112導通為止）β若一行之單元不良（例如位元線102a 本紙張尺度適用中國國家標準（CNS ) Λ4規格（2】0X297公浼） A7 B7 五、發明説明（4 ) 或102b短路接地時），則開關114防止該不良過度地拉下 VBLEQ之電壓準位及防止使整個DRAM無法使用，然後，可 利用標準替換技術由一冗餘行之單元替換該不良行之單 7G 〇 第2 _傜第1圖之等化器電路之布局圖而含有位元線 102a及102b。於第2圖中，顯示有三層，一金颳層，一 多晶矽層，及一活化層，該金颶層傺用以作成位元線及 若干互連，該金屬層傜置於一多晶矽層之上且由一電介 質層絶緣於該處，該多晶矽層係用以作成該等開關之諸 閘極且提供導通於若干開關之中，該多晶矽層在若干處 重疊一下方活化層以形成諸nFET開關，第2圖裝置之功 能傜較完整地討論於下文之解說之中。 第1圖之信號EQ偽共應於金颶線200之上，透過接點 202，信號EQ同時提供至多晶矽導體204，多晶矽導體204 供應閘極予所形成之開關，其中多晶矽導體204覆蓋著一 下方活化層206，當多晶矽導體204在多處覆蓋活化層206 時，則形成多重開關。 經濟部中央標隼局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 第1圔之開關108偽形成為其中多晶矽區域204a重叠活 化區域2Q6a及206b,如第2圖中所不，多晶砂區域204a 偽配置於T型多晶矽閘極部分204TA之垂直部分中。第1 圖之開關110傜形成為其中多晶矽區域204b重疊活化區域 206c及206d,如第2 _中所示，多晶矽區域204b俗配置 於T型多晶矽閘極部分204TA之水平部分中。第1圖之開 關112傺形成其中多晶矽區域204c重昼活化區域206e及 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29"?公漦） A7 B7 五、發明説明（4 ) 206f,如第2圖中所示，多晶矽區域204c俗配置於T型 多晶矽閘極部分2 0 4 TA之S —水平部分中。多晶矽導體 204之多晶矽區域204a,204b，及204c組成了構成開關108 ,110,及112之T型多晶矽閘極部分204TA。為了易於參 考，此處該多晶矽導體稱為T型多晶矽閘極部分2 0 4 T A (以區分於毗鄰位元線配對之T型多晶矽閘極部分2 0 4 T B )。 開關1 0 8之活化區域2 0 6 a係透過接點220耦合於位元線 1 0 2 a ,開關1 G 8之活化區域2 0 6 b則透過接點2 2 2耦合於位 元線102b。當EQ信號出現在多晶矽導體204之上時（且因 此於多晶矽區域204a時），會産生一導電性通道於開關 108之活化區域2Q6a與2Q6b之間，藉此，以結合第1圖所 討論之方式將位元線l〇2a及102b短路在一起。 同時多晶矽導體2G4上之EQ信號之存在會造成此相同之 信號出現在多晶矽區域204b上，藉此，産生一導電性通 道於活化區域2 0 6 c與2 0 6 d之間，亦即，開啓開關1 1 0。同 樣地，多晶矽導體204上之EQ信號之存在亦會造成此相同 之信號出現在多晶矽區域204c上，藉此，産生一導電性 通道於活化區域2 0 6 e與206丨之間，亦即，開啓了開關112。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 在相同活化區域層之中的活化區域2 0 6 e及2 0 6 d俗互連 著，此互連示以第1圖之連接器120，亦卽，該連接器其 耦合開關110及112於VBLEQ(經由開關114)。於第2圖中 ，此互連傺耦合於開關1 1 4之活化區域2 0 6 g ,多晶矽線路 2 3 0之一多晶矽閘極區域2 3 0 ( a )作為開關1 1 4之閘極，同 時，此多晶矽層230透過接點234與金颶線232耦合，該金 -6 - 本紙張尺度適用中國國家標準（CNS ) Λ4規掊（210X297公t ) A7 137 五、發明説明（f ) 颶線俗接箸透過接點236 a及236 b來耦合於活化區域206d /206e之互連，因此，金屬線232以第1圖中所示之方式 耦合開關114之閘極於其源極。大致地，此源極至閘極之 連接使開關114保持導通（on)，亦卽，使一導電性通道存 在於開關1 1 4之活化區域2 0 6 g與2 0 6 h之間。 活化區域206h偽在該活化區域中耦合於搭載VBLEQ信號 之金颶線240,所以VBLEQ信號俗透過開關114自金屬線 2〇4供應至開關11Q及112。熟習於本技術者應可理解第1 圖画繪及第2圖布局之諸元件間的相互關俗。 於第2圖中，實施等化器電路所需之區域俗槪略地限 制於箭頭X及Y所繪之區域内，例如在一典型之256M位 元之D R A Μ中，於各陣列之内可具有到達4 0 0 0之位元線配 對。為了使實施該等等化器電路之有效區域最大化，設 計者在過去傜使該等位元線配對交織。藉由交鎌法，諸 奇數位元線配對可以以配置於例如該陣列上緣之諸等化 器電路來予以等化，而諸偶數位元線配對則可以以配置 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消费合作社印製 化 等 以 予 來 路 電OJ及 器3001 化列 等陣 諸之 之設 緣假 下一 列繪 陣描 該圖 如 3 例第 3 於列 對 配 線 元 位 數 奇 中 陣等 於在 。置 念配 觀以 織欲 交自 此伸 述延 描03 5J 以 3 及 、及 2 及 2 5 2 0 3 32M 路 對 路β電 tHE^ ^ Λ ft立罾 之¾内 丨偁 6 内 5 6 ， 3 2 i f 3 地帶 帶樣器 器同化 化，等 化 等 以 予 延 自 等 以 予 在i 置緣 線 下 - 齒 -±以2 之纟化 欲 線等 元施 位實 有以 所域 於區 多的 較一 有之 具50 3 ¢,及 對 ο 配32 線緣 元邊 位之 等00 該J3 fcx交㈣ 由申 0 f i 延 00樣 35取 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公漦） kl B：7 五、發明説明（心 内之等化器電路，例如等化器電路322,324,352, 第2圖，發現該等化器電路之X維傜大致地由製 體單元於陣列内所使用之設計規則之維所預定， 該陣列之設計規則改變時，該等位元線係間隔較 降低了用以實施等化器電路之有效區域，例如當 之設計規刖改變自0 . 2 5微米至0 . 1 7 5撤米時，例如 十億位元（Gigabit)之DRAM電路之情況中，用以實 化器電路之有效X維可減少至只有例如0.5徹米。 在陣列内之設計規則可縮小，但亦已發現徹影技 計限制會防止設計者利用相當積極，亦即小的設 於該等等化器電路之實施中，部分地此俗由於在 之記億體單元傜高度地規則及可重複的事實，以 較合適於比該陣列之外部更小之設計規則。 期地，在該陣列内部及外部所使用之設計規則間 會造成設計之困難性，考慮到其中在陣列内部之 則條縮小之情形使得它們偽實質地小於陣列外部 經濟部中央標準局員工消費合作社印製 化器帶 或 3 5 4 0 回顧 作記憶 所以當 密，其 陣列内 在1個 施各等 雖然 術及設 計規則 陣列内 及因而 可預 之差異 設計規 所使用 3圖之 效於賁 鄰之諸 元線配 偽不可 諸等化 之設計規則， 位元線3 0 1及 (請先閲讀背面之注意事項再填寫本頁) 因為《fc鄰之諸位元線配對間，即第 3 0 3之間之距離縮小，故較小區域有 施該陣列外部之等化器電路（此處使用之名詞"毗 位元線配對”傜指在陣列之一側上相互毗鄰之諸位 對），除非會發現改良之等化器電路之設計，但此 能的，例如在等化器帶之中沿著一列置放毗鄰之 器電路之T型多晶矽閘極部分相互毗鄰，而因為 -8 ~ 本紙張尺度適用中國國家標準（CNS ) Λ4規栳（210X297公飧） A7 B7 五、發明説明（7 ) 毗鄰之諸位元線配對間之間隔可極小來供此配置用。 鑑於上述，須有改良之等化器電路之設計及方法其傜 可有利地降低以供實施等化器電路用之所需區域。 發明槪沭 於一實施例中，本發明有關一種用於在動態隨機存取 記憶體電路中充電一配對位元線之等化器電路，該等化 器電路含有一實質T型多晶矽閘極部分，以相對於該配 對位元線之一角度來定向，該角度偽一除了 90°之整數 倍之外的角度，該實質T型多晶矽閘極部分含有一第一 多晶矽區域用以實施該等化器電路之一第一開關之一閘 極，該第一開關傺耦合於該配對位元線之一第一位元線 及該配對位元線之一第二位元線。 該實質T型多晶矽閘極部分亦含有一第二多晶矽區域 用以實施該等化器電路之一第二開關之一閘極，該第二 開關傜耦合於該配對位元線之該第一位元線及一預充電 之電壓源。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 該實質T型多晶矽閘極部分尚含有一第三多晶矽區域 用以實施該等化器電路之一第三開關之一閘極，該第三 開關偽耦合於該配對位元線之該第二位元線及該預充電 之電壓源。 於另一實施例中，本發明有關一種動態存取記憶體電 路，其含有一陣列之記億體單元，在該陣列中之記億體 單元傜以列及行來安排，該陣列具有一第一等化器區域 毗鄰於該陣列之一第一緣。該動態隨機存取記億體電路 -9- 本紙張尺度適用中國國家標準（CNS ) A4規掊（210X 297公犮） kl 經濟部中央標準局員工消費合作社印製 第域 路對等區，之整 .第一第地器線電表之線 一 。 之區 電配一矽分對之 該第該質化元之域域元 第源 元器 器一第晶部配度 於。至實等位電區區位 該應 單化 化第該多極 190合線應關一 之充矽矽一 於供 體等 等該。二閘第了 耦元供開第對預晶晶第 合壓 億一 一電位第矽該除 ，位一 一該配該多多該 耦電 記第 第充準一晶於僳 關二由第。一 ，二二電 ，之 等該 一預位，多對度 開第當該位第源第第充 關電 該入 有以電域型相角 一一 ，則準該應該該預。開充 於進 含用之區 T 一一 第及極，位於供。至關位三預 合伸 時，電矽質以第 一線閘時電合壓位應關準第該 耦延 同中充晶實偽該 含元之活之耦電準供二位一及 ，線 路域預多之分， 包位關激上，之位由第電含線 線元 電區之一域部向 時 一開號線關電電當該之包元 元位 體器定第區極定 同第一信元開充之，則電尚位 位之 億化預有矽閘來 路一第一位二預電極，充路二 之對 記等一 具晶矽度。電之該第之第 一 充閛時預電第 ) 對配 取一約一多晶角度器線示之對一及預之活之器之 〇〇 配 I 存第大含三多 一角化元表域配含線應關激定化線 ( 一第 機該至包第一第的等位域區一包元供開號預等元 明 第該 隨於線路一第之外一之區矽第時位源二信該一位 説 一 ，。態置元電及型線之第對矽晶該同一應第一約第之 ㈣ 有行内動配位器 ，τ 元倍該配晶多化路第供該第大該對 4含一之該，之化域該位數 一多一等電之壓示該至 配 、 五 (請先閲讀背面之注意事項再填寫本頁)

本紙張尺度適用中國國家標準（CNS > Λ4規格（210X 297公漦） A7 B7 五、發明説明（9 ) 該第三多晶矽區域表示該第三開關之閘極，當由供應至 該第三多晶矽區域之該第一信號激活時，則該第三開關 預充電該第二位元線至大約該預定之預充電之電位準位。 本發明之該等及其他待性將由本發明之詳細說明及結 合附圖更詳細地説明如下。 画忒簡塱說明 本發明將利用實例而非限制，描繪於附圖中，其中相 同之參考數字傺指相同之元件且其中： 第1圖描繪一典型之習知技術等化器電路； 第2圖傺笫1圖之等化器電路之布局圖示； 第3圖顯示一假設之記億體陣列以描繪交織法之觀念； 第4圖描繪根據本發明一實施例之用以實施兩毗鄰等 化器電路之閘極之Μ型多晶矽閘^部分； 第5圖描繪第2圖之習知技術等化器電路之毗鄰之Τ 型多晶矽閘極部分以用於比較及對照；以及 第6圖描繪根據本發明一實施例之使用Μ型多晶矽閘

S 極部分供實施其開關之本發明等化器電路之布局圖示。 mien 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 現將參照附圖中所提供之本發明之一些描繪性實施例 來詳細説明本發明。於下文說明中，描述許多特定之細 節以便提供對於本發明完整之理解，然而對於熟習於本 項技術者而言，無需若干或所有該等待定之細節即可實 現本發明將是明顯的。於其他實例中，不再詳述熟知之 程序步驟及/或結構以免於混淆本發明。 -1 1 - 本紙張尺度適用中國國家_標準（CNS ) Λ4規格（210X297公浼） 五、發明説明（ v〇 A7 B7 經濟部中央標準局員工消费合作社印製 豸使CS之等结之分兩積使時於成多位1¾90約線部 分 電俗 W對該a..鄰部該面，順對形型鄰TP了係元極 部 器路Iru於«t極供效轉對相 ，TlaftB 除度位閘 極 化電ef^l對旋兩閘提有旋配分中之兩Θ 以角該矽 閘 等器^170相¾該矽可之分線部式轉供Μ 分該於晶。矽 之化}立一%於晶，其部元極方旋極1 部，對.多。晶 a等Msi 以的用多體施極位閘此锢閘S3極中相型^^多 改該RA僳卜以型導實閘該矽於兩供 U 閘例分 T 約型 a’siD分Μ 體T 極減砂於晶，由提U 矽施部之轉Τ 一積Mst,部 導之閘縮晶對多。地以 U 晶實極邊旋之 有面RAlsi極 極鄰矽而多相型45略，U 多一 閘右地邊 供之_此閘整閘毗晶路型分T約概成(¾型於矽或鐘左 提需步據W之W兩多«T 部之轉其M關)οτ ，晶，時中 ，所同根晶 晶轉一器之極邊旋，而開關之轉多。反其 態施ftp多90°多旋單化鄰閘右地分起器開，鄰旋型45對例 形實 St 型 g 之時一等Λ矽而鐘部一化流毗度T 約配旋 一 低AM}T 了 一 同成之，晶，時極合等限一角之轉線實 之降DRCS之除單藉形對中多。反閘結組之少的邊旋元此 明地有(I路之一 。而配例型45對矽分兩備至外左地位繪 發效含路電對成路起線施 T 約配晶部之配，之如鐘該描 本有如電器配形電一元實之轉線多極對性地倍例時於圖 據其諸體化線而器合位一邊旋元型閘配擇代數，順對 4 根計於積等元起化結鄰於左地位Μ 矽線選替整。對相第 設用之鄰位一等且毗 得鐘該一晶元 一 之45配分 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210Χ 297公釐） A7 B7 五、發明説明（f ) 402偽從垂直方向順時鐘地旋轉約45°而右邊之T型多晶 矽閘極部分404傺從垂直方向反時鐘地旋轉約45° 。注意 的是，該兩毗鄰之T型多晶矽閘極部分（結合於兩毗鄰之 位元線配對）僳允許保持連接（如圖示，於點406)以形成 一 Μ型多晶矽閘極部分。由此Μ型多晶矽閘極部分，形 成兩毗鄰等化器電路之兩組等化器開關之閘極。 用於比較及對照，第5圖描繪第2圖習知技術之毗鄰 Τ型多晶矽閘極部分204ΤΑ及204ΤΒ其中該等Τ型多晶矽 閘極部分偽布局相互鄰接垂直於該等位元線。為易於參 考，此處採用一習知，藉此該Τ型多晶矽閘極部分被視 為以其垂直條來定向以取代水平條，因此，右側之Τ型 多晶矽閘極部分傜視為垂直定向，利用此習知，該習知 技術Τ型多晶矽閘極部分俗視為定向平行於該等位元線。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 此處，參照第6圖可較完整地理解本發明之特性及優 點。於第6圖中，描繪第1圖之等化器電路之布局，而 根據本文中所掲示之本發明等化器電路設計予以實施。 於第6圔中，定形多晶矽線條604以形成上述Μ型多晶矽 閘極部分，顯示一左邊Τ型多晶矽閘極部分604ΤΑ及一右 邊Τ型多晶矽閘極部分604ΤΒ。 金屬導體102a及102b實施一位元線配對之位元線，而 金颶導體6 12a及612 b實施毗鄰位元線配對之位元線。透 過位元線接點614a,位元線102a接觸於開關112之下方活 化區域6 1 6 a及開關1 ϋ 8之下方活化區域6 1 6 b (活化區域6 0 1 俗一連績片）。透過位元線接點614b,位元線102b接觸於 -13- 本紙張尺度適用中國國家標準（匚呢）六4規格（210父297公犮） A7 B7 五、發明説明（α ) 開關1 1 Q之下方活化區域6 1 6 c及開關1 Ο 8之下方活化區域 6 1 6d〇 活化區域6 1 0 e與活化區域6 1 6 a及配置於活化區域6 1 6 e 與6 1 6 a間之T型多晶矽閘極部分6 0 4 T A之多晶矽材料共同 作用而形成完整開關112。同樣地，活化區域616f與活化 區域6 1 6 c及配置於活化區域6 1 6 f與6 1 6 c間之T型多晶矽 閘極部分604TA之多晶矽材料共同作用而形成完整開關110β 活化區域6 1 6 b與活化區域6 1 6 d及配置於活化區域6 1 6 b與 6 1 6 d間之T型多晶矽閘極部分6 0 4 T A之多晶矽材料共同作 用而形成完整開關108。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 開關1 1 2之活化區域6 1 6 e偽透過連鑛之活化區域層與開 關1 1 G之活化區域6 1 6 f耦合，而且，該等活化區域6 1 6 e及 6 1 6 f透過連鑛之活化區域層耦合於開關1 1 4之活化區域 616g。VBLEQ信號榛提供於金屬線630之上，其透過接點 6 3 2耦合於開關1 1 4之活化區域6 1 6 h ,配置上方且在活化 區域6 1 6 g與6 1 6 h間之一多晶矽閘極6 3 4完成開關1 1 4 ,以 第1画中所示方式耦合開關1 1 4之閘極至其源極，多晶矽 閘極634僳耦合於一接點636其依序網合於一金屬線637， 金屬線637透過一接點638耦合多晶矽閘極634於開關114 之下方活化區域6 1 6 g ,藉此完成開關1 1 4之閘極至源極之 連接。應理解此開關114同時由配置供毗鄰位元線配對 612a及612b之等化器電路所共同（為簡化緣故，此雷同於 上述等化器電路之毗鄰等化器電路之細節不在此處重 複）。 -1 4 - 本紙張尺度適用中國國家標準（CNS > Λ4規棺（210X297公t ) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（β) 當信號EQ提供金厲線620之上時，多晶矽線條604同時

透過接點622接收此EQ信號，在T塱多晶矽閘極部分602TA 上之EQ信號之存在開啓了開關108,藉此連接位元線l〇2a 及102b,此以先前結合第1圖所討論之方式等化了位_元 線IQ 2 a及10 2b,信號EQ同時開啓了開關110及112以耦合位元線 l〇2a及102b於VBLEQ(透過選擇性配備之限流開關114),因此，預 充電之電壓準位VBLEQ以結合第1圖所討論之方式提供於 該等位元線。相關於毗鄰位元線配對之毗鄰位元線612a 及612b的等化器電路之作業俗雷同且將不在此處討論以 用於簡化之緣故。 形成用以實施用於地鄰位元線配對之等化開關之閘極 之Μ型多晶矽閘極部分之部分T型多晶矽閘棰部分之旋 轉提供許多優點，例如Τ型多晶矽閘極部分之旋轉允許 兩毗鄰位元線配對（例如第6圖之位元線配對i〇2a/102b 及612a/612b)之等化電路之配對實施於降低之X雒的有 效等化器電路之實施區域，該X維的有效等化器電路之 實施區域降低傜因為如上述之當使用於實施單元及位元 線於陣列内之設計規則縮減時，諸位元線間之距離會縮 減。例如，當此發生時，可能在X方向中有不足夠之空 間來並排地布局兩位元線之接點及各等化器電路之主要 之等化開關。參照第2圖，該等位元線接點僳顯示為位 元線接點220及222，而主要之等化開關傷顯示為等化開 關 1. 〇80 在Y方向中偏移Bft鄰位元線配對之毗鄰等化器電路可 産生稍大之空間來實施各等化器電路，然而，此技術同 _ 1 5 - 本紙張尺度適用中國國家標準（CNS ) A4規抬（210X 297公蝥) (請先閲讀背面之注意事項再填寫本頁) 、-° A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明 ( 1 4- ) 1 I I 時 具 有 許 多 問 題 ， 例 如 增 加 等 化 器 帶 之 Y 維 9 同 時 在 1 1 I Y 方 向 中 偏 移 毗 鄰 位 元 線 配 對 之 毗 鄰 等 化 器 電 路 顯 示 不 1 1 同 長 度 > 電 容 及 電 阻 之 位 元 線 配 對 於 感 知 放 大 器 > 造 成 讀 先 1 1 適 用 地 實 施 該 等 感 知 放 大 器 之 困 難 性 〇 m 讀 1 背 1 較 重 要 地 5 Μ 型 多 晶 石夕 閘 極 部 分 之 使 用 同 時 允 許 該 之 1 等 等 化 器 之 Y 維 降 低 9 此 俗 因 為 旋 轉 之 T 型 多 晶 矽 閘 極 注 意 1 事 1 部 分 將 需 要 較 大 之 高 度 來 實 施 9 然 而 9 14b 鄰 T 型 多 晶 矽 項 再 1 閘 極 部 分 之 旋 轉 允 許 該 等 等 化 器 電 路 之 其 他 裝 置 (例如， 填ί 寫【 本 i 裘 開 關 1 1 4 , 各種接點及連接器， 以及類似物） 較 有 效 地 實 頁 1 1 施 9 其 提 供 等 化 器 電 路 之 Υ 維 中 令 人 訝 異 之 減 少 * 例 如 1 I 已 在 -~* 實 例 中 發 現 本 發 明 減 少 Υ 維 至 大 約 2 _ 8徹米（相 較於 1 1 第 2 圖 習 知 技 術 之 大 約 4 撒 米 )〇 當— -DRAM偽由多重陣列 1 訂 1 I 安 排 於 列 及 行 來 組 成 時 9 減 少 等 化 器 電 路 之 Y 維 之 能 力 俗 高 度 地 有 利 的 !► 因 為 它 促 成 了 實 施 等 化 器 條 於 該 陣 列 1 1 之 上 緣 及 底 緣 處 所 需 之 面 積 的 減 少 〇 可 由 該 等 熟 習 於 本 1 I 技 術 者 理 解 的 是 ί 此 減 少 可 轉 變 成 較 小 之 D R AM 晶 Η 大 小 1 » 其 增 加 了 設 計 之 可 撓 性 且 降 低 了 成 本 Ο 3 1 相 對 於 上 述 偏 移 之 方 法 (亦卽， 替代性方法以取得較大 1 1 空 間 來 實 施 該 等 等 化 器 電 路 )， 該兩旋轉之Τ 型多晶矽閘 1 1 極 部 分 (例如， 第6 圖之Τ 型多晶矽閘極部分6 0 4 ΤΑ及 6 0 4 1 1 TB )促成在毗鄰位元線配對中實質相同之等化器開關之實 1 I 施 當 該 等 等化 器 電 路 之 個 別 開 關 在 毗 鄰 位 元 線 配 對 上 1 1 偽 實 質 相 同 時 ， 則 它 們 的 電 阻 及 電 容 1&T 實 質 地 相 等 > 使 1 1 感 知 放 大 器 之 設 計 效 率 化 Ο 1 I -1 6- 1 1 1 1 本紙張尺度適用中國國家標準（CNS ) A4規枱（210X29*7公费） 經濟部中央標準局員工消t合作社印製 Λ 7 Η7 五、發明説明（) 〆 另外之優點偽因為不涉及偏移，使毗鄰位元線配對之 長度（巨因此之電容及電阻）同時會實質地相等。因為毗 鄰之位元線配對及該等等化器電路之個別開關在毗鄰之 位元線配對上偽實質地相等，故可設計一簡單適用之感 知放大器，及根據該感知放大器之設計來實施一適用之 感知策略供每一位元線配對用。此能力俗重要的，因為 在現行I) R A M s中之記億體單元儲存相當小的電荷（例如， 低至3 2 X 1 0夂法拉）而烕知放大器必須精確地在位元線電 位中感知一很小的改變（例如，低至約0 . 1 Q伏特）。 當本發明已就若干描繪性之實施例予以解說時，所具 有之變化，互換，及對等性將包含於本發明之範赌内， 因此下文附錄之申請專利範圍將解讀為涵蓋本發明之真 正精神及範疇之所有此種變化，互換及等效性。 -17- 本紙張尺度適闲中國國家標準（CNS ) Λ4規格（210X 297公及） (請先閱讀背面之注意事邛再填寫本頁)

經濟部中央標準局貝工消費合作社印製 Λ7 H7 五、發明説明（4 ) 〆 參考符號説明 1 no.....等化器電路 102a.....位元線 1 0 2 h.....位元線 10 4.....陣列 1 0 6.....導體 108.....開關 1].〇.....開關 112.....開關 114.....開關 120.....連接器 2 0 0 .....金屬線 2 0 2 .....接點 2 0 4 .....多晶矽導體 2 0 4 a.....多晶矽區域 2 0 4 b.....多晶矽區域 2 0 4 c.....多晶矽區域 2 0 4 T A.....T型多晶矽閘極部分 2 0 4 TB.....T型多晶矽閘極部分 2 0 6 .....下方活化層 2 0 6 a.....活化區域 ' 2 0 6 b.....活化區域 2 0 6 c.....活化區域 2 0 6 d.....活化區域 -1 8 - 本紙張尺度適用中國國家標準（CNS ) Λ4規枋（210X297公及） (請先閲讀背而之注意事項再填寫本頁)

Λ7 H7 五、發明説明（ 2 0 6 e.....活化區域 2 0 6 f.....活化區域 2 0 6 g.....活化區域 2 0 6 h .....活化區域 2 2 0 .....接點 2 2 2 .....接點 2 3 0 .....多晶矽層 2 3 0 (a).....多晶矽閘極區域 2 3 2 .....金鵰線 2 3 4 .....接點 2 3 6 a.....接點 2 3 6b.....接點 2 4 0 .....金屬線 3 0 0 .....陣列 請 先 閱 讀 背 面 之 注 意 事 項 緣 上 對對 配配 線線 元元 位位 數數 奇偶 經濟部中央標準局員工消费合作社印製 路路 路路 電電帶 電電帶 器器器 器器器 化化化緣化化化 等等等下等等等 本纸張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公犮） 五、發明説明（、？） Λ7 H7 4 〇 2.....左邊T型多晶矽閘極部分 4 0 4 .....右邊T型多晶矽閘極部分 4 0 G.....點 6 0 2 T A ..... T型多晶矽閘極部分 6 0 2 TB.....T型多晶矽閘極部分 6 0 4 .....多晶矽線條 6 0 4 T A.....左邊T型多晶矽閘極部分 6 0 4 TB.....右邊T型多晶矽閘極部分 612a,612b.....金屬導體（位元線配對 6 14a.....位元線接點 6 14b.....位元線接點 6 16.....活化區域 6 16a.....活化區域 6 1 6 b .·...活化區域 6 16c.....活化區域 6 1 6d.....活化區域 6 1 6 e.....活化區域 請 先 閱 讀 背 之 意 事 項 # 裝 參線 經濟部中央標準局員工消费合作社印製 域域域 區區區 b b b /1/1/1 活舌活 »y» 線 線 靥點屬點 金接金接 本紙張尺度適用中國國家標準（CNS ) Λ4规枱（21〇ΧΜ7公犮） ? /(\明説明'發 、五 極 閘矽 線 晶點屬點 多接金接 請先間讀背面之注意事項l?^r?r本頁 .裝·

、1T -線 Θ 經濟部中央標準局員工消費合作社印製 本纸張尺度適用中國國家標準（CNS ) Λ4規梠（210X 公势）

Claims (1)

1. Λ8 B8 C8 D8 經濟部中夬標準局員工消费合作社印製 六、申請專利範園 1 1 1 - 一 種等化器電路 ， 用 以 在 一 動 態 隨 機 存 取 記 憶 鐘 腊 電 路 1 1 中 預 充 電 一 配 對 之 位 元 線 該 等 化 器 電 路 包 含 ： 1 I 一 實 質 T 型 多 晶 矽 閘 極 部 分 以 一 相 對 於 該 配 對 位 元 請 1 1 1 線 之 角 度 來 定 向 該 角 度 傜 —·. 除 了 9 0 °之整數倍之外之角 先 閲 1 1 讀 1 度 > .該 實 質 τ 型 多 晶 矽 閘 極 部 分 含 有 1 背 1 1 之 1 一 多 晶 矽 區 域 > 用 以 實 施 該 等 化 器 電 路 之 一 第 一 注 I 意 ! 開 關 之 一 閘 極 該 第 一 開 關 偽 耦 合 於 該· 配 對 位 元 線 之 事 項 1 I ___ 第 . 位 元 線 及該配對位元線之 第 二 位 元 線 再 Θ m 二 多 晶 矽 區 域 9 用 以 實 施 該 等 化 器 電 路 之 —*- 第 二 頁 1 開 關 之 一 閘 極 9 該 第 二 開關傺耦合祗該配對位元線之 1 1 該 第 一 位 元 Μ 及 一 預 充 電 之 電 壓 源 ； 以 及 1 I btc —-> —* J —-» 多 昂 矽 區 域 用 以 實 施 該 等 化 器 電 路 之 一 第 — 1 1 訂 1 開 關 之 一 閘 極 該 第 二 開 關傷耦合於該配對位元線之 該 第 二 位 元 線 及 該 預 充 電 之 電 壓 源 〇 1 I 2 . 如 申 請 專 利 範 圍 第 1 項 之 等 化 器 電 路 9 其 中 該. 第 一 多 1 1 晶 矽 區 域 係 配 置 於 該 實 質 T 型 多 晶 矽 閘 極 部 分 之 垂 直 4 | 部 分 中 〇 3 . 如 甲 請 專 利 範 圍 第 2 項 之 等 化 器 電 路 其 中 該 第 二 多 1 1 晶 矽 區 域 俗 配 置 於 該 實 質 T 型 多 晶 矽 閘 極 部 分 之 水 平 1 | 部 分 中 〇 1 | 4 . 如 串 請 專 利 範 圍 第 3 項之等化器電 路 9 其 中 該 第 三 多 1 ] 晶 矽 區 域 係 配 置 於 該 實 質 T 型 多 晶 矽 閘 極 部 分 之 另 一 1 1 水 平 部 分 中 〇 1 1 5 · 如 申 請 專 利 範 圍 第 2 項 之 等 化 器 電 路 尚 含 有 一 第 一 1 1 -2 2 ~ 1 1 ! 本紙張尺度適用中國國家標準（CNS ) Λ·4規格（210X 297公釐） ABCD 經濟部中央標準局員工消費合作社印裝 六、申請毛利範園 位元線接點，配置於該第一多晶矽區域之第一側之上 ，該第一位元線接點耦合該第一開關之一第一活化區 域至該配對位元線之該第一位元線。 6.如申請專利範圍第5項之等化器電路，尚含有一第二 位元線接點，配置於該第一多晶矽區域相對該第一側 之一第二側之上，該第二位元線接點耦合該第一開關 之一第二·活化區域至該配對位元線之該第二位元.線。 7 .如申請專利範圍第2項之等化器電路、，其中該第二開 關及該第三開關偽透過一第四開關耦合於該預充電之 電壓源。 8. 如申請專利範圍第7項之等化器電路，其中該第四開 關傺一閘極至源極連接之空乏型η - F E T裝置》 9. 如申請專利範圍第1項之等化器電路，其中該角度傜 大約4 5 ° 。 ].0 ·如申請專利範圍第9項之等化器電路，其中該等化器 -電路係利用一第一組之設計規則來實施，該配對之位 元線延伸自一利用一第二組之設計規則所實施之諸記 億體單元之陣列，該第二組之設計規則俗小於該第一 組之設計規則。 1 1 ·—種動態隨機存取記億體電路，包含： —陣列之記億體單元，該陣列中之該等記億體單元偽 以行及列安排，該陣列具有一第一等化器區域毗鄰於 -該陣列之一第一邊緣； 一第一配對之位元線，耦合於該等記億體單元之一第 -2 3 - 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐） (請先閎讀背面之注意事項再填寫本頁)

   六、申請專利範園 一行，該第一配對之位元線延伸進入該第一等化器區 域；以及 一第一等化器電路，配置於該第一等化器區域之中用 以預充電該第一配對之位元線至一預定之預充電電位 準位，含有： 一實質T I第一多晶矽閘極部分，具有一第一多晶矽 區域，一第二多晶矽區域，及一第三多晶矽區域，該 T型第一多晶矽閘極部分傜以相對於該第一配對位元 線之一第一角度來定向，該第一角度偽一除了 9 0°之 整數倍之外的角度， I ，第一開關，耦合於該第一配對之位元線之一第一位 元線及一第二位元線，該第一多晶矽區域表示該第一. 開關之一閘極，當該第一開關由供應至該第一多晶矽 區域之一第一信號予以激活時，則該第一開關實質地 等化該第一配對之位元\線上之諸電位準位， 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) ，一第二開關，耦合於該第一配對之位元線之一第一位 元線及一預充電之電壓供應源，該預充電之電壓供應 源供應該預定之預充電電位準位，該第二多晶矽區域 表示該第二開關之一閘極，當該第二開關由供應至該 第二多晶矽區域之該第一信號予以激活時，則該第二 開關預充電該第一位元線至該預定之預充電電位準位 ，以及 第三開關，、耦合於該第一配對之位元線之該第二位 元線及該預充電之電壓供應源，該第三多晶矽區域表 -24- 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐） 六、申請專/利範圍 示該第三開關之一閘極，當該第三開關由供應至該第 三多晶矽區域之該第一信號予以激活時，則該第三開 關預充電該第二位元線至該預定之-預充電電位準位。 1 2 .如申請專利範圍第1 1項之動態隨機存取記憶體電路， 尚、包含： 4二配對之位元線，耦合於該等記憶體單元之一第 二行，該第二配對之位元線延伸進入該第一等化器區 域，該第二配對之位元線傺毗鄰於該第一配對之位元 線；以及 •^第二等化器電路，配置於薛第一等化器區域之中用 以預充電該第二配對之位元線至該預定之預充電電位 準位，含有： 一實質T型多晶矽閘極部分，以相對於該第二配對位 元線之一第二角度來定向，該第二角度俗一除了 90° 之整數倍之外的角度，該實質T型第二多晶矽閘極部 分俗透過一使用於形成該實質T型第一多晶矽閘極部 分及該實質T型第二多晶矽閘極部分之多晶矽層而電 氣地耦合於該實質T型第一多晶矽閘極部分。 經濟部中夬標準局員工消費合作社印製 (請先閎讀背面之注意事項再填寫本頁) 1 3 .如申請專利範圍第12項之動態隨機存取記憶體電路， 其中該實質T型第一多晶砂閘極部分俗順時鐘地相對 於該第一V配對之位元線4 5 ° ，該實質T型第二多晶矽 閘極部分傺反時鐘地相對於該第二配對之位元線4 5° ，該第二配對之位元線係平行於該第一配對之位元線。 1 4 ·如申請專利範園第1 2項之動態隨機存取記憶體電路， v -2 5- 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐） 六、申請專利範圍 晶 多一 第 型 T 質 實 該 於 置 〇 配中 偽分 域部 區直 矽垂 晶一 多之 一 分 第部 該極 中閘 其矽 專 請 申 路 電 體 億 記 存 機 隨 態 33 之 項 2 第 圍 範 晶 多 1 第 型 T 質 實 該 於 置 。 配中 係分 域部 區平 矽水 晶 r 二分 第部 該極 中' 閘 ¾矽 路 霞 瞪 ηβπ 憶 記 取 存 機 隨 態 s 33 之 項 5 1Χ 第 圍 範 利 專 請 申 如 晶 多一 第 型 Τ 質 實 該 於 置 配 係 域 區 矽 晶 多 三 第 該 中 其 中 分 部 平 水一 另 之 分 部 極 閘 矽 路 電 體 憶 記 取 存 機 隨 態 33 之 項 4 IX 第 圍 範 利 專 請 申 如 域之 區 _ " 矽開 晶 一 多第 一 該 第合 該耦 於點 置接 配線 ，元 點位 接一 線第 元該 位， 一 上 第之 一 側 含一 包第 尚之 線 元 位一 第 該 之 線 元 位 對 配一 第 該 於 域 區 化 活一 第 路 電 體 億 記 取 存 機 隨 態 動 之 項 7 IX 第 圍 範 利 專 請 Φ 如 域耦 區點 矽接 晶線 多元 一 位 第二 該第 於該 置 ， 配上 ，之 點側 接二 線第 元 一 位之 二側 第 一 一 第 含該 包對 尚相 之 線 元 位 對 配一 第 該 於 域 區 化 活 二 第 之 0 關線 開元 一 位 第一 該第 合該 路 t- tpr 體 憶 記 取 存 機 隨 態 elB,E,· 33 之 項 2 1X 第 圍 範 利 專 請 申 如 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 過 透 傜 路 電 〇 器源 化應 等供 二壓 螫電 該之 及電 路充 電預 器該 化於 等合 一 耦 第關 該開 中四 其第 記 取 存 機 隨 態 動一 化 等 以 用 對 配 之 路 8 l^sr 器 化 等 1· 種 配 之 路 電 器 化 等 該 線 元 位 諸 之 對 配 鄰 毗 之 列 " 體 .憶 之 線 元 位 對 鄰 毗 該 8 充 預 以 用 路 電 器 化 :等 含一. 包第 對一 本紙張尺度適用中國國家標準（CNS ) Λ4規招 ( 210X 297公釐） A8 B8 C8 D8 六、申請喪利範圍 一第一配對之位元線， 該第一等化器電路含有一實 .質τ型第一多..晶矽閘極部分， 以相對於該第一配對 位元線之一第一角度來定向， 該第一角肩係一除了 9 0 °之整數倍之外的角度，該實質T型第一多晶矽閘 極部分含有： 一第一多晶矽區域，配置於該實質T型第一多晶矽閘 極部分之一垂直部分中，用以實施該第一等化器電路 之一第一開關之一閘極，該第一開關偽耦合於該第一 配對位元線之一第一位元線及^二位元線， ^二多晶矽區域，配置於該實質T型第一多晶矽閘 極部分之一第一水平部分中，用以實施該第一等化器 電路之一第二開關之一閘極，該第二開關俗耦合於該 第一配對位元線之該第一位元線及一預充電之電壓源 ，以及 一第三多晶矽區域，配置於該實質T型第一多晶矽閘 極部分一相對該第一水平部分之第二水平部分中，用 以實施該第一等化器電路之一第三開關之一閘極，該 第三開關偽耦合於該第一配對位元線之該第二位元線 及該預充電之電壓源。 經濟部中央標準局員工消費合作社印製 (請先閎讀背面之注意事項再填寫本頁) 21.如申請專利範圍第20項之等化器電路之配對，尚含有： 一第二等化器電路，用以預充電該毗鄰配對之位元線 之一第二配對之位元線，該第二等化器電路含有一實 質T型第二多晶矽閘極部分，以相對於該第二配對位 元線之一第二角度來定向，該第二角度亦偽一除了 90° -2 7 - 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐） 經濟部中央標準局員工消費合作社印製 六、申請專利範園 之整數倍之外的角度，該實質T型第二多晶矽閘極部 分含有： —桊四\多晶矽區域，配置於該實質T型第二多晶矽閜 極部分之一垂直部分中用以實施該第二等化器電路之 一第一開關之一閘極，該第一開關傜耦合於該第二配 對位元線之第一位元線及一第二位元線， ;一第二多晶矽區域，配置於該實質T型第二多晶矽閘 1極部分之一水平部分中，用以實施該第二等化器電路 /之一第二開關之一閘極，該第二開關傺耦合於謗第X二 配對位元線之該第一位元線及一預充電之壓源，以及 一第三多晶矽區域，配置於該實質T型第二多晶矽閘 極部分之一第二水平部分，用以實施該第二等化器電 路之一第三開關之一閘極，該第三開關傺耦合於該第 二配對位元線之該第二位元線及該預充電之電壓源， 其中該實質T型第二多晶矽蘭極部分之該第二水平部 分耦合於該實質T型第一多晶矽閘極部分之該第二水 > 平部分。 22.如申請專利範圍第21項之等化器電路之配對，其中該 實質T型第一多晶矽矽閘極部分偽順時鐘地相對於該 第一配對之位元線4 5 ° ,該實質T型第二多晶砂閘極 部份偽反時鐘地相對於該第二配對之位元線4 5 ° ,該 第二配對之位元線傜平行於該第一配對之位元線。 -28- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝------訂------- 霞-----

   第1圖 (習知技術） 97 P 7543 ^85448 2/5 102a 102b

   X (習知技術） 97 P 7543 3/5 324 326

   第3圖 38544S 97 P 7543 4/5 402 404

   第4圖

   第5圖 3854“ 97 P 7543 5/5

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