CN110235199A - 包括多个存储器阵列叠组的集成存储器组合件 - Google Patents

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Abstract

一些实施例包含一种集成存储器组合件，其具有在第二存储器阵列叠组上方的第一存储器阵列叠组。第一系列的导电线跨越所述第一存储器阵列叠组延伸，且第二系列的导电线跨越所述第二存储器阵列叠组延伸。所述第一系列的第一导电线和所述第二系列的第一导电线通过第一导电路径与第一组件耦合。所述第一系列的第二导电线和所述第二系列的第二导电线通过第二导电路径与第二组件耦合。所述第一系列的所述第一和第二导电线分别通过第一隔离电路延伸到所述第一和第二导电路径；且所述第二系列的所述第一和第二导电线分别通过第二隔离电路延伸到所述第一和第二导电路径。

Description

包括多个存储器阵列叠组的集成存储器组合件
技术领域
包括多个存储器阵列叠组的集成存储器组合件。
背景技术
现代的计算架构中利用存储器来存储数据。一种类型的存储器是动态随机存取存储器(DRAM)。与替代类型的存储器相比，DRAM可提供结构简单、低成本且速度快的优点。
DRAM可利用多个存储器单元，所述存储器单元各自具有一个电容器与一个晶体管的组合(所谓的1T-1C存储器单元)，其中电容器与晶体管的源极/漏极区耦合。图1中示出实例1T-1C存储器单元2，其中晶体管经标记为T且电容器经标记为C。电容器具有与晶体管的源极/漏极区耦合的一个节点，以及与共同极板CP耦合的另一节点。共同极板可与任何合适电压，例如处于从大于或等于接地到小于或等于VCC的范围内的电压(即，接地≤CP≤VCC)耦合。在一些应用中，共同极板处于约二分之一VCC(即，约VCC/2)的电压下。晶体管具有耦合到字线WL(即，存取线)的栅极，且具有耦合到位线BL(即，数字线或感测线)的源极/漏极区。在操作中，由沿着字线的电压产生的电场可在读取/写入操作期间以选通方式将位线耦合到电容器。
图2中示出另一现有技术存储器单元1T-1C存储器单元配置。图2的配置示出两个存储器单元2a和2b；其中存储器单元2a包括晶体管T1和电容器C1，且存储器单元2b包括晶体管T2和电容器C2。字线WL0和WL1分别与晶体管T1和T2的栅极电耦合。到位线BL的连接由存储器单元2a和2b共享。
另一现有技术存储器单元配置利用两个晶体管与一个电容器的组合。此配置可被称为2T-1C存储器单元。图3中示意性地说明2T-1C存储器单元4。所述两个晶体管经标记为T1和T2；且分别可称为第一和第二晶体管。电容器经标记为C。
第一晶体管T1的源极/漏极区与电容器C的第一节点连接，并且第一晶体管T1的另一源极/漏极区与第一比较位线(BL-T)连接。第一晶体管T1的栅极与字线WL连接。第二晶体管T2的源极/漏极区与电容器C的第二节点连接，并且第二晶体管T2的另一源极/漏极区与第二比较位线BL-C连接。第二晶体管T2的栅极与字线WL连接。
比较位线BL-T和BL-C延伸到感测放大器SA，所述感测放大器比较所述两个位线的电学性质(例如，电压)以确定存储器单元4的存储器状态。位线BL-T可称为真实位线，位线BL-C可称为互补位线。术语“真实”和“互补”是任意的，且仅指示BL-T和BL-C的位线值将彼此进行比较。
另一现有技术存储器单元配置利用两个电容器与两个晶体管的组合。此配置可被称为2T-2C存储器单元。图4中示意性地说明2T-2C存储器单元6。所述存储器单元的两个晶体管经标记为T1和T2，且分别可称为第一和第二晶体管。两个电容器经标记为C1和C2，且分别可称为第一和第二电容器。
第一晶体管T1的源极/漏极区与第一电容器C1的节点连接，并且第一晶体管T1的另一源极/漏极区与第一比较位线BL-T连接。第一晶体管T1的栅极与字线WL连接。第二晶体管T2的源极/漏极区与第二电容器C2的节点连接，并且第二晶体管T2的另一源极/漏极区与第二比较位线BL-C连接。第二晶体管T2的栅极与字线WL连接。第一电容器C1和第二电容器C2中的每一个具有与共同极板CP电耦合的节点。
比较位线BL-T和BL-C延伸到感测放大器SA，所述感测放大器比较所述两个位线的电学性质(例如，电压)以确定存储器单元6的存储器状态。
另一现有技术存储器单元配置利用三个晶体管与一个电容器的组合。此配置可被称为3T-1C存储器单元。图5中示意性地说明3T-1C存储器单元8。所述存储器单元的三个晶体管经标记为T1、T2和T3；且分别可称为第一、第二和第三晶体管。电容器经标记为C。
第一晶体管T1的源极/漏极区与写入位线WBL连接，且第一晶体管T1的另一源极/漏极区与电容器C连接。第一晶体管T1的栅极与写入字线WWL连接。
第二晶体管T2的源极/漏极区与共同极板CP连接，且第二晶体管T2的另一源极/漏极区与第三晶体管T3的源极/漏极区连接。
第二晶体管T2的栅极与电容器C连接。
第三晶体管T3的源极/漏极区中的一个是与第二晶体管T2的源极/漏极区连接的源极/漏极区，且另一个与读取位线RBL连接。第三晶体管T3的栅极与读取字线RWL连接。
图1-5的存储器单元可并入到存储器阵列中。图1和2的1T-1C存储器单元可用于具有开放位线布置的存储器阵列中，其中所述开放位线布置具有借助感测放大器进行比较的配对位线。图6中示出具有开放位线架构的实例DRAM阵列9。DRAM阵列9包含在图2中描述的类型的存储器单元(图6中未经标记以便简化图式)、字线WL(0-7)和比较位线。比较位线包含第一组BL-T(1-9)和第二组BL-C(1-9)。利用感测放大器SA(1-9)将来自第一组的位线的电学性质与来自第二组的位线的电学性质进行比较。字线与字线驱动器耦合。
将合乎希望的是将存储器并入到具有堆叠存储器阵列叠组(即，层次)的三维布置中。然而，这可能由于与每一存储器阵列叠组需要延伸到存储器阵列叠组外围的电路相关联的布线而复杂化。举例来说，位线可能需要延伸感测放大器和/或其它外围电路；且字线可能需要延伸到字线驱动器和/或其它外围电路。将合乎希望的是开发适合于与堆叠存储器阵列叠组一起使用的布线布置(例如，位线/字线布置)。
附图说明
图1是具有1个晶体管和1个电容器的现有技术存储器单元的示意图。
图2是各自具有1个晶体管和1个电容器且共享位线连接的一对现有技术存储器单元的示意图。
图3是具有2个晶体管和1个电容器的现有技术存储器单元的示意图。
图4是具有2个晶体管及2个电容器的现有技术存储器单元的示意图。
图5是具有3个晶体管和1个电容器的现有技术存储器单元的示意图。
图6是具有开放位线架构的现有技术DRAM阵列的示意图。
图7是具有多个存储器阵列叠组的实例集成存储器组合件的示意图。
图8-13是图7的实例集成存储器组合件的区的示意图。
图14是具有多个存储器阵列叠组的实例集成存储器组合件的示意图。
图15-24是具有多个存储器阵列叠组的实例集成存储器组合件的图解横截面图。
具体实施方式
一些实施例包含具有堆叠存储器阵列叠组布置的新架构。所述新架构可使得来自不同存储器阵列叠组的位线能够共享到感测放大器的导电路径，和/或可使得来自不同存储器阵列叠组的字线能够共享到字线驱动器的导电路径。所述新架构可包含隔离装置，其使得堆叠的一些存储器阵列叠组能够被隔离，同时堆叠的另一存储器阵列叠组操作(例如，经受读取/写入应用)。参考图7-24描述实例实施例。
参看图7，说明实例集成存储器组合件10。组合件10包括三个叠组，其标记为叠组-A、叠组-B和叠组-C。所述叠组包括存储器阵列，且可称为存储器阵列叠组。虽然说明三个堆叠叠组，但实际上组合件可包括多于三个堆叠叠组，或可包括仅两个堆叠叠组。堆叠叠组可由底层基底(图7中未图示)支撑。此基底可包括例如单晶硅和/或任何其它合适的材料。
堆叠叠组中的每一个概略地图示为包括存储器单元；其中叠组-A具有图示的存储器单元MC-A1和MC-A2，叠组-B具有图示的存储器单元MC-B1和MC-B2，且叠组-C具有图示的存储器单元MC-C1和MC-C2。虽然每一叠组示出为包括仅一对存储器单元以便简化图式，但实际上叠组可包括具有大量存储器单元的存储器阵列；例如数百个存储器单元、数千个存储器单元、数百万个存储器单元、数十亿个存储器单元等。以虚线概略地图示所说明的存储器单元的近似边界。
叠组A-C中利用的存储器单元可包含任何合适的存储器单元，例如1T-1C存储器单元、2T-1C存储器单元、2T-2C存储器单元、3T-1C存储器单元等。叠组-A中利用的存储器单元(MC-A1和MC-A2)可包含与叠组B和C中的一个或两个利用的存储器单元相同类型的存储器单元，或者可不同于叠组B和C中的至少一个中利用的存储器单元的类型。
字线延伸跨越存储器阵列叠组；其中跨越叠组-A的字线经标记为WL-A1、WL-A2和WL-A3，跨越叠组-B的字线经标记为WL-B1、WL-B2和WL-B3，且跨越叠组-C的字线经标记为WL-C1、WL-C2和WL-C3。虽然示出仅三个字线延伸跨越每一存储器阵列叠组以便简化图示；但实际上可能存在更多字线，如所属领域的一般技术人员将了解。在一些实施例中，跨越叠组-A的字线可被认为第一系列的字线，跨越叠组-B的字线可被认为第二系列的字线，且跨越叠组-C的字线可被认为第三系列的字线。
位线延伸跨越存储器阵列叠组；其中提供位线作为配对的比较位线。具体地，“T”位线以可类似于上文在背景技术中描述的参考现有技术存储器单元和阵列描述的那些配置的配置与“C”位线配对，且在操作中利用感测放大器将“T”位线的电学值与“C”位线的电学值进行比较。
跨越叠组-A的位线包含配对比较位线BL-T-A1和BL-C-A1，以及BL-T-A2和BL-C-A2。跨越叠组-B的位线包含配对比较位线BL-T-B1和BL-C-B1，以及BL-T-B2和BL-C-B2。跨越叠组-C的位线包含配对比较位线BL-T-C1和BL-C-C1，以及BL-T-C2和BL-C-C2。虽然示出仅两组配对比较位线延伸跨越每一存储器阵列叠组以便简化图示；但实际上可能存在更多组配对比较位线，如所属领域的一般技术人员将了解。在一些实施例中，跨越叠组-A的位线可被认为第一系列的位线，跨越叠组-B的位线可被认为第二系列的位线，且跨越叠组-C的位线可被认为第三系列的位线。
字线和位线是导电线，且在一些实施例中，术语“导电线”可用以一般地指代字线和/或位线。
字线WL-A1、WL-A2和WL-A3通过字线隔离电路(标记为WL-ISO-A)，并且接着与延伸到字线驱动器WL-D1、WL-D2和WL-D3的导电路径(标记为HWL-1、HWL-2和HWL-3)接合。字线WL-B1、WL-B2和WL-B3通过字线隔离电路(标记为WL-ISO-B)，并且接着与导电路径HWL-1、HWL-2和HWL-3接合。字线WL-C1、WL-C2和WL-C3通过字线隔离电路(标记为WL-ISO-C)，并且接着与导电路径HWL-1、HWL-2和HWL-3接合。
导电路径HWL-1、HWL-2和HWL-3标记为“HWL”路径以指示它们可被视为“阶层式字线”路径。导电路径HWL-1、HWL-2和HWL-3可分别称为第一、第二和第三导电字线路径。
字线驱动器WL-D1、WL-D2和WL-D3可处于相对于堆叠存储器阵列叠组(即，叠组-A、叠组-B和叠组-C)的任何合适位置；且在一些实施例中，可在堆叠存储器阵列叠组下方，堆叠存储器阵列叠组上方，或堆叠存储器阵列叠组的侧向邻近处。字线驱动器WL-D1、WL-D2和WL-D3可分别称为第一、第二和第三字线驱动器。在一些实施例中，字线驱动器WL-D1、WL-D2和WL-D3可被认为是利用导电路径HWL-1、HWL-2和HWL-3与导电线(字线)电耦合的组件。
字线隔离电路WL-ISO-A包括晶体管20，且经配置以当正存取另一叠组(即，叠组-B或叠组-C)用于操作(例如，读取、写入等)时叠组A的字线能够与导电路径HWL-1、HWL-2和HWL-3电隔离；而当正存取叠组-A用于操作时使叠组-A的字线能够与导电路径HWL-1、HWL-2和HWL-3电耦合。类似地，类似地，字线隔离电路WL-ISO-B和WL-ISO-B包括晶体管20且经配置以当正存取另一叠组用于操作时分别使叠组B和C的字线能够与导电路径HWL-1、HWL-2和HWL-3电隔离；而当正存取此叠组用于操作时使叠组-B或叠组-C中的任一者的字线与导电路径HWL-1、HWL-2和HWL-3电耦合。
叠组(例如，叠组-A、叠组-B或叠组-C)到导电路径HWL-1、HWL-2和HWL-3的电耦合实现叠组的字线到相关联字线驱动器WL-D1、WL-D2和Wl-D3的电耦合；且叠组(例如，叠组-A、叠组-B或叠组-C)与导电路径HWL-1、HWL-2和HWL-3的电隔离实现叠组的字线与相关联字线驱动器的电隔离。
字线隔离电路WL-ISO-A、WL-ISO-B和WL-ISO-C分别与驱动器WL-ISO-A驱动器、WL-ISO-B驱动器和WL-ISO-C驱动器耦合。字线隔离电路WL-ISO-A、WL-ISO-B和WL-ISO-C在下文参考图10更详细地描述。
在一些实施例中，当叠组与字线驱动器隔离时叠组的字线浮动(即，不具有具体设定的电压)可为可接受的。在其它应用中，当叠组与字线驱动器隔离时可能需要将叠组的字线保持在预设电压(例如，接地电压、共同极板电压等)。因此，图7的实施例示出可用以将字线保持在预设电压的任选结构。具体地，来自叠组A、B和C的字线(WL-A1、WL-A2、WL-A3、WL-B1、WL-B2、WL-B3、WL-C1、WL-C2和WL-C3)通过字线隔离电路(标记为WL-ISO-A-1、WL-ISO-B-1和WL-ISO-C-1)到导电极板极板-1。极板-1可保持在任何所要电压(例如，接地电压、共同极板电压等)，且可称为受控电压极板。
字线隔离电路WL-ISO-A-1、WL-ISO-B-1和WL-ISO-C-1可称为第二字线隔离电路以将它们区别于上文描述的第一字线隔离电路WL-ISO-A、WL-ISO-B和WL-ISO-C。
在示出的实施例中，极板-1和第二字线隔离电路(WL-ISO-A-1、WL-ISO-B-1和WL-ISO-C-1)接近于堆叠存储器阵列叠组(叠组-A、叠组-B、叠组-C)且从堆叠存储器阵列叠组横向地偏移。第一字线隔离电路(WL-ISO-A、WL-ISO-B和WL-ISO-C)和相关联导电路径(HWL-1、HWL-2和HWL-3)也接近于堆叠存储器阵列叠组(叠组-A、叠组-B、叠组-C)且从堆叠存储器阵列叠组横向地偏移；且沿着堆叠存储器阵列叠组的与极板-1和第二字线隔离电路(WL-ISO-A-1、WL-ISO-B-1和WL-ISO-C-1)相对的侧。
字线隔离电路WL-ISO-A-1、WL-ISO-B-1和WL-ISO-C-1分别与驱动器WL-ISO-A-1驱动器、WL-ISO-B-1驱动器和WL-ISO-C-1驱动器耦合。
字线隔离电路WL-ISO-A-1、WL-ISO-B-1和WL-ISO-C-1包括晶体管20，且经配置以当正存取叠组用于操作时使堆叠叠组(叠组-A、叠组-B、叠组-C)中的一个的字线能够与极板-1电隔离；同时使其它叠组的字线能够与极板-1电耦合且保持在预设电压。字线隔离电路WL-ISO-A-1、WL-ISO-B-1和WL-ISO-C-1在下文参考图13更详细地描述。
在上文的描述中，字线隔离电路WL-ISO-A、WL-ISO-B和WL-ISO-C称为第一字线隔离电路，且字线隔离电路WL-ISO-A-1、WL-ISO-B-1和WL-ISO-C-1称为第二字线隔离电路。在替代描述中，字线隔离电路WL-ISO-A、WL-ISO-B和WL-ISO-C可分别称为第一、第二和第三字线隔离电路；且字线隔离电路WL-ISO-A-1、WL-ISO-B-1和WL-ISO-C-1可分别称为第四、第五和第六字线隔离电路。
也可以隔离电路控制沿着各种堆叠存储器阵列叠组(即，叠组-A、叠组-B和叠组-C)的位线的电流。在图7的实施例中，位线BL-T-A1、BL-C-A1、BL-T-A2和BL-C-A2通过位线隔离电路(标记为BL-ISO-A)，并且接着与延伸到感测放大器SA1和SA2的导电路径(标记为HBL-T1、HBL-C1、HBL-T2和HBL-C2)接合。位线BL-T-B1、BL-C-B1、BL-T-B2和BL-C-B2通过位线隔离电路(标记为BL-ISO-B)，并且接着与导电路径HBL-T1、HBL-C1、HBL-T2和HBL-C2接合。位线BL-T-C1、BL-C-C1、BL-T-C2和BL-C-C2通过位线隔离电路(标记为BL-ISO-C)，并且接着与导电路径HBL-T1、HBL-C1、HBL-T2和HBL-C2接合。在一些实施例中，感测放大器SA1和SA2可分别称为第一和第二感测放大器。
在一些实施例中，感测放大器SA1和SA2可被视为利用导电位线路径HBL-T1、HBL-C1、HBL-T2和HBL-C2电耦合到导电线(位线)的组件。
导电路径HBL-T1、HBL-C1、HBL-T2和HBL-C2标记为“HBL”路径以指示它们可被视为“阶层式位线”路径。在一些实施例中，导电路径HBL-T1和HBL-C1可分别称为第一HBL-T路径和第一HBL-C路径；且导电路径HBL-T2和HBL-C2可分别称为第二HBL-T路径和第二HBL-C路径。
感测放大器SA1和SA2可处于相对于堆叠存储器阵列叠组(即，叠组-A、叠组-B和叠组-C)的任何合适位置；且在一些实施例中，可在堆叠叠组下方，堆叠叠组上方，或堆叠叠组的侧向邻近处。
位线隔离电路BL-ISO-A包括晶体管20，且经配置以当正存取另一叠组(即，叠组-B或叠组-C)用于操作(例如，读取、写入等)时使叠组-A的位线能够与导电路径HBL-T1、HBL-C1、HBL-T2和HBL-C2电隔离；而当正存取叠组-A用于操作时使叠组-A的位线能够与导电路径HBL-T1、HBL-C1、HBL-T2和HBL-C2电耦合。类似地，位线隔离电路BL-ISO-B和BL-ISO-C包括晶体管20，且经配置以当正存取另一叠组用于操作时分别使叠组B和C的位线与导电路径HBL-T1、HBL-C1、HBL-T2和HBL-C2电隔离；而当正存取此叠组用于操作时使叠组-B或叠组-C中的任一者的位线能够与导电路径HBL-T1、HBL-C1、HBL-T2和HBL-C2电耦合。
叠组(例如，叠组-A、叠组-B或叠组-C)到导电路径HBL-T1、HBL-C1、HBL-T2和HBL-C2的电耦合实现叠组的比较位线到相关联感测放大器SA1和SA2的电耦合；且叠组(例如，叠组-A、叠组-B或叠组-C)与导电路径HBL-T1、HBL-C1、HBL-T2和HBL-C2的电隔离实现叠组的比较位线与相关联感测放大器的电隔离。
位线隔离电路BL-ISO-A、BL-ISO-B和BL-ISO-C分别与驱动器BL-ISO-A驱动器、BL-ISO-B驱动器和BL-ISO-C驱动器耦合。在下文参考图9更详细地描述位线隔离电路(具体地，BL-ISO-A和BL-ISO-B)。
在一些实施例中，当叠组与感测放大器隔离时叠组的位线浮动(即，到不具有具体设定的电压)可为可接受的。在其它应用中，当叠组与感测放大器隔离时可能需要将叠组的位线保持在预设电压(例如，接地电压、共同极板电压等)。因此，图7的实施例示出可用以将位线保持在预设电压的任选结构。具体地，来自叠组A、B和C的位线(BL-T-A1、BL-C-A1、BL-T-A2、BL-C-A2、BL-T-B1、BL-C-B1、BL-T-B2、BL-C-B2、BL-T-C1、BL-C-C1、BL-T-C2和BL-C-C2)通过位线隔离电路(标记为BL-ISO-A-1、BL-ISO-B-1和BL-ISO-C-1)到导电极板极板-2。极板-2可保持在任何所要电压(例如，接地电压、共同极板电压等)，且可称为受控电压极板。极板-2可保持在与极板-1相同的电压，且在一些实施例中，极板-1和极板-2可以是单一结构而不是两个单独结构。
位线隔离电路BL-ISO-A-1、BL-ISO-B-1和BL-ISO-C-1可称为第二位线隔离电路以将它们区别于上文描述的第一位线隔离电路BL-ISO-A、BL-ISO-B和BL-ISO-C。
在示出的实施例中，极板-2和第二位线隔离电路(BL-ISO-A-1、BL-ISO-B-1和BL-ISO-C-1)接近于堆叠存储器阵列叠组(叠组-A、叠组-B、叠组-C)且从堆叠存储器阵列叠组横向地偏移。第一位线隔离电路(BL-ISO-A、BL-ISO-B和BL-ISO-C)和相关联导电路径(HBL-T1、HBL-C1、HBL-T2和HBL-C2)也接近于堆叠存储器阵列叠组(叠组-A、叠组-B、叠组-C)且从堆叠存储器阵列叠组横向地偏移；且沿着堆叠存储器阵列叠组的与极板-2和第二位线隔离电路(WL-ISO-A-1、WL-ISO-B-1和WL-ISO-C-1)相对的侧。
第二位线隔离电路BL-ISO-A-1、BL-ISO-B-1和BL-ISO-C-1分别与驱动器BL-ISO-A-1驱动器、BL-ISO-B-1驱动器和WB-ISO-C-1驱动器耦合。
位线隔离电路BL-ISO-A-1、BL-ISO-B-1和BL-ISO-C-1包括晶体管20，且经配置以当正存取叠组用于操作时使堆叠叠组(叠组-A、叠组-B、叠组-C)中的一个的位线能够与极板-2电隔离；同时使其它叠组的位线能够与极板-2电耦合且保持在预设电压。位线隔离电路(具体地，BL-ISO-A-1和BL-ISO-B-1)在下文参考图12更详细地描述。
在上文的描述中，位线隔离电路BL-ISO-A、BL-ISO-B和BL-ISO-C称为第一位线隔离电路，且位线隔离电路BL-ISO-A-1、BL-ISO-B-1和BL-ISO-C-1称为第二位线隔离电路。在一些实施例中，位线隔离电路BL-ISO-A、BL-ISO-B和BL-ISO-C分别可称为第一、第二和第三位线隔离电路，且位线隔离电路BL-ISO-A-1、BL-ISO-B-1和BL-ISO-C-1分别可称为第四、第五和第六位线隔离电路。
参考图7所描述的各种位线隔离电路(BL-ISO-A、BL-ISO-B、BL-ISO-C、BL-ISO-A-1、BL-ISO-B-1和BL-ISO-C-1)和字线隔离电路(WL-ISO-A、WL-ISO-B、WL-ISO-C、WL-ISO-A-1、WL-ISO-B-1和WL-ISO-C-1)在随后的讨论和权利要求书中可一般地称为隔离电路。与堆叠存储器阵列叠组结合利用位线隔离电路和字线隔离电路两者(如图7所示)可为有利的。然而，应理解还可存在堆叠存储器阵列叠组应用，其中利用位线隔离电路而无伴随的字线隔离电路，或其中利用字线隔离电路而无伴随的位线隔离电路；且此类应用虽然未具体示出，但由本文所描述的各种实施例包含。
图8示出图7的集成存储器组合件10的部分，且具体地说明叠组A和B的实例存储器单元MC-A1、MC-A2、MC-B1和MC-B2。实例存储器单元是2T-1C存储器单元，其中每一存储器单元包括一对晶体管(T1和T2)，以及具有与晶体管T1耦合的一个电极和与晶体管T2耦合的另一电极的电容器(C)。在所说明的实施例中，字线WL-A1和WL-B1是沿着水平方向延伸的导电材料22的线，且晶体管(T1和T2)包括延伸穿过导电材料22的半导体材料24。晶体管还包括设置于字线(WL-A1和WL-B1)的导电材料22与半导体材料24之间的栅极电介质材料26。虽然在图8的横截面图中看似字线WL-A1和WL-B1被晶体管T1和T2的电介质材料26和半导体材料24打断，但实际上字线的导电材料22可在图8的图示平面外部的区中围绕材料24和26延伸。
半导体材料24可包括任何合适材料；且在一些实施例中，可包括适当掺杂的硅。
栅极电介质材料26可包括任何合适材料，且在一些实施例中，可包括二氧化硅。在一些实施例中，栅极电介质材料26可简单地称为电介质材料。
位线(BL-T-A1、BL-C-A1、BL-T-A2、BL-C-A2、BL-T-B1、BL-C-B1、BL-T-B2和BL-C-B2)图示为相对于图8的横截面图延伸进出页面的导电材料28的线。位线的导电材料28在一些实施例中可在成分上相同于字线的导电材料22，且在其它实施例中可在成分上不同于导电材料22。
字线WL-A1和WL-B1分别通过隔离电路WL-ISO-A和WL-ISO-B延伸到导电路径HWL-1。位线BL-T-A1、BL-C-A1、BL-T-A2和BL-C-A2通过隔离电路BL-ISO-A延伸到导电路径HBL-T1、HBL-C1、HBL-T2和HBL-C2；且位线BL-T-B1、BL-C-B1、BL-T-B2和BL-C-B2通过隔离电路BL-ISO-B延伸到导电路径HBL-T1、HBL-C1、HBL-T2和HBL-C2。
虽然图8中示出2T-1C存储器单元，但应理解可利用其它存储器单元代替2T-1C存储器单元。此类其它存储器单元可以是例如1T-1C存储器单元、2T-2C存储器单元、3T-1C存储器单元等。
图9示意性地说明图7和8的位线隔离电路BL-ISO-A和BL-ISO-B的区。BL-ISO-A电路包含从BL-ISO-A驱动器延伸且与第一系列的晶体管20的栅极电耦合的导电线30；且BL-ISO-B电路包含从BL-ISO-B驱动器延伸且与第二系列的晶体管20的栅极电耦合的导电线32。
在一些实施例中，BL-ISO-A电路的图示晶体管20可称为第一晶体管20a、第二晶体管20b、第三晶体管20c和第四晶体管20d；且BL-ISO-B电路的图示晶体管20可称为第五晶体管20e、第六晶体管20f、第七晶体管20g和第八晶体管20h。
位线BL-T-A1、BL-C-A1、BL-T-A2和BL-C-A2可视为延伸通过第一隔离电路BL-ISO-A到位线路径HBL-T1、HBL-C1、HBL-T2和HBL-C2。第一晶体管20a以选通方式连接BL-T-A1与到HBL-T1路径(即，第一BL-T导电路径)的第一导电路线33；第二晶体管20b以选通方式连接BL-C-A1与到HBL-C1路径(即，第一BL-C导电路径)的第二导电路线34；第三晶体管20c以选通方式连接BL-T-A2与到HBL-T2路径(即，第二BL-T导电路径)的第三导电路线35；且第四晶体管20d以选通方式连接BL-C-A2与到HBL-C2路径(即，第二BL-C导电路径)的第四导电路线36。
位线BL-T-B1、BL-C-B1、BL-T-B2和BL-C-B2可视为延伸通过第二隔离电路BL-ISO-B到位线路径HBL-T1、HBL-C1、HBL-T2和HBL-C2。第五晶体管20e以选通方式连接BL-T-B1与到HBL-T1路径的第五导电路线37；第六晶体管20f以选通方式连接BL-C-B1与到HBL-C1路径的第六导电路线38；第七晶体管20g以选通方式连接BL-T-B2与到HBL-T2路径的第七导电路线39；且第八晶体管20h以选通方式连接BL-C-B2与到HBL-C2路径的第八导电路线40。
图10示意性地说明图7和8的字线隔离电路WL-ISO-A、WL-ISO-B和WL-ISO-C的区。WL-ISO-A电路包含从WL-ISO-A驱动器延伸且与第一系列的晶体管20的栅极电耦合的导电线42；WL-ISO-B电路包含从WL-ISO-B驱动器延伸且与第二系列的晶体管20的栅极电耦合的导电线43；且WL-ISO-C电路包含从WL-ISO-C驱动器延伸且与第三系列的晶体管20的栅极电耦合的导电线44。
在一些实施例中，WL-ISO-A电路的图示晶体管20可称为第一晶体管20a、第二晶体管20b和第三晶体管20c；WL-ISO-B电路的图示晶体管20可称为第四晶体管20d、第五晶体管20e和第六晶体管20f；且WL-ISO-C电路的图示晶体管20可称为第七晶体管20g、第八晶体管20h和第九晶体管20i。
字线WL-A1、WL-A2和WL-A3可视为延伸通过第一隔离电路WL-ISO-A到字线路径HWL-1、HWL-2和HWL-3。第一晶体管20a以选通方式连接WL-A1与到HWL-1路径(即，第一阶层式字线导电路径)的第一导电路线45；第二晶体管20b以选通方式连接WL-A2与到HWL-2路径(即，第二阶层式字线导电路径)的第二导电路线46；且第三晶体管20c以选通方式连接WL-A3与到HWL-3路径(即，第三阶层式字线导电路径)的第三导电路线47。
字线WL-B1、WL-B2和WL-B3可视为延伸通过第二隔离电路WL-ISO-B到字线路径HWL-1、HWL-2和HWL-3。第四晶体管20d以选通方式连接WL-B1与到HWL-1路径的第四导电路线48；第五晶体管20e以选通方式连接WL-B2与到HWL-2路径的第五导电路线49；且第六晶体管20f以选通方式连接WL-B3与到HWL-3路径的第六导电路线50。
字线WL-C1、WL-C2和WL-C3可视为延伸通过第三隔离电路WL-ISO-C到字线路径HWL-1、HWL-2和HWL-3。第七晶体管20g以选通方式连接WL-C1与到HWL-1路径的第七导电路线51；第八晶体管20h以选通方式连接WL-C2与到HWL-2路径的第八导电路线52；且第九晶体管20i以选通方式连接WL-C3与到HWL-3路径的第九导电路线53。
在一些实施例中，图9的晶体管20a-h和/或图10的晶体管20a-i的编号可相对于图9和10中的描述在特定权利要求中更改，这取决于特定权利要求组中描述总共多少晶体管。举例来说，如果权利要求组中仅描述图10的晶体管20a、20b、20d和20e，那么这些可分别称为第一、第二、第三和第四晶体管。作为另一实例，如果权利要求组中描述图9的位线隔离晶体管以及图10的字线隔离晶体管中的一些或全部；那么图9的位线隔离晶体管可称为第一至第八晶体管且图10的字线隔离晶体管可称为第九和更高的晶体管。作为另一实例，如果在权利要求组中描述图9的位线隔离晶体管以及图10的字线晶体管中的一些或全部；那么图10的字线隔离晶体管可称为第一至第六晶体管(或在权利要求中仅描述一些的情况下为第一至第四晶体管)且图9的位线隔离晶体管可称为连续更高编号的晶体管。
图11示出图7的集成存储器组合件10的部分。图11具体来说示出分别通过字线隔离电路WL-ISO-A-1和WL-ISO-B-1延伸到受控电压极板极板-1的字线WL-A1和WL-B1；且示出通过位线隔离电路BL-ISO-A-1和BL-ISO-B-1延伸到受控电压极板极板-2的位线BL-T-A1、BL-C-A1、BL-T-A2、BL-C-A2、BL-T-B1、BL-C-B1、BL-T-B2和BL-C-B2。
图12示意性地说明图7和11的位线隔离电路BL-ISO-A-1和BL-ISO-B-1的区。BL-ISO-A-1电路包含从BL-ISO-A-1驱动器延伸且与第一系列的晶体管20的栅极电耦合的导电线56；且BL-ISO-B-1电路包含从BL-ISO-B-1驱动器延伸且与第二系列的晶体管20的栅极电耦合的导电线58。
在一些实施例中，BL-ISO-A-1电路的图示晶体管20可称为第一晶体管20a、第二晶体管20b、第三晶体管20c和第四晶体管20d；且BL-ISO-B-1电路的图示晶体管20可称为第五晶体管20e、第六晶体管20f、第七晶体管20g和第八晶体管20h。
位线BL-T-A1、BL-C-A1、BL-T-A2和BL-C-A2可视为延伸通过隔离电路BL-ISO-A-1到极板-2。第一晶体管20a以选通方式连接BL-T-A1与到极板-2的第一导电路线59；第二晶体管20b以选通方式连接BL-C-A1与到极板-2的第二导电路线60；第三晶体管20c以选通方式连接BL-T-A2与到极板-2的第三导电路线61；且第四晶体管20d以选通方式连接BL-C-A2与到极板-2的第四导电路线62。
位线BL-T-B1、BL-C-B1、BL-T-B2和BL-C-B2可视为延伸通过隔离电路BL-ISO-B-1到极板-2。第五晶体管20e以选通方式连接BL-T-B1与到极板-2的第五导电路线63；第六晶体管20f以选通方式连接BL-C-B1与到极板-2的第六导电路线64；第七晶体管20g以选通方式连接BL-T-B2与到极板-2的第七导电路线65；且第八晶体管20h以选通方式连接BL-C-B2与到极板-2的第八导电路线66。
在一些实施例中，位线隔离电路BL-ISO-A-1和BL-ISO-B-1可称为第三和第四隔离电路以将它们区别于第一和第二位线隔离电路BL-ISO-A和BL-ISO-B。在此类实施例中，图12的晶体管20a-h可分别称为第九、第十、第十一、第十二、第十三、第十四、第十五和第十六晶体管，以将它们区别于BL-ISO-A和BL-ISO-B电路的前八个晶体管(图9中示出)；且导电路线59-66可称为第九至第十六导电路线。
图13示意性地说明图7和11的字线隔离电路WL-ISO-A-1、WL-ISO-B-1和WL-ISO-C-1的区。WL-ISO-A-1电路包含从WL-ISO-A-1驱动器延伸且与第一系列的晶体管20的栅极电耦合的导电线67；WL-ISO-B-1电路包含从WL-ISO-B-1驱动器延伸且与第二系列的晶体管20的栅极电耦合的导电线68；且WL-ISO-C-1电路包含从WL-ISO-C-1驱动器延伸且与第三系列的晶体管20的栅极电耦合的导电线69。
在一些实施例中，WL-ISO-A-1、WL-ISO-B-1和WL-ISO-C-1电路的图示晶体管20分别可称为第一至第九晶体管20a-i。字线WL-A1、WL-A2和WL-A3可视为延伸通过第一隔离电路WL-ISO-A-1到极板-1；字线WL-B1、WL-B2和WL-B3可视为延伸通过第二隔离电路WL-ISO-B-1到极板-1；且字线WL-C1、WL-C2和WL-C3可视为延伸通过第三隔离电路WL-ISO-C-1到极板-1。
第一晶体管20a以选通方式连接WL-A1与到极板-1的第一导电路线70；第二晶体管20b以选通方式连接WL-A2与到极板-1的第二导电路线71；且第三晶体管20c以选通方式连接WL-A3与到极板-1的第三导电路线72。第四晶体管20d以选通方式连接WL-B1与到极板-1的第四导电路线73；第五晶体管20e以选通方式连接WL-B2与到极板-1的第五导电路线74；且第六晶体管20f以选通方式连接WL-B3与到极板-1的第六导电路线75。第七晶体管20g以选通方式连接WL-C1与到极板-1的第七导电路线76；第八晶体管20h以选通方式连接WL-C2与到极板-1的第八导电路线77；且第九晶体管20i以选通方式连接WL-C3与到极板-1的第九导电路线78。
在一些实施例中，字线隔离电路WL-ISO-A-1、WL-ISO-B-1和WL-ISO-C-1可称为第四至第六隔离电路以将它们区别于第一至第三字线隔离电路WL-ISO-A、WL-ISO-B和WL-ISO-C(图10)。在此类实施例中，图13的晶体管20a-i可分别称为第十至第十八晶体管以将它们区别于WL-ISO-A、WL-ISO-B和WL-ISO-C电路的前九个晶体管(图10中示出)；且导电路线70-78可分别称为第十至第十八导电路线以将它们区别于WL-ISO-A、WL-ISO-B和WL-ISO-C电路的前九个导电路线(图10中示出)。
在一些实施例中，在特定权利要求或描述中仅参考图10和13的一些晶体管，且因此晶体管的编号可相对于图10和13中的描述变化。举例来说，如果权利要求组中将四个晶体管描述为与字线隔离电路WL-ISO-A和WL-ISO-B(图10中示出)相关联，且如果权利要求组中将又四个晶体管描述为与字线隔离电路WL-ISO-A-1和WL-ISO-B-1(图13中示出)相关联；那么与字线隔离电路WL-ISO-A和WL-ISO-B相关联的四个晶体管可称为第一至第四晶体管，且与字线隔离电路WL-ISO-A-1和WL-ISO-B-1相关联的四个晶体管可称为第五至第八晶体管。并且，与字线隔离电路WL-ISO-A和WL-ISO-B相关联的四个导电路线可称为第一至第四导电路线，且与字线隔离电路WL-ISO-A-1和WL-ISO-B-1相关联的四个导电路线可称为第五至第八导电路线。
图7是具有存储器阵列叠组(叠组A-C)的通用堆叠的实例集成存储器组合件10的简图。图14示出另一实例集成存储器组合件10a，其中此存储器阵列具有具体来说包括2T-1C存储器单元的存储器阵列叠组(叠组A和B)。每一存储器单元包括第一晶体管T1、第二晶体管T2和电容器C。叠组A的两个存储器单元具体来说识别为存储器单元MC-A1和MC-A2，且叠组B的两个存储器单元具体来说识别为存储器单元MC-B1和MC-B2。图14中未图示图7的受控电压极板(极板-1和极板-2)，但在一些实施例中可包含此类极板(连同类似于参考图7所描述的电路WL-ISO-A-1、BL-ISO-A-1等的适当隔离电路)。
图14的各种组件和结构标记有与上文在描述图7-13时利用的类似的编号和符号。图14的图示说明位线(BL-T-A1、BL-C-A1、BL-T-A2、BL-C-A2、BL-T-B1、BL-C-B1、BL-T-B2和BL-C-B2)和字线(WL-A1、WL-A2、WL-A3、WL-B1、WL-B2和WL-B3)与2T-1C存储器单元(例如，存储器单元MC-A1、MC-A2、MC-B1和MC-B2)的关系。图14还示出从位线隔离驱动器(BL-ISO-A驱动器和BL-ISO-B驱动器)延伸的导电线30和32，以及从字线隔离驱动器(WL-ISO-A驱动器和WL-ISO-B驱动器)延伸的导电线42和43。导电线30、32、42和43与如上文参考图9和10所描述的晶体管20的栅极电耦合。
图14示出从晶体管20延伸到阶层式位线路径(HBL-T1、HBL-C1、HBL-T2和HBL-C2)的导电路线33-40(上文参考图9描述)，并且还示出从晶体管20到阶层式字线路径(HWL-1、HWL-2和HWL-3)的导电路线45-50(上文参考图10论述)。阶层式位线路径HBL-T1和HBL-C1的耦合区以虚线示出以指示此类区域在一对图示的晶体管20上经过，但并不穿过图示的晶体管。
图15示出另一实例集成存储器组合件10b的区。此区包含具有存储器单元(MC-A1和MC-A2)的存储器阵列叠组(叠组-A)的一部分。其它存储器阵列叠组(例如，图7的叠组B和C中的一个或两个)在存储器阵列叠组的堆叠组合件中与叠组-A一起存在，但图15中未图示其它存储器阵列叠组以便简化图式。
存储器单元MC-A1和MC-A2是2T-1C存储器单元，且包括第一晶体管T1和第二晶体管T2以及电容器C。
第一晶体管T1和第二晶体管T2包括延伸穿过字线WL-A1的导电材料22的半导体材料24，类似于上文参考图8描述的晶体管构造。电介质材料26在晶体管T1和T2的半导体材料24与字线WL-A1的导电材料22之间。虽然在图15的横截面图中看似字线WL-A1被晶体管T1和T2的材料24和26打断，但实际上导电材料22在图15的图示平面外部的区中围绕材料24和26延伸。
晶体管T1和T2包括在半导体材料24内的选通沟道区91，且包括在沟道区91的相对侧上的源极/漏极区97和99。沟道区91竖直延伸通过字线WL-A1的导电材料22。
电容器C包括对应于第一电容器节点81的第一导电材料80、对应于第二电容器节点83的第二导电材料82，以及在第一导电材料80与第二导电材料82之间的电容器电介质84。第一电容器节点81与存储器单元MC-A1和MC-A2的晶体管T1电耦合；且第二电容器节点83与存储器单元的晶体管T2电耦合。
第一导电材料80和第二导电材料82可包括任何合适的组合物或组合物的组合；例如各种金属(例如，钛、钨、钴、镍、铂等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一种或多种。第一导电材料80和第二导电材料82在一些实施例中可为彼此相同的组合物，且在其它实施例中可包括相对于彼此不同的组合物。
电容器电介质材料84可包括任何合适的组合物或组合物的组合；例如二氧化硅、氮化硅等中的一种或多种。
绝缘材料86在电容器C上方和之间延伸，也在字线WL-A1下方延伸。绝缘材料86可包括任何合适的组合物或组合物的组合，包含例如二氧化硅、氮化硅等中的一种或多种。
叠组-A示出为由基底88支撑。基底88可包括半导体材料；且可例如包括单晶硅，主要由单晶硅组成，或由单晶硅组成。基底88可称为半导体衬底。术语“半导体衬底”意味着包括半导体材料的任何构造，包含但不限于整体半导体材料，例如(单独或在包括其它材料的组合件中的)半导体晶片，以及(单独或在包括其它材料的组合件中的)半导体材料层。术语“衬底”指代任何支撑结构，包含但不限于上文所描述的半导体衬底。在一些应用中，基底88可对应于含有与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可包含例如耐火金属材料、阻隔材料、扩散材料、绝缘体材料等中的一或多种。
基底88示出为与叠组-A间隔开一个间隙，以指示额外结构或材料可设置于叠组-A与基底88之间。此类额外结构和材料可包含例如堆叠存储器组合件的其它存储器阵列叠组。
字线WL-A1示出为延伸到叠组-A的一侧(可称为由叠组-A构成的存储器阵列的第一侧87)上的字线隔离电路WL-ISO-A，且延伸到叠组-A的另一侧(可称为由叠组-A构成的存储器阵列的第二侧89)上的字线隔离电路WL-ISO-A-1。在示出的实施例中，第一侧87和第二侧89彼此成相对关系；其中叠组-A的存储器阵列在第一侧87与第二侧89之间延伸。
字线隔离电路WL-ISO-A-1耦合字线WL-A1与受控电压极板(极板-1)，且字线隔离电路WL-ISO-A耦合字线WL-A1与延伸到字线驱动器WL-D1的导电路径HWL-1。在示出的实施例中，字线驱动器WL-D1由基底88支撑，且在堆叠存储器阵列叠组(例如，示出的叠组-A和未图示的其它叠组；且可包含例如图7的叠组B和C)下方。字线驱动器WL-D1可在堆叠存储器阵列叠组正下方，或可从堆叠存储器阵列叠组正下方横向地偏移。虽然字线驱动器WL-D1示出为在堆叠存储器阵列叠组下方，但在其它实施例中字线驱动器WL-D1可处于其它位置，例如从叠组横向地偏移且沿着叠组的侧，在叠组上方等。在其它实施例中，此外，字线驱动器WL-D1可形成于基底88中。字线驱动器WL-D1是可与堆叠存储器阵列叠组一起使用的许多字线驱动器的实例(举例来说，也可以使用图7的字线驱动器WL-D2和WL-D3)，且所有此类字线驱动器可处于相对于堆叠存储器阵列叠组的相似位置(例如，在堆叠存储器阵列叠组下方，在堆叠存储器阵列叠组旁边，在堆叠存储器阵列叠组上方等)。
受控电压极板(极板-1)示出为在堆叠存储器阵列叠组旁边，但在其它实施例中可处于其它位置；例如在堆叠存储器阵列叠组下方(例如，支撑于基底88上在字线驱动器旁边)，在堆叠存储器阵列叠组上方等。
位线BL-T-A1、BL-C-A1、BL-T-A2和BL-C-A2与晶体管T1和T2的源极/漏极区电耦合。位线延伸到位线隔离电路(BL-ISO-A)，所述位线隔离电路耦合位线与延伸到感测放大器SA1和SA2的导电路径HBL-T1、HBL-C1、HBL-T2和HBL-C2。在示出的实施例中，感测放大器SA1和SA2由基底88支撑，且在堆叠存储器阵列叠组(例如，示出的叠组-A和未图示的其它叠组，可包含例如图7的叠组B和C)下方。感测放大器SA1和SA2可在堆叠存储器阵列叠组正下方，或可从堆叠存储器阵列叠组正下方横向地偏移。虽然感测放大器SA1和SA2示出为在堆叠存储器阵列叠组下方，但在其它实施例中感测放大器SA1和SA2可处于其它位置，例如从叠组横向地偏移且沿着叠组的侧，在叠组上方等。在其它实施例中，此外，感测放大器SA1和SA2可形成于基底88中。感测放大器SA1和SA2是可与堆叠存储器阵列叠组一起使用的许多感测放大器的实例，且所有此类感测放大器可处于相对于堆叠存储器阵列叠组的相似位置(例如，在堆叠存储器阵列叠组下方，在堆叠存储器阵列叠组旁边，在堆叠存储器阵列叠组上方等)。
虽然图15中未图示，但位线BL-T-A1、BL-C-A1、BL-T-A2和BL-C-A2还可延伸到位线隔离电路(BL-ISO-A-1)，所述位线隔离电路耦合位线与受控电压极板(图7的极板-2)。极板-2可在堆叠存储器阵列叠组旁边，堆叠存储器阵列叠组下方(例如，支撑于基底88上在字线驱动器旁边)，在堆叠存储器阵列叠组上方等。在一些实施例中，极板-1和极板-2两者可由单个连续极板构成，而不是单独的极板。
各种隔离电路(例如，BL-ISO-A、BL-ISO-A-1、WL-ISO-A、WL-ISO-A-1等)可处于相对于堆叠存储器阵列叠组的任何合适的位置；包含例如横向地在堆叠存储器阵列叠组旁边，在堆叠存储器阵列叠组上方，在堆叠存储器阵列叠组下方等。
图16示出包括图15中示出的叠组-A的存储器单元MC-A1和MC-A2与叠组-B的类似存储器单元MC-B1和MC-B2的组合的实例集成存储器组合件10c的区。在图示组合件中，叠组A和B跨越其间的中心平面85是镜像的，且共享位线(示出为BL-T-A1/BL-T-B1、BL-C-A1/BL-C-B1、BL-T-A2/BL-T-B2和BL-C-A2/BL-C-B2)。位线电耦合到位线隔离电路BL-ISO-A和BL-ISO-B；且可延伸通过此类位线隔离电路到导电路径HBL-T1、HBL-C1、HBL-T2和HBL-C2(图16中未图示)。下文参考图22和23描述利用图16的配置的额外实例实施例。
图16中未图示字线隔离电路(例如，WL-ISO-A和WL-ISO-A-1)以便简化图式，但在一些应用中可包含所述字线隔离电路。并且，图16中未图示受控电压极板(极板-1和极板-2)以便简化图式，但在一些应用中可包含所述受控电压极板。
图17示出另一实例集成存储器组合件10d的区。此区包含具有2T-1C存储器单元MC-A1的存储器阵列叠组-A的一部分，且包含具有2T-1C存储器单元MC-B1的存储器阵列叠组-B的一部分。位线隔离电路BL-ISO-A和BL-ISO-B的导电线30和32示出为包括导电材料90。导电材料90可包括任何合适的组合物或组合物的组合，例如各种金属(例如，钛、钨、钴、镍、铂等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一种或多种。位线隔离电路BL-ISO-A和BL-ISO-B的导电材料90在一些实施例中可为与字线的导电材料22相同的组合物和/或与位线的导电材料28相同的组合物，且在其它实施例中可为与导电材料22和28中的一者或两者不同的组合物。
在图17的实施例中，叠组A和B的存储器阵列基本上水平地延伸(其中术语“基本上水平地”意味着在制造和测量的合理公差内的水平)，且导电线30和32的导电材料90也基本上水平地延伸。
位线隔离电路(BL-ISO-A和BL-ISO-B)的晶体管20包括延伸穿过导电材料90的半导体材料24，包括在导电材料90内的栅极92，且包括在半导体材料24内且沿着栅极92的沟道区93。在所说明的实施例中，沟道区93基本上竖直延伸通过线30和32的导电材料90。源极/漏极区101和103在沟道区93的相对侧上。
在一些实施例中，位线隔离电路BL-ISO-A和BL-ISO-B的导电线30和32可分别称为第一和第二导电线；且在第一导电线30内的导电材料90可称为第一导电材料，而在第二导电线32内的导电材料90称为第二导电材料。在第一导电线30内的第一导电材料与第一隔离驱动器(BL-ISO-A驱动器)耦合，且在第二导电线32内的第二导电材料与第二隔离驱动器(BL-ISO-B驱动器)耦合。
隔离电路BL-ISO-A和BL-ISO-B在示出的实施例中竖直地一个堆叠于另一个之上，但在其它实施例中可以其它布置提供。
图17可视为示出图7结构的实例实施例的一部分。图示部分示出与在几个堆叠存储器单元(MC-A1和MC-B1)的比较位线(BL-T-A1、BL-C-A1、BL-T-B1和BL-C-B1)与第一感测放大器(SA1)之间传送电信号相关联的电路。可提供额外结构以包含其它存储器阵列叠组、其它存储器单元、其它感测放大器、其它字线等。图17的存储器单元示出为成2T-1C配置，但在其它实施例中可成任何其它合适的配置；包含例如2T-2C配置、3T-1C配置等。
图18示出另一实例集成存储器组合件10e，其中此组合件具有堆叠存储器阵列叠组(叠组-A和叠组-B)。堆叠存储器阵列叠组中的每一个具有在阶层式位线路径(HBL-T1)的左侧的阵列和在阶层式位线路径(HBL-T1)的右侧的阵列；其中在左侧的阵列标记为叠组-A(左)和叠组-B(左)，且在右侧的阵列标记为叠组-A(右)和叠组-B(右)。阵列中的每一个包含多个存储器单元(例如，MC-A(1-4)和MC-B(1-4))。
比较位线(BL-T-A1(左)、BL-T-A1(右)、BL-T-B1(左)和BL-T-B1(右))跨越阵列延伸到上文参考图9描述的类型的位线隔离电路(BL-ISO-A(左)、BL-ISO-A(右)、BL-ISO-B(左)和BL-ISO-B(右))。特别地，每一位线隔离电路(BL-ISO-A(左)、BL-ISO-A(右)、BL-ISO-B(左)和BL-ISO-B(右))包含并联的一系列晶体管20，其中晶体管的数目与附接的位线上的存储器单元的数目平衡(例如，线BL-T-A1(左)示出为具有4个存储器单元(MC-A(1-4))，且隔离电路BL-ISO-A(左)具有四个晶体管20)。
在一些应用中，位线隔离电路(BL-ISO-A(左)、BL-ISO-A(右)、BL-ISO-B(左)和BL-ISO-B(右))中的每一个可视为包含多路复用器(mux)。
图18的晶体管20类似于图17的晶体管20，且包含基本上竖直延伸通过线30(左和右)和32(左和右)的导电材料90的沟道区93(图18中仅标记其中一些)；其中沟道区93在源极/漏极区101和103(图18中仅标记其中一些)之间。
存储器单元(例如，MC-A(1-4))示出为包括与晶体管T1耦合的电容器C。晶体管可沿着包括晶体管的栅极的字线WL(标记其中的仅一个)。
图18可视为示出图7结构的实例实施例的一部分。图示部分示出与在比较位线(BL-T-A1(左)、BL-T-A1(右)、BL-T-B1(左)和BL-T-B1(右))与第一感测放大器(SA1)之间传送电信号相关联的电路。可提供额外结构以包含其它位线(例如，BL-C位线)、其它存储器单元、其它感测放大器、其它字线、其它存储器阵列叠组等。另外，受控电压极板(例如，图7的极板-1和极板-2)可与适当电路一起提供。图18的存储器单元(例如，MC-A(1-4))可成任何合适的配置，包含例如2T-1C配置、2T-2C配置、3T-1C配置等。
图19示出另一实例集成存储器组合件10f，其中此组合件具有成开放位线布置的DRAM架构的堆叠存储器阵列叠组(叠组-A和叠组-B)。堆叠叠组中的每一个具有在与阶层式位线路径(HBL-T1)耦合的比较位线(BL-T1，BL-T2)左边的阵列，且具有在与阶层式位线路径(HBL-C1)耦合的比较位线(BL-C1，BL-C2)右边的阵列。在左侧的阵列标记为叠组-A(左)和叠组-B(左)，且在右侧的阵列标记为叠组-A(右)和叠组-B(右)。阵列中的每一个包含多个存储器单元(例如，MC-A(1-4)和MC-B(1-4))。
路径HBL-T1和HBL-C1延伸到感测放大器SA1。
比较位线(BL-T1、BL-T2、BL-C1和BL-C2)中的每一个延伸到上文参考图9描述的位线隔离电路(BL-ISO-A(左)、BL-ISO-A(右)、BL-ISO-B(左)和BL-ISO-B(右))。特别地，位线隔离电路(BL-ISO-A(左)、BL-ISO-A(右)、BL-ISO-B(左)和BL-ISO-B(右))中的每一个包含并联的一系列晶体管20，其中晶体管的数目与附接的位线上的存储器单元的数目平衡(例如，线BL-T1示出为具有4个存储器单元(MC-A(1-4))，且隔离电路BL-ISO-A(左)具有四个晶体管20)。
图19的晶体管20类似于图17的晶体管20，且包含基本上竖直延伸通过导电材料90的沟道区93(标记其中的仅一些)；其中沟道区93在源极/漏极区101和103(标记其中的仅一些)之间。
图19的存储器单元(例如，MC-A(1-4))可成任何合适的配置，包含例如1T-1C配置、2T-1C配置、2T-2C配置、3T-1C配置等。存储器单元(例如，MC-A(1-4))示出为包括与晶体管T耦合的电容器C。晶体管可沿着包括晶体管的栅极的字线WL(标记其中的仅一个)。
图20示出另一实例集成存储器组合件10g，其中此组合件具有堆叠存储器阵列叠组(叠组-A和叠组-B)。堆叠叠组中的每一个具有在阶层式位线路径(HBL-T1)的左侧的阵列和在阶层式位线路径(HBL-T1)的右侧的阵列；其中在左侧的阵列标记为叠组-A(左)和叠组-B(左)，且在右侧的阵列标记为叠组-A(右)和叠组-B(右)。阵列中的每一个包含多个存储器单元(例如，MC-A(1-4)和MC-B(1-4))。
比较位线(BL-T-A1(左)、BL-T-A1(右)、BL-T-B1(左)和BL-T-B1(右))延伸到上文参考图9描述的类型的位线隔离电路(BL-ISO-A(左)、BL-ISO-A(右)、BL-ISO-B(左)和BL-ISO-B(右))。特别地，每一位线隔离电路(BL-ISO-A(左)、BL-ISO-A(右)、BL-ISO-B(左)和BL-ISO-B(右))包含并联的一系列晶体管20，其中晶体管的数目与附接的位线上的存储器单元的数目平衡(例如，线BL-T-A1(左)示出为具有4个存储器单元(MC-A(1-4))，且隔离电路BL-ISO-A(左)具有四个晶体管20)。
图20的晶体管20类似于图17的晶体管20，且包含基本上竖直延伸通过线30和32的导电材料90的沟道区93(标记其中的仅一些)；其中沟道区93在源极/漏极区101和103(标记其中的仅一些)之间。
存储器单元(例如，MC-A(1-4))示出为包括与晶体管T1耦合的电容器C。晶体管可沿着包括晶体管的栅极的字线WL(标记其中的仅一个)。
图20可视为示出图7结构的实例实施例的一部分。图示部分示出与在比较位线(BL-T-A1(左)、BL-T-A1(右)、BL-T-B1(左)和BL-T-B1(右))与第一感测放大器(SA1)之间传送电信号相关联的电路。可提供额外结构以包含其它位线(例如，BL-C位线)、其它存储器单元、其它感测放大器、其它字线、其它存储器阵列叠组等。另外，受控电压极板(例如，图7的极板-1和极板-2)可与适当电路一起提供。图20的存储器单元可成任何合适的配置，包含例如2T-1C配置、2T-2C配置、3T-1C配置等。
图21示出另一实例集成存储器组合件10h，其中此组合件具有成开放位线布置的DRAM架构的堆叠存储器阵列叠组(叠组-A和叠组-B)。堆叠叠组中的每一个具有在与阶层式位线路径(HBL-T1)耦合的比较位线(BL-T1，BL-T2)左边的阵列，且具有在与阶层式位线路径(HBL-C1)耦合的比较位线(BL-C1，BL-C2)右边的阵列。在左侧的阵列标记为叠组-A(左)和叠组-B(左)，且在右侧的阵列标记为叠组-A(右)和叠组-B(右)。阵列中的每一个包含多个存储器单元(例如，MC-A(1-4)和MC-B(1-4))。
路径HBL-T1和HBL-C1延伸到感测放大器SA1。
比较位线(BL-T1、BL-T2、BL-C1和BL-C2)中的每一个延伸到上文参考图9描述的位线隔离电路(BL-ISO-A(左)、BL-ISO-A(右)、BL-ISO-B(左)和BL-ISO-B(右))。特别地，每一位线隔离电路(BL-ISO-A(左)、BL-ISO-A(右)、BL-ISO-B(左)和BL-ISO-B(右))包含并联的一系列晶体管20，其中晶体管的数目与附接的位线上的存储器单元的数目平衡(例如，线BL-T1示出为具有4个存储器单元(MC-A(1-4))，且隔离电路BL-ISO-A(左)具有四个晶体管20)。
图21的晶体管20类似于图17的晶体管20，且包含基本上竖直延伸通过导电材料90的沟道区93(标记其中的仅一些)；其中沟道区93在源极/漏极区101和103(标记其中的仅一些)之间。
图21的存储器单元可成任何合适的配置，包含例如1T-1C配置、2T-1C配置、2T-2C配置、3T-1C配置等。存储器单元(例如，MC-A(1-4))示出为包括与晶体管T耦合的电容器C。晶体管可沿着包括晶体管的栅极的字线WL(标记其中的仅一个)。
图22示出另一实例集成存储器组合件10i，其中此组合件具有跨越其间的中心平面85镜像的堆叠存储器阵列叠组(叠组-A和叠组-B)，且其中叠组A和B共享位线(BL-T-A1/BL-T-B1(左)和(右))。堆叠叠组中的每一个具有在阶层式位线路径(HBL-T1)的左侧的阵列和在阶层式位线路径(HBL-T1)的右侧的阵列；其中在左侧的阵列标记为叠组-A(左)和叠组-B(左)，且在右侧的阵列标记为叠组-A(右)和叠组-B(右)。阵列中的每一个包含多个存储器单元(例如，MC-A(1-4)和MC-B(1-4))。
比较位线(BL-T-A1/BL-T-B1(左)和BL-T-A1/BL-T-B1(右))延伸到上文参考图9描述的类型的位线隔离电路(BL-ISO-A(左)、BL-ISO-A(右)、BL-ISO-B(左)和BL-ISO-B(右))。特别地，每一位线隔离电路(BL-ISO-A(左)、BL-ISO-A(右)、BL-ISO-B(左)和BL-ISO-B(右))包含并联的一系列晶体管20，其中晶体管的数目与附接的位线上的存储器单元的数目平衡(例如，线叠组-A(左)示出为具有4个存储器单元(MC-A(1-4))，且隔离电路BL-ISO-A(左)具有四个晶体管20)。
图22的晶体管20类似于图17的晶体管20，且包含基本上竖直延伸通过线30和32的导电材料90的沟道区93(标记其中的仅一些)；其中沟道区93在源极/漏极区101和103(标记其中的仅一些)之间。
存储器单元(例如，MC-A(1-4))示出为包括与晶体管T1耦合的电容器C。晶体管可沿着包括晶体管的栅极的字线WL(标记其中的仅一个)。
图22可视为示出图7结构的实例实施例的一部分。图示部分示出与在比较位线(BL-T-A1/BL-T-B1(左)、BL-T-A1/BL-T-B1(右))与第一感测放大器(SA1)之间传导电信号相关联的电路。可提供额外结构以包含其它位线(例如，BL-C位线)、其它存储器单元、其它感测放大器、其它字线、其它存储器叠组等。另外，受控电压极板(例如，图7的极板-1和极板-2)可与适当电路一起提供。图22的存储器单元可成任何合适的配置，包含例如2T-1C配置、2T-2C配置、3T-1C配置等。
图23示出另一实例集成存储器组合件10j，其中此组合件具有堆叠存储器阵列叠组(叠组-A、叠组-B、叠组-C和叠组-D)，且其中叠组A和B共享位线(BL-T-A1/BL-T-B1(左)和(右))；且其中叠组C和D共享位线(BL-T-C1/BL-T-D1(左)和(右))。堆叠叠组中的每一个具有在阶层式位线路径(HBL-T1)的左侧的阵列和在阶层式位线路径(HBL-T1)的右侧的阵列；其中在左侧的阵列标记为叠组-A(左)和叠组-B(左)，且在右侧的阵列标记为叠组-A(右)和叠组-B(右)。阵列中的每一个包含多个存储器单元(例如，MC-A(1-4)和MC-B(1-4))。
比较位线(BL-T-A1/BL-T-B1(左)、BL-T-A1/BL-T-B1(右)、BL-T-C1/BL-T-D1(左)、BL-T-C1/BL-T-D1(右))延伸到上文参考图9描述的类型的位线隔离电路(BL-ISO-A(左)、BL-ISO-A(右)、BL-ISO-B(左)、BL-ISO-B(右)、BL-ISO-C(左)、BL-ISO-C(右)、BL-ISO-D(左)和BL-ISO-D(右))。特别地，每一位线隔离电路(BL-ISO-A(左)、BL-ISO-A(右)、BL-ISO-B(左)、BL-ISO-B(右)、BL-ISO-C(左)、BL-ISO-C(右)、BL-ISO-D(左)和BL-ISO-D(右))包含并联的一系列晶体管20，其中晶体管的数目与附接的位线上的存储器单元的数目平衡(例如，线叠组-A(左)示出为具有4个存储器单元(MC-A(1-4))，且隔离电路BL-ISO-A(左)具有四个晶体管20)。
图23的晶体管20类似于图17的晶体管20，且包含基本上竖直延伸通过导电材料90的沟道区93(标记其中的仅一些)；其中沟道区93在源极/漏极区101和103(标记其中的仅一些)之间。
存储器单元(例如，MC-A(1-4))示出为包括与晶体管T1耦合的电容器C。晶体管可沿着包括晶体管的栅极的字线WL(标记其中的仅一个)。
图23可视为示出图7结构的实例实施例的一部分。图示部分示出与在比较位线(BL-T-A1/BL-T-B1(左)、BL-T-A1/BL-T-B1(右)、BL-T-C1/BL-T-D1(左)、BL-T-C1/BL-T-D1(右))与第一感测放大器(SA1)之间传导电信号相关联的电路。可提供额外结构以包含其它位线(例如，BL-C位线)、其它存储器单元、其它感测放大器、其它字线、其它存储器叠组等。另外，受控电压极板(例如，图7的极板-1和极板-2)可与适当电路一起提供。图23的存储器单元可成任何合适的配置，包含例如2T-1C配置、2T-2C配置、3T-1C配置等。
图24示出另一实例集成存储器组合件10k，其中此组合件具有堆叠存储器阵列叠组(叠组-A和叠组-B)。堆叠叠组中的每一个具有在阶层式字线路径(HWL-1)的左边的阵列和在阶层式字线路径(HWL-1)的右侧的阵列；其中在左侧的阵列标记为叠组-A(左)和叠组-B(左)，且在右侧的阵列标记为叠组-A(右)和叠组-B(右)。阵列中的每一个包含存储器单元(例如，MC-A1和MC-B1)。
字线(WL-A1(左)、WL-A1(右)、WL-B1(左)和WL-B1(右))跨越阵列延伸到上文参考图10描述的类型的字线隔离电路(WL-ISO-A(左)、WL-ISO-A(右)、WL-ISO-B(左)和WL-ISO-B(右))。字线隔离电路(WL-ISO-A(左)、WL-ISO-A(右)、WL-ISO-B(左)和WL-ISO-B(右))包括配对的晶体管20；其中晶体管中的一个经标记为TX且另一个经标记为TY。此类晶体管可为PMOS装置和/或NMOS装置。在一些实施例中，配对晶体管TX和TY中的一个为PMOS装置而另一个为NMOS装置可为有利的。
在一些应用中，字线隔离电路(例如，WL-ISO-A(左))中的每一个可视为包含多路复用器(mux)。
图24的晶体管20类似于图17的晶体管20，且包含基本上竖直延伸通过线42和43的导电材料90的沟道区93(标记其中的仅一些)；其中沟道区93在源极/漏极区101和103(标记其中的仅一些)之间。在所说明的实施例中，线42和43基本上水平地延伸(如叠组A和B的存储器阵列)，且沟道区93基本上竖直延伸通过线42和43的导电材料90。
在一些实施例中，字线隔离电路WL-ISO-A(左和右)和WL-ISO-B(左和右)的导电线42和43可分别称为第一和第二导电线；且在第一导电线42(左和右)内的导电材料90可称为第一导电材料，而在第二导电线43(左和右)内的导电材料90称为第二导电材料。在第一导电线42(左和右)内的第一导电材料与第一隔离驱动器(WL-ISO-A驱动器左和WL-ISO-A驱动器右)耦合，且在第二导电线43(左和右)内的第二导电材料与第二隔离驱动器(WL-ISO-B驱动器左和WL-ISO-B驱动器右)耦合。
图24可视为示出图7结构的实例实施例的一部分。图示部分示出与在比较字线(WL-A1(左)、WL-A1(右)、WL-B1(左)和WL-B1(右))与字线驱动器(WL-D1)之间传导电信号相关联的电路。可提供额外结构以包含其它字线、其它存储器单元、其它位线、感测放大器、其它存储器叠组等。另外，受控电压极板(例如，图7的极板-1和极板-2)可与适当电路一起提供。图24的存储器单元可成任何合适的配置，包含例如2T-1C配置、2T-2C配置、3T-1C配置等。
上文所论述的结构和架构可并入到电子系统中。这类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和应用专用模块中，且可包含多层、多片模块。电子系统可以是以下广泛范围的系统中的任一个：例如摄像机、无线装置、显示器、芯片组、机顶盒、游戏、照明、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等等。
除非另外规定，否则本文中所描述的各种材料、物质、组合物可由现在已知或待开发的任何合适的方法形成，包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“电介质”和“电绝缘”两者可用于描述具有绝缘电特性的材料。所述术语在此公开中被视为同义的。在一些情况下术语“电介质”和在其它情况下术语“电绝缘”可用于在本公开内提供语言变化以简化所附权利要求书内的前提基础，而非用于指示任何显著化学或电学差异。
图式中的各种实施例的特定定向仅出于说明的目的，且在一些应用中，实施例可相对于所示定向旋转。本文中所提供的描述及以下权利要求书涉及在各种特征之间具有所描述关系的任何结构，无关于结构是处于图式的特定定向还是相对于这类定向旋转。
随附图解说明的截面图仅展示横截面的平面内的特征，且不展示横截面的平面后面的材料，以便简化图式。
当上述结构被称作“在另一结构上”或“抵靠另一结构”时，所述结构可直接在另一结构上或还可能存在插入结构。相比之下，当结构被称为“直接在另一结构上”或“直接抵靠”另一结构时，不存在插入结构。
结构(例如，层、材料等)可称为“竖直延伸”以指示所述结构从底层基底(例如，衬底)大体上向上延伸。竖直延伸的结构可或可不相对于基底的上表面大体正交延伸。
一些实施例包含一种集成存储器组合件，其包括在第二存储器阵列叠组上方的第一存储器阵列叠组。第一系列导电线跨越第一存储器阵列叠组延伸，且第二系列的导电线跨越第二存储器阵列叠组延伸。第一系列的第一导电线和第二系列的第一导电线通过第一导电路径与第一组件耦合。第一系列的第二导电线和第二系列的第二导电线通过第二导电路径与第二组件耦合。第一系列的第一和第二导电线分别通过第一隔离电路延伸到第一和第二导电路径。第一隔离电路包含将第一系列的第一导电线以选通方式连接到第一导电路径的第一晶体管，且包含将第一系列的第二导电线以选通方式连接到第二导电路径的第二晶体管。第一和第二晶体管的栅极与第一隔离驱动器耦合。第二系列的第一和第二导电线分别通过第二隔离电路延伸到第一和第二导电路径。第二隔离电路包含将第二系列的第一导电线以选通方式连接到第一导电路径的第三晶体管，且包含将第二系列的第二导电线以选通方式连接到第二导电路径的第四晶体管。第三和第四晶体管的栅极与第二隔离驱动器耦合。
一些实施例包含一种集成存储器组合件，其包括在第二存储器阵列叠组B上方的第一存储器阵列叠组A。第一系列的位线沿着第一存储器阵列叠组A，且包含配对的比较位线BL-T-A1和BL-C-A1，以及配对的比较位线BL-T-A2和BL-C-A2。第二系列的位线沿着第二存储器阵列叠组B，且包含配对的比较位线BL-T-B1和BL-C-B1，以及配对的比较位线BL-T-B2和BL-C-B2。配对的比较位线BL-T-A1和BL-C-A1分别通过第一BL-T导电路径和第一BL-C导电路径与第一感测放大器耦合。配对的比较位线BL-T-A2和BL-C-A2分别通过第二BL-T导电路径和第二BL-C导电路径与第二感测放大器耦合。配对的比较位线BL-T-B1和BL-C-B1分别通过第一BL-T导电路径和第一BL-C导电路径与第一感测放大器耦合。配对的比较位线BL-T-B2和BL-C-B2分别通过第二BL-T导电路径和第二BL-C导电路径与第二感测放大器耦合。位线BL-T-A1、BL-C-A1、BL-T-A2和BL-C-A2分别通过第一隔离电路延伸到第一BL-T导电路径、第一BL-C导电路径、第二BL-T导电路径和第二BL-C导电路径。第一隔离电路包含将BL-T-A1以选通方式连接到第一BL-T导电路径的第一晶体管、将BL-C-A1以选通方式连接到第一BL-C导电路径的第二晶体管、将BL-T-A2以选通方式连接到第二BL-T导电路径的第三晶体管，以及将BL-C-A2以选通方式连接到第二BL-C导电路径的第四晶体管。第一、第二、第三和第四第二晶体管的栅极与第一位线隔离驱动器耦合。位线BL-T-B1、BL-C-B1、BL-T-B2和BL-C-B2分别通过第二隔离电路延伸到第一BL-T导电路径、第一BL-C导电路径、第二BL-T导电路径和第二BL-C导电路径。第二隔离电路包含将BL-T-B1以选通方式连接到第一BL-T导电路径的第五晶体管、将BL-C-B1以选通方式连接到第一BL-C导电路径的第六晶体管、将BL-T-B2以选通方式连接到第二BL-T导电路径的第七晶体管，以及将BL-C-B2以选通方式连接到第二BL-C导电路径的第八晶体管。第五、第六、第七和第八晶体管的栅极与第二位线隔离驱动器耦合。
一些实施例包含一种集成存储器组合件，其包括在第二存储器阵列叠组B上方的第一存储器阵列叠组A。第一系列的字线沿着第一存储器阵列叠组A，且包含字线WL-A1和WL-A2。第二系列的字线沿着第二存储器阵列叠组B，且包含字线WL-B1和WL-B2。字线WL-A1和WL-B1通过第一导电路径与第一字线驱动器耦合。字线WL-A2和WL-B2通过第二导电路径与第二字线驱动器耦合。字线WL-A1和WL-A2分别通过第一隔离电路延伸到第一和第二导电路径。第一隔离电路包含将WL-A1以选通方式连接到第一导电路径的第一晶体管，且包含将WL-A2以选通方式连接到第二导电路径的第二晶体管。第一和第二晶体管的栅极与第一字线隔离驱动器耦合。字线WL-B1和WL-B2分别通过第二隔离电路延伸到第一和第二导电路径。第二隔离电路包含将WL-B1以选通方式连接到第一导电路径的第三晶体管，且包含将WL-B2以选通方式连接到第二导电路径的第四晶体管。第三和第四晶体管的栅极与第二字线隔离驱动器耦合。
一些实施例包含一种集成存储器组合件，其包括在第二存储器阵列叠组B上方的第一存储器阵列叠组A。第一组导电线跨越第一存储器阵列叠组A延伸。所述第一组导电线包括第一系列的字线和第一系列的位线。第一系列的字线包含字线WL-A1和字线WL-A2。第一系列的位线包含配对的比较位线BL-T-A1和BL-C-A1，以及配对的比较位线BL-T-A2和BL-C-A2。第二组导电线跨越第二存储器阵列叠组B延伸。所述第二组导电线包括第二系列的字线和第二系列的位线。第二系列的字线包含字线WL-B1和字线WL-B2。第二系列的位线包含配对的比较位线BL-T-B1和BL-C-B1，以及配对的比较位线BL-T-B2和BL-C-B2。字线WL-A1和WL-B1通过第一字线导电路径与第一字线驱动器耦合。字线WL-A2和WL-B2通过第二字线导电路径与第二字线驱动器耦合。字线WL-A1和WL-A2分别通过第一字线隔离电路延伸到第一和第二字线导电路径。第一字线隔离电路包含将WL-A1以选通方式连接到第一字线导电路径的第一晶体管，且包含将WL-A2以选通方式连接到第二字线导电路径的第二晶体管。第一和第二晶体管的栅极与第一字线隔离驱动器耦合。字线WL-B1和WL-B2分别通过第二字线隔离电路延伸到第一和第二字线导电路径。第二字线隔离电路包含将WL-B1以选通方式连接到第一字线导电路径的第三晶体管，且包含将WL-B2以选通方式连接到第二字线导电路径的第四晶体管。第三和第四晶体管的栅极与第二字线隔离驱动器耦合。配对的比较位线BL-T-A1和BL-C-A1分别通过第一BL-T导电路径和第一BL-C导电路径与第一感测放大器耦合；且配对的比较位线BL-T-A2和BL-C-A2分别通过第二BL-T导电路径和第二BL-C导电路径与第二感测放大器耦合。配对的比较位线BL-T-B1和BL-C-B1分别通过第一BL-T导电路径和第一BL-C导电路径与第一感测放大器耦合；且配对的比较位线BL-T-B2和BL-C-B2分别通过第二BL-T导电路径和第二BL-C导电路径与第二感测放大器耦合。位线BL-T-A1、BL-C-A1、BL-T-A2和BL-C-A2分别通过第一位线隔离电路延伸到第一BL-T导电路径、第一BL-C导电路径、第二BL-T导电路径和第二BL-C导电路径。第一位线隔离电路包含将BL-T-A1以选通方式连接到第一BL-T导电路径的第五晶体管、将BL-C-A1以选通方式连接到第一BL-C导电路径的第六晶体管、将BL-T-A2以选通方式连接到第二BL-T导电路径的第七晶体管，以及将BL-C-A2以选通方式连接到第二BL-C导电路径的第八晶体管。第五、第六、第七和第八晶体管的栅极与第一位线隔离驱动器耦合。位线BL-T-B1、BL-C-B1、BL-T-B2和BL-C-B2分别通过第二位线隔离电路延伸到第一BL-T导电路径、第一BL-C导电路径、第二BL-T导电路径和第二BL-C导电路径。第二位线隔离电路包含将BL-T-B1以选通方式连接到第一BL-T导电路径的第九晶体管、将BL-C-B1以选通方式连接到第一BL-C导电路径的第十晶体管、将BL-T-B2以选通方式连接到第二BL-T导电路径的第十一晶体管，以及将BL-C-B2以选通方式连接到第二BL-C导电路径的第十二晶体管。第九、第十、第十一和第十二晶体管的栅极与第二位线隔离驱动器耦合。

Claims (22)

1.一种集成存储器组合件，其包括：
第一存储器阵列叠组，其在第二存储器阵列叠组上方；
跨越所述第一存储器阵列叠组延伸的第一系列的导电线，以及跨越所述第二存储器阵列叠组延伸的第二系列的导电线；
所述第一系列的第一导电线和所述第二系列的第一导电线通过第一导电路径与第一组件耦合；
所述第一系列的第二导电线和所述第二系列的第二导电线通过第二导电路径与第二组件耦合；
所述第一系列的所述第一和第二导电线分别通过第一隔离电路延伸到所述第一和第二导电路径；所述第一隔离电路包含将所述第一系列的所述第一导电线以选通方式连接到所述第一导电路径的第一晶体管，且包含将所述第一系列的所述第二导电线以选通方式连接到所述第二导电路径的第二晶体管；所述第一和第二晶体管的栅极与第一隔离驱动器耦合；以及
所述第二系列的所述第一和第二导电线通过第二隔离电路分别延伸到所述第一和第二导电路径；所述第二隔离电路包含将所述第二系列的所述第一导电线以选通方式连接到所述第一导电路径的第三晶体管，且包含将所述第二系列的所述第二导电线以选通方式连接到所述第二导电路径的第四晶体管；所述第三和第四晶体管的栅极与第二隔离驱动器耦合。
2.根据权利要求1所述的集成存储器组合件，其中所述第一和第二系列的所述导电线是字线。
3.根据权利要求1所述的集成存储器组合件，其中所述第一和第二系列的所述导电线是位线。
4.根据权利要求1所述的集成存储器组合件，其中：
所述第一和第二晶体管的所述栅极与延伸到所述第一隔离驱动器的第一导电材料耦合；
所述第二和第三晶体管的所述栅极与延伸到所述第二隔离驱动器的第二导电材料耦合；
所述第一和第二晶体管具有延伸通过所述第一导电材料的沟道区；且
所述第三和第四晶体管具有延伸通过所述第二导电材料的沟道区。
5.根据权利要求1所述的集成存储器组合件，其中所述第一和第二系列的所述导电线是位线；且所述集成存储器组合件进一步包括：
跨越所述第一存储器阵列叠组延伸的第三系列的导电线，以及跨越所述第二存储器阵列叠组延伸的第四系列的导电线；所述第三和第四系列的所述导电线是字线；
所述第三系列的第一导电线和所述第四系列的第一导电线通过第三导电路径与第一字线驱动器耦合；
所述第三系列的第二导电线和所述第四系列的第二导电线通过第四导电路径与第二字线驱动器耦合；
所述第三系列的所述第一和第二导电线分别通过第三隔离电路延伸到所述第三和第四导电路径；所述第三隔离电路包含将所述第三系列的所述第一导电线以选通方式连接到所述第三导电路径的第五晶体管，且包含将所述第三系列的所述第二导电线以选通方式连接到所述第四导电路径的第六晶体管；所述第五和第六晶体管的栅极与第三隔离驱动器耦合；以及
所述第四系列的所述第一和第二导电线分别通过第四隔离电路延伸到所述第三和第四导电路径；所述第四隔离电路包含将所述第四系列的所述第一导电线以选通方式连接到所述第三导电路径的第七晶体管，且包含将所述第四系列的所述第二导电线以选通方式连接到所述第四导电路径的第八晶体管；所述第七和第八晶体管的栅极与第四隔离驱动器耦合。
6.根据权利要求5所述的集成存储器组合件，其中：
所述第一和第二存储器阵列叠组水平地延伸：
所述第一和第二晶体管的所述栅极与延伸到所述第一隔离驱动器的第一导电材料耦合；
所述第二和第三晶体管的所述栅极与延伸到所述第二隔离驱动器的第二导电材料耦合；
所述第三和第四晶体管的所述栅极与延伸到所述第三隔离驱动器的第三导电材料耦合；
所述第五和第六晶体管的所述栅极与延伸到所述第四隔离驱动器的第四导电材料耦合；
所述第一和第二晶体管具有基本上竖直延伸通过所述第一导电材料的沟道区；
所述第三和第四晶体管具有基本上竖直延伸通过所述第二导电材料的沟道区；
所述第五和第六晶体管具有基本上竖直延伸通过所述第三导电材料的沟道区；且
所述第七和第八晶体管具有基本上竖直延伸通过所述第四导电材料的沟道区。
7.根据权利要求1所述的集成存储器组合件，其中所述第一和第二存储器阵列叠组包含1T-1C存储器单元。
8.根据权利要求1所述的集成存储器组合件，其中所述第一和第二存储器阵列叠组包含2T-2C存储器单元。
9.根据权利要求1所述的集成存储器组合件，其中所述第一和第二存储器阵列叠组包含3T-1C存储器单元。
10.根据权利要求1所述的集成存储器组合件，其中所述第一和第二存储器阵列叠组包含2T-1C存储器单元。
11.一种集成存储器组合件，其包括：
第一存储器阵列叠组A，其在第二存储器阵列叠组B上方；
第一系列的位线，其沿着所述第一存储器阵列叠组A，且包含配对的比较位线BL-T-A1和BL-C-A1以及配对的比较位线BL-T-A2和BL-C-A2；
第二系列的位线，其沿着所述第二存储器阵列叠组B，且包含配对的比较位线BL-T-B1和BL-C-B1以及配对的比较位线BL-T-B2和BL-C-B2；
所述配对的比较位线BL-T-A1和BL-C-A1分别通过第一BL-T导电路径和第一BL-C导电路径与第一感测放大器耦合；
所述配对的比较位线BL-T-A2和BL-C-A2分别通过第二BL-T导电路径和第二BL-C导电路径与第二感测放大器耦合；
所述配对的比较位线BL-T-B1和BL-C-B1分别通过所述第一BL-T导电路径和所述第一BL-C导电路径与所述第一感测放大器耦合；
所述配对的比较位线BL-T-B2和BL-C-B2分别通过所述第二BL-T导电路径和所述第二BL-C导电路径与所述第二感测放大器耦合；
所述位线BL-T-A1、BL-C-A1、BL-T-A2和BL-C-A2分别通过第一隔离电路延伸到所述第一BL-T导电路径、所述第一BL-C导电路径、所述第二BL-T导电路径和所述第二BL-C导电路径；所述第一隔离电路包含将BL-T-A1以选通方式连接到所述第一BL-T导电路径的第一晶体管、将BL-C-A1以选通方式连接到所述第一BL-C导电路径的第二晶体管、将BL-T-A2以选通方式连接到所述第二BL-T导电路径的第三晶体管，以及将BL-C-A2以选通方式连接到所述第二BL-C导电路径的第四晶体管；所述第一、第二、第三和第四第二晶体管的栅极与第一位线隔离驱动器耦合；且
所述位线BL-T-B1、BL-C-B1、BL-T-B2和BL-C-B2分别通过第二隔离电路延伸到所述第一BL-T导电路径、所述第一BL-C导电路径、所述第二BL-T导电路径和所述第二BL-C导电路径；所述第二隔离电路包含将BL-T-B1以选通方式连接到所述第一BL-T导电路径的第五晶体管、将BL-C-B1以选通方式连接到所述第一BL-C导电路径的第六晶体管、将BL-T-B2以选通方式连接到所述第二BL-T导电路径的第七晶体管，以及将BL-C-B2以选通方式连接到所述第二BL-C导电路径的第八晶体管；所述第五、第六、第七和第八晶体管的栅极与第二位线隔离驱动器耦合。
12.根据权利要求11所述的集成存储器组合件，其中：
所述第一和第二存储器阵列叠组A和B水平地延伸：
所述第一、第二、第三和第四晶体管的所述栅极与延伸到所述第一位线隔离驱动器的第一导电线耦合；
所述第五、第六、第七和第八晶体管的所述栅极与延伸到所述第二位线隔离驱动器的第二导电线耦合；
所述第一、第二、第三和第四晶体管具有基本上竖直延伸通过所述第一导电线的沟道区；且
所述第五、第六、第七和第八晶体管具有基本上竖直延伸通过所述第二导电线的沟道区。
13.根据权利要求11所述的集成存储器组合件，其中所述第一系列的配对的比较位线跨越所述第一存储器阵列叠组A的第一存储器阵列延伸，其中所述第一隔离电路接近于所述第一存储器阵列，其中所述第二系列的配对的比较位线跨越所述第二存储器阵列叠组B的第二存储器阵列延伸，且其中所述第二隔离电路接近于所述第二存储器阵列；且所述集成存储器组合件包括：
至少一个受控电压极板，其接近于所述第一和第二存储器阵列；
所述位线BL-T-A1、BL-C-A1、BL-T-A2和BL-C-A2通过第三隔离电路延伸到所述受控电压极板；所述第三隔离电路包含将BL-T-A1以选通方式连接到所述受控电压极板的第九晶体管、将BL-C-A1以选通方式连接到所述受控电压极板的第十晶体管、将BL-T-A2以选通方式连接到所述受控电压极板的第十一晶体管，以及将BL-C-A2以选通方式连接到所述受控电压极板的第十二晶体管；所述第九、第十、第十一和第十二晶体管的栅极与第三位线隔离驱动器耦合；且
所述位线BL-T-B1、BL-C-B1、BL-T-B2和BL-C-B2通过第四隔离电路延伸到所述受控电压极板；所述第四隔离电路包含将BL-T-B1以选通方式连接到所述受控电压极板的第十三晶体管、将BL-C-B1以选通方式连接到所述受控电压极板的第十四晶体管、将BL-T-B2以选通方式连接到所述受控电压极板的第十五晶体管，以及将BL-C-B2以选通方式连接到所述受控电压极板的第十六晶体管；所述第十三、第十四、第十五和第十六晶体管的栅极与第四位线隔离驱动器耦合。
14.根据权利要求11所述的集成存储器组合件，其中所述第一和第二感测放大器在所述第二存储器阵列叠组下方。
15.一种集成存储器组合件，其包括：
第一存储器阵列叠组A，其在第二存储器阵列叠组B上方；
第一系列的字线，其沿着所述第一存储器阵列叠组A，且包含字线WL-A1和WL-A2；
第二系列的字线，其沿着所述第二存储器阵列叠组B，且包含字线WL-B1和WL-B2；
所述字线WL-A1和WL-B1通过第一导电路径与第一字线驱动器耦合；
所述字线WL-A2和WL-B2通过第二导电路径与第二字线驱动器耦合；
所述字线WL-A1和WL-A2分别通过第一隔离电路延伸到所述第一和第二导电路径；所述第一隔离电路包含将WL-A1以选通方式连接到所述第一导电路径的第一晶体管，且包含将WL-A2以选通方式连接到所述第二导电路径的第二晶体管；所述第一和第二晶体管的栅极与第一字线隔离驱动器耦合；且
所述字线WL-B1和WL-B2分别通过第二隔离电路延伸到所述第一和第二导电路径；所述第二隔离电路包含将WL-B1以选通方式连接到所述第一导电路径的第三晶体管，且包含将WL-B2以选通方式连接到所述第二导电路径的第四晶体管；所述第三和第四晶体管的栅极与第二字线隔离驱动器耦合。
16.根据权利要求15所述的集成存储器组合件，其中：
所述第一和第二存储器阵列叠组A和B水平地延伸：
所述第一和第二晶体管的所述栅极与延伸到所述第一字线隔离驱动器的第一导电线耦合；
所述第二和第三晶体管的所述栅极与延伸到所述第二字线隔离驱动器的第二导电线耦合；
所述第一和第二晶体管具有基本上竖直延伸通过所述第一导电线的沟道区；且
所述第三和第四晶体管具有基本上竖直延伸通过所述第二导电线的沟道区。
17.根据权利要求15所述的集成存储器组合件，其中所述第一和第二字线驱动器在所述第二存储器阵列叠组下方。
18.根据权利要求15所述的集成存储器组合件，其中所述第一系列的字线跨越所述第一存储器阵列叠组A的第一存储器阵列延伸，其中所述第一隔离电路接近于所述第一存储器阵列，其中所述第二系列的字线跨越所述第二存储器阵列叠组B的第二存储器阵列延伸，且其中所述第二隔离电路接近于所述第二存储器阵列；且所述集成存储器组合件包括：
至少一个受控电压极板，其接近于所述第一和第二存储器阵列；
所述字线WL-A1和WL-A2通过第三隔离电路延伸到所述受控电压极板；所述第三隔离电路包含将WL-A1以选通方式连接到所述受控电压极板的第五晶体管，和将WL-A2以选通方式连接到所述受控电压极板的第六晶体管；所述第五和第六晶体管的栅极与第三字线隔离驱动器耦合；且
所述字线WL-B1和WL-B2通过第四隔离电路延伸到所述受控电压极板；所述第四隔离电路包含将WL-B1以选通方式连接到所述受控电压极板的第七晶体管，和将WL-B2以选通方式连接到所述受控电压极板的第八晶体管；所述第七和第八晶体管的栅极与第四字线隔离驱动器耦合。
19.一种集成存储器组合件，其包括：
第一存储器阵列叠组A，其在第二存储器阵列叠组B上方；
第一组导电线，其跨越所述第一存储器阵列叠组A延伸；所述第一组导电线包括第一系列的字线和第一系列的位线；所述第一系列的所述字线包含字线WL-A1和字线WL-A2；所述第一系列的所述位线包含配对的比较位线BL-T-A1和BL-C-A1以及配对的比较位线BL-T-A2和BL-C-A2；
第二组导电线，其跨越所述第二存储器阵列叠组B延伸；所述第二组导电线包括第二系列的字线和第二系列的位线；所述第二系列的所述字线包含字线WL-B1和字线WL-B2；所述第二系列的所述位线包含配对的比较位线BL-T-B1和BL-C-B1以及配对的比较位线BL-T-B2和BL-C-B2；
所述字线WL-A1和WL-B1通过第一字线导电路径与第一字线驱动器耦合；
所述字线WL-A2和WL-B2通过第二字线导电路径与第二字线驱动器耦合；
所述字线WL-A1和WL-A2分别通过第一字线隔离电路延伸到所述第一和第二字线导电路径；所述第一字线隔离电路包含将WL-A1以选通方式连接到所述第一字线导电路径的第一晶体管，且包含将WL-A2以选通方式连接到所述第二字线导电路径的第二晶体管；所述第一和第二晶体管的栅极与第一字线隔离驱动器耦合；
所述字线WL-B1和WL-B2分别通过第二字线隔离电路延伸到所述第一和第二字线导电路径；所述第二字线隔离电路包含将WL-B1以选通方式连接到所述第一字线导电路径的第三晶体管，且包含将WL-B2以选通方式连接到所述第二字线导电路径的第四晶体管；所述第三和第四晶体管的栅极与第二字线隔离驱动器耦合；
所述配对的比较位线BL-T-A1和BL-C-A1分别通过第一BL-T导电路径和第一BL-C导电路径与第一感测放大器耦合；
所述配对的比较位线BL-T-A2和BL-C-A2分别通过第二BL-T导电路径和第二BL-C导电路径与第二感测放大器耦合；
所述配对的比较位线BL-T-B1和BL-C-B1分别通过所述第一BL-T导电路径和所述第一BL-C导电路径与所述第一感测放大器耦合；
所述配对的比较位线BL-T-B2和BL-C-B2分别通过所述第二BL-T导电路径和所述第二BL-C导电路径与所述第二感测放大器耦合；
所述位线BL-T-A1、BL-C-A1、BL-T-A2和BL-C-A2分别通过第一位线隔离电路延伸到所述第一BL-T导电路径、所述第一BL-C导电路径、所述第二BL-T导电路径和所述第二BL-C导电路径；所述第一位线隔离电路包含将BL-T-A1以选通方式连接到所述第一BL-T导电路径的第五晶体管、将BL-C-A1以选通方式连接到所述第一BL-C导电路径的第六晶体管、将BL-T-A2以选通方式连接到所述第二BL-T导电路径的第七晶体管，以及将BL-C-A2以选通方式连接到所述第二BL-C导电路径的第八晶体管；所述第五、第六、第七和第八晶体管的栅极与第一位线隔离驱动器耦合；且
所述位线BL-T-B1、BL-C-B1、BL-T-B2和BL-C-B2分别通过第二位线隔离电路延伸到所述第一BL-T导电路径、所述第一BL-C导电路径、所述第二BL-T导电路径和所述第二BL-C导电路径；所述第二位线隔离电路包含将BL-T-B1以选通方式连接到所述第一BL-T导电路径的第九晶体管、将BL-C-B1以选通方式连接到所述第一BL-C导电路径的第十晶体管、将BL-T-B2以选通方式连接到所述第二BL-T导电路径的第十一晶体管，以及将BL-C-B2以选通方式连接到所述第二BL-C导电路径的第十二晶体管；所述第九、第十、第十一和第十二晶体管的栅极与第二位线隔离驱动器耦合。
20.根据权利要求19所述的集成存储器组合件，其中所述第一和第二字线驱动器在所述第二存储器阵列叠组下方。
21.根据权利要求19所述的集成存储器组合件，其中所述第一和第二感测放大器在所述第二存储器阵列叠组下方。
22.根据权利要求19所述的集成存储器组合件，其中所述第一和第二字线驱动器在所述第二存储器阵列叠组下方，且其中所述第一和第二感测放大器在所述第二存储器阵列叠组下方。
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