CN102365628A - 用于提供半导体存储器装置的技术 - Google Patents
用于提供半导体存储器装置的技术 Download PDFInfo
- Publication number
- CN102365628A CN102365628A CN2010800142430A CN201080014243A CN102365628A CN 102365628 A CN102365628 A CN 102365628A CN 2010800142430 A CN2010800142430 A CN 2010800142430A CN 201080014243 A CN201080014243 A CN 201080014243A CN 102365628 A CN102365628 A CN 102365628A
- Authority
- CN
- China
- Prior art keywords
- word line
- semiconductor memory
- memory cell
- memory system
- body region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 60
- 238000000034 method Methods 0.000 title abstract description 5
- 210000000746 body region Anatomy 0.000 claims abstract description 90
- 238000005036 potential barrier Methods 0.000 claims description 54
- 239000000758 substrate Substances 0.000 claims description 22
- 239000000463 material Substances 0.000 claims description 11
- 230000008878 coupling Effects 0.000 claims description 9
- 238000010168 coupling process Methods 0.000 claims description 9
- 238000005859 coupling reaction Methods 0.000 claims description 9
- 238000009413 insulation Methods 0.000 claims description 9
- 230000005611 electricity Effects 0.000 claims description 3
- 125000006850 spacer group Chemical group 0.000 claims description 2
- 238000007667 floating Methods 0.000 abstract description 10
- 230000004888 barrier function Effects 0.000 abstract 3
- 238000005516 engineering process Methods 0.000 description 14
- 239000002800 charge carrier Substances 0.000 description 10
- 239000000126 substance Substances 0.000 description 9
- 239000012212 insulator Substances 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000012535 impurity Substances 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000003491 array Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 239000002210 silicon-based material Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 230000004075 alteration Effects 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000006880 cross-coupling reaction Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明揭示用于提供半导体存储器装置的技术。可将所述技术实现为包含布置成行与列的阵列的多个存储器单元的半导体存储器装置。每一存储器单元可包含:第一区,其连接到在第一定向上延伸的源极线;第二区,其连接到在第二定向上延伸的位线;及主体区,其与字线间隔开且电容性耦合到所述字线,其中所述主体区为电浮动的且安置在所述第一区与所述第二区之间。所述半导体装置还可包含:第一势垒壁,其在所述阵列的所述第一定向上延伸;及第二势垒壁,其在所述阵列的所述第二定向上延伸且与所述第一势垒壁相交以形成经配置以容纳所述多个存储器单元中的每一者的沟槽区。
Description
相关申请案交叉参考
本专利申请案主张优先于2009年3月31日提出申请的第61/165,346号美国临时专利申请案,所述美国临时专利申请案的全文以引用的方式并入本文中。
技术领域
本发明大体来说涉及半导体存储器装置且更特定来说涉及用于提供半导体存储器装置的技术。
背景技术
半导体行业已经历已准许半导体存储器装置的密度及/或复杂性增加的技术进步。此外,所述技术进步已允许各种类型的半导体存储器装置的电力消耗及封装大小减小。持续的趋势是采用及/或制造使用改进性能、减小泄漏电流且增强总缩放的技术、材料及装置的高级半导体存储器装置。绝缘体上硅(SOI)衬底及体块衬底是可用来制造此类半导体存储器装置的材料的实例。举例来说,此类半导体存储器装置可包含部分耗散(PD)型装置、完全耗散(FD)型装置、多个栅极装置(例如,双栅极、三个栅极或环绕栅极)及鳍型FET装置。
半导体存储器装置可包含具有存储器晶体管的存储器单元,所述存储器晶体管具有其中可存储有电荷的电浮动主体区。当过剩多数电荷载流子存储于所述电浮动主体区中时,存储器单元可存储逻辑高(例如,二进制“1”数据状态)。当电浮动主体区耗散多数电荷载流子时,存储器单元可存储逻辑低(例如,二进制“0”数据状态)。此外,半导体存储器装置可制造于绝缘体上硅(SOI)衬底或体块衬底(例如,实现主体隔离)上。举例来说,可将半导体存储器装置制造为三维(3-D)装置(例如,多个栅极装置、鳍型FET、凹陷栅极及柱)。
在一项常规技术中,可通过将偏置信号施加到存储器晶体管的源极/漏极区及/或栅极来读取半导体存储器装置的存储器单元。因此,常规读取技术可涉及响应于源极/漏极区及/或栅极偏置信号的施加来感测由存储器单元的电浮动主体区提供/在所述电浮动主体区中产生的电流的量以确定存储于所述存储器单元中的数据状态。举例来说,存储器单元可具有对应于两个或两个以上不同逻辑状态的两个或两个以上不同电流状态(例如,两个不同电流条件/状态对应于两个不同逻辑状态:二进制“0”数据状态及二进制“1”数据状态)。
在另一常规技术中,可通过将偏置信号施加到存储器晶体管的源极/漏极区及/或栅极来写入到半导体存储器装置的存储器单元。因此,常规写入技术可导致存储器单元的电浮动主体区中的多数电荷载流子的增加/减少,多数电荷载流子的增加/减少又可确定存储器单元的数据状态。电浮动主体区中的多数电荷载流子的增加可由碰撞电离、帶間遂穿(栅极诱发的漏极泄漏“GIDL”)或直接注入而产生。电浮动主体区中的多数电荷载流子的减少可由(例如)使用背部栅极脉冲供应经由漏极区电荷载流子移除、源极区电荷载流子移除或漏极与源极区电荷载流子移除来移除电荷载流子而产生。
通常,常规半导体存储器单元需要相对大的区域及/或当执行读取及/或写入操作时的大的电力消耗。举例来说,常规半导体存储器单元可经制造具有在平面定向上的各种区且占据绝缘体上硅(SOI)衬底或体块衬底上的大的区域。因此,常规半导体存储器单元可具有低效可缩放性且导致半导体存储器单元的大小的增加。此外,在读取及/或写入操作期间在正栅极偏置与负栅极偏置之间的脉冲供应可导致常规半导体存储器单元的电力消耗的增加。
鉴于前述内容,可理解可存在与常规浮体半导体存储器装置相关联的显著问题及缺点。
发明内容
本发明揭示用于提供半导体存储器装置的技术。在一个特定实例性实施例中,可将所述技术实现为包括布置成行与列的阵列的多个存储器单元的半导体存储器装置。每一存储器单元可包含连接到在第一定向上延伸的源极线的第一区。每一存储器单元还可包含连接到在第二定向上延伸的位线的第二区。每一存储器单元可进一步包含与字线间隔开且电容性耦合到所述字线的主体区,其中所述主体区为电浮动的且安置在所述第一区与所述第二区之间。所述半导体装置还可包括在所述阵列的所述第一定向上延伸的第一势垒壁及在所述阵列的所述第二定向上延伸且与所述第一势垒壁相交以形成经配置以容纳所述多个存储器单元中的每一者的沟槽区的第二势垒壁。
根据特定实例性实施例的其它方面,所述第一区及所述第二区可为N掺杂区。
根据此特定实例性实施例的其它方面,所述主体区可为P掺杂区。
根据此特定实例性实施例的额外方面,所述主体区可为未经掺杂区。
根据此特定实例性实施例的额外方面,所述第一势垒壁及所述第二势垒壁可由绝缘氧化物材料形成。
根据此特定实例性实施例的又一方面,所述第一势垒壁及所述第二势垒壁可形成于P型衬底上。
根据特定实例性实施例的其它方面,所述字线可沿所述主体区的一侧而安置。
根据此特定实例性实施例的其它方面,所述字线的高度可类似于所述主体区的高度。
根据此特定实例性实施例的额外方面,所述字线可邻近于所述主体区的一侧及所述第一区的至少一部分的一侧而安置。
根据此特定实例性实施例的额外方面,所述字线可沿所述主体区的一侧及所述第二区的至少一部分的一侧而安置。
根据此特定实例性实施例的又一方面,所述字线可沿所述主体区的一侧、所述第一区的一侧的至少一部分及所述第二区的一侧的至少一部分而安置。
根据特定实例性实施例的其它方面,所述字线的高度可短于所述主体区的高度。
根据此特定实例性实施例的其它方面,所述字线可具有矩形横截面形状。
根据此特定实例性实施例的额外方面,所述字线可具有U形横截面形状。
根据此特定实例性实施例的额外方面,所述字线可具有L形横截面形状。
根据此特定实例性实施例的又一方面,所述字线可电容性耦合到多个所述主体区。
根据特定实例性实施例的其它方面,所述字线可耦合到恒定电压电位。
根据此特定实例性实施例的其它方面,所述字线可耦合到接地电压电位。
根据此特定实例性实施例的额外方面,所述存储器单元阵列可包括分离所述存储器单元的邻近行的虚拟存储器单元行。
根据此特定实例性实施例的额外方面,所述源极线可在配置于所述第一区下面的平面中的所述第一定向上延伸。
根据此特定实例性实施例的又一方面,所述位线可在配置于所述第二区上面的平面中的所述第二定向上延伸。
根据特定实例性实施例的其它方面,所述位线可经由位线接触件连接到所述第二区。
现在将参照附图中所示的本发明实例性实施例来更详细地描述本发明。虽然下文参照实例性实施例来描述本发明,但应了解,本发明并不限于此。所属领域的技术人员通过阅读本文中的教示内容将会认识到额外实施方案、修改及实施例,这些额外实施方案、修改及实施例均属于本文中所述的本发明范围内且本发明对于这些额外实施方案、修改及实施例可具有显著实用性。
附图说明
为促进对本发明的更全面理解,现在参照随附图式,其中相同元件用相同编号指代。不应将这些图式视为限制本发明,而是打算仅具有实例性。
图1显示根据本发明实施例包含存储器单元阵列、数据写入与感测电路以及存储器单元选择与控制电路的半导体存储器装置的示意性框图。
图2显示根据本发明实施例具有多个存储器单元的存储器单元阵列的一部分的俯视图。
图3显示根据本发明实施例具有多个存储器单元的存储器单元阵列的一部分的横截面视图。
图4显示根据本发明的第一替代实施例具有多个存储器单元的存储器单元阵列的一部分的横截面视图。
图5显示根据本发明的第二替代实施例具有多个存储器单元的存储器单元阵列的一部分的横截面视图。
图6显示根据本发明实施例的存储器单元阵列的一部分的三维视图。
图7显示根据本发明实施例具有多个存储器单元的存储器单元阵列的一部分的俯视图及横截面视图。
图8显示根据本发明的第一替代实施例具有多个存储器单元的存储器单元阵列的一部分的俯视图及横截面视图。
图9显示根据本发明的第二替代实施例具有多个存储器单元的存储器单元阵列的一部分的俯视图及横截面视图。
具体实施方式
参照图1,其显示根据本发明实施例的半导体存储器装置10的示意性框图,所述半导体存储器装置包括存储器单元阵列20、数据写入与感测电路36以及存储器单元选择与控制电路38。存储器单元阵列20可包括多个存储器单元12,每一存储器单元经由字线(WL)28及/或源极线(EN)32连接到存储器单元选择与控制电路38且经由位线(CN)30连接到数据写入与感测电路36。应了解,位线(CN)30及源极线(EN)32是用来在两个信号线之间进行区分的称号且其可互换使用。数据写入与感测电路36可从选定存储器单元12读取数据且可将数据写入到选定存储器单元12。在实例性实施例中,数据写入与感测电路36可包括多个数据读出放大器。每一数据读出放大器可接收至少一个位线(CN)30及电流或电压参照信号。举例来说,每一数据读出放大器可为交叉耦合类型的读出放大器以感测存储于存储器单元12中的数据状态。
每一数据读出放大器可采用电压及/或电流感测电路及/或技术。在实例性实施例中,每一数据读出放大器可采用电流感测电路及/或技术。举例来说,电流读出放大器可比较来自选定存储器单元12的电流与参照电流(例如,一个或一个以上参照单元的电流)。根据所述比较,可确定选定存储器单元12是含有逻辑高(例如,二进制“1”数据状态)还是逻辑低(例如,二进制“0”数据状态)。所属领域的技术人员应了解,可采用各种类型或形式的数据写入与感测电路36(包含使用电压或电流感测技术、使用或不使用参照单元来感测存储于存储器单元12中的数据状态的一个或一个以上读出放大器)来读取存储于存储器单元12中的数据及/或将数据写入到存储器单元12。
此外,存储器单元选择与控制电路38可通过将控制信号施加于一个或一个以上字线(WL)28及/或源极线(EN)32上来选择及/或启用一个或一个以上预定存储器单元12以促进从所述预定存储器单元读取数据及/或将数据写入到所述预定存储器单元。存储器单元选择与控制电路38可根据地址信号(举例来说)行地址信号来产生此类控制信号。此外,存储器单元选择与控制电路38可包含字线解码器及/或驱动器。举例来说,存储器单元选择与控制电路38可包含一项或一项以上不同控制/选择技术(及因此电路)以选择及/或启用一个或一个以上预定存储器单元12。明显地,无论现在已知或以后研发的所有此类控制/选择技术及因此电路均打算归属于本发明的范围。
在实例性实施例中,半导体存储器装置10可实施两步写入操作,借此,通过执行“清除”或逻辑低(例如,二进制“0”数据状态)写入操作而首先将存储器单元12的有效行中的所有存储器单元12写入为逻辑低(例如,二进制“0”数据状态)。此后,可通过执行逻辑高(例如,二进制“1”数据状态)写入操作来将有效存储器单元12行中的选定存储器单元12选择性地写入为逻辑高(例如,二进制“1”数据状态)。半导体存储器装置10也可实施单步写入操作,借此,可在不首先实施“清除”操作的情形下将有效存储器单元12行中的选定存储器单元12选择性地写入为逻辑高(例如,二进制“1”数据状态)或逻辑低(例如,二进制“0”数据状态)。半导体存储器装置10可采用本文中所述的实例性写入、刷新、保持及/或读取技术中的任一者。
存储器单元12可包括N型、P型及/或两种类型的晶体管。在存储器阵列20外围的电路(举例来说,读出放大器或比较器、行及列地址解码器以及线驱动器(本文中未图解说明))也可包含P型及/或N型晶体管。不论在存储器阵列20中的存储器单元12中采用P型晶体管还是N型晶体管,依照本发明所属领域的技术人员应熟知用于从存储器单元12读取及/或写入到存储器单元12的适合电压电位(举例来说,正电压电位或负电压电位)。因此,为简洁起见,本文中将不包含对此类适合电压电位的论述。
参照图2,其显示根据本发明实施例具有多个存储器单元12的存储器单元阵列20的一部分的俯视图。如所述俯视图中所图解说明,存储器单元阵列20可包含布置成行与列的矩阵的多个存储器单元12,所述矩阵包含多个字线28(WL)、多个位线(CN)30及多个源极线(EN)32。每一位线(CN)30可在第一定向上沿存储器单元阵列20的第一平面延伸。每一源极线(EN)32可在第二定向上沿存储器单元阵列20的第二平面延伸。每一字线(WL)28可在第二定向上沿存储器单元阵列20的第三平面延伸。第一平面、第二平面及第三平面可布置在彼此平行的不同平面中。
参照图3,其显示根据本发明实施例具有多个存储器单元12的存储器单元阵列20的一部分的横截面视图。举例来说,图3图解说明沿图2中所示的俯视图的线(A-A)截取的横截面视图。所述横截面视图可图解说明存储器单元阵列20中的一列存储器单元12。在实例性实施例中,存储器单元阵列20的每一行及/或列可包含多个存储器单元12。每一存储器单元12可包括N+源极区120、P主体区122及N+漏极区124。N+源极区120、P主体区122及/或N+区124可以顺序相连关系安置于柱或鳍配置中,且可垂直或正交于由P衬底130所界定的平面延伸。
在实例性实施例中,N+源极区120可由包括施主杂质(例如,氮、砷及/或磷)的半导体材料(例如,硅)形成且连接到源极线(EN)32。在实例性实施例中,源极线(EN)32可由金属层形成。在另一实例性实施例中,源极线(EN)32可由多晶硅化物层(例如,金属材料与硅材料的组合)形成。在另一实例性实施例中,源极线(EN)32可由经N+掺杂的硅层形成。源极线(EN)32可连接到多个存储器单元12(例如,一行存储器单元12)。举例来说,源极线(EN)32可形成于N+源极区120下面。在另一实例性实施例中,源极线(EN)32可形成于N+源极区120的一侧上。
在实例性实施例中,P主体区122可为存储器单元12的经配置以积累/存储电荷的电浮动主体区且所述P主体区122可与字线(WL)28间隔开且电容性耦合到所述字线。在实例性实施例中,P主体区122可由包括受主杂质的半导体材料(例如,本征硅)形成。举例来说,P主体区122可由掺杂有硼杂质的硅材料形成。在另一实例性实施例中,P主体区122可由半导体材料(例如,本征硅)形成。在其它实例性实施例中,P主体区122可由未经掺杂的半导体材料形成。
字线(WL)28可由多晶硅化物层或金属层形成。字线(WL)28可在存储器单元阵列20的行方向上定向且连接到多个存储器单元12。字线(WL)28可布置在两个相连存储器单元12(例如,位于存储器单元阵列20的不同行上的存储器单元12)之间。字线(WL)28可共享于列方向上的两个相连存储器单元12之间。在实例性实施例中,字线(WL)28可具有类似于或等于P主体区122的高度的高度以减小可由字线(WL)28引起的干扰。在另一实例性实施例中,字线(WL)28可具有超过P主体区122的高度延伸的高度。举例来说,字线(WL)28可具有越过P主体区122的底部区延伸到邻近于N+源极区120的顶部区的高度。在另一实例性实施例中,字线(WL)28可具有越过P主体区122的顶部区延伸到邻近于N+漏极区124的底部区的高度。在其它实例性实施例中,字线(WL)28可具有越过P主体区122的底部区及顶部区两者分别延伸到邻近于N+源极区120的顶部区及N+漏极区124的底部区的高度。
此外,字线(WL)28可具有短于P主体区122的高度的高度。在实例性实施例中,字线(WL)28的底部区可与P主体区122的底部区齐平而字线(WL)28的顶部区可低于P主体区122的顶部区。在另一实例性实施例中,字线(WL)28的顶部区可与P主体区122的顶部区齐平而字线(WL)28的底部区可高于P主体区122的顶部区。在其它实例性实施例中,字线(WL)28的顶部区可低于P主体区122的顶部区且字线(WL)28的底部区可高于P主体区122的底部区。
P主体区122及字线(WL)28可经由绝缘或电介质区128电容性耦合。绝缘或电介质区128可由绝缘材料、电介质材料或绝缘材料与电介质材料的组合形成。在实例性实施例中,绝缘或电介质区128可布置在P主体区122的一个或一个以上侧上以将P主体区122电容耦合到字线(WL)28。在另一实例性实施例中,绝缘或电介质区128可沿圆周环绕P主体区122以将字线(WL)28电容性耦合到P主体区122。
在实例性实施例中,存储器单元12的N+漏极区124可连接到位线(CN)30。在实例性实施例中,N+漏极区124可由包括施主杂质(例如,氮、砷及/或磷)的半导体材料(例如,硅)形成。在实例性实施例中,位线(CN)30可由多晶硅化物层形成。在另一实例性实施例中,位线(CN)30可由金属层形成。举例来说,位线(CN)30可由铝、铜、钨、钛、氮化钛及/或其组合形成。在另一实例性实施例中,位线(CN)30可由经掺杂多晶硅层形成。
位线(CN)30可经由多个位线接触件132连接到多个存储器单元12(例如,一列存储器单元12)。举例来说,每一位线接触件132可对应于沿存储器单元阵列20的列方向的存储器单元12。每一位线接触件132可由金属层或多晶硅层形成以将来自位线(CN)30的预定电压电位耦合到存储器单元12的N+漏极区124。举例来说,位线接触件132可由钨、钛、氮化钛、多晶硅或其组合形成。位线接触件132可具有从位线(CN)30延伸到存储器单元12的N+漏极区124的高度。沿存储器单元阵列20的列方向的多个位线接触件132可经由电介质材料134彼此分离。在实例性实施例中,电介质材料134可由氮化硅形成以隔离沿存储器单元12的列方向的存储器单元12。
位线接触件132可经由绝缘体/电介质材料136与字线(WL)28隔离。绝缘体/电介质材料可由氮化硅或二氧化硅材料形成以减小施加于字线(WL)28上的电压电位与施加于位线(CN)30上的电压电位的干扰。在实例性实施例中,界面层138可提供于位线接触件132与绝缘体/电介质材料136之间以获得位线接触件132与绝缘体/电介质材料136之间的可靠接触。界面层138可布置在绝缘体/电介质材料136的顶部区及/或侧区上。举例来说,界面层138可由绝缘材料(例如,氮化硅或二氧化硅)形成。
在实例性实施例中,P衬底130可由包括受体杂质的半导体材料(例如,硅)制成且可形成存储器单元阵列20的基底。在替代实例性实施例中,多个P衬底130可形成存储器单元阵列20的基底或单个P衬底130可形成存储器单元阵列20的基底。此外,P衬底130可以P阱衬底的形式制成。
多个势垒壁140可形成于P衬底130上。举例来说,多个势垒壁140可由绝缘材料形成。在实例性实施例中,多个势垒壁140可由绝缘氧化物材料形成。多个势垒壁140可在存储器单元阵列20的列方向及行方向上定向。举例来说,多个势垒壁140中的第一势垒壁140可在列方向上定向。多个势垒壁140中的第二势垒壁140可在行方向上定向。在实例性实施例中,在列方向上定向的第一势垒壁140及在行方向上定向的第二势垒壁140可相交以形成沟槽区。沟槽区可具有可将存储器单元12容纳于其中的横截面形状。举例来说,所述沟槽区可具有方形、矩形、圆柱及/或可容纳存储器单元12的其它形状的横截面形状。势垒壁140的高度可相依于字线(WL)28的高度。举例来说,当字线(WL)28具有越过P主体区122的底部区延伸到邻近于N+源极区120的顶部区的高度时,势垒壁140可具有短于N+源极区120的高度延伸的高度。在另一实例性实施例中,当字线(WL)28具有与P主体区122类似的高度时,势垒壁140可具有与N+源极区120类似的高度。在其它实例性实施例中,当字线(WL)28具有未越过P主体区122的底部区延伸的高度时,势垒壁140可具有高于N+源极区120的高度的高度。
参照图4,其显示根据本发明第一替代实施例具有多个存储器单元12的存储器单元阵列20的一部分的横截面视图。图4图解说明存储器单元阵列20中的一列存储器单元12的横截面视图,其类似于图3中所示的横截面视图,除替代字线(WL)28配置以外。在实例性实施例中,字线(WL)28可由具有“U”形横截面形状的金属或导电层形成。在实例性实施例中,字线(WL)28可由两个侧部分与连接所述两个侧部分的互连底部部分形成。字线(WL)28可布置在两个相连存储器单元12(例如,位于存储器单元阵列20的不同行上的存储器单元12)之间。列方向上的两个相连存储器单元12之间可共享字线(WL)28。举例来说,字线(WL)28的每一侧部分可经由相应绝缘或电介质区128电容性耦合到相应P主体区122。因此,字线(WL)28的两个侧部分可经由底部部分连接到彼此以使得两个相连存储器单元12可共享字线(WL)28。
字线(WL)28可具有预定高度以施加电压电位以便对存储器单元12执行一个或一个以上操作(例如,读取、写入、刷新及/或其它有效操作)。在实例性实施例中,字线(WL)28的每一侧部分可具有类似于或等于相应P主体区122的高度的高度。在另一实例性实施例中,字线(WL)28的每一侧部分可具有超过相应P主体区122的高度延伸的高度。举例来说,字线(WL)28的每一侧部分可具有越过P主体区122的底部区延伸到邻近于N+源极区120的顶部区的高度。在另一实例性实施例中,字线(WL)28的每一侧部分可具有越过P主体区122的顶部区延伸到邻近于N+漏极区124的顶部区的高度。在其它实例性实施例中,字线(WL)28的每一侧部分可具有越过P主体区122的底部区及顶部区两者分别延伸到邻近于N+源极区120的顶部区及N+漏极区124的底部区的高度。
此外,字线(WL)28的每一侧部分可具有短于P主体区122的高度的高度。在实例性实施例中,字线(WL)28的每一侧部分的底部区可与P主体区122的底部区齐平而字线(WL)28的每一侧部分的顶部区可低于P主体区122的顶部区。在另一实例性实施例中,字线(WL)28的每一侧部分的顶部区可与P主体区122的顶部区齐平而字线(WL)28的每一侧部分的底部区可高于P主体区122的底部区。在其它实例性实施例中,字线(WL)28的每一侧部分的顶部区可低于P主体区122的顶部区且字线(WL)28的每一侧部分的底部区可高于P主体区122的底部区。
参照图5,其显示根据本发明第二替代实施例具有多个存储器单元12的存储器单元阵列20的一部分的横截面视图。图5图解说明存储器单元阵列20中的一列存储器单元12的横截面视图,其类似于图3中所示的横截面视图,除替代字线(WL)28配置以外。如上文所论述,字线(WL)28可由金属层或多晶硅化物层或任一其它导电层形成。字线(WL)28可具有位于P主体区122的两个侧上的一对横截面为“L”形的接触件。举例来说,字线(WL)28可电容性耦合到单个P主体区122且可不共享于列方向上的两个相连P主体区122之间。在实例性实施例中,字线(WL)28可由沿P主体区122的一侧的细长区及形成于势垒壁140上的短小底部区形成。在实例性实施例中,在存储器单元阵列20的列方向上布置的两个相连存储器单元12可不共享字线(WL)28。举例来说,每一字线(WL)28可对应于存储器单元阵列20的列方向上的每一存储器单元12。字线(WL)28可经由绝缘或电介质区128电容性耦合到P主体区122的两个侧。可经由位于P主体区122的侧上的字线(WL)28将电压电位电容性施加到P主体区122。
字线(WL)28可具有预定高度以施加电压电位以便执行一个或一个以上操作(例如,读取、写入、刷新及/或其它有效操作)。在实例性实施例中,字线(WL)28可具有类似于或高于P主体区122的高度的高度。在另一实例性实施例中,字线(WL)28可具有超过P主体区122的高度延伸的高度。举例来说,字线(WL)28可具有经过P主体区122的底部区延伸到N+源极区120中的高度。在另一实例性实施例中,字线(WL)28可具有经过P主体区122的顶部区延伸到N+漏极区124中的高度。在其它实例性实施例中,字线(WL)28可具有经过P主体区122的底部区及顶部区两者分别延伸到N+源极区120中及N+漏极区124中的高度。
此外,字线(WL)28可具有短于P主体区122的高度的高度。在实例性实施例中,字线(WL)28的底部区可与P主体区122的底部区齐平而字线(WL)28的顶部区可低于P主体区122的顶部区。在另一实例性实施例中,字线(WL)28的顶部区可与P主体区122的顶部区齐平而字线(WL)28的底部区可高于P主体区122的底部区。在其它实例性实施例中,字线(WL)28的顶部区可低于P主体区122的顶部区且字线(WL)28的底部区可高于P主体区122的底部区。
参照图6,其显示根据本发明实施例的存储器单元阵列20的一部分的三维视图。举例来说,图6图解说明图2中所示的存储器单元12的4x4阵列。如上文所论述,每一存储器单元12可包括N+源极区120、P主体区122及N+漏极区124。N+源极区120、P主体区122及N+漏极区124可以顺序相连关系安置于可垂直或正交于由P衬底130界定的平面延伸的柱或鳍配置内。
图7显示根据本发明实施例具有多个存储器单元12的存储器单元阵列20的一部分的俯视图及横截面视图。图7中所图解说明的俯视图可类似于图2中所示的俯视图。多个势垒壁140可在第一定向上沿存储器单元阵列20的第一平面延伸。此外,多个势垒壁140可在第二定向上沿存储器单元阵列20的第一平面延伸。在第一定向及第二定向上延伸的多个势垒壁140可形成沟槽区。存储器单元12可形成于多个势垒壁140的沟槽区之间。如上文所论述,每一字线(WL)28在第二定向上沿存储器单元阵列20的第二平面延伸。在实例性实施例中,每一字线(WL)28可布置于存储器单元阵列20的存储器单元12之间。举例来说,每一字线(WL)28可共享于在存储器单元阵列20的列方向上的相连存储器单元12之间。
横截面视图A-A是沿所述俯视图的线(A-A)截取,横截面视图B-B是沿所述俯视图的线(B-B)截取且横截面视图C-C是沿所述俯视图的线(C-C)截取。如横截面视图A-A中所示,字线(WL)28可布置于在第二定向上延伸的势垒壁140的顶部上。字线(WL)28及势垒壁140可布置于衬底130的顶部上。
横截面视图B-B可图解说明存储器单元阵列20中的一行存储器单元12。在第一定向上延伸的势垒壁140可分离存储器单元阵列20的每一存储器单元12列。举例来说,势垒壁140可分离存储器单元12的多个区(例如,N+源极区120、P主体区122及N+漏极区124)。
横截面视图C-C可图解说明存储器单元阵列20中的一列存储器单元12,其类似于图3的横截面视图。在实例性实施例中,存储器单元阵列20的每一行及/或列可包含多个存储器单元12。字线(WL)28可布置于在第二定向上延伸的势垒壁140的顶部上。
图8显示根据本发明第一替代实施例具有多个存储器单元12的存储器单元阵列20的一部分的俯视图及横截面视图。图8中所图解说明的俯视图及横截面视图可类似于图7中所示的俯视图及横截面视图。多个势垒壁140可在第一定向上沿存储器单元阵列20的第一平面延伸。此外,多个势垒壁140可在第二定向上沿存储器单元阵列20的第一平面延伸。在第一定向及第二定向上延伸的多个势垒壁140可形成存储器单元12可形成于其中的沟槽区。
如上文所论述,每一字线(WL)28可在第二定向上沿存储器单元阵列20的第二平面延伸。在实例性实施例中,每一字线(WL)28可布置于存储器单元阵列20的存储器单元12之间。举例来说,每一字线(WL)28可共享于在存储器单元阵列20的列方向上的相连存储器单元12之间。存储器单元阵列20可具有在第二定向上延伸的多个字线(WL)28。多个字线(WL)中的一者或一者以上28″可连接到恒定电压源而所述多个字线(WL)28中的其余部分可连接到可变电压源。举例来说,字线(WL)中的一者或一者以上28″可连接到接地。在另一实例性实施例中,一个或一个以上字线(WL)28″可连接到供应预定电压电位的恒定电压源。一个或一个以上字线(WL)28″可配置成预定布置。举例来说,可针对每隔一个字线(WL)28,插入一个或一个以上字线(WL)28″。
横截面视图A-A是沿所述俯视图的线(A-A)截取,横截面视图B-B是沿所述俯视图的线(B-B)截取且横截面视图C-C是沿所述俯视图的线(C-C)截取。如横截面视图A-A中所示,字线(WL)28可布置于在第二定向上延伸的势垒壁140的顶部上。字线(WL)28及势垒壁140可布置于衬底130的顶部上。
横截面视图B-B可图解说明存储器单元阵列20中的一行存储器单元12。在第一定向上延伸的势垒壁140可分离存储器单元阵列20的每一存储器单元12列。举例来说,势垒壁140可分离存储器单元12的多个区(例如,N+源极区120、P主体区122及N+漏极区124)。
横截面视图C-C可图解说明存储器单元阵列20中的一列存储器单元12,其类似于图3的横截面视图。在实例性实施例中,存储器单元阵列20的每一行及/或列可包含多个存储器单元12。字线(WL)28可布置于在第二定向上延伸的势垒壁140的顶部上。
图9显示根据本发明第二替代实施例具有多个存储器单元12的存储器单元阵列20的一部分的俯视图及横截面视图。图9中所图解说明的俯视图及横截面视图可类似于图7中所示的俯视图及横截面视图。多个势垒壁140可在第一定向上沿存储器单元阵列20的第一平面延伸。此外,多个势垒壁140可在第二定向上沿存储器单元阵列20的第一平面延伸。在第一定向及第二定向上延伸的多个势垒壁140可形成存储器单元12可形成于其中的沟槽区。
如上文所论述,每一字线(WL)28可在第二定向上沿存储器单元阵列20的第二平面延伸。存储器单元阵列20可具有在第二定向上延伸的多个字线(WL)28。举例来说,沿存储器单元阵列20的行方向的存储器单元12可不共享字线(WL)28。字线(WL)28可配置于存储器单元阵列12的两个侧上以电容性施加电压电位。在另一实例性实施例中,字线(WL)28可配置于存储器单元12的虚拟行902上。存储器单元12的虚拟行902可使存储器单元12行不与另一存储器单元12行共享字线(WL)28。
横截面视图A-A是沿所述俯视图的线(A-A)截取,横截面视图B是沿所述俯视图的线(B-B)截取且横截面视图C是沿线(C-C)截取。举例来说,字线(WL)28可布置于在第二定向上延伸的势垒壁140的顶部上。字线(WL)28及势垒壁140可布置于衬底130的顶部上。
横截面视图B-B可图解说明存储器单元阵列20中的一行存储器单元12。在第一定向上延伸的势垒壁140可分离存储器单元阵列20的每一存储器单元12列。举例来说,势垒壁140可分离存储器单元12的多个区(例如,N+源极区120、P主体区122及N+漏极区124)。
横截面视图C-C可图解说明存储器单元阵列20中的一列存储器单元12,其类似于图3的横截面视图。在实例性实施例中,存储器单元阵列20的每一行及/或列可包含多个存储器单元12。字线(WL)28可布置于在第二定向上延伸的势垒壁140的顶部上。两个虚拟存储器单元行902可配置在存储器单元12行的相邻行处。
本发明在范围上并不受限于本文中所述的特定实施例。确实,根据先前说明及随附图式,所属领域的技术人员将明了除本文中所描述之外的本发明的其它各种实施例及修改。因此,此类其它实施例及修改打算归属于本发明的范围内。此外,虽然本文中已在特定环境中的用于特定目的的特定实施方案的背景下描述了本发明,但所属领域的技术人员将认识到其使用性并不限于此且可受益地在任一数目的环境中出于任一数目的目的来实施本发明。因此,应依照本文中所述的本发明的全面宽度及精神来解释上文所述的权利要求书。
Claims (22)
1.一种半导体存储器装置,其包括:
多个存储器单元,其布置成行与列的阵列,每一存储器单元具有:
第一区,其连接到在第一定向上延伸的源极线;
第二区,其连接到在第二定向上延伸的位线;
主体区,其与字线间隔开且电容性耦合到所述字线,其中所述主体区为电浮动的且安置在所述第一区与所述第二区之间;
第一势垒壁,其在所述阵列的所述第一定向上延伸;及
第二势垒壁,其在所述阵列的所述第二定向上延伸且与所述第一势垒壁相交以形成经配置以容纳所述多个存储器单元中的每一者的沟槽区。
2.根据权利要求1所述的半导体存储器装置,其中所述第一区及所述第二区为N掺杂区。
3.根据权利要求2所述的半导体存储器装置,其中所述主体区为P掺杂区。
4.根据权利要求2所述的半导体存储器装置,其中所述主体区为未经掺杂区。
5.根据权利要求1所述的半导体存储器装置,其中所述第一势垒壁及所述第二势垒壁由绝缘氧化物材料形成。
6.根据权利要求1所述的半导体存储器装置,其中所述第一势垒壁及所述第二势垒壁形成于P型衬底上。
7.根据权利要求1所述的半导体存储器装置,其中所述字线沿所述主体区的一侧而安置。
8.根据权利要求1所述的半导体存储器装置,其中所述字线的高度类似于所述主体区的高度。
9.根据权利要求1所述的半导体存储器装置,其中所述字线邻近于所述主体区的一侧及所述第一区的至少一部分的一侧而安置。
10.根据权利要求1所述的半导体存储器装置,其中所述字线沿所述主体区的一侧及所述第二区的至少一部分的一侧而安置。
11.根据权利要求1所述的半导体存储器装置,其中所述字线沿所述主体区的一侧、所述第一区的一侧的至少一部分及所述第二区的一侧的至少一部分而安置。
12.根据权利要求1所述的半导体存储器装置,其中所述字线的高度短于所述主体区的高度。
13.根据权利要求1所述的半导体存储器装置,其中所述字线具有矩形横截面形状。
14.根据权利要求1所述的半导体存储器装置,其中所述字线具有U形横截面形状。
15.根据权利要求1所述的半导体存储器装置,其中所述字线具有L形横截面形状。
16.根据权利要求1所述的半导体存储器装置,其中所述字线电容性耦合到多个所述主体区。
17.根据权利要求1所述的半导体存储器装置,其中所述字线耦合到恒定电压电位。
18.根据权利要求1所述的半导体存储器装置,其中所述字线耦合到接地电压电位。
19.根据权利要求1所述的半导体存储器装置,其中所述存储器单元阵列包括分离所述存储器单元的邻近行的虚拟存储器单元行。
20.根据权利要求1所述的半导体存储器装置,其中所述源极线在配置于所述第一区下面的平面中的所述第一定向上延伸。
21.根据权利要求1所述的半导体存储器装置,其中所述位线在配置于所述第二区上面的平面中的所述第二定向上延伸。
22.根据权利要求19所述的半导体存储器装置,其中所述位线经由位线接触件连接到所述第二区。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US16534609P | 2009-03-31 | 2009-03-31 | |
US61/165,346 | 2009-03-31 | ||
PCT/US2010/029380 WO2010114890A1 (en) | 2009-03-31 | 2010-03-31 | Techniques for providing a semiconductor memory device |
Publications (2)
Publication Number | Publication Date |
---|---|
CN102365628A true CN102365628A (zh) | 2012-02-29 |
CN102365628B CN102365628B (zh) | 2015-05-20 |
Family
ID=42828682
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201080014243.0A Active CN102365628B (zh) | 2009-03-31 | 2010-03-31 | 用于提供半导体存储器装置的技术 |
Country Status (4)
Country | Link |
---|---|
US (2) | US8748959B2 (zh) |
KR (1) | KR20120006516A (zh) |
CN (1) | CN102365628B (zh) |
WO (1) | WO2010114890A1 (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110235199A (zh) * | 2017-01-30 | 2019-09-13 | 美光科技公司 | 包括多个存储器阵列叠组的集成存储器组合件 |
CN111542924A (zh) * | 2018-04-19 | 2020-08-14 | 美光科技公司 | 集成组合件及形成集成组合件的方法 |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010114890A1 (en) * | 2009-03-31 | 2010-10-07 | Innovative Silicon Isi Sa | Techniques for providing a semiconductor memory device |
US8411524B2 (en) * | 2010-05-06 | 2013-04-02 | Micron Technology, Inc. | Techniques for refreshing a semiconductor memory device |
TWI455314B (zh) * | 2011-01-03 | 2014-10-01 | Inotera Memories Inc | 具有浮置體的記憶體結構及其製法 |
US8941177B2 (en) | 2012-06-27 | 2015-01-27 | International Business Machines Corporation | Semiconductor devices having different gate oxide thicknesses |
JP2014022548A (ja) * | 2012-07-18 | 2014-02-03 | Ps4 Luxco S A R L | 半導体装置及びその製造方法 |
US10468414B2 (en) * | 2017-12-28 | 2019-11-05 | Samsung Electronics Co., Ltd. | Semiconductor memory devices |
KR20210042223A (ko) | 2019-10-08 | 2021-04-19 | 삼성전자주식회사 | 반도체 메모리 소자 및 그의 제조 방법 |
CN115666130A (zh) * | 2021-07-09 | 2023-01-31 | 长鑫存储技术有限公司 | 半导体结构及其制造方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050001257A1 (en) * | 2003-02-14 | 2005-01-06 | Till Schloesser | Method of fabricating and architecture for vertical transistor cells and transistor-controlled memory cells |
US20070045709A1 (en) * | 2005-08-29 | 2007-03-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Vertical flash memory |
US20070138524A1 (en) * | 2005-12-19 | 2007-06-21 | Samsung Electronics Co. Ltd. | Semiconductor memory device and methods thereof |
US20070278578A1 (en) * | 2005-02-18 | 2007-12-06 | Fujitsu Limited | Memory cell array, method of producing the same, and semiconductor memory device using the same |
US20080049486A1 (en) * | 2006-08-28 | 2008-02-28 | Qimonda Ag | Transistor, memory cell array and method for forming and operating a memory device |
Family Cites Families (319)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA272437A (en) | 1925-10-22 | 1927-07-19 | Edgar Lilienfeld Julius | Electric current control mechanism |
US3439214A (en) * | 1968-03-04 | 1969-04-15 | Fairchild Camera Instr Co | Beam-junction scan converter |
US4032947A (en) | 1971-10-20 | 1977-06-28 | Siemens Aktiengesellschaft | Controllable charge-coupled semiconductor device |
IT979035B (it) | 1972-04-25 | 1974-09-30 | Ibm | Dispositivo a circuito integrato per la memorizzazione di informa zioni binarie ad emissione elettro luminescente |
FR2197494A5 (zh) | 1972-08-25 | 1974-03-22 | Radiotechnique Compelec | |
US3997799A (en) | 1975-09-15 | 1976-12-14 | Baker Roger T | Semiconductor-device for the storage of binary data |
JPS5562858A (en) | 1978-11-06 | 1980-05-12 | Mitsubishi Metal Corp | Sintering material with tenacity and abrasion resistance |
JPS5567993A (en) * | 1978-11-14 | 1980-05-22 | Fujitsu Ltd | Semiconductor memory unit |
US4250569A (en) * | 1978-11-15 | 1981-02-10 | Fujitsu Limited | Semiconductor memory device |
EP0014388B1 (en) | 1979-01-25 | 1983-12-21 | Nec Corporation | Semiconductor memory device |
JPS55113359A (en) * | 1979-02-22 | 1980-09-01 | Fujitsu Ltd | Semiconductor integrated circuit device |
DE3067215D1 (en) | 1979-12-13 | 1984-04-26 | Fujitsu Ltd | Charge-pumping semiconductor memory cell comprising a charge-storage region and memory device using such a cell |
JPS5742161A (en) | 1980-08-28 | 1982-03-09 | Fujitsu Ltd | Semiconductor and production thereof |
JPS5982761A (ja) | 1982-11-04 | 1984-05-12 | Hitachi Ltd | 半導体メモリ |
JPS6070760A (ja) | 1983-09-27 | 1985-04-22 | Fujitsu Ltd | 半導体記憶装置 |
US4658377A (en) * | 1984-07-26 | 1987-04-14 | Texas Instruments Incorporated | Dynamic memory array with segmented bit lines |
JPS6177359A (ja) | 1984-09-21 | 1986-04-19 | Fujitsu Ltd | 半導体記憶装置 |
JPS61280651A (ja) | 1985-05-24 | 1986-12-11 | Fujitsu Ltd | 半導体記憶装置 |
JPH0671067B2 (ja) | 1985-11-20 | 1994-09-07 | 株式会社日立製作所 | 半導体装置 |
JPS62272561A (ja) | 1986-05-20 | 1987-11-26 | Seiko Epson Corp | 1トランジスタ型メモリセル |
JPS6319847A (ja) | 1986-07-14 | 1988-01-27 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
US4807195A (en) * | 1987-05-18 | 1989-02-21 | International Business Machines Corporation | Apparatus and method for providing a dual sense amplifier with divided bit line isolation |
US4816884A (en) | 1987-07-20 | 1989-03-28 | International Business Machines Corporation | High density vertical trench transistor and capacitor memory cell structure and fabrication method therefor |
JP2582794B2 (ja) | 1987-08-10 | 1997-02-19 | 株式会社東芝 | 半導体装置及びその製造方法 |
US5677867A (en) | 1991-06-12 | 1997-10-14 | Hazani; Emanuel | Memory with isolatable expandable bit lines |
EP0333426B1 (en) | 1988-03-15 | 1996-07-10 | Kabushiki Kaisha Toshiba | Dynamic RAM |
FR2629941B1 (fr) | 1988-04-12 | 1991-01-18 | Commissariat Energie Atomique | Memoire et cellule memoire statiques du type mis, procede de memorisation |
JPH0666443B2 (ja) | 1988-07-07 | 1994-08-24 | 株式会社東芝 | 半導体メモリセルおよび半導体メモリ |
US4910709A (en) | 1988-08-10 | 1990-03-20 | International Business Machines Corporation | Complementary metal-oxide-semiconductor transistor and one-capacitor dynamic-random-access memory cell |
US5164805A (en) | 1988-08-22 | 1992-11-17 | Massachusetts Institute Of Technology | Near-intrinsic thin-film SOI FETS |
US5144390A (en) | 1988-09-02 | 1992-09-01 | Texas Instruments Incorporated | Silicon-on insulator transistor with internal body node to source node connection |
US5258635A (en) | 1988-09-06 | 1993-11-02 | Kabushiki Kaisha Toshiba | MOS-type semiconductor integrated circuit device |
JPH02168496A (ja) | 1988-09-14 | 1990-06-28 | Kawasaki Steel Corp | 半導体メモリ回路 |
NL8802423A (nl) | 1988-10-03 | 1990-05-01 | Imec Inter Uni Micro Electr | Werkwijze voor het bedrijven van een mos-structuur en daarvoor geschikte mos-structuur. |
US4894697A (en) | 1988-10-31 | 1990-01-16 | International Business Machines Corporation | Ultra dense dram cell and its method of fabrication |
US5010524A (en) * | 1989-04-20 | 1991-04-23 | International Business Machines Corporation | Crosstalk-shielded-bit-line dram |
JPH02294076A (ja) | 1989-05-08 | 1990-12-05 | Hitachi Ltd | 半導体集積回路装置 |
JPH03171768A (ja) | 1989-11-30 | 1991-07-25 | Toshiba Corp | 半導体記憶装置 |
US5366917A (en) | 1990-03-20 | 1994-11-22 | Nec Corporation | Method for fabricating polycrystalline silicon having micro roughness on the surface |
US5024993A (en) * | 1990-05-02 | 1991-06-18 | Microelectronics & Computer Technology Corporation | Superconducting-semiconducting circuits, devices and systems |
US5313432A (en) * | 1990-05-23 | 1994-05-17 | Texas Instruments Incorporated | Segmented, multiple-decoder memory array and method for programming a memory array |
JPH07123145B2 (ja) | 1990-06-27 | 1995-12-25 | 株式会社東芝 | 半導体集積回路 |
EP0465961B1 (en) | 1990-07-09 | 1995-08-09 | Sony Corporation | Semiconductor device on a dielectric isolated substrate |
JPH04176163A (ja) | 1990-11-08 | 1992-06-23 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JP2700955B2 (ja) | 1991-01-11 | 1998-01-21 | 三菱電機株式会社 | 電界効果型トランジスタを備えた半導体装置 |
US5331197A (en) | 1991-04-23 | 1994-07-19 | Canon Kabushiki Kaisha | Semiconductor memory device including gate electrode sandwiching a channel region |
US5424567A (en) | 1991-05-15 | 1995-06-13 | North American Philips Corporation | Protected programmable transistor with reduced parasitic capacitances and method of fabrication |
US5515383A (en) * | 1991-05-28 | 1996-05-07 | The Boeing Company | Built-in self-test system and method for self test of an integrated circuit |
US5355330A (en) | 1991-08-29 | 1994-10-11 | Hitachi, Ltd. | Capacitive memory having a PN junction writing and tunneling through an insulator of a charge holding electrode |
JPH05347419A (ja) | 1991-08-29 | 1993-12-27 | Hitachi Ltd | 半導体記憶装置 |
DE69226687T2 (de) | 1991-10-16 | 1999-04-15 | Sony Corp | Verfahren zur Herstellung einer SOI-Struktur mit einem DRAM |
US5526307A (en) | 1992-01-22 | 1996-06-11 | Macronix International Co., Ltd. | Flash EPROM integrated circuit architecture |
US5397726A (en) * | 1992-02-04 | 1995-03-14 | National Semiconductor Corporation | Segment-erasable flash EPROM |
EP0564204A3 (en) | 1992-03-30 | 1994-09-28 | Mitsubishi Electric Corp | Semiconductor device |
US5528062A (en) | 1992-06-17 | 1996-06-18 | International Business Machines Corporation | High-density DRAM structure on soi |
US5315541A (en) * | 1992-07-24 | 1994-05-24 | Sundisk Corporation | Segmented column memory array |
EP0599388B1 (en) | 1992-11-20 | 2000-08-02 | Koninklijke Philips Electronics N.V. | Semiconductor device provided with a programmable element |
JPH06216338A (ja) | 1992-11-27 | 1994-08-05 | Internatl Business Mach Corp <Ibm> | 半導体メモリセル及びその製造方法 |
JPH0799251A (ja) | 1992-12-10 | 1995-04-11 | Sony Corp | 半導体メモリセル |
EP0606758B1 (en) | 1992-12-30 | 2000-09-06 | Samsung Electronics Co., Ltd. | Method of producing an SOI transistor DRAM |
US5986914A (en) | 1993-03-31 | 1999-11-16 | Stmicroelectronics, Inc. | Active hierarchical bitline memory architecture |
JP3613594B2 (ja) | 1993-08-19 | 2005-01-26 | 株式会社ルネサステクノロジ | 半導体素子およびこれを用いた半導体記憶装置 |
DE69316628T2 (de) * | 1993-11-29 | 1998-05-07 | Sgs Thomson Microelectronics | Flüchtige Speicherzelle |
US5448513A (en) | 1993-12-02 | 1995-09-05 | Regents Of The University Of California | Capacitorless DRAM device on silicon-on-insulator substrate |
US5432730A (en) | 1993-12-20 | 1995-07-11 | Waferscale Integration, Inc. | Electrically programmable read only memory array |
US5489792A (en) * | 1994-04-07 | 1996-02-06 | Regents Of The University Of California | Silicon-on-insulator transistors having improved current characteristics and reduced electrostatic discharge susceptibility |
US5446299A (en) | 1994-04-29 | 1995-08-29 | International Business Machines Corporation | Semiconductor random access memory cell on silicon-on-insulator with dual control gates |
JP3273582B2 (ja) | 1994-05-13 | 2002-04-08 | キヤノン株式会社 | 記憶装置 |
JPH0832040A (ja) | 1994-07-14 | 1996-02-02 | Nec Corp | 半導体装置 |
US5583808A (en) | 1994-09-16 | 1996-12-10 | National Semiconductor Corporation | EPROM array segmented for high performance and method for controlling same |
JP3304635B2 (ja) * | 1994-09-26 | 2002-07-22 | 三菱電機株式会社 | 半導体記憶装置 |
US5627092A (en) * | 1994-09-26 | 1997-05-06 | Siemens Aktiengesellschaft | Deep trench dram process on SOI for low leakage DRAM cell |
US5593912A (en) * | 1994-10-06 | 1997-01-14 | International Business Machines Corporation | SOI trench DRAM cell for 256 MB DRAM and beyond |
FR2726935B1 (fr) | 1994-11-10 | 1996-12-13 | Commissariat Energie Atomique | Dispositif a memoire non-volatile electriquement effacable et procede de realisation d'un tel dispositif |
JP3315293B2 (ja) | 1995-01-05 | 2002-08-19 | 株式会社東芝 | 半導体記憶装置 |
JP3274306B2 (ja) * | 1995-01-20 | 2002-04-15 | 株式会社東芝 | 半導体集積回路装置 |
US6292424B1 (en) | 1995-01-20 | 2001-09-18 | Kabushiki Kaisha Toshiba | DRAM having a power supply voltage lowering circuit |
JP2806286B2 (ja) | 1995-02-07 | 1998-09-30 | 日本電気株式会社 | 半導体装置 |
JP3407232B2 (ja) | 1995-02-08 | 2003-05-19 | 富士通株式会社 | 半導体記憶装置及びその動作方法 |
JPH08222648A (ja) | 1995-02-14 | 1996-08-30 | Canon Inc | 記憶装置 |
EP1209747A3 (en) | 1995-02-17 | 2002-07-24 | Hitachi, Ltd. | Semiconductor memory element |
JP3600335B2 (ja) | 1995-03-27 | 2004-12-15 | 株式会社東芝 | 半導体装置 |
JPH08274277A (ja) | 1995-03-31 | 1996-10-18 | Toyota Central Res & Dev Lab Inc | 半導体記憶装置およびその製造方法 |
US5568356A (en) | 1995-04-18 | 1996-10-22 | Hughes Aircraft Company | Stacked module assembly including electrically interconnected switching module and plural electronic modules |
US5821769A (en) | 1995-04-21 | 1998-10-13 | Nippon Telegraph And Telephone Corporation | Low voltage CMOS logic circuit with threshold voltage control |
US5606188A (en) * | 1995-04-26 | 1997-02-25 | International Business Machines Corporation | Fabrication process and structure for a contacted-body silicon-on-insulator dynamic random access memory |
JP2848272B2 (ja) | 1995-05-12 | 1999-01-20 | 日本電気株式会社 | 半導体記憶装置 |
DE19519159C2 (de) | 1995-05-24 | 1998-07-09 | Siemens Ag | DRAM-Zellenanordnung und Verfahren zu deren Herstellung |
US5629546A (en) | 1995-06-21 | 1997-05-13 | Micron Technology, Inc. | Static memory cell and method of manufacturing a static memory cell |
JPH0946688A (ja) | 1995-07-26 | 1997-02-14 | Fujitsu Ltd | ビデオ情報提供/受信システム |
US6480407B1 (en) | 1995-08-25 | 2002-11-12 | Micron Technology, Inc. | Reduced area sense amplifier isolation layout in a dynamic RAM architecture |
JPH0982912A (ja) | 1995-09-13 | 1997-03-28 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
JP3853406B2 (ja) | 1995-10-27 | 2006-12-06 | エルピーダメモリ株式会社 | 半導体集積回路装置及び当該装置の製造方法 |
US5585285A (en) | 1995-12-06 | 1996-12-17 | Micron Technology, Inc. | Method of forming dynamic random access memory circuitry using SOI and isolation trenches |
DE19603810C1 (de) | 1996-02-02 | 1997-08-28 | Siemens Ag | Speicherzellenanordnung und Verfahren zu deren Herstellung |
JP3759648B2 (ja) | 1996-03-04 | 2006-03-29 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
US5936265A (en) | 1996-03-25 | 1999-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device including a tunnel effect element |
TW435007B (en) | 1996-04-08 | 2001-05-16 | Hitachi Ltd | Semiconductor integrated circuit device |
EP0801427A3 (en) | 1996-04-11 | 1999-05-06 | Matsushita Electric Industrial Co., Ltd. | Field effect transistor, semiconductor storage device, method of manufacturing the same and method of driving semiconductor storage device |
US5715193A (en) | 1996-05-23 | 1998-02-03 | Micron Quantum Devices, Inc. | Flash memory system and method for monitoring the disturb effect on memory cell blocks due to high voltage conditions of other memory cell blocks |
US6424016B1 (en) | 1996-05-24 | 2002-07-23 | Texas Instruments Incorporated | SOI DRAM having P-doped polysilicon gate for a memory pass transistor |
US5754469A (en) | 1996-06-14 | 1998-05-19 | Macronix International Co., Ltd. | Page mode floating gate memory device storing multiple bits per cell |
US5886376A (en) | 1996-07-01 | 1999-03-23 | International Business Machines Corporation | EEPROM having coplanar on-insulator FET and control gate |
US5778243A (en) | 1996-07-03 | 1998-07-07 | International Business Machines Corporation | Multi-threaded cell for a memory |
US5811283A (en) | 1996-08-13 | 1998-09-22 | United Microelectronics Corporation | Silicon on insulator (SOI) dram cell structure and process |
JP3260660B2 (ja) * | 1996-08-22 | 2002-02-25 | 株式会社東芝 | 半導体装置およびその製造方法 |
US5774411A (en) | 1996-09-12 | 1998-06-30 | International Business Machines Corporation | Methods to enhance SOI SRAM cell stability |
US5798968A (en) | 1996-09-24 | 1998-08-25 | Sandisk Corporation | Plane decode/virtual sector architecture |
JP2877103B2 (ja) | 1996-10-21 | 1999-03-31 | 日本電気株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
US6097624A (en) | 1997-09-17 | 2000-08-01 | Samsung Electronics Co., Ltd. | Methods of operating ferroelectric memory devices having reconfigurable bit lines |
KR19980057003A (ko) | 1996-12-30 | 1998-09-25 | 김영환 | 반도체 메모리 디바이스 및 그 제조방법 |
JP3161354B2 (ja) | 1997-02-07 | 2001-04-25 | 日本電気株式会社 | 半導体装置及びその製造方法 |
US5732014A (en) * | 1997-02-20 | 1998-03-24 | Micron Technology, Inc. | Merged transistor structure for gain memory cell |
EP0860878A2 (en) | 1997-02-20 | 1998-08-26 | Texas Instruments Incorporated | An integrated circuit with programmable elements |
JP3441330B2 (ja) | 1997-02-28 | 2003-09-02 | 株式会社東芝 | 半導体装置及びその製造方法 |
JPH11191596A (ja) | 1997-04-02 | 1999-07-13 | Sony Corp | 半導体メモリセル及びその製造方法 |
US6424011B1 (en) | 1997-04-14 | 2002-07-23 | International Business Machines Corporation | Mixed memory integration with NVRAM, dram and sram cell structures on same substrate |
US5881010A (en) | 1997-05-15 | 1999-03-09 | Stmicroelectronics, Inc. | Multiple transistor dynamic random access memory array architecture with simultaneous refresh of multiple memory cells during a read operation |
JP2002501654A (ja) * | 1997-05-30 | 2002-01-15 | ミクロン テクノロジー,インコーポレイテッド | 256Megダイナミックランダムアクセスメモリ |
US5784311A (en) | 1997-06-13 | 1998-07-21 | International Business Machines Corporation | Two-device memory cell on SOI for merged logic and memory applications |
US6133597A (en) | 1997-07-25 | 2000-10-17 | Mosel Vitelic Corporation | Biasing an integrated circuit well with a transistor electrode |
KR100246602B1 (ko) * | 1997-07-31 | 2000-03-15 | 정선종 | 모스트랜지스터및그제조방법 |
JPH1187649A (ja) | 1997-09-04 | 1999-03-30 | Hitachi Ltd | 半導体記憶装置 |
US5907170A (en) * | 1997-10-06 | 1999-05-25 | Micron Technology, Inc. | Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor |
US5943581A (en) | 1997-11-05 | 1999-08-24 | Vanguard International Semiconductor Corporation | Method of fabricating a buried reservoir capacitor structure for high-density dynamic random access memory (DRAM) circuits |
US5976945A (en) * | 1997-11-20 | 1999-11-02 | Vanguard International Semiconductor Corporation | Method for fabricating a DRAM cell structure on an SOI wafer incorporating a two dimensional trench capacitor |
JPH11163329A (ja) * | 1997-11-27 | 1999-06-18 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
DE19752968C1 (de) | 1997-11-28 | 1999-06-24 | Siemens Ag | Speicherzellenanordnung und Verfahren zu deren Herstellung |
DE59814170D1 (de) | 1997-12-17 | 2008-04-03 | Qimonda Ag | Speicherzellenanordnung und Verfahren zu deren Herstellung |
US5943258A (en) * | 1997-12-24 | 1999-08-24 | Texas Instruments Incorporated | Memory with storage cells having SOI drive and access transistors with tied floating body connections |
JP4199338B2 (ja) * | 1998-10-02 | 2008-12-17 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
US6097056A (en) | 1998-04-28 | 2000-08-01 | International Business Machines Corporation | Field effect transistor having a floating gate |
US6225158B1 (en) | 1998-05-28 | 2001-05-01 | International Business Machines Corporation | Trench storage dynamic random access memory cell with vertical transfer device |
US6229161B1 (en) | 1998-06-05 | 2001-05-08 | Stanford University | Semiconductor capacitively-coupled NDR device and its applications in high-density high-speed memories and in power switches |
TW432545B (en) * | 1998-08-07 | 2001-05-01 | Ibm | Method and improved SOI body contact structure for transistors |
JP4030198B2 (ja) | 1998-08-11 | 2008-01-09 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
KR100268419B1 (ko) | 1998-08-14 | 2000-10-16 | 윤종용 | 고집적 반도체 메모리 장치 및 그의 제조 방법 |
US6333866B1 (en) | 1998-09-28 | 2001-12-25 | Texas Instruments Incorporated | Semiconductor device array having dense memory cell array and heirarchical bit line scheme |
US6423596B1 (en) | 1998-09-29 | 2002-07-23 | Texas Instruments Incorporated | Method for two-sided fabrication of a memory array |
US6096598A (en) | 1998-10-29 | 2000-08-01 | International Business Machines Corporation | Method for forming pillar memory cells and device formed thereby |
US6214694B1 (en) * | 1998-11-17 | 2001-04-10 | International Business Machines Corporation | Process of making densely patterned silicon-on-insulator (SOI) region on a wafer |
KR100290787B1 (ko) | 1998-12-26 | 2001-07-12 | 박종섭 | 반도체 메모리 소자의 제조방법 |
US6184091B1 (en) * | 1999-02-01 | 2001-02-06 | Infineon Technologies North America Corp. | Formation of controlled trench top isolation layers for vertical transistors |
JP3384350B2 (ja) | 1999-03-01 | 2003-03-10 | 株式会社村田製作所 | 低温焼結セラミック組成物の製造方法 |
US6157216A (en) | 1999-04-22 | 2000-12-05 | International Business Machines Corporation | Circuit driver on SOI for merged logic and memory circuits |
US6111778A (en) | 1999-05-10 | 2000-08-29 | International Business Machines Corporation | Body contacted dynamic memory |
US6333532B1 (en) | 1999-07-16 | 2001-12-25 | International Business Machines Corporation | Patterned SOI regions in semiconductor chips |
JP2001036092A (ja) * | 1999-07-23 | 2001-02-09 | Mitsubishi Electric Corp | 半導体装置 |
JP2001044391A (ja) | 1999-07-29 | 2001-02-16 | Fujitsu Ltd | 半導体記憶装置とその製造方法 |
AU6918300A (en) | 1999-09-24 | 2001-04-30 | Intel Corporation | A nonvolatile memory device with a high work function floating-gate and method of fabrication |
US6566177B1 (en) | 1999-10-25 | 2003-05-20 | International Business Machines Corporation | Silicon-on-insulator vertical array device trench capacitor DRAM |
US6391658B1 (en) | 1999-10-26 | 2002-05-21 | International Business Machines Corporation | Formation of arrays of microelectronic elements |
US6633066B1 (en) * | 2000-01-07 | 2003-10-14 | Samsung Electronics Co., Ltd. | CMOS integrated circuit devices and substrates having unstrained silicon active layers |
US6544837B1 (en) * | 2000-03-17 | 2003-04-08 | International Business Machines Corporation | SOI stacked DRAM logic |
US6359802B1 (en) * | 2000-03-28 | 2002-03-19 | Intel Corporation | One-transistor and one-capacitor DRAM cell for logic process technology |
US6524897B1 (en) * | 2000-03-31 | 2003-02-25 | Intel Corporation | Semiconductor-on-insulator resistor-capacitor circuit |
US20020031909A1 (en) * | 2000-05-11 | 2002-03-14 | Cyril Cabral | Self-aligned silicone process for low resistivity contacts to thin film silicon-on-insulator mosfets |
JP2002064150A (ja) | 2000-06-05 | 2002-02-28 | Mitsubishi Electric Corp | 半導体装置 |
DE10028424C2 (de) | 2000-06-06 | 2002-09-19 | Infineon Technologies Ag | Herstellungsverfahren für DRAM-Speicherzellen |
JP3526446B2 (ja) | 2000-06-09 | 2004-05-17 | 株式会社東芝 | フューズプログラム回路 |
US6262935B1 (en) | 2000-06-17 | 2001-07-17 | United Memories, Inc. | Shift redundancy scheme for wordlines in memory circuits |
US6479862B1 (en) | 2000-06-22 | 2002-11-12 | Progressant Technologies, Inc. | Charge trapping device and method for implementing a transistor having a negative differential resistance mode |
JP2002009081A (ja) | 2000-06-26 | 2002-01-11 | Toshiba Corp | 半導体装置及びその製造方法 |
JP4011833B2 (ja) | 2000-06-30 | 2007-11-21 | 株式会社東芝 | 半導体メモリ |
KR100339425B1 (ko) | 2000-07-21 | 2002-06-03 | 박종섭 | 리세스된 소이 구조를 갖는 반도체 소자 및 그의 제조 방법 |
JP4226205B2 (ja) | 2000-08-11 | 2009-02-18 | 富士雄 舛岡 | 半導体記憶装置の製造方法 |
US6621725B2 (en) | 2000-08-17 | 2003-09-16 | Kabushiki Kaisha Toshiba | Semiconductor memory device with floating storage bulk region and method of manufacturing the same |
JP4713783B2 (ja) | 2000-08-17 | 2011-06-29 | 株式会社東芝 | 半導体メモリ装置 |
US6492211B1 (en) | 2000-09-07 | 2002-12-10 | International Business Machines Corporation | Method for novel SOI DRAM BICMOS NPN |
US20020070411A1 (en) | 2000-09-08 | 2002-06-13 | Alcatel | Method of processing a high voltage p++/n-well junction and a device manufactured by the method |
JP4064607B2 (ja) | 2000-09-08 | 2008-03-19 | 株式会社東芝 | 半導体メモリ装置 |
JP2002094027A (ja) * | 2000-09-11 | 2002-03-29 | Toshiba Corp | 半導体記憶装置とその製造方法 |
US6350653B1 (en) | 2000-10-12 | 2002-02-26 | International Business Machines Corporation | Embedded DRAM on silicon-on-insulator substrate |
US6421269B1 (en) | 2000-10-17 | 2002-07-16 | Intel Corporation | Low-leakage MOS planar capacitors for use within DRAM storage cells |
US6496402B1 (en) * | 2000-10-17 | 2002-12-17 | Intel Corporation | Noise suppression for open bit line DRAM architectures |
US6849871B2 (en) | 2000-10-20 | 2005-02-01 | International Business Machines Corporation | Fully-depleted-collector silicon-on-insulator (SOI) bipolar transistor useful alone or in SOI BiCMOS |
US6429477B1 (en) | 2000-10-31 | 2002-08-06 | International Business Machines Corporation | Shared body and diffusion contact structure and method for fabricating same |
US6440872B1 (en) | 2000-11-03 | 2002-08-27 | International Business Machines Corporation | Method for hybrid DRAM cell utilizing confined strap isolation |
US6549450B1 (en) * | 2000-11-08 | 2003-04-15 | Ibm Corporation | Method and system for improving the performance on SOI memory arrays in an SRAM architecture system |
US6441436B1 (en) | 2000-11-29 | 2002-08-27 | United Microelectronics Corp. | SOI device and method of fabrication |
JP3808700B2 (ja) | 2000-12-06 | 2006-08-16 | 株式会社東芝 | 半導体装置及びその製造方法 |
US20020072155A1 (en) | 2000-12-08 | 2002-06-13 | Chih-Cheng Liu | Method of fabricating a DRAM unit |
US7101772B2 (en) | 2000-12-30 | 2006-09-05 | Texas Instruments Incorporated | Means for forming SOI |
US6552398B2 (en) * | 2001-01-16 | 2003-04-22 | Ibm Corporation | T-Ram array having a planar cell structure and method for fabricating the same |
US6441435B1 (en) | 2001-01-31 | 2002-08-27 | Advanced Micro Devices, Inc. | SOI device with wrap-around contact to underside of body, and method of making |
US6559491B2 (en) * | 2001-02-09 | 2003-05-06 | Micron Technology, Inc. | Folded bit line DRAM with ultra thin body transistors |
JP4216483B2 (ja) | 2001-02-15 | 2009-01-28 | 株式会社東芝 | 半導体メモリ装置 |
JP3884266B2 (ja) | 2001-02-19 | 2007-02-21 | 株式会社東芝 | 半導体メモリ装置及びその製造方法 |
US6620682B1 (en) * | 2001-02-27 | 2003-09-16 | Aplus Flash Technology, Inc. | Set of three level concurrent word line bias conditions for a nor type flash memory array |
JP4354663B2 (ja) | 2001-03-15 | 2009-10-28 | 株式会社東芝 | 半導体メモリ装置 |
US6548848B2 (en) | 2001-03-15 | 2003-04-15 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
JP4071476B2 (ja) * | 2001-03-21 | 2008-04-02 | 株式会社東芝 | 半導体ウェーハ及び半導体ウェーハの製造方法 |
US7456439B1 (en) | 2001-03-22 | 2008-11-25 | T-Ram Semiconductor, Inc. | Vertical thyristor-based memory with trench isolation and its method of fabrication |
US6462359B1 (en) | 2001-03-22 | 2002-10-08 | T-Ram, Inc. | Stability in thyristor-based memory device |
CN1230905C (zh) | 2001-04-26 | 2005-12-07 | 株式会社东芝 | 半导体器件 |
JP4053738B2 (ja) | 2001-04-26 | 2008-02-27 | 株式会社東芝 | 半導体メモリ装置 |
US6556477B2 (en) * | 2001-05-21 | 2003-04-29 | Ibm Corporation | Integrated chip having SRAM, DRAM and flash memory and method for fabricating the same |
US6563733B2 (en) | 2001-05-24 | 2003-05-13 | Winbond Electronics Corporation | Memory array architectures based on a triple-polysilicon source-side injection non-volatile memory cell |
TWI230392B (en) | 2001-06-18 | 2005-04-01 | Innovative Silicon Sa | Semiconductor device |
US6573566B2 (en) | 2001-07-09 | 2003-06-03 | United Microelectronics Corp. | Low-voltage-triggered SOI-SCR device and associated ESD protection circuit |
JP2003031684A (ja) | 2001-07-11 | 2003-01-31 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JP2003031693A (ja) * | 2001-07-19 | 2003-01-31 | Toshiba Corp | 半導体メモリ装置 |
JP2003132682A (ja) | 2001-08-17 | 2003-05-09 | Toshiba Corp | 半導体メモリ装置 |
US6567330B2 (en) * | 2001-08-17 | 2003-05-20 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
US6664589B2 (en) * | 2001-08-30 | 2003-12-16 | Micron Technology, Inc. | Technique to control tunneling currents in DRAM capacitors, cells, and devices |
US6552932B1 (en) * | 2001-09-21 | 2003-04-22 | Sandisk Corporation | Segmented metal bitlines |
JP3984014B2 (ja) | 2001-09-26 | 2007-09-26 | 株式会社東芝 | 半導体装置用基板を製造する方法および半導体装置用基板 |
JP4322453B2 (ja) * | 2001-09-27 | 2009-09-02 | 株式会社東芝 | 半導体装置およびその製造方法 |
US6870225B2 (en) * | 2001-11-02 | 2005-03-22 | International Business Machines Corporation | Transistor structure with thick recessed source/drain structures and fabrication process of same |
US6657259B2 (en) | 2001-12-04 | 2003-12-02 | International Business Machines Corporation | Multiple-plane FinFET CMOS |
US6518105B1 (en) * | 2001-12-10 | 2003-02-11 | Taiwan Semiconductor Manufacturing Company | High performance PD SOI tunneling-biased MOSFET |
JP3998467B2 (ja) | 2001-12-17 | 2007-10-24 | シャープ株式会社 | 不揮発性半導体メモリ装置及びその動作方法 |
JP2003203967A (ja) | 2001-12-28 | 2003-07-18 | Toshiba Corp | 部分soiウェーハの製造方法、半導体装置及びその製造方法 |
US20030123279A1 (en) | 2002-01-03 | 2003-07-03 | International Business Machines Corporation | Silicon-on-insulator SRAM cells with increased stability and yield |
US20030230778A1 (en) | 2002-01-30 | 2003-12-18 | Sumitomo Mitsubishi Silicon Corporation | SOI structure having a SiGe Layer interposed between the silicon and the insulator |
US6975536B2 (en) | 2002-01-31 | 2005-12-13 | Saifun Semiconductors Ltd. | Mass storage array and methods for operation thereof |
US6750515B2 (en) | 2002-02-05 | 2004-06-15 | Industrial Technology Research Institute | SCR devices in silicon-on-insulator CMOS process for on-chip ESD protection |
DE10204871A1 (de) * | 2002-02-06 | 2003-08-21 | Infineon Technologies Ag | Kondensatorlose 1-Transistor-DRAM-Zelle und Herstellungsverfahren |
JP2003243528A (ja) | 2002-02-13 | 2003-08-29 | Toshiba Corp | 半導体装置 |
US6661042B2 (en) | 2002-03-11 | 2003-12-09 | Monolithic System Technology, Inc. | One-transistor floating-body DRAM cell in bulk CMOS process with electrically isolated charge storage region |
US6686624B2 (en) * | 2002-03-11 | 2004-02-03 | Monolithic System Technology, Inc. | Vertical one-transistor floating-body DRAM cell in bulk CMOS process with electrically isolated charge storage region |
US6560142B1 (en) | 2002-03-22 | 2003-05-06 | Yoshiyuki Ando | Capacitorless DRAM gain cell |
US6677646B2 (en) | 2002-04-05 | 2004-01-13 | International Business Machines Corporation | Method and structure of a disposable reversed spacer process for high performance recessed channel CMOS |
JP4880867B2 (ja) * | 2002-04-10 | 2012-02-22 | セイコーインスツル株式会社 | 薄膜メモリ、アレイとその動作方法および製造方法 |
EP1355316B1 (en) * | 2002-04-18 | 2007-02-21 | Innovative Silicon SA | Data storage device and refreshing method for use with such device |
US6574135B1 (en) | 2002-04-19 | 2003-06-03 | Texas Instruments Incorporated | Shared sense amplifier for ferro-electric memory cell |
US6940748B2 (en) * | 2002-05-16 | 2005-09-06 | Micron Technology, Inc. | Stacked 1T-nMTJ MRAM structure |
JP3962638B2 (ja) | 2002-06-18 | 2007-08-22 | 株式会社東芝 | 半導体記憶装置、及び、半導体装置 |
KR100437856B1 (ko) * | 2002-08-05 | 2004-06-30 | 삼성전자주식회사 | 모스 트랜지스터 및 이를 포함하는 반도체 장치의 형성방법. |
US6838723B2 (en) * | 2002-08-29 | 2005-01-04 | Micron Technology, Inc. | Merged MOS-bipolar capacitor memory cell |
JP4044401B2 (ja) | 2002-09-11 | 2008-02-06 | 株式会社東芝 | 半導体記憶装置 |
US6861689B2 (en) * | 2002-11-08 | 2005-03-01 | Freescale Semiconductor, Inc. | One transistor DRAM cell structure and method for forming |
US7030436B2 (en) * | 2002-12-04 | 2006-04-18 | Micron Technology, Inc. | Embedded DRAM gain memory cell having MOS transistor body provided with a bi-polar transistor charge injecting means |
US6714436B1 (en) * | 2003-03-20 | 2004-03-30 | Motorola, Inc. | Write operation for capacitorless RAM |
US7233024B2 (en) | 2003-03-31 | 2007-06-19 | Sandisk 3D Llc | Three-dimensional memory device incorporating segmented bit line memory array |
JP2004335553A (ja) | 2003-04-30 | 2004-11-25 | Toshiba Corp | 半導体装置およびその製造方法 |
US6867433B2 (en) | 2003-04-30 | 2005-03-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors |
JP2004335031A (ja) | 2003-05-09 | 2004-11-25 | Toshiba Corp | 半導体記憶装置 |
JP3913709B2 (ja) * | 2003-05-09 | 2007-05-09 | 株式会社東芝 | 半導体記憶装置 |
US7085153B2 (en) | 2003-05-13 | 2006-08-01 | Innovative Silicon S.A. | Semiconductor memory cell, array, architecture and device, and method of operating same |
US6912150B2 (en) | 2003-05-13 | 2005-06-28 | Lionel Portman | Reference current generator, and method of programming, adjusting and/or operating same |
US20040228168A1 (en) | 2003-05-13 | 2004-11-18 | Richard Ferrant | Semiconductor memory device and method of operating same |
US6909151B2 (en) | 2003-06-27 | 2005-06-21 | Intel Corporation | Nonplanar device with stress incorporation layer and method of fabrication |
US7335934B2 (en) | 2003-07-22 | 2008-02-26 | Innovative Silicon S.A. | Integrated circuit device, and method of fabricating same |
US6897098B2 (en) | 2003-07-28 | 2005-05-24 | Intel Corporation | Method of fabricating an ultra-narrow channel semiconductor device |
JP4077381B2 (ja) | 2003-08-29 | 2008-04-16 | 株式会社東芝 | 半導体集積回路装置 |
US6936508B2 (en) | 2003-09-12 | 2005-08-30 | Texas Instruments Incorporated | Metal gate MOS transistors and methods for making the same |
US20050062088A1 (en) * | 2003-09-22 | 2005-03-24 | Texas Instruments Incorporated | Multi-gate one-transistor dynamic random access memory |
US7184298B2 (en) * | 2003-09-24 | 2007-02-27 | Innovative Silicon S.A. | Low power programming technique for a floating body memory transistor, memory cell, and memory array |
US6982902B2 (en) * | 2003-10-03 | 2006-01-03 | Infineon Technologies Ag | MRAM array having a segmented bit line |
US7072205B2 (en) | 2003-11-19 | 2006-07-04 | Intel Corporation | Floating-body DRAM with two-phase write |
US7002842B2 (en) | 2003-11-26 | 2006-02-21 | Intel Corporation | Floating-body dynamic random access memory with purge line |
JP2005175090A (ja) | 2003-12-09 | 2005-06-30 | Toshiba Corp | 半導体メモリ装置及びその製造方法 |
US6952376B2 (en) | 2003-12-22 | 2005-10-04 | Intel Corporation | Method and apparatus to generate a reference value in a memory array |
JP4559728B2 (ja) | 2003-12-26 | 2010-10-13 | 株式会社東芝 | 半導体記憶装置 |
US6903984B1 (en) | 2003-12-31 | 2005-06-07 | Intel Corporation | Floating-body DRAM using write word line for increased retention time |
US7001811B2 (en) | 2003-12-31 | 2006-02-21 | Intel Corporation | Method for making memory cell without halo implant |
US6992339B2 (en) | 2003-12-31 | 2006-01-31 | Intel Corporation | Asymmetric memory cell |
JP4342970B2 (ja) | 2004-02-02 | 2009-10-14 | 株式会社東芝 | 半導体メモリ装置及びその製造方法 |
JP4028499B2 (ja) | 2004-03-01 | 2007-12-26 | 株式会社東芝 | 半導体記憶装置 |
JP4032039B2 (ja) | 2004-04-06 | 2008-01-16 | 株式会社東芝 | 半導体記憶装置 |
JP4110115B2 (ja) | 2004-04-15 | 2008-07-02 | 株式会社東芝 | 半導体記憶装置 |
JP2005346755A (ja) | 2004-05-31 | 2005-12-15 | Sharp Corp | 半導体記憶装置 |
US7042765B2 (en) | 2004-08-06 | 2006-05-09 | Freescale Semiconductor, Inc. | Memory bit line segment isolation |
JP3898715B2 (ja) | 2004-09-09 | 2007-03-28 | 株式会社東芝 | 半導体装置およびその製造方法 |
US7422946B2 (en) | 2004-09-29 | 2008-09-09 | Intel Corporation | Independently accessed double-gate and tri-gate transistors in same process flow |
US7061806B2 (en) | 2004-09-30 | 2006-06-13 | Intel Corporation | Floating-body memory cell write |
US7611943B2 (en) | 2004-10-20 | 2009-11-03 | Texas Instruments Incorporated | Transistors, integrated circuits, systems, and processes of manufacture with improved work function modulation |
US7476939B2 (en) | 2004-11-04 | 2009-01-13 | Innovative Silicon Isi Sa | Memory cell having an electrically floating body transistor and programming technique therefor |
US7251164B2 (en) | 2004-11-10 | 2007-07-31 | Innovative Silicon S.A. | Circuitry for and method of improving statistical distribution of integrated circuits |
WO2006065698A2 (en) | 2004-12-13 | 2006-06-22 | William Kenneth Waller | Sense amplifier circuitry and architecture to write data into and/or read data from memory cells |
US7301803B2 (en) | 2004-12-22 | 2007-11-27 | Innovative Silicon S.A. | Bipolar reading technique for a memory cell having an electrically floating body transistor |
US7563701B2 (en) | 2005-03-31 | 2009-07-21 | Intel Corporation | Self-aligned contacts for transistors |
KR100702014B1 (ko) * | 2005-05-03 | 2007-03-30 | 삼성전자주식회사 | 수직 채널 트랜지스터 구조를 갖는 단일 트랜지스터 플로팅바디 디램 소자들 및 그 제조방법들 |
US7319617B2 (en) | 2005-05-13 | 2008-01-15 | Winbond Electronics Corporation | Small sector floating gate flash memory |
US7538389B2 (en) * | 2005-06-08 | 2009-05-26 | Micron Technology, Inc. | Capacitorless DRAM on bulk silicon |
US7230846B2 (en) | 2005-06-14 | 2007-06-12 | Intel Corporation | Purge-based floating body memory |
US7317641B2 (en) * | 2005-06-20 | 2008-01-08 | Sandisk Corporation | Volatile memory cell two-pass writing method |
US7460395B1 (en) | 2005-06-22 | 2008-12-02 | T-Ram Semiconductor, Inc. | Thyristor-based semiconductor memory and memory array with data refresh |
US20070023833A1 (en) * | 2005-07-28 | 2007-02-01 | Serguei Okhonin | Method for reading a memory cell having an electrically floating body transistor, and memory cell and array implementing same |
US7416943B2 (en) | 2005-09-01 | 2008-08-26 | Micron Technology, Inc. | Peripheral gate stacks and recessed array gates |
US7606066B2 (en) * | 2005-09-07 | 2009-10-20 | Innovative Silicon Isi Sa | Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same |
US7355916B2 (en) * | 2005-09-19 | 2008-04-08 | Innovative Silicon S.A. | Method and circuitry to generate a reference current for reading a memory cell, and device implementing same |
US20070085140A1 (en) * | 2005-10-19 | 2007-04-19 | Cedric Bassin | One transistor memory cell having strained electrically floating body region, and method of operating same |
CN101238522B (zh) | 2005-10-31 | 2012-06-06 | 微米技术有限公司 | 用于改变电浮动体晶体管的编程持续时间和/或电压的设备 |
KR100724560B1 (ko) * | 2005-11-18 | 2007-06-04 | 삼성전자주식회사 | 결정질 반도체층을 갖는 반도체소자, 그의 제조방법 및그의 구동방법 |
US7687851B2 (en) | 2005-11-23 | 2010-03-30 | M-Mos Semiconductor Sdn. Bhd. | High density trench MOSFET with reduced on-resistance |
JP2007157296A (ja) | 2005-12-08 | 2007-06-21 | Toshiba Corp | 半導体記憶装置 |
US7683430B2 (en) | 2005-12-19 | 2010-03-23 | Innovative Silicon Isi Sa | Electrically floating body memory cell and array, and method of operating or controlling same |
US8022482B2 (en) | 2006-02-14 | 2011-09-20 | Alpha & Omega Semiconductor, Ltd | Device configuration of asymmetrical DMOSFET with schottky barrier source |
US7542345B2 (en) | 2006-02-16 | 2009-06-02 | Innovative Silicon Isi Sa | Multi-bit memory cell having electrically floating body transistor, and method of programming and reading same |
DE102006009225B4 (de) | 2006-02-28 | 2009-07-16 | Advanced Micro Devices, Inc., Sunnyvale | Herstellung von Silizidoberflächen für Silizium/Kohlenstoff-Source/Drain-Gebiete |
US7492632B2 (en) * | 2006-04-07 | 2009-02-17 | Innovative Silicon Isi Sa | Memory array having a programmable word length, and method of operating same |
US7324387B1 (en) * | 2006-04-18 | 2008-01-29 | Maxim Integrated Products, Inc. | Low power high density random access memory flash cells and arrays |
DE102006019935B4 (de) | 2006-04-28 | 2011-01-13 | Advanced Micro Devices, Inc., Sunnyvale | SOI-Transistor mit reduziertem Körperpotential und ein Verfahren zur Herstellung |
JP5068035B2 (ja) | 2006-05-11 | 2012-11-07 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
US7542340B2 (en) | 2006-07-11 | 2009-06-02 | Innovative Silicon Isi Sa | Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same |
US7545694B2 (en) | 2006-08-16 | 2009-06-09 | Cypress Semiconductor Corporation | Sense amplifier with leakage testing and read debug capability |
US7553709B2 (en) * | 2006-10-04 | 2009-06-30 | International Business Machines Corporation | MOSFET with body contacts |
KR100819552B1 (ko) | 2006-10-30 | 2008-04-07 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 동작 방법 |
US7608898B2 (en) | 2006-10-31 | 2009-10-27 | Freescale Semiconductor, Inc. | One transistor DRAM cell structure |
JP2008117489A (ja) | 2006-11-07 | 2008-05-22 | Toshiba Corp | 半導体記憶装置 |
US7675781B2 (en) | 2006-12-01 | 2010-03-09 | Infineon Technologies Ag | Memory device, method for operating a memory device, and apparatus for use with a memory device |
KR100790823B1 (ko) | 2006-12-14 | 2008-01-03 | 삼성전자주식회사 | 리드 디스터브를 개선한 불휘발성 반도체 메모리 장치 |
KR101320517B1 (ko) * | 2007-03-13 | 2013-10-22 | 삼성전자주식회사 | 커패시터리스 디램 및 그의 제조 및 동작방법 |
US7688660B2 (en) | 2007-04-12 | 2010-03-30 | Qimonda Ag | Semiconductor device, an electronic device and a method for operating the same |
JP2008263133A (ja) | 2007-04-13 | 2008-10-30 | Toshiba Microelectronics Corp | 半導体記憶装置およびその駆動方法 |
US20080258206A1 (en) | 2007-04-17 | 2008-10-23 | Qimonda Ag | Self-Aligned Gate Structure, Memory Cell Array, and Methods of Making the Same |
EP2015362A1 (en) * | 2007-06-04 | 2009-01-14 | STMicroelectronics (Crolles 2) SAS | Semiconductor array and manufacturing method thereof |
JP2009032384A (ja) * | 2007-06-29 | 2009-02-12 | Toshiba Corp | 半導体記憶装置の駆動方法および半導体記憶装置 |
FR2919112A1 (fr) | 2007-07-16 | 2009-01-23 | St Microelectronics Crolles 2 | Circuit integre comprenant un transistor et un condensateur et procede de fabrication |
US7688648B2 (en) | 2008-09-02 | 2010-03-30 | Juhan Kim | High speed flash memory |
US7719869B2 (en) * | 2007-11-19 | 2010-05-18 | Qimonda Ag | Memory cell array comprising floating body memory cells |
US7927938B2 (en) | 2007-11-19 | 2011-04-19 | Micron Technology, Inc. | Fin-JFET |
US8014195B2 (en) | 2008-02-06 | 2011-09-06 | Micron Technology, Inc. | Single transistor memory cell |
US7924630B2 (en) * | 2008-10-15 | 2011-04-12 | Micron Technology, Inc. | Techniques for simultaneously driving a plurality of source lines |
US8223574B2 (en) | 2008-11-05 | 2012-07-17 | Micron Technology, Inc. | Techniques for block refreshing a semiconductor memory device |
WO2010114890A1 (en) * | 2009-03-31 | 2010-10-07 | Innovative Silicon Isi Sa | Techniques for providing a semiconductor memory device |
US9076543B2 (en) | 2009-07-27 | 2015-07-07 | Micron Technology, Inc. | Techniques for providing a direct injection semiconductor memory device |
-
2010
- 2010-03-31 WO PCT/US2010/029380 patent/WO2010114890A1/en active Application Filing
- 2010-03-31 US US12/751,245 patent/US8748959B2/en active Active
- 2010-03-31 CN CN201080014243.0A patent/CN102365628B/zh active Active
- 2010-03-31 KR KR1020117025324A patent/KR20120006516A/ko not_active Application Discontinuation
-
2014
- 2014-06-09 US US14/299,577 patent/US9093311B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050001257A1 (en) * | 2003-02-14 | 2005-01-06 | Till Schloesser | Method of fabricating and architecture for vertical transistor cells and transistor-controlled memory cells |
US20070278578A1 (en) * | 2005-02-18 | 2007-12-06 | Fujitsu Limited | Memory cell array, method of producing the same, and semiconductor memory device using the same |
US20070045709A1 (en) * | 2005-08-29 | 2007-03-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Vertical flash memory |
US20070138524A1 (en) * | 2005-12-19 | 2007-06-21 | Samsung Electronics Co. Ltd. | Semiconductor memory device and methods thereof |
US20080049486A1 (en) * | 2006-08-28 | 2008-02-28 | Qimonda Ag | Transistor, memory cell array and method for forming and operating a memory device |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110235199A (zh) * | 2017-01-30 | 2019-09-13 | 美光科技公司 | 包括多个存储器阵列叠组的集成存储器组合件 |
CN110235199B (zh) * | 2017-01-30 | 2023-01-10 | 美光科技公司 | 包括多个存储器阵列叠组的集成存储器组合件 |
CN111542924A (zh) * | 2018-04-19 | 2020-08-14 | 美光科技公司 | 集成组合件及形成集成组合件的方法 |
CN111542924B (zh) * | 2018-04-19 | 2023-08-15 | 美光科技公司 | 集成组合件及形成集成组合件的方法 |
Also Published As
Publication number | Publication date |
---|---|
US20100259964A1 (en) | 2010-10-14 |
US20140291763A1 (en) | 2014-10-02 |
US9093311B2 (en) | 2015-07-28 |
KR20120006516A (ko) | 2012-01-18 |
WO2010114890A1 (en) | 2010-10-07 |
US8748959B2 (en) | 2014-06-10 |
CN102365628B (zh) | 2015-05-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN102365628B (zh) | 用于提供半导体存储器装置的技术 | |
US9577092B2 (en) | Apparatuses having a vertical memory cell | |
JP4028499B2 (ja) | 半導体記憶装置 | |
US8405137B2 (en) | Single transistor floating-body DRAM devices having vertical channel transistor structures | |
US6528896B2 (en) | Scalable two transistor memory device | |
US8686497B2 (en) | DRAM cell utilizing a doubly gated vertical channel | |
US20020053689A1 (en) | Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor | |
US20100085813A1 (en) | Method of driving a semiconductor memory device and a semiconductor memory device | |
CN102812552A (zh) | 用于提供半导体存储器装置的技术 | |
KR101689409B1 (ko) | Jfet 디바이스 구조를 갖는 저전력 메모리 디바이스 | |
KR20020083941A (ko) | 반도체 장치 | |
US20090179262A1 (en) | Floating Body Memory Cell with a Non-Overlapping Gate Electrode | |
US9111800B2 (en) | Floating body memory cell system and method of manufacture | |
US8294188B2 (en) | 4 F2 memory cell array | |
KR101246475B1 (ko) | 반도체 셀 및 반도체 소자 | |
US8982633B2 (en) | Techniques for providing a direct injection semiconductor memory device | |
EP4044240A1 (en) | Semiconductor structure, memory cell, and memory array | |
US8072077B2 (en) | Semiconductor memory device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |