CN111542924A - 集成组合件及形成集成组合件的方法 - Google Patents

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Abstract

一些实施例包含一种集成组合件，其具有经配置以包括一对基座的第一半导体材料。所述基座具有通过空间彼此分离的上部区，且具有在所述空间下方的底板区处彼此接合的下部区。第二半导体材料经配置为延伸于所述基座之间的桥。所述桥通过间隙与所述底板区隔开。所述桥具有邻近所述基座的端部，且具有介于所述端部之间的主体区。所述主体区具有外周边。源极/漏极区在所述基座内，且沟道区在所述桥内。介电材料围绕所述桥的所述主体区的所述外周边延伸。导电材料围绕所述介电材料延伸。一些实施例包含形成集成组合件的方法。

Description

集成组合件及形成集成组合件的方法
技术领域
集成组合件(例如，集成存储器)，及形成集成组合件的方法。
背景技术
存储器是一种类型的集成电路，且在电子系统中使用以存储数据。集成存储器通常制造成个别存储器单元的一或多个阵列。存储器单元经配置以按至少两个不同可选择状态保持或存储存储器。在二进制系统中，状态被认为是“0”或“1”。在其它系统中，至少一些个别存储器单元可经配置以存储两个以上电平或状态的信息。
实例存储器是动态随机存取存储器(DRAM)。DRAM部件单元可各自包括与晶体管组合的电容器。存储于DRAM单元单元的电容器上的电荷可对应于存储器位。
持续目标是改进集成电路结构的架构布局以努力维持(或甚至改进)装置性能，同时实现甚至更高水平的集成。期望开发经改进架构，且开发制造此类经改进架构的方法。
附图说明
图1到1B是包括实例存储器阵列的一部分的实例组合件的区的图解视图。图1是俯视图。图1A是包括沿着图1的线A-A且沿着图1B的线1A-1A的区段的横截面侧视图。图1B是包括沿着图1的线B-B且沿着图1A的线1B-1B的区段的横截面侧视图。
图2A到13A是处于可在制造图1的实例组合件期间利用的实例过程阶段的图1A的区段的图解横截面侧视图；且图2B到13B是处于可在制造图1的实例组合件期间利用的实例过程阶段的图1B的区段的图解横截面侧视图。
图14是实例存储器阵列的实例区的图解示意图。
具体实施方式
一些实施例包含第二材料的有源区经配置为从基底向上延伸的鳍状物的配置。每一鳍状物可在多个基座间细分。桥可延伸于相邻基座之间。基座的上部区可包括晶体管源极/漏极区，且桥可包括晶体管沟道区。字线材料可环绕桥，且可包括邻近桥的晶体管栅极。下文中参考图1到14来描述实例实施例。
参考图1到1B，在俯视图(图1)及一对横截面侧视图(图1A及1B)中展示集成组合件(即，构造)10。图1A的横截面侧视图沿着图1的区段A-A。此区段可被视为对应于沿着通过邻近图1的俯视图的轴5表示的第一方向延伸的第一平面。图1B的横截面侧视图沿着图1的区段B-B。此区段可被视为对应于沿着通过邻近图1的俯视图的轴7表示的第二方向延伸的第二平面。轴7的第二方向与轴5的第一方向交叉。
组合件10包含多个有源区12。三个有源区沿着图1A的横截面，且此类有源区标记为12a、12b及12c。将有源区标记为12a到12c用于使此类有源区能够在下文论述期间进行区分，且不指示相对于其它有源区12的任何差异。有源区12的外边缘在图1的俯视图中以虚线(即，假想)视图进行图解说明以指示有源区在其它材料(明确来说，材料80)下方。
有源区中的每一者包括半导体材料16的鳍状物14，其中此鳍状物从基底18(在图1A及1B的横截面侧视图中展示)向上突出。有源区12a、12b及12c的鳍状物标记为14a、14b及14c以使此类鳍状物能够在下文论述期间进行区分，且不指示相对于其它鳍状物14的任何差异。
半导体材料16可包括任何合适组合物；且在一些实施例中可包括硅、锗、III/V族半导体材料(例如，磷化镓)、半导体氧化物等中的一或多者、基本上由其组成或由其组成；其中术语III/V族半导体材料是指包括选从周期表的Ⅲ及Ⅴ族的元素的半导体材料(其中Ⅲ及Ⅴ族是旧命名法，且现被称为13及15族)。在一些实例实施例中，半导体材料16可包括硅(例如，单晶硅)、基本上由其组成或由其组成。半导体材料16可被称为第一半导体材料以区分其与其它半导体材料。
基底18可被称为半导体衬底。术语“半导体衬底”意味着包括半导体材料的任何构造，包含(但不限于)块状半导体材料，例如半导体晶片(单独或在包括其它材料的组合件中)，及半导体材料层(单独或在包括其它材料的组合件中)。术语“衬底”是指任何支撑结构，包含(但不限于)上文中描述的半导体衬底。
有源区12通过介入区20彼此隔开。
有源区12的鳍状物14中的每一者在多个基座间细分。在展示的实施例中，有源区中的每一者在三个基座间细分；如图1A中相对于有源区12a展示。有源区12a的基坐标记为第一基座22、第二基座24及第三基座26。基座22、24及26分别具有上部区28、30及32。第一基座22及第二基座24的上部区通过第一空间34彼此隔开，且第二基座24及第三基座26的上部区通过第二空间36彼此隔开。
基座22、24及26分别具有下部区38、40及42。第一基座22及第二基座24的下部区在第一底板区44处彼此接合，且第二基座24及第三基座26的下部区在第二底板区46处彼此接合。第一底板区44在第一空间34下方，且第二底板区46在第二空间36下方。
在鳍状物14a内提供掺杂剂以分别在基座22、24及26内形成掺杂区48、50及52。掺杂区48、50及52可为n型或p型；且在一些实例实施例中将适当地掺杂以合适用作源极/漏极区。例如，在一些实例实施例中，区48、50及52可运用n型掺杂剂掺杂到至少约1×20个原子/cm3的浓度以形成n型导电掺杂源极/漏极区。
提供虚线47以概略地图解说明掺杂区48、50及52与半导体材料16的下方区60之间的大致边界。下方区60可包括任何合适掺杂剂浓度；且在一些实施例中可背景掺杂有p型掺杂剂。
半导体材料54提供在基座38、40与42之间，且其经配置为桥56及58。桥56延伸于第一基座22与第二基座24之间，且可被称为第一桥。桥58延伸于第二基座24与第三基座26之间，且可被称为第二桥。
第一桥56通过第一间隙62而与第一底板区44隔开，且第二桥58通过第二间隙64而与第二底板区46隔开。
桥56具有邻近第一基座22的第一端部53，且具有邻近第二基座24的第二端部55。类似地，桥58具有邻近第二基座24的第一端部57，且具有邻近第三基座52的第二端部59。
第一桥56具有第一端部53与第二端部55之间的主体区66；且第二桥58具有第一端部57与第二端部59之间的主体区68。主体区66及68可分别称为第一主体区及第二主体区。
第一主体区66具有围绕第一主体区的外周边67；且第二主体区68具有围绕第二主体区的外周边69。
桥56及58的半导体材料54可被称为第二半导体材料以区分其与第一半导体材料16。第二半导体材料54可包括任何合适组合物；且在一些实施例中可包括硅、锗、III/V族半导体材料(例如，磷化镓)、半导体氧化物等中的一或多者、基本上由其组成或由其组成。第二半导体材料54可包括与第一半导体材料16相同的组合物，或可包括相对于第一半导体材料不同的组合物。在一些实施例中，半导体材料16及54两者可包括硅、基本上由硅组成或由硅组成。
半导体材料54可被称为桥材料。桥材料54可适当地掺杂形成沟道区。例如，如果掺杂区48、50及52是n型掺杂源极/漏极区，那么桥材料54可用p型掺杂剂掺杂到所要阈值电压电平。
提供介电材料70以给桥56及58下方的间隙62及64加衬，且给桥56及58上方的空间34及36加衬。介电材料70完全围绕第一桥56及第二桥58的外周边67及69延伸。
介电材料70可包括任何合适组合物或组合物的组合；且在一些实施例中可包括二氧化硅、基本上由二氧化硅组成或由二氧化硅组成。在一些实施例中，介电材料70可被称为栅极介电材料。
导电材料72被提供在桥56及58上方的空间34及36内，且提供在桥56及58下方的间隙62及64内。
导电材料72沿着组合件10的图解说明部分形成字线WL1、WL2、WL3、WL4、WL5及WL6。字线的区在图1A及1B的横截面视图中可见。字线用相对于图1的俯视图简单的线概略地图解说明以表示字线的位置，此是因为字线在此俯视图中实际上不可见且代替地在其它材料下方。
导电材料72可包括任何合适导电组合物；例如(举例来说)各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属的组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。在一些实施例中，导电材料72可包括金属；例如(举例来说)钨。
导电材料72包含接近桥56及58的区中的晶体管栅极74及76。此类晶体管栅极通过桥的沟道区使源极/漏极区门控地耦合。例如，晶体管栅极74通过桥56的沟道区使源极/漏极区48及50门控地耦合；且晶体管栅极76通过桥58的沟道区使源极/漏极区50及52门控地耦合。
应了解，源极/漏极区(例如，区48、50及52)可形成到任何合适深度。通过虚线47表示的适当深度是其中源极/漏极区延伸到桥(例如，56及58)内的沟道区下方的实施例的实例。作为另一实例，源极/漏极区可延伸到约此类桥的上表面的高度水平而非延伸到此类桥下方。
图1A展示字线WL3及WL4穿过有源区12a，而字线WL2及WL5沿着此类有源区的外边缘通过。字线WL2及WL5在介入区20内。字线运用绝缘材料78与鳍状物14a的半导体材料隔离。此绝缘材料可包括任何合适组合物或组合物的组合；且在一些实施例中可包括二氧化硅、基本上由二氧化硅组成或由二氧化硅组成。绝缘材料78展示为与绝缘材料70合并，如在材料70及78是彼此相同的组合物的情况下将发生。在其它实施例中，材料70及78可为相对于彼此不同的组合物。
绝缘罩盖材料80在导电字线材料72上方。绝缘罩盖材料80可包括任何合适组合物或组合物的组合；且在一些实施例中可包括氮化硅、基本上由氮化硅组成或由氮化硅组成。
有源区12并入到存储器阵列82中。此存储器阵列可为(举例来说)动态随机存取存储器(DRAM)阵列。
字线WL1到WL6沿着存储器阵列82的行延伸。位线BL1到BL5沿着存储器阵列82的图解说明部分的列延伸。位线用相对于图1的俯视图简单的线概略地图解说明以展示位线相对于其它材料的大致位置，且用相对于图1A及1B的横截面侧视图的方块概略地表示。
图1的俯视图展示以绝缘区“I”彼此隔开的字线WL1到WL6，且展示还以绝缘区“I”彼此隔开的位线BL1到BL5。
鳍状物14中的每一者内的中心基座(例如，鳍状物14a内的基座24)通过位线接触位置84(用图1的俯视图中的正方形概略地指示)与位线耦合，且鳍状物的外部基座(例如，鳍状物14a的基座22及26)通过电容器接触位置86(用图1的俯视图中的圆形概略地指示)与电容器88(图1A中展示)耦合。电容器88是电荷存储装置的实例，且在其它实施例中电容器可用其它合适电荷存储装置替换。
电容器88在图1A中展示为具有与源极/漏极区(例如，鳍状物14a的源极/漏极区48及52)耦合的一个节点，且具有与参考电压90耦合的另一节点。参考电压90可为接地，或任何其它合适电压(例如，所谓的共同极板电压(CP))。
在一些实施例中，每一鳍状物14可被认为包括一对存取晶体管；其中存取晶体管92及94相对于鳍状物14a概略地图解说明。存取晶体管92可被称为第一存取晶体管；且包括第一基座22、第二基座24及基座22与24之间的桥56。存取晶体管94可被称为第二存取晶体管；且包括第二基座24、第三基座26，及第二基座与第三基座之间的桥58。存取晶体管92及94可用于在存储器阵列82的操作期间存取电容器88。个别存储器单元可包括电容器及相关联的存取晶体管，如下文中参考图14更详细地描述。
在一些实施例中，图1到1B的集成组合件10可被认为包括存储器单元阵列82。存储器单元阵列包括多个埋入式字线(例如，WL3)、多个位线(例如，BL3)及多个存储器单元(例如，下文中参考图14描述为存储器单元202的类型的存储器单元)，多个存储器单元中的每一者耦合到多个埋入式字线(例如，WL3)中的相关联的一者及位线(例如，BL3)中的相关联的一者且包括存取装置(例如，92)。存取装置包括一对源极/漏极区(例如，48及50)及栅极电极(例如，74)。栅极电极包括多个埋入式字线(例如，WL3)中的相关联的一者的一部分，且介于所述一对源极/漏极区(例如，48及50)之间。孔穿透多个埋入式字线中的相关联的一者的部分(实例孔可被认为对应于包括材料56的区，其中此材料穿透字线WL3)。孔中的沟道区使所述一对源极/漏极区彼此耦合(其中“孔中的沟道区”是(举例来说)材料56内的沟道区)。
可运用任何合适处理来制造鳍状物14及相关联的存取晶体管(例如，存取晶体管92及94)。参考图2A到13A及2B到13B来描述实例处理。图2A到13A的横截面对应于与沿着图1A的横截面展示相同的平面；且图2B到13B的横截面对应于与沿着图1B的横截面展示相同的平面。
参考图2A及2B，组合件10展示为处于在半导体材料16内提供掺杂剂以在下部掺杂区60上方形成上部掺杂区100之后的处理阶段。提供虚线47以概略地图解说明上部掺杂区100与下部掺杂区60之间的大致边界。
在介入区20内提供绝缘材料78以使鳍状物14a、14b及14c彼此分离。分离的鳍状物对应于有源区12a、12b及12c。
参考图3A及3B，沟槽102经蚀刻到半导体材料16中。此类沟槽在三个基座(例如，鳍状物14a内的基座22、24及26)间细分鳍状物14中的每一者的上部部分。沟槽包含上文中参考图1到1B描述的基座的上部区之间的空间(例如，空间34及36)。掺杂区100(图2A及2B)在基座间图案化以变成基座内的源极/漏极区(例如，基座22、24及26内的源极/漏极区48、50及52)。
图3A的横截面展示延伸穿过鳍状物14a(有源区12a)的一对沟槽102。此类沟槽可被称为第一沟槽102a及第二沟槽102b。图3A的横截面还展示沿着鳍状物14a(即，有源区12a)的外边缘通过的一对沟槽。此类沟槽可被称为第三沟槽102c及第四沟槽102d。在展示的实施例中，第一沟槽102a及第二沟槽102b延伸到半导体材料16中，且第三沟槽102c及第四沟槽102d延伸到介入区20的绝缘材料78中。绝缘材料78沿着第三沟槽102c及第四沟槽102d的内周边边缘形成内衬。
第一基座22及第二基座24的下部区在对应于第一底板区44的第一沟槽102a的底部表面处彼此接合，且第二基座24及第三基座26的下部区在对应于第二底板区46的第二沟槽102b的底部表面处彼此接合。
参考图4A及4B，介入区20内的沟槽(例如，沟槽102c及102d)相对于其它沟槽加宽。在绝缘材料78包括二氧化硅的实施例中可利用氧化物蚀刻来实现此加宽。如果作为用于形成沟槽102的处理的自然结果，隔离区内的沟槽(例如，沟槽102c及102d)更宽，那么可省略图4A及4B的处理。经加宽沟槽展示为具有宽度W1，且较窄沟槽展示为具有宽度W2。宽度W2小于宽度W1；且在一些实施例中可能小于或等于约宽度W1的一半。
参考图5A及5B，间隔件材料104沉积在沟槽102内且在半导体材料16上方。间隔件材料沉积到合适厚度，使得其填充较窄沟槽(例如，第一沟槽102a及第二沟槽102b)的底部区以形成间隔件106，但未在较宽沟槽(例如，第三沟槽102c及第四沟槽102d)内形成相当的间隔件。代替地，间隔件材料104沿着较宽沟槽的内周边形成内衬108。间隔件材料104还沿着间隔件106上方的上部区在较窄沟槽中形成内衬108。内衬108可被称为第一内衬以区分其与在随后过程阶段形成的其它内衬。
间隔件材料104可通过将间隔件材料沉积到合适厚度而形成为展示的配置，使得间隔件材料在较窄沟槽(例如，第一沟槽102a及第二沟槽102b)的底部内夹断(pinch off)，但未在较宽沟槽(例如，第三沟槽102c及第四沟槽102d)的底部内夹断。
间隔件材料104可包括任何合适组合物；且在一些实施例中可包括二氧化硅、基本上由二氧化硅组成或由二氧化硅组成。在一些实施例中，间隔件材料104及绝缘材料78两者都可包括二氧化硅。然而，间隔件材料104可形成为比绝缘材料78更低的密度，使得间隔件材料104可相对于绝缘材料78选择性地蚀刻。
尽管间隔件106展示为沿着图5B的图解说明横截面具有尖锐上边角，但应了解，在实际实践中此类上边角可为圆形的。
参考图6A及6B，间隔件材料104相对于绝缘材料78选择性地蚀刻以移除内衬108(图5A及5B)，同时将间隔件106留在较窄沟槽(例如，第一沟槽102a及第二沟槽102b)的底部内。间隔件106填充较窄沟槽的底部，同时在此类间隔件上方留下较窄沟槽的剩余区110。
参考图7A及7B，半导体材料54形成在沟槽102内。半导体材料54可沉积于沟槽102内及/或可从半导体材料16的暴露表面外延生长。在展示的实施例中，已从跨半导体材料16的顶部移除半导体材料54。可利用平坦化(例如，化学机械抛光)或其它合适处理来实现此移除。
半导体材料54沉积到合适厚度，使得其填充较窄沟槽(例如，第一沟槽102a及第二沟槽102b)的剩余区110的底部部分以在较窄沟槽内形成桥(例如，桥56及58)，但未在较宽沟槽(例如，第三沟槽102c及第四沟槽102d)内形成相当的桥。代替地，半导体材料54沿着较宽沟槽的内周边形成内衬112。半导体材料54还沿着桥(例如，桥56及58)上方的上部区在较窄沟槽中形成内衬112。内衬112可被称为第二内衬以区分其与第一内衬108(图5A及5B)。内衬112包括半导体材料54，且因此可被称为半导体材料内衬。
半导体材料54可通过将半导体材料沉积到合适厚度而形成为展示的配置，使得半导体材料在较窄沟槽(例如，第一沟槽102a及第二沟槽102b)的剩余区110的底部内夹断，但未在较宽沟槽(例如，第三沟槽102c及第四沟槽102d)的底部内夹断。
参考图8A及8B，半导体材料54的外表面经氧化以将半导体材料内衬112转化成氧化物内衬114。例如，如果半导体材料54包括硅，那么氧化物内衬114可包括二氧化硅。
桥(例如，桥56及58)在较窄沟槽(例如，第一沟槽102a及第二沟槽102b)内保留于内衬114下方。此类桥包括主体区(例如，桥56及58的主体区66及68)。桥主体区中的每一者具有外周边(例如，第一主体区66具有外周边67；且第二主体区68具有外周边69)。可将沟道材料掺杂剂植入到桥主体区(例如，桥56及58的主体区66及68)中。
参考图9A及9B，内衬114(图8A及8B)及间隔件106(图8A及8B)的氧化物相对于绝缘材料78及半导体材料16及54选择性地蚀刻。此在桥(例如，桥56及58)下方形成介入间隙(例如，间隙62及64)。
参考图10A及10B，沿着半导体材料16及54的暴露表面形成介电材料70。可通过任何合适处理形成介电材料70。例如，在一些实施例中，半导体材料16及54两者可包括硅，且介电材料70可包括通过沿着一些材料16及54的硅的上表面的氧化所形成的二氧化硅。作为另一实例，在一些实施例中，介电材料70可沉积到半导体材料16及54的表面上。
介电材料70围绕桥的外周边(例如，围绕桥56及58的外周边67及69)。
参考图11A及11B，字线材料72形成在沟槽102内。字线材料围绕较窄沟槽(例如，第一沟槽102a及第二沟槽102b)内的桥54的外周边。邻近桥材料54的字线材料72包括晶体管的栅极。第三沟槽102c及第四沟槽102d内的字线材料沿着图11A的横截面通过有源区12a、12b及12c。第三沟槽102c及第四沟槽102d是用绝缘材料78加衬，且此保护有源区12a、12b及12c使其不电接触第三沟槽102c及第四沟槽102d内的字线材料72。绝缘材料78的内衬在上文中参考图3A及4A描述的处理阶段形成于第三沟槽102c及第四沟槽102内。
参考图12A及12B，字线材料72凹入于沟槽102内以形成字线WL1到WL6。可运用任何合适蚀刻或蚀刻的组合来实现字线材料72的凹入。
参考图13A及13B，绝缘罩盖材料80形成在字线材料72上方。图13A及13B的组合件10包括多个存取晶体管(例如，存取晶体管90及92)。此类存取晶体管可并入到集成存储器中，例如(举例来说)上文中参考图1到1B描述的类型的存储器阵列82。图14示意性地图解说明实例存储器阵列82的区以辅助读者理解根据本文中描述的方法论制造的存取晶体管的实例应用。
存储器阵列包括布置成行的字线WL1到WL3，及布置成列的位线BL1到BL3。存储器单元202包括存取晶体管200，所述存取晶体管200对应于本文中描述且通过图13A及13B的存取晶体管92及94例示的类型的存取晶体管。存取晶体管200具有与字线耦合的栅极，且具有与位线耦合的源极/漏极区。存取晶体管还具有与电容器88耦合的源极/漏极区。存储器单元202中的每一者包含与电容器88组合的存取晶体管200。存储器单元中的每一者通过字线中的一者与位线中的一者的组合唯一地寻址。
图14的存储器阵列82是DRAM阵列。本文中描述的存取晶体管可能合适并入到高度集成DRAM阵列中。存取晶体管还可应用于其它存储器阵列中。存取晶体管还可应用于除存储器阵列以外或作为存储器阵列的替代的其它集成电路中。
在一些实施例中，应认识到，本文中描述的具有完全围绕沟道-材料桥的字线材料的配置可有利地使晶体管装置能够制造成不断增加的集成水平，同时维持晶体管的所要操作特性。例如，晶体管的关断电流(IOFF)可保留所要操作参数，且导通电流(ION)还可保留所要操作参数。此与常规晶体管装置对比，其中随着集成水平的增加，维持IOFF及ION的所要操作参数变得越来越困难。
上文中论述的组合件及结构可用于集成电路内(其中术语“集成电路”意味着通过半导体衬底支撑的电子电路)；且可并入到电子系统中。此类电子系统可用于(举例来说)存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块及特定应用模块中，且可包含多层、多芯片模块。电子系统可为宽范围的系统中的任一者，例如(举例来说)相机、无线装置、显示器、芯片组、机顶盒、游戏、照明、车辆、时钟、电视机、手机、个人计算机、汽车、工业控制系统、飞机等。
除非另外指定，否则可运用现已知或尚未开发的任何合适方法论来形成本文中描述的各种材料、物质、组合物等，包含(举例来说)原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
可利用术语“介电”及“绝缘”来描述具有绝缘电气性质的材料。术语在此揭示内容中被认为是同义的。在一些例子中利用术语“介电”且在其它例子中利用术语“绝缘”(或“电绝缘”)可在此揭示内容内提供语言变化以在所附权利要求书内简化前提基础，且不用于指示任何明显化学或电气差异。
图式中的各个实施例的特定定向仅出于阐释性目的，且在一些应用中实施例可相对于展示的定向旋转。本文中提供的描述及以下权利要求书关于具有各种特征之间的所描述关系的任何结构，而不管结构是否呈图式的特定定向，或相对于此定向旋转。
随附图解说明的横截面视图仅展示横截面的平面内的特征，且不展示横截面的平面后方的材料(除非另外指示)以便简化图式。
当结构在上文中被称为“在”另一结构“上”、“邻近”或“抵靠”另一结构时，其可直接在另一结构上或还可存在介入结构。相比的下，当结构被称为“直接在”另一结构“上”、“直接邻近”或“直接抵靠”另一结构时，不存在介入结构。
结构(例如，层、材料等)可被称为“垂直延伸”以指示结构大体上从下方基底(例如，衬底)向上延伸。垂直延伸结构可相对于基底的上表面大体上正交地延伸，或未如此。
一些实施例包含一种具有经配置以包括一对基座的第一半导体材料的集成组合件。基座具有通过空间彼此分离的上部区，且具有在空间下方的底板区处彼此接合的下部区。第二半导体材料经配置为延伸于基座之间的桥。桥在底板区上方，且通过介入间隙而与底板区隔开。桥具有邻近第一基座的第一端部、邻近第二基座的第二端部，及介于第一端部与第二端部之间的主体区。主体区具有外周边。第一源极/漏极区在基座中的一者内，第二源极/漏极区在基座中的另一者内，且沟道区在桥内。介电材料在桥外部且完全围绕桥的主体区的外周边延伸。导电材料在介电材料外部且完全围绕桥的主体区的外周边延伸。导电材料包含晶体管栅极，所述晶体管栅极通过沟道区使第一源极/漏极区及第二源极/漏极区彼此门控地耦合。
一些实施例包含一种包括有源区的存储器阵列。有源区中的每一者包含经配置以包括三个基座的第一半导体材料。基座是第一基座、第二基座及第三基座。第一基座及第二基座具有通过第一空间彼此分离的上部区，且具有在第一空间下方的第一底板区处彼此接合的下部区。第二基座及第三基座具有通过第二空间彼此分离的上部区，且具有在第二空间下方的第二底板区处彼此接合的下部区。第一桥延伸于第一基座与第二基座之间。第一桥在第一底板区上方，且通过第一介入间隙而与第一底板区隔开。第一桥各自具有第一主体区，且各自具有围绕第一主体区的第一外周边。第二桥延伸于第二基座与第三基座之间。第二桥在第二底板区上方，且通过第二介入间隙而与第二底板区隔开。第二桥各自具有第二主体区，且各自具有围绕第二主体区的第二外周边。第一源极/漏极区、第二源极/漏极区及第三源极/漏极区分别在有源区中的每一者的第一基座、第二基座及第三基座内。第一桥及第二桥包括第二半导体材料。第一沟道区在第一桥中的每一者内。第二沟道区在第二桥中的每一者内。字线具有完全围绕第一外周边及第二外周边延伸的栅极区。电荷存储装置与第一源极/漏极区及第三源极/漏极区耦合。位线与第二源极/漏极区耦合。
一些实施例包含一种包括存储器单元阵列的集成组合件。存储器单元阵列包括多个埋入式字线、多个位线及多个存储器单元，且多个存储器单元中的每一者耦合到多个埋入式字线中的相关联的一者及位线中的相关联的一者。存储器单元中的每一者包括存取装置，所述存取装置包括：一对源极及漏极区；栅极电极，其包括多个埋入式字线中的相关联的一者的一部分且介于所述一对源极及漏极区之间；孔，其穿透多个字线中的相关联的一者的部分；及孔中的沟道区，其使所述一对源极及漏极区彼此耦合。
一些实施例包含一种形成集成组合件的方法。提供衬底，其沿着横截面包括通过介入位置彼此隔开的有源区。横截面沿着平面，所述平面沿着第一方向延伸。形成沿着第二方向延伸的沟槽，其中第二方向与第一方向交叉。沟槽包含沿着横截面延伸穿过有源区中的一者的一对沟槽，及沿着横截面沿着有源区中的所述一者的外边缘通过的一对沟槽。穿过有源区中的所述一者的沟槽是第一沟槽及第二沟槽，且沿着有源区中的所述一者的外边缘通过的沟槽是第三沟槽及第四沟槽。沿着第一沟槽及第二沟槽的底部区形成间隔件。半导体材料形成在间隔件上方且经配置为桥。桥是第一沟槽内的第一桥及第二沟槽内的第二桥。第一桥具有第一主体区且具有围绕第一主体区的第一外周边。第二桥具有第二主体区且具有围绕第二主体区的第二外周边。从桥下方移除间隔件。介电材料形成为围绕第一桥及第二桥的第一外周边及第二外周边。在形成介电材料之后，在第一沟槽、第二沟槽、第三沟槽及第四沟槽内形成字线材料。第一沟槽及第二沟槽内的字线材料围绕第一桥及第二桥的第一外周边及第二外周边。

Claims (30)

1.一种集成组合件，其包括：
第一半导体材料，其经配置以包括一对基座；所述基座具有通过空间彼此分离的上部区，且具有在所述空间下方的底板区处彼此接合的下部区；所述基座是第一基座及第二基座；
第二半导体材料，其经配置为延伸于所述基座之间的桥；所述桥在所述底板区上方，且通过中介间隙而与所述底板区隔开；所述桥具有邻近所述第一基座的第一端部、邻近所述第二基座的第二端部，及介于所述第一端部与所述第二端部之间的主体区；所述主体区具有围绕所述主体区的外周边；
所述第一基座内的第一源极/漏极区、所述第二基座内的第二源极/漏极区，及所述桥内的沟道区；
介电材料，其在所述桥外部且完全围绕所述桥的所述主体区的所述外周边延伸；及
导电材料，其在所述介电材料外部且完全围绕所述桥的所述主体区的所述外周边延伸；所述导电材料包括晶体管栅极，所述晶体管栅极透过所述沟道区使所述第一源极/漏极区及所述第二源极/漏极区彼此门控地耦合。
2.根据权利要求1所述的集成组合件，其中所述第二半导体材料包括相对于所述第一半导体材料不同的组合物。
3.根据权利要求1所述的集成组合件，其中所述第二半导体材料包括与所述第一半导体材料相同的组合物。
4.根据权利要求1所述的集成组合件，其中所述第一半导体材料及所述第二半导体材料两者包括硅。
5.根据权利要求1所述的集成组合件，其包括与所述第一源极/漏极区耦合的电荷存储装置，且包括与所述第二源极/漏极区耦合的位线。
6.根据权利要求1所述的集成组合件，其中所述导电材料是含金属的材料。
7.一种存储器阵列，其包括：
有源区；所述有源区中的每一者包含经配置以包括三个基座的第一半导体材料；
所述基座是第一基座、第二基座及第三基座；所述第一基座及所述第二基座具有通过第一空间彼此分离的上部区，且具有在所述第一空间下方的第一底板区处彼此接合的下部区；所述第二基座及所述第三基座具有通过第二空间彼此分离的上部区，且具有在所述第二空间下方的第二底板区处彼此接合的下部区；
第一桥，其延伸于所述第一基座与所述第二基座之间；所述第一桥在所述第一底板区上方，且通过第一中介间隙而与所述第一底板区隔开；所述第一桥各自具有第一主体区，且各自具有围绕所述第一主体区的第一外周边；
第二桥，其延伸于所述第二基座与所述第三基座之间；所述第二桥在所述第二底板区上方，且通过第二中介间隙而与所述第二底板区隔开；所述第二桥各自具有第二主体区，且各自具有围绕所述第二主体区的第二外周边；
第一源极/漏极区、第二源极/漏极区及第三源极/漏极区，其分别在所述有源区中的每一者的所述第一基座、所述第二基座及所述第三基座内；
所述第一桥及所述第二桥包括第二半导体材料；
第一沟道区，其在所述第一桥中的每一者内；
第二沟道区，其在所述第二桥中的每一者内；
字线，其具有完全围绕所述第一外周边及所述第二外周边延伸的栅极区；
电荷存储装置，其与所述第一源极/漏极区及所述第三源极/漏极区耦合；及
位线，其与所述第二源极/漏极区耦合。
8.根据权利要求7所述的存储器阵列，其包括完全围绕所述第一外周边及所述第二外周边延伸的介电材料；所述介电材料在所述字线与所述第二半导体材料之间。
9.根据权利要求8所述的存储器阵列，其中所述介电材料包括二氧化硅。
10.根据权利要求7所述的存储器阵列，其中所述字线包括金属。
11.根据权利要求7所述的存储器阵列，其中所述第二半导体材料包括相对于所述第一半导体材料不同的组合物。
12.根据权利要求7所述的存储器阵列，其中所述第二半导体材料包括与所述第一半导体材料相同的组合物。
13.根据权利要求7所述的存储器阵列，其中所述第一半导体材料及所述第二半导体材料两者包括硅。
14.一种形成集成组合件的方法，其包括：
提供沿着横截面包括通过中介位置彼此隔开的有源区的衬底；所述横截面沿着平面，所述平面沿着第一方向延伸；
形成沿着与所述第一方向交叉且与所述第一平面相交的第二方向延伸的沟槽；所述沟槽包括沿着所述横截面延伸穿过所述有源区中的一者的一对沟槽，及沿着所述横截面沿着所述有源区中的所述一者的外边缘通过的一对沟槽；穿过所述有源区中的所述一者的所述沟槽是第一沟槽及第二沟槽；沿着所述有源区中的所述一者的所述外边缘通过的所述沟槽是第三沟槽及第四沟槽；
沿着所述第一沟槽及所述第二沟槽的底部区形成间隔件；
在所述间隔件上方形成半导体材料且经配置为桥；所述桥是所述第一沟槽内的第一桥及所述第二沟槽内的第二桥；所述第一桥具有第一主体区且具有围绕所述第一主体区的第一外周边；所述第二桥具有第二主体区且具有围绕所述第二主体区的第二外周边；
从所述桥下方移除所述间隔件；
形成介电材料以围绕所述第一桥及所述第二桥的所述第一外周边及所述第二外周边；及
在形成所述介电材料之后，在所述第一沟槽、所述第二沟槽、所述第三沟槽及所述第四沟槽内形成字线材料；所述第一沟槽及所述第二沟槽内的所述字线材料围绕所述第一桥及所述第二桥的所述第一外周边及所述第二外周边。
15.根据权利要求14所述的方法，其中所述半导体材料是第二半导体材料；其中所述有源区包括第一半导体材料；其中所述中介区包括绝缘材料；其中所述第一沟槽及所述第二沟槽的所述形成包括形成所述第一沟槽及所述第二沟槽以延伸到所述第一半导体材料中；且其中所述第三沟槽及所述第四沟槽的所述形成包括形成所述第三沟槽及所述第四沟槽以延伸到所述绝缘材料中。
16.根据权利要求14所述的方法，其进一步包括在所述第三沟槽及所述第四沟槽内形成所述字线材料之前用绝缘材料给所述第三沟槽及所述第四沟槽加衬。
17.根据权利要求14所述的方法，其中所述第三沟槽及所述第四沟槽形成为比所述第一沟槽及所述第二沟槽更宽；且其中所述间隔件的所述形成包括：
在所述第一沟槽、所述第二沟槽、所述第三沟槽及所述第四沟槽内形成间隔件材料；所述间隔件材料填充所述第一沟槽及所述第二沟槽的底部区以借此形成所述间隔件；所述间隔件材料沿着所述第一沟槽及所述第二沟槽的上部区且沿着所述第三沟槽及所述第四沟槽的内周边形成内衬；及
蚀刻所述间隔件材料以从所述第一沟槽、所述第二沟槽、所述第三沟槽及所述第四沟槽移除所述内衬，同时将所述间隔件留在所述第一沟槽及所述第二沟槽内。
18.根据权利要求17所述的方法，其中所述内衬是第一内衬，其中所述间隔件的所述形成在所述间隔件上方留下所述第一沟槽及所述第二沟槽的剩余部分，且其中所述桥的所述形成包括：
在所述第三沟槽及所述第四沟槽内且在所述第一沟槽及所述第二沟槽的所述剩余部分内形成所述半导体材料；所述半导体材料填充所述第一沟槽及所述第二沟槽的所述剩余部分的底部区以借此形成所述桥；所述半导体材料沿着所述第一沟槽及所述第二沟槽的所述剩余部分的上部区且沿着所述第三沟槽及所述第四沟槽的内周边形成第二内衬；及
从所述第一沟槽、所述第二沟槽、所述第三沟槽及所述第四沟槽移除所述第二内衬，同时将所述桥留在所述第一沟槽及所述第二沟槽内。
19.根据权利要求18所述的方法，其中所述半导体材料的所述形成包括沉积所述半导体材料。
20.根据权利要求18所述的方法，所述半导体材料是第二半导体材料；其中所述有源区包括第一半导体材料；且其中所述第二半导体材料的所述形成包括所述第二半导体材料从所述第一半导体材料的表面的外延生长。
21.根据权利要求14所述的方法，其中所述半导体材料是第二半导体材料；其中所述有源区包括第一半导体材料；且其中所述第一沟槽及所述第二沟槽将所述有源区中的所述一者的上部部分细分成三个基座；所述三个基座是第一基座、第二基座及第三基座；所述第一基座及所述第二基座沿着所述第一沟槽的底部表面彼此接合，且所述第二基座及所述第三基座沿着所述第二沟槽的底部表面彼此接合。
22.根据权利要求21所述的方法，其中所述第二半导体材料包括相对于所述第一半导体材料不同的组合物。
23.根据权利要求21所述的方法，其中所述第二半导体材料包括与所述第一半导体材料相同的组合物。
24.根据权利要求21所述的方法，其中所述第一半导体材料及所述第二半导体材料两者包括硅。
25.根据权利要求21所述的方法，其进一步包括在所述第一基座、所述第二基座及所述第三基座内提供掺杂剂，以在所述第一基座内形成第一源极/漏极区，在所述第二基座内形成第二源极/漏极区且在所述第三基座内形成第三源极/漏极区。
26.根据权利要求25所述的方法，其进一步包括形成与所述第二源极/漏极区耦合的位线，及形成与所述第一源极/漏极区及所述第三源极/漏极区耦合的电荷存储装置。
27.一种集成组合件，其包括存储器单元阵列，
其中所述存储器单元阵列包括多个埋入式字线、多个位线及多个存储器单元，所述多个存储器单元中的每一者耦合到所述多个埋入式字线中的相关联的一者及所述位线中的相关联的一者且包括存取装置，其中所述存取装置包括：
一对源极/漏极区；
栅极电极，其包括所述多个埋入式字线中的相关联的一者的一部分且介于所述一对源极/漏极区之间；
孔，其穿透所述多个埋入式字线中的所述相关联的一者的所述部分；及
所述孔中的沟道区，其使所述一对源极/漏极区彼此耦合。
28.根据权利要求27所述的集成组合件，其中所述存储器单元中的每一者进一步包括电容器，所述电容器耦合到所述一对源极/漏极区中的一者，且所述一对源极/漏极区中的另一者耦合到所述多个位线中的相关联的一者。
29.根据权利要求27所述的集成组合件，其中所述一对源极/漏极区中的每一者从半导体基底材料突出，且其中所述沟道区水平地延伸以使所述一对源极/漏极区彼此耦合。
30.根据权利要求29所述的集成组合件，其中所述沟道区被所述多个埋入式字线中的所述相关联的一者的所述部分完全包围且通过栅极介电材料而与其隔离。
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