TWI706517B - 整合總成及形成整合總成之方法 - Google Patents

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氏原慎吾
竹谷博昭
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美商美光科技公司
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Abstract

一些實施例包含一種整合總成，其具有經組態以包括一對基座之一第一半導體材料。該等基座具有藉由一空間彼此分離之上部區，且具有在該空間下方之一底板區處彼此接合之下部區。一第二半導體材料經組態為延伸於該等基座之間之一橋。該橋藉由一間隙與該底板區隔開。該橋具有鄰近該等基座之端部，且具有介於該等端部之間之一本體區。該本體區具有一外周邊。源極/汲極區在該等基座內，且一通道區在該橋內。一介電材料圍繞該橋之該本體區之該外周邊延伸。一導電材料圍繞該介電材料延伸。一些實施例包含形成整合總成之方法。

Description

整合總成及形成整合總成之方法
整合總成(例如，整合記憶體)，及形成整合總成之方法。
記憶體係一種類型之積體電路，且在電子系統中使用以儲存資料。整合記憶體通常製造成個別記憶體胞之一或多個陣列。記憶體胞經組態以依至少兩個不同可選擇狀態保持或儲存記憶體。在一二進位系統中，狀態被認為係「0」或「1」。在其他系統中，至少一些個別記憶體胞可經組態以儲存兩個以上位準或狀態之資訊。
一例示性記憶體係動態隨機存取記憶體(DRAM)。DRAM單元胞可各自包括與一電晶體組合之一電容器。儲存於DRAM單元胞之電容器上之電荷可對應於記憶體位元。
持續目標係改良積體電路結構之架構佈局以努力維持(或甚至改良)裝置效能，同時達成甚至更高位準之整合。期望開發經改良架構，且開發製造此等經改良架構之方法。
本發明揭示一種整合總成，其包括：一第一半導體材料，其經組態以包括一對基座；該等基座具有藉由一空間彼此分離之上部區， 且具有在該空間下方之一底板區處彼此接合之下部區；該等基座係一第一基座及一第二基座；一第二半導體材料，其經組態為延伸於該等基座之間之一橋(bridge)；該橋在該底板區上方，且藉由一中介間隙而與該底板區隔開；該橋具有鄰近該第一基座之一第一端部、鄰近該第二基座之一第二端部、及介於該第一端部與該第二端部之間之本體區；該本體區具有圍繞該本體區之一外周邊；該第一基座內之一第一源極/汲極區、該第二基座內之一第二源極/汲極區、及該橋內之一通道區；一介電材料，其在該橋外部且完全圍繞該橋之該本體區之該外周邊延伸；及一導電材料，其在該介電材料外部且完全圍繞該橋之該本體區之該外周邊延伸；該導電材料包括一電晶體閘極，該電晶體閘極透過該通道區將該第一源極/汲極區及該第二源極/汲極區彼此閘控耦合。
本發明亦揭示一種記憶體陣列，其包括：主動區；該等主動區之各者包含經組態以包括三個基座的一第一半導體材料；該等基座係一第一基座、一第二基座及一第三基座；該第一基座及該第二基座具有藉由一第一空間彼此分離之上部區，且具有在該第一空間下方之一第一底板區處彼此接合之下部區；該第二基座及該第三基座具有藉由一第二空間彼此分離之上部區，且具有在該第二空間下方之一第二底板區處彼此接合之下部區；第一橋，其等延伸於該第一基座與該第二基座之間；該等第一橋在該等第一底板區上方，且藉由第一中介間隙而與該等第一底板區隔開；該等第一橋各自具有一第一本體區，且各自具有圍繞該第一本體區之一第一外周邊；第二橋，其等延伸在該第二基座與該第三基座之間；該等第二橋在該等第二底板區上方，且藉由第二中介間隙而與該等第二底板區隔開；該等第二橋各自具有一第二本體區，且各自具有圍繞該第二本體區之 一第二外周邊；第一源極/汲極區、第二源極/汲極區及第三源極/汲極區，其等分別在該等主動區之各者之該第一基座、該第二基座及該第三基座內；該等第一橋及該等第二橋包括第二半導體材料；第一通道區，其等在該等第一橋之各者內；第二通道區，其等在該等第二橋之各者內；字線，其等具有完全圍繞該第一外周邊及該第二外周邊延伸之閘極區；電荷儲存裝置，其等與該等第一源極/汲極區及該等第三源極/汲極區耦合；及位元線，其等與該等第二源極/汲極區耦合。
本發明亦揭示一種形成一整合總成之方法，其包括：提供沿著一橫截面包括藉由中介位置彼此隔開之主動區之一基板；該橫截面沿著一平面，該平面沿著一第一方向延伸；形成沿著與該第一方向交叉且與該第一平面相交之一第二方向延伸之溝槽；該等溝槽包括沿著該橫截面延伸穿過該等主動區之一者的一對溝槽，及沿著該橫截面沿該等主動區之該者之外邊緣通過的一對溝槽；穿過該等主動區之該者之該等溝槽係第一溝槽及第二溝槽；沿著該等主動區之該者之該等外邊緣通過之該等溝槽係第三溝槽及第四溝槽；沿著該第一溝槽及該第二溝槽之底部區形成間隔件；在該等間隔件上方形成半導體材料且經組態為橋；該等橋係該第一溝槽內之一第一橋及該第二溝槽內之一第二橋；該第一橋具有一第一本體區且具有圍繞該第一本體區之一第一外周邊；該第二橋具有一第二本體區且具有圍繞該第二本體區之一第二外周邊；自該等橋下方移除該等間隔件；形成介電材料以圍繞該第一橋及該第二橋之該第一外周邊及該第二外周邊；及在形成該介電材料之後，在該第一溝槽、該第二溝槽、該第三溝槽及該第四溝槽內形成字線材料；該第一溝槽及該第二溝槽內之該字線材料圍繞該第一橋及該第二橋之該第一外周邊及該第二外周邊。
本發明進一步揭示一種整合總成，其包括一記憶體胞陣列，其中該記憶體胞陣列包括複數個埋入式字線、複數個位元線及複數個記憶體胞，該複數個記憶體胞之各者耦合至該複數個埋入式字線之一相關聯者及該等位元線之一相關聯者且包括一存取裝置，其中該存取裝置包括：一對源極/汲極區；一閘極電極，其包括該複數個埋入式字線之一相關聯者之一部分且介於該對源極/汲極區之間；一孔，其穿透該複數個埋入式字線之該相關聯者之該部分；及該孔中之一通道區，其使該對源極/汲極區彼此耦合。
5:軸
7:軸
10:整合總成/構造
12:主動區
12a:主動區
12b:主動區
12c:主動區
14:鰭狀物
14a:鰭狀物
14b:鰭狀物
14c:鰭狀物
16:半導體材料
18:基底
20:中介區
22:第一基座
24:第二基座
26:第三基座
28:上部區
30:上部區
32:上部區
34:第一空間
36:第二空間
38:下部區
40:下部區
42:下部區
44:第一底板區
46:第二底板區
47:虛線
48:摻雜區
50:摻雜區
52:摻雜區
53:第一端部
54:半導體材料
55:第二端部
56:第一橋
57:第一端部
58:第二橋
59:第二端部
60:下方區/下部摻雜區
62:第一間隙
64:第二間隙
66:第一本體區
67:外周邊
68:第二本體區
69:外周邊
70:介電材料
72:導電材料
74:電晶體閘極
76:電晶體閘極
78:絕緣材料
80:絕緣罩蓋材料
82:記憶體陣列
84:位元線接觸位置
86:電容器接觸位置
88:電容器
90:參考電壓
92:第一存取電晶體/存取裝置
94:第二存取電晶體
100:上部摻雜區
102:溝槽
102a:第一溝槽
102b:第二溝槽
102c:第三溝槽
102d:第四溝槽
104:間隔件材料
106:間隔件
108:第一內襯
110:剩餘區
112:內襯/半導體材料內襯
114:氧化物內襯
200:存取電晶體
202:記憶體胞
BL1:位元線
BL2:位元線
BL3:位元線
BL4:位元線
BL5:位元線
W1:寬度
W2:寬度
WL1:字線
WL2:字線
WL3:字線
WL4:字線
WL5:字線
WL6:字線
圖1至圖1B係包括一例示性記憶體陣列之一部分之一例示性總成之一區域之圖解視圖。圖1係一俯視圖。圖1A係包括沿著圖1之線A-A且沿著圖1B之一線1A-1A之一區段之一橫截面側視圖。圖1B係包括沿著圖1之線B-B且沿著圖1A之一線1B-1B之一區段之一橫截面側視圖。
圖2A至圖13A係處於可在製造圖1之例示性總成期間利用之例示性程序階段之圖1A之區段的圖解橫截面側視圖；且圖2B至圖13B係處於可在製造圖1之例示性總成期間利用之例示性程序階段之圖1B之區段的圖解橫截面側視圖。
圖14係一例示性記憶體陣列之一例示性區域之一圖解示意圖。
一些實施例包含第二材料之主動區經組態為自一基底向上延伸之鰭狀物的組態。各鰭狀物可在多個基座間細分。橋可延伸於相鄰基座之間。基座之上部區可包括電晶體源極/汲極區，且橋可包括電晶體通 道區。字線材料可環繞橋，且可包括鄰近橋之電晶體閘極。下文中參考圖1至圖14來描述例示性實施例。
參考圖1至圖1B，在俯視圖(圖1)及一對橫截面側視圖(圖1A及圖1B)中展示一整合總成(即，構造)10。圖1A之橫截面側視圖沿著圖1之一區段A-A。此區段可被視為對應於沿著藉由鄰近圖1之俯視圖之一軸5表示之一第一方向延伸的一第一平面。圖1B之橫截面側視圖沿著圖1之一區段B-B。此區段可被視為對應於沿著藉由鄰近圖1之俯視圖之一軸7表示之一第二方向延伸的一第二平面。軸7之第二方向與軸5之第一方向交叉。
總成10包含複數個主動區12。三個主動區沿著圖1A之橫截面，且此等主動區標記為12a、12b及12c。將主動區標記為12a至12c用於使此等主動區能夠在下文論述期間進行區分，且不指示相對於其他主動區12之任何差異。主動區12之外邊緣在圖1之俯視圖中以虛線(即，假想)視圖進行圖解說明以指示主動區在其他材料(明確言之，一絕緣罩蓋材料80)下方。
主動區之各者包括半導體材料16之一鰭狀物14，其中此鰭狀物自一基底18(在圖1A及圖1B之橫截面側視圖中展示)向上突出。主動區12a、12b及12c之鰭狀物標記為14a、14b及14c以使此等鰭狀物能夠在下文論述期間進行區分，且不指示相對於其他鰭狀物14之任何差異。
半導體材料16可包括任何適合組合物；且在一些實施例中可包括矽、鍺、III/V族半導體材料(例如，磷化鎵)、半導體氧化物等之一或多者、基本上由其等組成或由其等組成；其中術語III/V族半導體材料係指包括選自週期表之Ⅲ及V族之元素之半導體材料(其中Ⅲ及V族係舊 命名法，且現被稱為13及15族)。在一些例示性實施例中，半導體材料16可包括矽(例如，單晶矽)、基本上由其組成或由其組成。半導體材料16可被稱為一第一半導體材料以區分其與其他半導體材料。
基底18可被稱為一半導體基板。術語「半導體基板」意謂包括半導體材料之任何構造，包含(但不限於)塊狀半導體材料，諸如一半導體晶圓(單獨或在包括其他材料之總成中)，及半導體材料層(單獨或在包括其他材料之總成中)。術語「基板」係指任何支撐結構，包含(但不限於)上文中描述之半導體基板。
主動區12藉由中介區20彼此隔開。
主動區12之鰭狀物14之各者在多個基座間細分。在展示之實施例中，主動區之各者在三個基座間細分；如圖1A中相對於主動區12a展示。主動區12a之基座標記為一第一基座22、一第二基座24及一第三基座26。基座22、24及26分別具有上部區28、30及32。第一基座22及第二基座24之上部區藉由一第一空間34彼此隔開，且第二基座24及第三基座26之上部區藉由一第二空間36彼此隔開。
基座22、24及26分別具有下部區38、40及42。第一基座22及第二基座24之下部區在一第一底板區44處彼此接合，且第二基座24及第三基座26之下部區在一第二底板區46處彼此接合。第一底板區44在第一空間34下方，且第二底板區46在第二空間36下方。
在鰭狀物14a內提供摻雜劑以分別在基座22、24及26內形成摻雜區48、50及52。摻雜區48、50及52可係n型或p型；且在一些例示性實施例中將適當地摻雜以適合用作源極/汲極區。例如，在一些例示性實施例中，摻雜區48、50及52可運用n型摻雜劑摻雜至至少約1×20個原子 /cm3之一濃度以形成n型導電摻雜源極/汲極區。
提供虛線47以概略地圖解說明摻雜區48、50及52與半導體材料16之一下方區60之間之大致邊界。下方區60可包括任何適合摻雜劑濃度；且在一些實施例中可背景摻雜有p型摻雜劑。
半導體材料54提供在下部區38、40與42之間，且其經組態為橋56及58。橋56延伸在第一基座22與第二基座24之間，且可被稱為一第一橋。橋58延伸在第二基座24與第三基座26之間，且可被稱為一第二橋。
第一橋56藉由一第一間隙62而與第一底板區44隔開，且第二橋58藉由一第二間隙64而與第二底板區46隔開。
橋56具有鄰近第一基座22之一第一端部53，且具有鄰近第二基座24之一第二端部55。類似地，橋58具有鄰近第二基座24之一第一端部57，且具有鄰近第三基座26之一第二端部59。
第一橋56具有第一端部53與第二端部55之間之一本體區66；且第二橋58具有第一端部57與第二端部59之間之一本體區68。本體區66及68可分別稱為第一本體區及第二本體區。
本體區66具有圍繞第一本體區之一外周邊67；且本體區68具有圍繞第二本體區之一外周邊69。
橋56及58之半導體材料54可被稱為第二半導體材料以區分其與半導體材料16。半導體材料54可包括任何適合組合物；且在一些實施例中可包括矽、鍺、III/V族半導體材料(例如，磷化鎵)、半導體氧化物等之一或多者、基本上由其等組成或由其等組成。半導體材料54可包括與半導體材料16相同之一組合物，或可包括相對於第一半導體材料之一不同 組合物。在一些實施例中，半導體材料16及54兩者可包括矽、基本上由矽組成或由矽組成。
半導體材料54可被稱為橋材料。半導體材料54可適當地摻雜形成通道區。例如，若摻雜區48、50及52係n型摻雜源極/汲極區，則半導體材料54可用p型摻雜劑摻雜至一所要臨限電壓位準。
提供絕緣材料70以加襯橋56及58下方之間隙62及64，且加襯橋56及58上方之空間34及36。絕緣材料70完全圍繞第一橋56及第二橋58之外周邊67及69延伸。
絕緣材料70可包括任何適合組合物或組合物之組合；且在一些實施例中可包括二氧化矽、基本上由二氧化矽組成或由二氧化矽組成。在一些實施例中，絕緣材料70可被稱為閘極介電材料。
導電材料72被提供在橋56及58上方之空間34及36內，且提供在橋56及58下方之間隙62及64內。
導電材料72沿著總成10之圖解說明部分形成字線WL1、WL2、WL3、WL4、WL5及WL6。字線之區域在圖1A及圖1B之橫截面視圖中可見。字線用相對於圖1之俯視圖之簡單的線概略地圖解說明以表示字線之位置，此係因為字線在此俯視圖中實際上不可見且代替地在其他材料下方。
導電材料72可包括任何適合導電組合物；諸如(舉例而言)各種金屬(例如，鈦、鎢、鈷、鎳、鉑、釕等)、含金屬之組合物(例如，金屬矽化物、金屬氮化物、金屬碳化物等)及/或導電摻雜半導體材料(例如，導電摻雜矽、導電摻雜鍺等)之一或多者。在一些實施例中，導電材料72可包括金屬；諸如(舉例而言)鎢。
導電材料72包含近接橋56及58之區域中之電晶體閘極74及76。此等電晶體閘極透過橋之通道區使源極/汲極區閘控地耦合。例如，電晶體閘極74透過橋56之通道區使源極/汲極區48及50閘控地耦合；且電晶體閘極76透過橋58之通道區使源極/汲極區50及52閘控地耦合。
應瞭解，源極/汲極區(例如，摻雜區48、50及52)可形成至任何適合深度。藉由虛線47表示之適當深度係其中源極/汲極區延伸至橋(例如，56及58)內之通道區下方之一實施例之一實例。作為另一實例，源極/汲極區可延伸至約此等橋之上表面之高度位準而非延伸至此等橋下方。
圖1A展示字線WL3及WL4穿過主動區12a，而字線WL2及WL5沿著此等主動區之外邊緣通過。字線WL2及WL5在中介區20內。字線運用絕緣材料78與鰭狀物14a之半導體材料隔離。此絕緣材料可包括任何適合組合物或組合物之組合；且在一些實施例中可包括二氧化矽、基本上由二氧化矽組成或由二氧化矽組成。絕緣材料78展示為與絕緣材料70合併，如在絕緣材料70及78係彼此相同之一組合物之情況下將發生。在其他實施例中，絕緣材料70及78可係相對於彼此不同之組合物。
一絕緣罩蓋材料80在導電材料72上方。絕緣罩蓋材料80可包括任何適合組合物或組合物之組合；且在一些實施例中可包括氮化矽、基本上由氮化矽組成或由氮化矽組成。
主動區12併入至一記憶體陣列82中。此記憶體陣列可係(舉例而言)一動態隨機存取記憶體(DRAM)陣列。
字線WL1至WL6沿著記憶體陣列82之列延伸。位元線BL1至BL5沿著記憶體陣列82之圖解說明部分之行延伸。位元線用相對於圖1 之俯視圖之簡單的線概略地圖解說明以展示位元線相對於其他材料之大致位置，且用相對於圖1A及圖1B之橫截面側視圖之方塊概略地表示。
圖1之俯視圖展示以絕緣區「I」彼此隔開之字線WL1至WL6，且展示亦以絕緣區「I」彼此隔開之位元線BL1至BL5。
鰭狀物14之各者內之中心基座(例如，鰭狀物14a內之基座24)透過位元線接觸位置84(用圖1之俯視圖中之正方形概略地指示)與位元線耦合，且鰭狀物之外部基座(例如，鰭狀物14a之基座22及26)透過電容器接觸位置86(用圖1之俯視圖中之圓形概略地指示)與電容器88(圖1A中展示)耦合。電容器88係電荷儲存裝置之實例，且在其他實施例中電容器可用其他適合電荷儲存裝置替換。
電容器88在圖1A中展示為具有與一源極/汲極區(例如，鰭狀物14a之源極/汲極區48及52)耦合之一個節點，且具有與一參考電壓90耦合之另一節點。參考電壓90可係接地，或任何其他適合電壓(例如，一所謂的共同極板電壓(CP))。
在一些實施例中，各鰭狀物14可被認為包括一對存取電晶體；其中存取電晶體92及94相對於鰭狀物14a概略地圖解說明。存取電晶體92可被稱為一第一存取電晶體；且包括第一基座22、第二基座24及基座22與24之間之橋56。存取電晶體94可被稱為一第二存取電晶體；且包括第二基座24、第三基座26、及第二基座與第三基座之間之橋58。存取電晶體92及94可用於在記憶體陣列82之操作期間存取電容器88。個別記憶體胞可包括一電容器及一相關聯存取電晶體，如下文中參考圖14更詳細地描述。
在一些實施例中，圖1至圖1B之總成10可被認為包括一記 憶體胞陣列82。記憶體胞陣列包括複數個埋入式字線(例如，WL3)、複數個位元線(例如，BL3)及複數個記憶體胞(例如，下文中參考圖14描述為記憶體胞202之類型之記憶體胞)，複數個記憶體胞之各者耦合至複數個埋入式字線(例如，WL3)之一相關聯者及位元線(例如，BL3)之一相關聯者且包括一存取裝置(例如，92)。存取裝置包括一對源極/汲極區(例如，48及50)及一閘極電極(例如，74)。閘極電極包括複數個埋入式字線(例如，WL4)之一相關聯者之一部分，且介於該對源極/汲極區(例如，48及50)之間。一孔穿透複數個埋入式字線之相關聯者之部分(一例示性孔可被認為對應於包括材料56之一區域，其中此材料穿透字線WL4)。孔中之一通道區使該對源極/汲極區彼此耦合(其中「孔中之通道區」係(舉例而言)材料56內之一通道區)。
可運用任何適合處理來製造鰭狀物14及相關聯存取電晶體(例如，存取電晶體92及94)。參考圖2A至圖13A及圖2B至圖13B來描述例示性處理。圖2A至圖13A之橫截面對應於與沿著圖1A之橫截面展示相同之平面；且圖2B至圖13B之橫截面對應於與沿著圖1B之橫截面展示相同之平面。
參考圖2A及圖2B，總成10展示為處於在半導體材料16內提供摻雜劑以在下部摻雜區60上方形成一上部摻雜區100之後的一處理階段。提供虛線47以概略地圖解說明上部摻雜區100與下部摻雜區60之間之一大致邊界。
在中介區20內提供絕緣材料78以使鰭狀物14a、14b及14c彼此分離。分離之鰭狀物對應於主動區12a、12b及12c。
參考圖3A及圖3B，溝槽102經蝕刻至半導體材料16中。此 等溝槽在三個基座(例如，鰭狀物14a內之基座22、24及26)間細分鰭狀物14之各者之上部。溝槽包含上文中參考圖1至圖1B描述之基座之上部區之間之空間(例如，空間34及36)。上部摻雜區100(圖2A及圖2B)在基座間圖案化以變成基座內之源極/汲極區(例如，基座22、24及26內之源極/汲極區48、50及52)。
圖3A之橫截面展示延伸穿過鰭狀物14a(主動區12a)之一對溝槽102。此等溝槽可被稱為一第一溝槽102a及一第二溝槽102b。圖3A之橫截面亦展示沿著鰭狀物14a(即，主動區12a)之外邊緣通過之一對溝槽。此等溝槽可被稱為一第三溝槽102c及一第四溝槽102d。在展示之實施例中，第一溝槽102a及第二溝槽102b延伸至半導體材料16中，且第三溝槽102c及第四溝槽102d延伸至中介區20之絕緣材料78中。絕緣材料78沿著第三溝槽102c及第四溝槽102d之內周邊邊緣形成內襯。
第一基座22及第二基座24之下部區在對應於第一底板區44之第一溝槽102a之一底部表面處彼此接合，且第二基座24及第三基座26之下部區在對應於第二底板區46之第二溝槽102b之一底部表面處彼此接合。
參考圖4A及圖4B，中介區20內之溝槽(例如，溝槽102c及102d)相對於其他溝槽加寬。在絕緣材料78包括二氧化矽之實施例中可利用氧化物蝕刻來實現此加寬。若作為用於形成溝槽102之處理之一自然結果，隔離區內之溝槽(例如，溝槽102c及102d)更寬，則可省略圖4A及圖4B之處理。經加寬溝槽展示為具有一寬度W1，且較窄溝槽展示為具有一寬度W2。寬度W2小於寬度W1；且在一些實施例中可能小於或等於約寬度W1之一半。
參考圖5A及圖5B，間隔件材料104沈積在溝槽102內且在半導體材料16上方。間隔件材料沈積至一適合厚度，使得其填充較窄溝槽(例如，第一溝槽102a及第二溝槽102b)之底部區以形成間隔件106，但未在較寬溝槽(例如，第三溝槽102c及第四溝槽102d)內形成相當的間隔件。代替地，間隔件材料104沿著較寬溝槽之內周邊形成內襯108。間隔件材料104亦沿著間隔件106上方之上部區在較窄溝槽中形成內襯108。內襯108可被稱為第一內襯以區分其等與在隨後程序階段形成之其他內襯。
間隔件材料104可藉由將間隔件材料沈積至一適合厚度而形成為展示之組態，使得間隔件材料在較窄溝槽(例如，第一溝槽102a及第二溝槽102b)之底部內夾斷(pinch off)，但未在較寬溝槽(例如，第三溝槽102c及第四溝槽102d)之底部內夾斷。
間隔件材料104可包括任何適合組合物；且在一些實施例中可包括二氧化矽、基本上由二氧化矽組成或由二氧化矽組成。在一些實施例中，間隔件材料104及絕緣材料78兩者可皆包括二氧化矽。然而，間隔件材料104可形成為比絕緣材料78更低之一密度，使得間隔件材料104可相對於絕緣材料78選擇性地蝕刻。
儘管間隔件106展示為沿著圖5B之圖解說明橫截面具有尖銳上邊角，然應瞭解，在實際實踐中此等上邊角可係圓形的。
參考圖6A及圖6B，間隔件材料104相對於絕緣材料78選擇性地蝕刻以移除內襯108(圖5A及圖5B)，同時將間隔件106留在較窄溝槽(例如，第一溝槽102a及第二溝槽102b)之底部內。間隔件106填充較窄溝槽之底部，同時在此等間隔件上方留下較窄溝槽之剩餘區110。
參考圖7A及圖7B，半導體材料54形成在溝槽102內。半導 體材料54可沈積於溝槽102內及/或可自半導體材料16之曝露表面磊晶生長。在展示之實施例中，已自跨半導體材料16之一頂部移除半導體材料54。可利用平坦化(例如，化學機械拋光)或其他適合處理來實現此移除。
半導體材料54沈積至一適合厚度，使得其填充較窄溝槽(例如，第一溝槽102a及第二溝槽102b)之剩餘區110之底部部分以在較窄溝槽內形成橋(例如，橋56及58)，但未在較寬溝槽(例如，第三溝槽102c及第四溝槽102d)內形成相當的橋。代替地，半導體材料54沿著較寬溝槽之內周邊形成內襯112。半導體材料54亦沿著橋(例如，橋56及58)上方之上部區在較窄溝槽中形成內襯112。內襯112可被稱為第二內襯以區分其等與內襯108(圖5A及圖5B)。內襯112包括半導體材料54，且相應地可被稱為半導體材料內襯。
半導體材料54可藉由將半導體材料沈積至一適合厚度而形成為展示之組態，使得半導體材料在較窄溝槽(例如，第一溝槽102a及第二溝槽102b)之剩餘區110之底部內夾斷，但未在較寬溝槽(例如，第三溝槽102c及第四溝槽102d)之底部內夾斷。
參考圖8A及圖8B，半導體材料54之外表面經氧化以將半導體材料內襯112轉換成氧化物內襯114。例如，若半導體材料54包括矽，則氧化物內襯114可包括二氧化矽。
橋(例如，橋56及58)在較窄溝槽(例如，第一溝槽102a及第二溝槽102b)內保留於氧化物內襯114下方。此等橋包括本體區(例如，橋56及58之本體區66及68)。橋本體區之各者具有一外周邊(例如，本體區66具有一外周邊67；且本體區68具有一外周邊69)。可將通道材料摻雜劑植入至橋本體區(例如，橋56及58之本體區66及68)中。
參考圖9A及圖9B，氧化物內襯114(圖8A及圖8B)及間隔件106(圖8A及圖8B)之氧化物相對於絕緣材料78及半導體材料16及54選擇性地蝕刻。此在橋(例如，橋56及58)下方形成中介間隙(例如，間隙62及64)。
參考圖10A及圖10B，沿著半導體材料16及54之曝露表面形成絕緣材料70。可藉由任何適合處理形成絕緣材料70。例如，在一些實施例中，半導體材料16及54兩者可包括矽，且絕緣材料70可包括藉由沿著一些絕緣材料16及54之矽之上表面之氧化所形成之二氧化矽。作為另一實例，在一些實施例中，絕緣材料70可沈積至半導體材料16及54之表面上。
絕緣材料70圍繞橋之外周邊(例如，圍繞橋56及58之外周邊67及69)。
參考圖11A及圖11B，導電材料72形成在溝槽102內。字線材料圍繞較窄溝槽(例如，第一溝槽102a及第二溝槽102b)內之半導體材料54之外周邊。鄰近半導體材料54之導電材料72包括電晶體之閘極。第三溝槽102c及第四溝槽102d內之字線材料沿著圖11A之橫截面通過主動區12a、12b及12c。第三溝槽102c及第四溝槽102d加襯絕緣材料78，且此保護主動區12a、12b及12c使其不電接觸第三溝槽102c及第四溝槽102d內之導電材料72。絕緣材料78之內襯在上文中參考圖3A及圖4A描述之處理階段形成於第三溝槽102c及第四溝槽102d內。
參考圖12A及圖12B，導電材料72凹入於溝槽102內以形成字線WL1至WL6。可運用任何適合蝕刻或蝕刻之組合來實現導電材料72之凹入。
參考圖13A及圖13B，絕緣罩蓋材料80形成在導電材料72上方。圖13A及圖13B之總成10包括複數個存取電晶體(例如，存取電晶體94及92)。此等存取電晶體可併入至整合記憶體中，諸如(舉例而言)上文中參考圖1至圖1B描述之類型之一記憶體陣列82。圖14示意性地圖解說明例示性記憶體陣列82之一區域以輔助讀者理解根據本文中描述之方法論製造之存取電晶體之一例示性應用。
記憶體陣列包括配置成列之字線WL1至WL3，及配置成行之位元線BL1至BL3。記憶體胞202包括存取電晶體200，該等存取電晶體200對應於本文中描述且藉由圖13A及圖13B之存取電晶體92及94例示之類型之存取電晶體。存取電晶體200具有與字線耦合之閘極，且具有與位元線耦合之源極/汲極區。存取電晶體亦具有與電容器88耦合之源極/汲極區。記憶體胞202之各者包含與一電容器88組合之一存取電晶體200。記憶體胞之各者透過字線之一者與位元線之一者之一組合唯一地定址。
圖14之記憶體陣列82係一DRAM陣列。本文中描述之存取電晶體可能適合併入至高度整合DRAM陣列中。存取電晶體亦可應用於其他記憶體陣列中。存取電晶體亦可應用於除記憶體陣列以外或作為記憶體陣列之替代之其他積體電路中。
在一些實施例中，應認識到，本文中描述之具有完全圍繞通道-材料橋之字線材料之組態可有利地使電晶體裝置能夠製造成不斷增加之整合位準同時維持電晶體之所要操作特性。例如，電晶體之關閉電流(IOFF)可保留所要操作參數，且導通電流(ION)亦可保留所要操作參數。此與習知電晶體裝置對比，其中隨著整合位準之增加，維持IOFF及ION之所要操作參數變得愈發困難。
上文中論述之總成及結構可用於積體電路內(其中術語「積體電路」意謂藉由一半導體基板支撐之一電子電路)；且可併入至電子系統中。此等電子系統可用於(舉例而言)記憶體模組、裝置驅動器、功率模組、通信數據機、處理器模組及特定應用模組中，且可包含多層、多晶片模組。電子系統可係寬範圍之系統之任一者，諸如(舉例而言)相機、無線裝置、顯示器、晶片組、機上盒、遊戲、照明、車輛、時鐘、電視機、手機、個人電腦、汽車、工業控制系統、飛機等。
除非另外指定，否則可運用現已知或尚未開發之任何適合方法論來形成本文中描述之各種材料、物質、組合物等，包含(舉例而言)原子層沈積(ALD)、化學氣相沈積(CVD)、物理氣相沈積(PVD)等。
可利用術語「介電」及「絕緣」來描述具有絕緣電氣性質之材料。術語在此揭示內容中被認為係同義的。在一些例項中利用術語「介電」且在其他例項中利用術語「絕緣」(或「電絕緣」)可在此揭示內容內提供語言變化以在以下發明申請專利範圍內簡化前提基礎，且不用於指示任何明顯化學或電氣差異。
圖式中之各項實施例之特定定向僅出於闡釋性目的，且在一些應用中實施例可相對於展示之定向旋轉。本文中提供之描述及以下發明申請專利範圍關於具有各種特徵之間之所描述關係之任何結構，而不管結構是否呈圖式之特定定向，或相對於此定向旋轉。
隨附圖解說明之橫截面視圖僅展示橫截面之平面內之特徵，且不展示橫截面之平面後方之材料(除非另外指示)以便簡化圖式。
當一結構在上文中被稱為「在」另一結構「上」、「鄰近」或「抵靠」另一結構時，其可直接在另一結構上或亦可存在中介結構。相 比之下，當一結構被稱為「直接在」另一結構「上」、「直接鄰近」或「直接抵靠」另一結構時，不存在中介結構。
結構(例如，層、材料等)可被稱為「垂直延伸」以指示結構大體上自一下方基底(例如，基板)向上延伸。垂直延伸結構可相對於基底之一上表面實質上正交地延伸，或未如此。
一些實施例包含一種具有經組態以包括一對基座之一第一半導體材料之整合總成。基座具有藉由一空間彼此分離之上部區，且具有在空間下方之一底板區處彼此接合之下部區。一第二半導體材料經組態為延伸於基座之間之一橋。橋在底板區上方，且藉由一中介間隙而與底板區隔開。橋具有鄰近第一基座之一第一端部、鄰近第二基座之一第二端部、及介於第一端部與第二端部之間之本體區。本體區具有一外周邊。一第一源極/汲極區在基座之一者內，一第二源極/汲極區在基座之另一者內，且一通道區在橋內。一介電材料在橋外部且完全圍繞橋之本體區之外周邊延伸。一導電材料在介電材料外部且完全圍繞橋之本體區之外周邊延伸。導電材料包含一電晶體閘極，該電晶體閘極透過通道區使第一源極/汲極區及第二源極/汲極區彼此閘控地耦合。
一些實施例包含一種包括主動區之記憶體陣列。主動區之各者包含經組態以包括三個基座的一第一半導體材料。基座係一第一基座、一第二基座及一第三基座。第一基座及第二基座具有藉由一第一空間彼此分離之上部區，且具有在第一空間下方之一第一底板區處彼此接合之下部區。第二基座及第三基座具有藉由一第二空間彼此分離之上部區，且具有在第二空間下方之一第二底板區處彼此接合之下部區。第一橋延伸在第一基座與第二基座之間。第一橋在第一底板區上方，且藉由第一中介間 隙而與第一底板區隔開。第一橋各自具有一第一本體區，且各自具有圍繞第一本體區之一第一外周邊。第二橋延伸在第二基座與第三基座之間。第二橋在第二底板區上方，且藉由第二中介間隙而與第二底板區隔開。第二橋各自具有一第二本體區，且各自具有圍繞第二本體區之一第二外周邊。第一源極/汲極區、第二源極/汲極區及第三源極/汲極區分別在主動區之各者之第一基座、第二基座及第三基座內。第一橋及第二橋包括第二半導體材料。第一通道區在第一橋之各者內。第二通道區在第二橋之各者內。字線具有完全圍繞第一外周邊及第二外周邊延伸之閘極區。電荷儲存裝置與第一源極/汲極區及第三源極/汲極區耦合。位元線與第二源極/汲極區耦合。
一些實施例包含一種包括一記憶體胞陣列之整合總成。記憶體胞陣列包括複數個埋入式字線、複數個位元線及複數個記憶體胞，且複數個記憶體胞之各者耦合至複數個埋入式字線之一相關聯者及位元線之一相關聯者。記憶體胞之各者包括一存取裝置，該存取裝置包括：一對源極及汲極區；一閘極電極，其包括複數個埋入式字線之一相關聯者之一部分且介於該對源極及汲極區之間；一孔，其穿透複數個字線之相關聯者之部分；及孔中之一通道區，其使該對源極及汲極區彼此耦合。
一些實施例包含一種形成一整合總成之方法。提供一基板，其沿著一橫截面包括藉由中介位置彼此隔開之主動區。橫截面沿著沿一第一方向延伸之一平面。形成沿著一第二方向延伸之溝槽，其中第二方向與第一方向交叉。溝槽包含沿著橫截面延伸穿過主動區之一者的一對溝槽，及沿著橫截面沿主動區之該者之外邊緣通過的一對溝槽。穿過主動區之該者之溝槽係第一溝槽及第二溝槽，且沿著主動區之該者之外邊緣通過 之溝槽係第三溝槽及第四溝槽。沿著第一溝槽及第二溝槽之底部區形成間隔件。半導體材料形成在間隔件上方且經組態為橋。橋係第一溝槽內之一第一橋及第二溝槽內之一第二橋。第一橋具有一第一本體區且具有圍繞第一本體區之一第一外周邊。第二橋具有一第二本體區且具有圍繞第二本體區之一第二外周邊。自橋下方移除間隔件。介電材料形成為圍繞第一橋及第二橋之第一外周邊及第二外周邊。在形成介電材料之後，在第一溝槽、第二溝槽、第三溝槽及第四溝槽內形成字線材料。第一溝槽及第二溝槽內之字線材料圍繞第一橋及第二橋之第一外周邊及第二外周邊。
5‧‧‧軸
7‧‧‧軸
10‧‧‧整合總成/構造
12‧‧‧主動區
12a‧‧‧主動區
12b‧‧‧主動區
12c‧‧‧主動區
14‧‧‧鰭狀物
14a‧‧‧鰭狀物
14b‧‧‧鰭狀物
14c‧‧‧鰭狀物
16‧‧‧半導體材料
20‧‧‧中介區
80‧‧‧絕緣罩蓋材料
82‧‧‧記憶體陣列
84‧‧‧位元線接觸位置
86‧‧‧電容器接觸位置
BL1‧‧‧位元線
BL2‧‧‧位元線
BL3‧‧‧位元線
BL4‧‧‧位元線
BL5‧‧‧位元線
WL1‧‧‧字線
WL2‧‧‧字線
WL3‧‧‧字線
WL4‧‧‧字線
WL5‧‧‧字線
WL6‧‧‧字線

Claims (30)

  1. 一種整合總成，其包括：一第一半導體材料，其經組態以包括一對基座；該等基座具有藉由一空間彼此分離之上部區，且具有在該空間下方之一底板區處彼此接合之下部區；該等基座係一第一基座及一第二基座；一第二半導體材料，其經組態為延伸於該等基座之間之一橋；該橋在該底板區上方，且藉由一中介間隙而與該底板區隔開；該橋具有鄰近該第一基座之一第一端部、鄰近該第二基座之一第二端部、及介於該第一端部與該第二端部之間之本體區；該本體區具有圍繞該本體區之一外周邊；該第一基座內之一第一源極/汲極區，該第二基座內之一第二源極/汲極區，及該橋內之一通道區；一介電材料，其在該橋外部且完全圍繞該橋之該本體區之該外周邊延伸；及一導電材料，其在該介電材料外部且完全圍繞該橋之該本體區之該外周邊延伸；該導電材料包括一電晶體閘極，該電晶體閘極透過該通道區使該第一源極/汲極區及該第二源極/汲極區彼此閘控地耦合。
  2. 如請求項1之整合總成，其中該第二半導體材料包括相對於該第一半導體材料之一不同組合物。
  3. 如請求項1之整合總成，其中該第二半導體材料包括與該第一半導體材料相同之一組合物。
  4. 如請求項1之整合總成，其中該第一半導體材料及該第二半導體材料兩者包括矽。
  5. 如請求項1之整合總成，其包括與該第一源極/汲極區耦合之一電荷儲存裝置，且包括與該第二源極/汲極區耦合之一位元線。
  6. 如請求項1之整合總成，其中該導電材料係一含金屬之材料。
  7. 一種記憶體陣列，其包括：主動區；該等主動區之各者包含經組態以包括三個基座的一第一半導體材料；該等基座係一第一基座、一第二基座及一第三基座；該第一基座及該第二基座具有藉由一第一空間彼此分離之上部區，且具有在該第一空間下方之一第一底板區處彼此接合之下部區；該第二基座及該第三基座具有藉由一第二空間彼此分離之上部區，且具有在該第二空間下方之一第二底板區處彼此接合之下部區；第一橋，其等延伸於該第一基座與該第二基座之間；該等第一橋在該等第一底板區上方，且藉由第一中介間隙而與該等第一底板區隔開；該等第一橋各自具有一第一本體區，且各自具有圍繞該第一本體區之一第一外周邊；第二橋，其等延伸在該第二基座與該第三基座之間；該等第二橋在該等第二底板區上方，且藉由第二中介間隙而與該等第二底板區隔開；該等第二橋各自具有一第二本體區，且各自具有圍繞該第二本體區之一第二 外周邊；第一源極/汲極區、第二源極/汲極區及第三源極/汲極區，其等分別在該等主動區之各者之該第一基座、該第二基座及該第三基座內；該第一橋及該第二橋包括第二半導體材料；第一通道區，其等在該等第一橋之各者內；第二通道區，其等在該等第二橋之各者內；字線，其等具有完全圍繞該第一外周邊及該第二外周邊延伸之閘極區；電荷儲存裝置，其等與該等第一源極/汲極區及該等第三源極/汲極區耦合；及位元線，其等與該等第二源極/汲極區耦合。
  8. 如請求項7之記憶體陣列，其包括完全圍繞該第一外周邊及該第二外周邊延伸的介電材料；該介電材料在該等字線與該第二半導體材料之間。
  9. 如請求項8之記憶體陣列，其中該介電材料包括二氧化矽。
  10. 如請求項7之記憶體陣列，其中該等字線包括金屬。
  11. 如請求項7之記憶體陣列，其中該第二半導體材料包括相對於該第一半導體材料之一不同組合物。
  12. 如請求項7之記憶體陣列，其中該第二半導體材料包括與該第一半導 體材料相同之一組合物。
  13. 如請求項7之記憶體陣列，其中該第一半導體材料及該第二半導體材料兩者包括矽。
  14. 一種形成一整合總成之方法，其包括：提供沿著一橫截面包括藉由中介位置彼此隔開之主動區之一基板；該橫截面沿著一平面，該平面沿著一第一方向延伸；形成沿著與該第一方向交叉且與該第一平面相交之一第二方向延伸之溝槽；該等溝槽包括沿著該橫截面延伸穿過該等主動區之一者的一對溝槽，及沿著該橫截面沿該等主動區之該者之外邊緣通過的一對溝槽；穿過該等主動區之該者之該等溝槽係第一溝槽及第二溝槽；沿著該等主動區之該者之該等外邊緣通過之該等溝槽係第三溝槽及第四溝槽；沿著該第一溝槽及該第二溝槽之底部區形成間隔件；在該等間隔件上方形成半導體材料且經組態為橋；該等橋係該第一溝槽內之一第一橋及該第二溝槽內之一第二橋；該第一橋具有一第一本體區且具有圍繞該第一本體區之一第一外周邊；該第二橋具有一第二本體區且具有圍繞該第二本體區之一第二外周邊；自該等橋下方移除該等間隔件；形成介電材料以圍繞該第一橋及該第二橋之該第一外周邊及該第二外周邊；及在形成該介電材料之後，在該第一溝槽、該第二溝槽、該第三溝槽及該第四溝槽內形成字線材料；該第一溝槽及該第二溝槽內之該字線材料 圍繞該第一橋及該第二橋之該第一外周邊及該第二外周邊。
  15. 如請求項14之方法，其中該半導體材料係第二半導體材料；其中該等主動區包括第一半導體材料；其中該等中介區包括絕緣材料；其中該第一溝槽及該第二溝槽之該形成包括形成該第一溝槽及該第二溝槽以延伸至該第一半導體材料中；且其中該第三溝槽及該第四溝槽之該形成包括形成該第三溝槽及該第四溝槽以延伸至該絕緣材料中。
  16. 如請求項14之方法，其進一步包括在於該第三溝槽及該第四溝槽內形成該字線材料之前用絕緣材料加襯該第三溝槽及該第四溝槽。
  17. 如請求項14之方法，其中該第三溝槽及該第四溝槽形成為比該第一溝槽及該第二溝槽更寬；且其中該等間隔件之該形成包括：在該第一溝槽、該第二溝槽、該第三溝槽及該第四溝槽內形成間隔件材料；該間隔件材料填充該第一溝槽及該第二溝槽之底部區以藉此形成該等間隔件；該間隔件材料沿著該第一溝槽及該第二溝槽之上部區且沿著該第三溝槽及該第四溝槽之內周邊形成內襯；及蝕刻該間隔件材料以自該第一溝槽、該第二溝槽、該第三溝槽及該第四溝槽移除該等內襯同時將該等間隔件留在該第一溝槽及該第二溝槽內。
  18. 如請求項17之方法，其中該等內襯係第一內襯，其中該等間隔件之該形成在該等間隔件上方留下該第一溝槽及該第二溝槽之剩餘部分，且其 中該等橋之該形成包括：在該第三溝槽及該第四溝槽內，且在該第一溝槽及該第二溝槽之該等剩餘部分內形成該半導體材料；該半導體材料填充該第一溝槽及該第二溝槽之該等剩餘部分之底部區以藉此形成該等橋；該半導體材料沿著該第一溝槽及該第二溝槽之該等剩餘部分之上部區且沿著該第三溝槽及該第四溝槽之內周邊形成第二內襯；及自該第一溝槽、該第二溝槽、該第三溝槽及該第四溝槽移除該等第二內襯同時將該等橋留在該第一溝槽及該第二溝槽內。
  19. 如請求項18之方法，其中該半導體材料之該形成包括沈積該半導體材料。
  20. 如請求項18之方法，該半導體材料係一第二半導體材料；其中該等主動區包括一第一半導體材料；且其中該第二半導體材料之該形成包括該第二半導體材料自該第一半導體材料之表面之磊晶生長。
  21. 如請求項14之方法，其中該半導體材料係一第二半導體材料；其中該等主動區包括一第一半導體材料；且其中該第一溝槽及該第二溝槽將該等主動區之該者之一上部細分成三個基座；該三個基座係一第一基座、一第二基座及一第三基座；該第一基座及該第二基座沿著該第一溝槽之一底部表面彼此接合，且該第二基座及該第三基座沿著該第二溝槽之一底部表面彼此接合。
  22. 如請求項21之方法，其中該第二半導體材料包括相對於該第一半導體材料之一不同組合物。
  23. 如請求項21之方法，其中該第二半導體材料包括與該第一半導體材料相同之一組合物。
  24. 如請求項21之方法，其中該第一半導體材料及該第二半導體材料兩者包括矽。
  25. 如請求項21之方法，其進一步包括在該第一基座、該第二基座及該第三基座內提供摻雜劑以在該第一基座內形成一第一源極/汲極區，在該第二基座內形成一第二源極/汲極區且在該第三基座內形成一第三源極/汲極區。
  26. 如請求項25之方法，其進一步包括形成與該第二源極/汲極區耦合之一位元線，及形成與該第一源極/汲極區及該第三源極/汲極區耦合之電荷儲存裝置。
  27. 一種整合總成，其包括一記憶體胞陣列，其中該記憶體胞陣列包括複數個埋入式字線、複數個位元線及複數個記憶體胞，該複數個記憶體胞之各者耦合至該複數個埋入式字線之一相關聯者及該等位元線之一相關聯者且包括一存取裝置，其中該存取裝置包括： 一對源極/汲極區；一閘極電極，其包括該複數個埋入式字線之一相關聯者之一部分且介於該對源極/汲極區之間；一孔，其穿透該閘極電極，在該閘極電極之一第二部分上方將該閘極電極之一第一部分高度地(elevationally)分離；及該孔中之一通道區，其使該對源極/汲極區彼此耦合。
  28. 如請求項27之整合總成，其中該等記憶體胞之各者進一步包括一電容器，該電容器耦合至該對源極/汲極區之一者，且該對源極/汲極區之另一者耦合至該複數個位元線之一相關聯者。
  29. 如請求項27之整合總成，其中該對源極/汲極區之各者自半導體基底材料突出，且其中該通道區水平地延伸以使該對源極/汲極區彼此耦合。
  30. 如請求項29之整合總成，其中該通道區被該複數個埋入式字線之該相關聯者之該部分完全包圍且藉由閘極介電材料而與其隔離。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI803372B (zh) * 2022-05-11 2023-05-21 南亞科技股份有限公司 具有突出通道結構之記憶體元件的製備方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210003997A (ko) * 2019-07-02 2021-01-13 삼성전자주식회사 반도체 소자 및 그의 제조방법
KR20210035449A (ko) 2019-09-24 2021-04-01 삼성전자주식회사 반도체 소자 및 이의 제조 방법
CN113471200B (zh) * 2020-03-31 2023-12-12 长鑫存储技术有限公司 存储器及其形成方法
US11877434B2 (en) 2020-07-09 2024-01-16 Micron Technology, Inc. Microelectronic devices having features with a fin portion of different sidewall slope than a lower portion, and related methods and electronic systems
US11563008B2 (en) * 2021-03-08 2023-01-24 Micron Technology, Inc. Integrated memory with redistribution of capacitor connections, and methods of forming integrated memory
KR20230021198A (ko) * 2021-08-04 2023-02-14 삼성전자주식회사 반도체 소자 및 이의 제조방법
KR20240001842A (ko) * 2022-06-28 2024-01-04 삼성전자주식회사 반도체 소자

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160336414A1 (en) * 2014-05-29 2016-11-17 SK Hynix Inc. Dual work function buried gate-type transistor, method for forming the same, and electronic device including the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7355230B2 (en) * 2004-11-30 2008-04-08 Infineon Technologies Ag Transistor array for semiconductor memory devices and method for fabricating a vertical channel transistor array
KR100855992B1 (ko) * 2007-04-02 2008-09-02 삼성전자주식회사 경사진 측벽을 갖는 활성 필라를 구비하는 비휘발성 메모리트랜지스터, 이를 구비하는 비휘발성 메모리 어레이 및상기 비휘발성 메모리 트랜지스터의 제조방법
KR20120006516A (ko) * 2009-03-31 2012-01-18 마이크론 테크놀로지, 인크. 반도체 메모리 디바이스를 제공하기 위한 기술들
US8461640B2 (en) 2009-09-08 2013-06-11 Silicon Storage Technology, Inc. FIN-FET non-volatile memory cell, and an array and method of manufacturing
US8039340B2 (en) 2010-03-09 2011-10-18 Micron Technology, Inc. Methods of forming an array of memory cells, methods of forming a plurality of field effect transistors, methods of forming source/drain regions and isolation trenches, and methods of forming a series of spaced trenches into a substrate
JP2012019035A (ja) 2010-07-07 2012-01-26 Elpida Memory Inc 半導体装置及びその製造方法
JP2012134439A (ja) 2010-11-30 2012-07-12 Elpida Memory Inc 半導体装置及びその製造方法
JP2012134395A (ja) 2010-12-22 2012-07-12 Elpida Memory Inc 半導体装置および半導体装置の製造方法
JP2014216327A (ja) 2013-04-22 2014-11-17 マイクロン テクノロジー，インク． 半導体装置及びその製造方法
US9276092B1 (en) * 2014-10-16 2016-03-01 Micron Technology, Inc. Transistors and methods of forming transistors
TWI647764B (zh) 2015-07-01 2019-01-11 聯華電子股份有限公司 半導體元件及其製作方法
US11191422B2 (en) 2016-09-29 2021-12-07 270 Surgical Ltd. Medical surgery imaging device using wireless communication

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160336414A1 (en) * 2014-05-29 2016-11-17 SK Hynix Inc. Dual work function buried gate-type transistor, method for forming the same, and electronic device including the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI803372B (zh) * 2022-05-11 2023-05-21 南亞科技股份有限公司 具有突出通道結構之記憶體元件的製備方法

Also Published As

Publication number Publication date
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