JP2003132682A

JP2003132682A - 半導体メモリ装置

Info

Publication number: JP2003132682A
Application number: JP2002076374A
Authority: JP
Inventors: Katsuyuki Fujita; 田勝之藤; Takashi Osawa; 澤隆大
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-08-17
Filing date: 2002-03-19
Publication date: 2003-05-09

Abstract

(57)【要約】【課題】電流読み出し型のメモリセルを用いた場合の
好ましいデータセンス回路を備えた半導体メモリ装置を
提供する。【解決手段】半導体メモリ装置は、メモリセルアレイ
（１）と、基準電流（Ｉｒｅｆ）を発生する基準電流発
生回路（ＤＭＣ）と、前記基準電流発生回路が発生した
前記基準電流（Ｉｒｅｆ）に基づいて、参照ノード（Ｒ
ＳＮ）に参照電位を発生する、参照電位発生回路（６）
と、選択されたメモリセルのセル電流（Ｉｃｅｌｌ）に
基づいて出力電流を生成して、この出力電流と前記基準
電流とに基づいて、センスノード（ＳＮ）にデータ電位
を発生する、第１のセンス回路（４ａ）と、前記センス
ノードのデータ電位と前記参照ノードの参照電位とを比
較して、前記選択されたメモリセルが保持しているデー
タを検出する、第２のセンス回路（４ｂ）と、を備えて
いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、セル電流の有無
又は大小によりデータが判定される、電流読み出し型の
メモリセルを持つ半導体メモリ装置に係り、特にデータ
センス回路に関する。

【０００２】

【従来の技術】従来のＤＲＡＭは、ＭＩＳＦＥＴとキャ
パシタによりメモリセルが構成されている。ＤＲＡＭの
微細化は、トレンチキャパシタ構造やスタックトキャパ
シタ構造の採用により、大きく進んでおり、現在単位セ
ルサイズは、最小加工寸法をＦとして、８Ｆ^２の面積ま
で縮小されている。しかし、従来と同様のセルサイズ縮
小のトレンドを確保することは、困難になりつつある。
トランジスタを縦型にしなければならないといった技術
的困難、隣接セル間の干渉が大きくなるといった問題、
加工や成膜等の製造技術上の困難等のためである。

【０００３】これに対して、キャパシタを用いることな
く、１トランジスタをメモリセルとするＤＲＡＭも、以
下に挙げるように提案されている。

【０００４】（１）JOHN E.LEISS et al,"dRAM Design
Using the Taper-Isolated Dynamic Cell"(IEEE JOURNA
L OF SOLID-STATE CIRCUITS,VOL.SC-17,NO.2,APRIL 198
2,pp337-344) （２）特開平３−１７１７６８号公報（３）Marnix R.Tack et al,"The Multistable Charge-
Controlled Memory Effect in SOI MOS Transistors at
Low Temperatures"(IEEE TRANSACTIONS ON ELECTRON D
EVICES,VOL.37,MAY,1990,pp1373-1382) （４）Hsing-jen Wann et al,"A Capacitorless DRAM C
ell on SOI Substrate"(IEDM 93,pp635-638) （１）のメモリセルは、埋め込みチャネル構造のＭＯＳ
トランジスタを用いて構成される。素子分離絶縁膜のテ
ーパ部に形成される寄生トランジスタを利用して、表面
反転層の充放電を行い、二値記憶を行う。

【０００５】（２）のメモリセルは、個々にウェル分離
されたＭＯＳトランジスタを用い、ＭＯＳトランジスタ
のウェル電位により決まるしきい値を二値データとす
る。

【０００６】（３）のメモリセルは、ＳＯＩ基板上のＭ
ＯＳトランジスタにより構成される。ＳＯＩ基板の側か
ら大きな負電圧を印加してシリコン層の酸化膜と界面部
でのホール蓄積を利用し、このホールの放出、注入によ
り二値記憶を行う。

【０００７】（４）のメモリセルは、ＳＯＩ基板上のＭ
ＯＳトランジスタにより構成される。ＭＯＳトランジス
タは構造上一つであるが、ドレイン拡散層の表面に重ね
て逆導電型層が形成され、実質的に書き込み用ＰＭＯＳ
トランジスタと読み出し用ＮＭＯＳトランジスタを一体
に組み合わせた構造としている。ＮＭＯＳトランジスタ
の基板領域をフローティングのノードとして、その電位
により二値データを記憶する。

【０００８】しかし、（１）は構造が複雑であり、寄生
トランジスタを利用していることから、特性の制御性に
も難点がある。（２）は、構造は単純であるが、トラン
ジスタのドレイン、ソース共に信号線に接続して電位制
御する必要がある。また、ウェル分離であるため、セル
サイズが大きく、しかもビット毎の書き換えができな
い。（３）では、ＳＯＩ基板側からの電位制御を必要と
しており、従ってビット毎の書き換えができず、制御性
に難点がある。（４）は特殊トランジスタ構造を必要と
し、またメモリセルには、ワード線、ライトビット線、
リードビット線、パージ線を必要とするため、信号線数
が多くなる。

【０００９】

【発明が解決しようとする課題】また、従来提案されて
いる１トランジスタのメモリセルは、キャパシタによる
電荷の蓄積を利用してデータ記憶する方式と基本的に異
なり、チャネルボディの電位差によるゲートしきい値の
差によりデータ記憶を行う。このため、１トランジスタ
のメモリセルにおいては、メモリセルを流れるセル電流
の有無又は大小を検出して、そのメモリセルが記憶して
いるデータを判別する必要がある。つまり、１トランジ
スタのメモリセルは、電流読み出し型のメモリセルとな
る。

【００１０】この発明は、電流読み出し型のメモリセル
を用いた場合の好ましいデータセンス回路を備えた半導
体メモリ装置を提供することを目的としている。

【００１１】

【課題を解決するための手段】上記課題を解決するた
め、本発明に係る半導体メモリ装置は、データを保持す
るメモリセルが配列された、メモリセルアレイと、基準
電流を発生する基準電流発生回路と、前記基準電流発生
回路が発生した前記基準電流に基づいて、参照ノードに
参照電位を発生する、参照電位発生回路と、選択された
メモリセルのセル電流に基づいて出力電流を生成して、
この出力電流と前記基準電流とに基づいて、センスノー
ドにデータ電位を発生する、第１のセンス回路と、前記
センスノードのデータ電位と前記参照ノードの参照電位
とを比較して、前記選択されたメモリセルが保持してい
るデータを検出する、第２のセンス回路と、を備えるこ
とを特徴とする。

【００１２】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。

【００１３】図１は、この発明の実施の形態によるＤＲ
ＡＭのセルアレイ１とこれに接続されるデータセンス回
路３の構成を示している。ＤＲＡＭセルＭＣは、フロー
ティングのチャネルボディを持つ一つのＭＩＳＦＥＴに
より構成される。ｎチャネルＭＩＳＦＥＴを用いた場合
のＤＲＡＭセル構造を図４に示す。シリコン基板１０に
シリコン酸化膜等の絶縁膜１１により、このシリコン基
板１０と分離されたｐ型シリコン層１２をチャネルボデ
ィとして、ゲート絶縁膜１３を介して形成されたゲート
電極１４と、ソース及びドレインとなるｎ型拡散層１
５，１６を有する。

【００１４】メモリセルアレイ１は、図５に示すように
構成される。即ち、ＤＲＡＭセルＭＣは、それぞれ他か
ら分離されたフローティングのチャネルボディを持ち、
ソースを基準電位（接地電位）として、一方向に並ぶＤ
ＲＡＭセルのゲートはワード線ＷＬに接続され、これと
交差する方向に並ぶＤＲＡＭセルのドレインはビット線
ＢＬに接続される。

【００１５】ＤＲＡＭセルＭＣは、チャネルボディとな
るｐ型シリコン層１２を、第１の電位に設定した第１デ
ータ状態と、第２の電位に設定した第２のデータ状態と
をダイナミックに記憶する。具体的に、第１データ状態
は、選択ワード線ＷＬ及び選択ビット線ＢＬに高レベル
電圧を与え、選択されたＤＲＡＭセルを５極管動作さ
せ、そのドレイン接合近傍でインパクトイオン化を起こ
して生成した多数キャリア（ｎチャネルの場合、ホー
ル）をチャネルボディに保持することにより書き込まれ
る。これが例えば、データ“１”である。第２データ状
態は、選択ワード線ＷＬに高レベル電圧を与えて容量結
合によりチャネルボディ電位を高くし、選択ビット線Ｂ
Ｌを低レベルとして、選択されたＤＲＡＭセルのチャネ
ルボディとドレインとの接合に順バイアス電流を流して
チャネルボディの多数キャリアをドレインに放出するこ
とにより書き込まれる。これが例えばデータ“０”であ
る。

【００１６】データ“１”，“０”は、ＭＩＳＦＥＴの
ゲートしきい値の差として表れる。

【００１７】即ち、データ“１”，“０”と、チャネル
ボディ電位ＶＢとゲート電圧ＶＧの関係は図８のように
なり、チャネルボディ電位による基板バイアスの結果と
して、“１”の場合のしきい値電圧Ｖｔｈ１は、“０”
の場合のしきい値電圧Ｖｔｈ０より低くなる。従ってデ
ータ読み出しは、しきい値電圧の差によるセル電流の差
を検出することにより、判定することができる。

【００１８】図４のＤＲＡＭセル構造に対して、変形を
加えたセル構造を図６に示す。これは、ゲート電極１４
に対して、ｐ型シリコン層１２（チャネルボディ）に容
量結合する補助ゲート電極２１を設けたものである。こ
の例では、補助ゲート２１は、絶縁膜１１内に埋設され
て、ｐ型シリコン層１２の底面にゲート絶縁膜２０を介
して対向する。

【００１９】この様なセル構造を用いた場合のセルアレ
イ１は、図７のようになる。補助ゲートは、主ゲート電
極１４を接続するワード線ＷＬ１と並行する補助ワード
線ＷＬ２に接続される。この様なセルアレイ構成とし
て、主ワード線ＷＬ１に対して補助ワード線ＷＬ２を、
低電圧側にオフセットさせた状態で、主ワード線ＷＬ１
と同期させて駆動する。この様な補助ワード線ＷＬ２の
容量結合によるチャネルボディの電位制御を行うことに
より、“０”，“１”データのボディ電位差を確保する
ことが容易になる。

【００２０】この実施の形態のＤＲＡＭセルＭＣは、上
述のように電流読み出し型であるから、データセンスの
ためには、セル電流の大小を基準電流との比較により判
定する。そのための基準電流源として、図１に示すよう
に、ダミーセルＤＭＣが用意される。通常この種のダミ
ーセルＤＭＣとしては、ＤＲＡＭセルが“１”データの
場合のセル電流Ｉｃｅｌｌ１と、“０”データの場合の
セル電流Ｉｃｅｌｌ０との中間の基準電流が流れるよう
に設計されるが、この実施の形態では、ダミーセルＤＭ
Ｃは、複数のビット線に一本ずつ設けられるダミービッ
ト線ＤＢＬにドレインが並列接続された、ＤＲＡＭセル
ＭＣと同様の構造を持つ二つのＭＩＳＦＥＴにより構成
される。

【００２１】一方のＭＩＳＦＥＴ−ＭＣ０は、“０”デ
ータが書かれたものとし、他方のＭＩＳＦＥＴ−ＭＣ１
は、“１”データが書かれたものとする。これらのＭＩ
ＳＦＥＴ−ＭＣ０，ＭＣ１のゲートはそれぞれダミーワ
ード線ＤＷＬ１，ＤＷＬ２に接続される。ダミーワード
線ＤＷＬ１，ＤＷＬ２は、データセンス時は、選択され
たワード線と同時に選択駆動される。従って、ダミービ
ット線ＤＢＬに流れる参照電流Ｉｒｅｆは、Ｉｒｅｆ＝
Ｉｃｅｌｌ０＋Ｉｃｅｌｌ１となる。これに対応して、
データセンス回路３では、後に詳細に説明するが、検出
されるセル電流Ｉｃｅｌｌの２倍のセル電流２×Ｉｃｅ
ｌｌを生成して、これを上述の参照電流Ｉｒｅｆと比較
する。

【００２２】データセンス回路３は、図１に示すよう
に、ビット線選択回路２ａを介してセルアレイ１のビッ
ト線ＢＬに接続される。ビット線選択回路２ａは、複数
のビット線から１本を選択するマルチプレクサである。
図の例では、ビット線選択回路２ａは、選択信号ＢＳＬ
０〜ＢＳＬ３により、４本のビット線ＢＬ０〜ＢＬ３の
一本を選択する。複数のデータセンス回路３は、複数の
ビット線毎に配置されたダミービット線ＤＢＬに接続さ
れる参照電位発生回路６を共有する。参照電位発生回路
６は、上述したダミーセルＤＭＣによる参照電流Ｉｒｅ
ｆに対応した参照電位を参照ノードＲＳＮに発生するも
のである。初段センスアンプ４ａは、上述した２倍のセ
ル電流２×Ｉｃｅｌｌを生成して、これを参照電流Ｉｒ
ｅｆと比較して、センスノードＳＮにデータに応じて電
位を生成する。そして、第２のセンスアンプ４ｂが、セ
ンスノードＳＮと参照ノードＲＳＮの電位差を検出する
ように設けられている。

【００２３】なお、各センスアンプ４ａとデータ線ＤＬ
（ビット線選択回路２ａによりビット線ＢＬに接続され
る）の間、及び参照電位発生回路６と参照データ線ＲＤ
Ｌ（ダミービット線選択回路２ｂによりダミービット線
ＤＢＬに接続される）の間には、それぞれビット線ＢＬ
およびダミービット線ＤＢＬのデータセンス時の電位上
昇を抑制するためのクランプ回路５が設けられている。
このクランプ回路５は、ＤＲＡＭセルＭＣおよびダミー
セルＤＭＣにおいて、データ読み出し時に誤書き込みを
防止し、具体的には、データセンス時選択メモリセルや
ダミーセルが３極管動作するように、ビット線やダミー
ビット線電位を低く抑える。

【００２４】図２Ａは、データセンス回路３の具体的な
構成を、一系統のみについて示している。クランプ回路
５は、初段センスアンプ４ａの入力端子ＮＯとデータ線
ＤＬの間、参照電位発生回路６の入力端子ＲＮＯと参照
データ線ＲＤＬの間にそれぞれ挿入されたｎチャネルＭ
ＩＳＦＥＴ−ＱＮ１と、そのゲートをそれぞれデータ線
ＤＬおよび参照データ線ＲＤＬの電位に応じて負帰還制
御するオペアンプＯＰとを備えて構成されている。

【００２５】即ち、データ線ＤＬ及び参照データ線ＲＤ
Ｌの電位が低い間は、ｎチャネルＭＩＳＦＥＴ−ＱＮ１
がオンして、初段センスアンプ４ａの入力端子ＮＯとデ
ータ線ＤＬの間、参照電位発生回路６の入力端子ＲＮＯ
と参照データ線ＲＤＬの間は短絡されている。オペアン
プＯＰの非反転入力端子には正のバイアス電圧ＶＢＰが
与えられており、データ線ＤＬ又は参照データ線ＲＤＬ
がＶＢＰを越えると、オペアンプＯＰの出力は“Ｌ”レ
ベルとなり、ｎチャネルＭＩＳＦＥＴ−ＱＮ１がオフに
なって、それ以上の電位上昇が抑えられることになる。

【００２６】ＤＲＡＭセルは前述のように、データ書き
込み時、選択ワード線ＷＬに高レベル電圧（例えば電源
電圧Ｖｄｄ）が与えられ、選択ビット線ＢＬにも高レベ
ル電圧（例えば電源電圧Ｖｄｄ）が与えられて、５極管
動作を行う。データ読み出し時、選択ワード線ＷＬに同
様に電源電圧Ｖｄｄを与えるものとし、選択セルに電流
が流れずに、選択ビット線ＢＬの電位がＶｄｄまで上昇
したとすると、書き込みモードと同じ条件になってしま
う。これに対して、ＶＢＰを電源電圧Ｖｄｄより低い値
に設定する。例えば、電源電圧Ｖｄｄを２〜３Ｖとし
て、ＶＢＰ＝２００ｍＶ程度にする。この様に設定すれ
ば、データセンス時、ＤＲＡＭセルＭＣやダミーセルＤ
ＭＣは５極管動作することなく、“１”書き込みの条件
を満たさないようにすることができる。

【００２７】参照電位発生回路６は、活性化用のｐチャ
ネルＭＩＳＦＥＴ−ＱＰ２１を介してソースが共通に高
レベル電位端子ＶＩＮＴに接続された、カレントミラー
回路を構成するｐチャネルＭＩＳＦＥＴ−ＱＰ２２，Ｑ
Ｐ２３を有する。ダミービット線の電流源負荷となるＭ
ＩＳＦＥＴ−ＱＰ２２は、ドレインとゲートが共通に入
力端子ＲＮＯに接続され、ＭＩＳＦＥＴ−ＱＰ２３のド
レインは参照ノードＲＳＮに接続されている。参照ノー
ドＲＳＮと接地端子の間には、ダイオード接続されたｎ
チャネルＭＩＳＦＥＴ−ＱＮ２３が設けられている。入
力端子ＲＮＯと接地端子の間には、プリチャージ用のｎ
チャネルＭＩＳＦＥＴ−ＱＮ２１が設けられている。

【００２８】初段センスアンプ４ａは、活性化用のｐチ
ャネルＭＩＳＦＥＴ−ＱＰ１１を介してソースが共通に
高レベル電位端子ＶＩＮＴに接続された、カレントミラ
ー回路を構成するｐチャネルＭＩＳＦＥＴ−ＱＰ１２，
ＱＰ１３を有する。ビット線の電流源負荷となるＭＩＳ
ＦＥＴ−ＱＰ１２はドレインとゲートが共通に入力端子
ＮＯに接続され、ＭＩＳＦＥＴ−ＱＰ１３のドレインは
センスノードＳＮに接続されている。センスノードＳＮ
と接地端子の間には、参照ノードＲＳＮによりゲートが
制御されるｎチャネルＭＩＳＦＥＴ−ＱＮ１２が設けら
れている。入力端子ＮＯと接地端子の間には、プリチャ
ージ用のｎチャネルＭＩＳＦＥＴ−ＱＮ１１が設けられ
ている。

【００２９】参照電位発生回路６では、カレントミラー
を構成するＭＩＳＦＥＴ−ＱＰ２２，ＱＰ２３は、同じ
寸法を有するものとする。すなわち、ＭＩＳＦＥＴ−Ｑ
Ｐ２２のチャネル幅ＷとＭＩＳＦＥＴ−ＱＰ２３のチャ
ネル幅Ｗは同じであり、ＭＩＳＦＥＴ−ＱＰ２２のチャ
ネル長ＬとＭＩＳＦＥＴ−ＱＰ２３のチャネル長Ｌとは
同じである。これにより、データセンス時、電流源ＭＩ
ＳＦＥＴ−ＱＰ２２によりダミーセルＤＭＣに流れるセ
ル電流がＩｒｅｆのとき、出力用ＭＩＳＦＥＴ−ＱＰ２
３にも、Ｉｒｅｆなる参照電流が流れる。参照ノードＲ
ＳＮにはこの参照電流Ｉｒｅｆにより決まる参照電位が
得られる。

【００３０】一方、初段センスアンプ４ａのカレントミ
ラーを構成するＭＩＳＦＥＴ−ＱＰ１２，ＱＰ１３は、
参照電位発生回路６側と異なり、ＱＰ１３のチャネル幅
Ｗ／チャネル長Ｌの比Ｗ／Ｌが、ＱＰ１２の２倍に設定
されている。これにより、データセンス時、電流源ＭＩ
ＳＦＥＴ−ＱＰ１２によりメモリセルＭＣに流れるセル
電流がＩｃｅｌｌのとき、出力用ＭＩＳＦＥＴ−ＱＰ１
３には、２×Ｉｃｅｌｌなる出力電流が流れる。

【００３１】参照電位発生回路６のＭＩＳＦＥＴ−ＱＮ
２３とセンスアンプ４ａのＭＩＳＦＥＴ−ＱＮ１２はま
たカレントミラーを構成しており、本実施形態において
は、これらを同じ寸法としている。すなわち、ＭＩＳＦ
ＥＴ−ＱＮ２３のチャネル幅ＷとＭＩＳＦＥＴ−ＱＮ１
２のチャネル幅Ｗは同じであり、ＭＩＳＦＥＴ−ＱＮ２
３のチャネル長ＬとＭＩＳＦＥＴ−ＱＮ１２のチャネル
長Ｌとは同じである。このため、センスノードＳＮで
は、電流２×ＩｃｅｌｌとＩｒｅｆとの衝突により、そ
れらの大小で決まる電位が得られることになる。

【００３２】前述のように、ダミービット線ＤＢＬに流
れる参照電流Ｉｒｅｆは、“０”データのセル電流をＩ
ｃｅｌｌ０、“１”データのセル電流をＩｃｅｌｌ１と
して、数１で表される。

【００３３】（数１）Ｉｒｅｆ＝Ｉｃｅｌｌ０＋Ｉｃｅｌｌ１上述したように、“０”データのセルはしきい値が高い
ので、大きなセル電流が流れず、“１”データのセルは
しきい値が低いので大きなセル電流が流れる。つまり、
Ｉｃｅｌｌ０とＩｃｅｌｌ１との関係は、Ｉｃｅｌｌ０
＜Ｉｃｅｌｌ１となる。センスアンプ４ａの出力電流
は、２×Ｉｃｅｌｌであるから、選択セルの“０”，
“１”データに応じて、参照電流Ｉｒｅｆとの関係は、
次のようになる。

【００３４】（数２）データ“０”のとき、２×Ｉｃｅｌｌ＝２×Ｉｃｅｌｌ
０＜Ｉｒｅｆデータ“１”のとき、２×Ｉｃｅｌｌ＝２×Ｉｃｅｌｌ
１＞Ｉｒｅｆ２×Ｉｃｅｌｌの方がＩｒｅｆより小さい場合、ＭＩＳ
ＦＥＴ−ＱＮ１２をオンにして電流Ｉｒｅｆを流そうと
する力の方が、ＭＩＳＦＥＴ−ＱＰ１３をオンにして電
流２×Ｉｃｅｌｌを流そうとする力よりも、強いことと
なる。このため、センスノードＳＮの電位は、グランド
側に引っ張られて、下がることとなる。

【００３５】一方、２×Ｉｃｅｌｌの方がＩｒｅｆより
大きい場合、ＭＩＳＦＥＴ−ＱＰ１３をオンにして電流
２×Ｉｃｅｌｌを流そうとする力の方が、ＭＩＳＦＥＴ
−ＱＮ１２をオンにして電流Ｉｒｅｆを流そうとする力
よりも、強いこととなる。このため、センスノードＳＮ
の電位は、高レベル電位端子ＶＩＮＴ側に引っ張られ
て、上がることとなる。

【００３６】このことから分かるように、センスノード
ＳＮと参照ノードＲＳＮの電位差は、データに応じて極
性が異なる。この電位差を、２段目センスアンプ４ｂに
より検出する。２段目センスアンプ４ｂは図２Ａの例で
は、コンパレータであり、センスノードＳＮの参照ノー
ドＲＳＮに対する“Ｈ”，“Ｌ”に応じて、“Ｌ”，
“Ｈ”のセンス出力ＯＵＴを出すことになる。

【００３７】なお、センスアンプ４ａの出力電流と参照
電位発生回路６の出力電流の間で上述した関係を満たす
ためには、より一般的には、参照電位発生回路６のＭＩ
ＳＦＥＴ−ＱＰ２３がＭＩＳＦＥＴ−ＱＰ２２のＰ倍
（Ｐは正の任意数）の電流を流すように寸法を設定し、
一方、センスアンプ４ａでは、ＭＩＳＦＥＴ−ＱＰ１３
がＭＩＳＦＥＴ−ＱＰ１２のＱ倍（但し、Ｑ／Ｐが２）
の電流を流すように寸法を設定すればよい。

【００３８】この実施の形態では、２段目センスアンプ
４ｂの出力ＯＵＴには、センスデータを所定のタイミン
グ信号で取り込んで保持するデータ保持回路７が設けら
れている。本実施の形態では、データ保持回路７は、イ
ンバータＩＮＶ１及びＩＮＶ２を備えている。インバー
タＩＮＶ１の出力は、インバータＩＮＶ２に入力され、
このインバータＩＮＶ２の出力は、インバータＩＮＶ１
に入力される。したがって、インバータＩＮＶ１の出力
がこのデータ保持回路７の出力となる。そして、このデ
ータ保持回路７に保持されたデータが、カラム選択線Ｃ
ＳＬにより駆動されるカラムゲートＭＩＳＦＥＴ−ＱＮ
４１を介してデータ線ＤＱに転送される。

【００３９】データ保持回路７の出力には、その保持デ
ータに基づいて、所定のリフレッシュサイクルでメモリ
セルデータをリフレッシュするためのリフレッシュ回路
８が設けられている。リフレッシュ回路８は、データ保
持回路７の保持データを、リフレッシュ制御信号ＲＥＦ
ＲＥＳＨにより制御されてデータ線ＤＬに帰還するｎチ
ャネルＭＩＳＦＥＴ−ＱＮ３１により構成される。即
ち、“０”，“１”データ読み出し時、データ保持回路
７はそれぞれ、“Ｌ”，“Ｈ”出力状態となり、これが
ＭＩＳＦＥＴ−ＱＮ３１を介し、データ線ＤＬを介して
ビット線ＢＬに転送される。データ保持回路７の
“Ｌ”，“Ｈ”出力状態をそれぞれ、“０”書き込み時
のビット線“Ｌ”レベル電位ＶＢＬＬ、“１”書き込み
時のビット線“Ｈ”レベル電位ＶＢＬＨとして、これが
そのまま転送されるようにすれば、選択されたＤＲＡＭ
セルでデータがリフレッシュされる。

【００４０】ダミーセルＤＭＣには、二つのＭＩＳＦＥ
Ｔがあり、定期的にこれらに“０”，“１”データを書
き込むことが必要である。このため、データ線ＤＱを介
して、“０”，“１”データをダミーセルのＭＩＳＦＥ
Ｔ−ＭＣ０，ＭＣ１に書き込むための書き込み回路を構
成するＭＩＳＦＥＴ−ＱＮ４２が、データ線ＤＱと参照
データ線ＲＤＬの間に設けられている。

【００４１】但し、図２Ａでは、一系統のセンスアンプ
と参照電位発生回路のみ示しているが、実際には図１に
示すように、参照電位発生回路６を共有して複数系統の
センスアンプがある。この場合、リフレッシュ回路８
は、各センスアンプ系毎に必要である。

【００４２】また、図２Ｂに示すように、適当なレベル
変換回路ＬＳＣをリフレッシュ回路８の経路に設け、リ
フレッシュの際のビット線ＢＬの電位を、読み出しデー
タを保持するデータ保持回路７の電位と、異なるように
してもよい。例えば、データ保持回路７がデータ“１”
を保持している場合、レベル変換回路ＬＳＣは、ＭＩＳ
ＦＥＴ−ＱＮ３１を通じて供給されたこのデータ保持回
路７の電位を、より高い電位にシフトして、データ線Ｄ
Ｌに供給するようにしてもよい。一方、データ保持回路
７がデータ“０”を保持している場合、レベル変換回路
ＬＳＣは、ＭＩＳＦＥＴ−ＱＮ３１を通じて供給された
このデータ保持回路７の電位を、より低い電位にシフト
して、データ線ＤＬに供給するようにしてもよい。

【００４３】図３Ａのタイミング図を参照して、この実
施の形態によるデータセンス動作を具体的に説明する。
データセンス動作前、時刻ｔ０までは、プリチャージ信
号ｂＳＡＯＮ２が“Ｈ”であり、データ線ＤＬ，参照デ
ータ線ＲＤＬを介して、ビット線ＢＬ，ダミービット線
ＤＢＬは、“Ｌ”レベル（接地電位）にプリチャージさ
れる。時刻ｔ０でプリチャージ動作を停止し、時刻ｔ１
で選択ワード線ＷＬとダミーワード線ＤＷＬ１，ＤＷＬ
２が“Ｈ”レベルに立ち上がる。時刻ｔ２でセンスアン
プ活性化信号ｂＳＡＯＮ１が“Ｌ”になると、初段セン
スアンプ４ａおよび参照電位発生回路６は活性化され、
セルデータに応じて、選択ビット線ＢＬにセル電流Ｉｃ
ｅｌが流れ、ダミービット線ＤＢＬにはダミーセル電流
（参照電流Ｉｒｅｆ）が流れる。

【００４４】“０”データのセルは、しきい値が高く、
大きな電流が流れず、“１”データのセルは大きな電流
を流す。一方ダミーセルＤＭＣは、“０”，“１”デー
タセルの並列接続になっているから、“１”データのセ
ル電流Ｉｃｅｌｌ１よりも大きな電流を流す。ビット線
ＢＬ及びダミービット線ＤＢＬの電位は、セルの電流能
力の如何に拘わらず、クランプ回路５により一定値にク
ランプされる。

【００４５】上述したセル電流関係に基づいて、初段セ
ンスアンプ４ａでは、セル電流２×Ｉｃｅｌと参照電流
Ｉｒｅｆの比較により、センスノードＳＮには、“０”
データの場合参照ノードＲＳＮより低く、“１”データ
の場合参照ノードＲＳＮより高い電位が得られる。そし
て、２段目センスアンプ４ｂによりセンスノードＳＮと
参照ノードＲＳＮの電位差を判定して、“０”データの
場合“Ｌ”，“１”データの場合“Ｈ”なるセンス出力
ＯＵＴを得ることができる。

【００４６】時刻ｔ３でセンスアンプ４ａおよび参照電
位発生回路６を非活性とし、その後、データ保持回路７
に保持されたデータをカラム選択により取り出すことが
できる。この動作は図３Ａでは示しておらず、図３Ａで
はこの後リフレッシュサイクルに入る例を示している。
リフレッシュサイクルでは、読み出し時“Ｈ”とされた
ワード線ＷＬは“Ｈ”を保持し、リフレッシュ制御信号
ＲＥＦＲＥＳＨを“Ｈ”とする。

【００４７】このとき、読み出しデータ“０”，“１”
に応じてビット線ＢＬに与えられる低レベル電位ＶＢＬ
Ｌ及び高レベル電位ＶＢＬＨを、それそれ“０”，
“１”書き込みに必要な電位とすれば、選択セルＭＣで
は、読み出しデータが再度書き込まれリフレッシュされ
る。

【００４８】このリフレッシュは、ＤＲＡＭセルＭＣに
対するリフレッシュであるが、本実施の形態において
は、ＤＲＡＭセルＭＣに対するリフレッシュを開始する
前、又は、すべてのＤＲＡＭセルＭＣに対するリフレッ
シュが終了した後に、ダミーセルＤＭＣのリフレッシュ
を行う。換言すれば、本実施の形態においては、リフレ
ッシュ動作は、所定周期毎に行われる。

【００４９】図３Ｂは、ダミーセルＤＭＣのリフレッシ
ュ動作を説明するためのタイミング図である。この図３
Ｂに示すように、時刻ｔ０でダミーワード線ＤＷＬ１が
“Ｈ”レベルに立ち上がり、これより少し遅れた時刻ｔ
１で、ダミービット線ＤＢＬが低レベル電位ＶＢＬＬに
下がる。この低レベル電位ＶＢＬＬは、データ線ＤＱか
ら、ダミーカラム選択線ＤＣＳＬにより駆動されるＭＩ
ＳＦＥＴ−ＱＮ４２と、参照データ線ＲＤＬとを介し
て、ダミービット線ＤＢＬに伝えられる。これにより、
ダミーセルＤＭＣのＭＩＳＦＥＴ−ＭＣ０に“０”が書
き込まれて、リフレッシュされる。その後、時刻ｔ２で
ダミービット線ＤＢＬが低レベル電位ＶＢＬＬから０Ｖ
に戻り、時刻ｔ３でダミーワード線ＤＷＬ１が“Ｈ”レ
ベルから“Ｌ”レベルに戻る。

【００５０】続いて、時刻ｔ４でダミーワード線ＤＷＬ
２が“Ｈ”レベルに立ち上がり、これより少し遅れた時
刻ｔ５で、ダミービット線ＤＢＬが高レベル電位ＶＢＬ
Ｈに上がる。この高レベル電位ＶＢＬＨは、データ線Ｄ
Ｑから、ダミーカラム選択線ＤＣＳＬにより駆動される
ＭＩＳＦＥＴ−ＱＮ４２と、参照データ線ＲＤＬとを介
して、ダミービット線ＤＢＬに伝えられる。これによ
り、ダミーセルＤＭＣのＭＩＳＦＥＴ−ＭＣ１に“１”
が書き込まれて、リフレッシュされる。その後、時刻ｔ
６でダミービット線ＤＢＬが高レベル電位ＶＢＬＨから
０Ｖに戻り、時刻ｔ７でダミーワード線ＤＷＬ２が
“Ｈ”レベルから“Ｌ”レベルに戻る。

【００５１】このリフレッシュ動作により、ダミーセル
ＤＭＣで、二つのＭＩＳＦＥＴが“０”と“１”を保持
した状態が再書き込みされる。なお、上述したリフレッ
シュ制御信号ＲＥＦＲＥＳＨの生成や、ダミーワード線
ＤＷＬ１、ＤＷＬ２、データ線ＤＱ及びダミーカラム選
択線ＤＣＳＬの駆動は、リフレッシュ制御回路により行
われる。

【００５２】以上のようにこの実施の形態によれば、フ
ローティングのチャネルボディを持つ単純な１トランジ
スタ構造のＤＲＡＭセルを用いて、チャネルボディを記
憶ノードとするＤＲＡＭが得られる。データセンス回路
は、基準電流源となるダミーセルを用意し、セル電流を
そのダミーセルの電流と比較することにより、データを
判定するようにしている。特に実施の形態では、ダミー
セルとして、“０”データを書き込んだセルと“１”デ
ータを書き込んだセルの二つを併設して、このダミーセ
ルにより決まる参照電流Ｉｒｅｆを基準として、セル電
流Ｉｃｅｌの２倍の電流２×Ｉｃｅｌの大小比較を行っ
ている。これにより、“０”，“１”のセル電流の差が
小さいようなＤＲＡＭセルの場合であっても、確実なデ
ータ判定が可能になる。

【００５３】また、データセンス時のビット線、ダミー
ビット線の電位上昇を抑えるクランプ回路を設けること
により、読み出し動作において、選択セルやダミーセル
が“１”書き込みの条件を満たすことがなく、誤書き込
みが防止される。また、電流読み出し型のメモリセルを
用いたＥＥＰＲＯＭ等の不揮発性半導体メモリでは、例
えばビット線を電源電圧Ｖｄｄにプリチャージする方式
が用いられるが、この実施の形態のＤＲＡＭセルで同様
のプリチャージ方式を用いたとすると、ワード線を立ち
上げたときに５極管動作して誤書き込みが生じる。これ
に対してこの実施の形態では、ビット線プリチャージを
接地電位として、セル電流検出を行うようにしているた
め、誤書き込みが防止される。

【００５４】図９は、別の実施の形態によるデータセン
ス回路の要部構成を、図２Ａと対応させて示している。
この実施の形態では、クランプ回路５のｎチャネルＭＩ
ＳＦＥＴ−ＱＮ１のゲートに固定のバイアス電圧ＢＩＡ
Ｓを与えている。このクランプ方式の場合、ビット線及
びダミービット線の電位上昇を、ＢＩＡＳ−Ｖｔｈ（Ｖ
ｔｈ：ＱＮ１のしきい値電圧）に抑えることができる。
従って、バイアス電圧ＢＩＡＳを選択することにより、
確実に誤書き込みを防止することが可能になる。

【００５５】この発明は上記実施の形態に限られない。
例えば実施の形態では、ダミーセルとして、“０”，
“１”データが書かれた一個ずつのセルトランジスタに
より構成したが、それぞれ複数個ずつとしてもよい。こ
れにより、“０”，“１”データのセル電流のばらつき
を平均化した参照電流を発生させることができ、より確
実なデータ判定が可能になる。

【００５６】一般にＮ対のセルトランジスタの併設によ
りダミーセルを構成すると、参照電流は、Ｉｒｅｆ＝Ｎ
（Ｉｃｅｌｌ０＋Ｉｃｅｌｌ１）となる。ここで、Ｎは
自然数である。このとき、参照電位発生回路６を上記実
施の形態と同様に、１対１のカレントミラーによる出力
電流を生成するものとした場合、初段センスアンプ４ａ
のカレントミラーは、１対２Ｎの電流比となるように設
計すればよい。

【００５７】より一般的には、Ｎ対のセルトランジスタ
によりダミーセルを構成した場合、参照電位発生回路６
のＭＩＳＦＥＴ−ＱＰ２３がＭＩＳＦＥＴ−ＱＰ２２の
Ｐ倍（Ｐは正の任意数）の電流を流すように寸法を設定
し、一方、センスアンプ４ａでは、ＭＩＳＦＥＴ−ＱＰ
１３がＭＩＳＦＥＴ−ＱＰ１２のＱ倍（但し、Ｑ／Ｐが
２Ｎ）の電流を流すように寸法を設定すればよい。

【００５８】また上記実施の形態では、フローティング
のチャネルボディを記憶ノードとする一つのＭＩＳＦＥ
ＴをＤＲＡＭセルとするＤＲＡＭを説明したが、実施の
形態のデータセンス回路は、他の各種の電流読み出し型
のメモリセルを用いた半導体メモリに対しても適用可能
である。

【００５９】

【発明の効果】以上述べたように、この発明によれば、
電流読み出し型のメモリセルを用いた場合の好ましいデ
ータセンス回路を備えた半導体メモリ装置を提供するこ
とができる。

【図面の簡単な説明】

【図１】この発明の実施の形態によるＤＲＡＭのセルア
レイとデータセンス回路の構成を示す図である。

【図２Ａ】図１の要部の具体的構成を示す図である。

【図２Ｂ】図２に示した要部の具体的構成の変形を示す
図である。

【図３Ａ】同データセンス回路の動作を説明するための
タイミング図である。

【図３Ｂ】ダミーセルに対するリフレッシュ動作を説明
するためのタイミング図である。

【図４】実施の形態のＤＲＡＭセルの構造を示す図であ
る。

【図５】同ＤＲＡＭセルのセルアレイ構成を示す図であ
る。

【図６】実施の形態の他のＤＲＡＭセル構造を示す図で
ある。

【図７】同ＤＲＡＭセルのセルアレイ構成を示す図であ
る。

【図８】実施の形態のＤＲＡＭセルのチャネルボディ電
位とゲート電位の関係を示す図である。

【図９】他の実施の形態によるＤＲＡＭの要部構成を示
す図である。

【符号の説明】

１ＤＲＡＭセルアレイ２ａビット線選択回路３データセンス回路４ａ初段センスアンプ４ｂ２段目センスアンプ５クランプ回路６参照電位発生回路７ラッチ回路８リフレッシュ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者大澤隆神奈川県川崎市幸区小向東芝町１番地株式会社東芝マイクロエレクトロニクスセンター内Ｆターム(参考） 5F083 AD69 GA11 HA02 LA03 5M024 AA40 BB14 BB15 BB35 CC18 CC20 CC57 CC72 FF07 HH01 PP01 PP02 PP03 PP05 PP07 PP10

Claims

【特許請求の範囲】

【請求項１】データを保持するメモリセルが配列され
た、メモリセルアレイと、基準電流を発生する基準電流発生回路と、前記基準電流発生回路が発生した前記基準電流に基づい
て、参照ノードに参照電位を発生する、参照電位発生回
路と、選択されたメモリセルのセル電流に基づいて出力電流を
生成して、この出力電流と前記基準電流とに基づいて、
センスノードにデータ電位を発生する、第１のセンス回
路と、前記センスノードのデータ電位と前記参照ノードの参照
電位とを比較して、前記選択されたメモリセルが保持し
ているデータを検出する、第２のセンス回路と、を備えることを特徴とする半導体メモリ装置。
【請求項２】前記メモリセルは、フローティングのチャ
ネルボディを有するＭＩＳＦＥＴであり、前記メモリセルは、前記チャネルボディを第１の電位に
設定した第１データ状態と第２の電位に設定した第２デ
ータ状態とを有する、ことを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】前記基準電流発生回路は、複数のＭＩＳＦ
ＥＴを備えており、前記基準電流発生回路のＭＩＳＦＥ
Ｔの構造は、前記メモリセルのＭＩＳＦＥＴの構造と同
じである、ことを特徴とする請求項２に記載の半導体メ
モリ装置。
【請求項４】前記基準電流発生回路は、前記第１データ状態に設定されるＮ個（Ｎは自然数）の
第１のＭＩＳＦＥＴと、前記第２データ状態に設定されるＮ個の第２のＭＩＳＦ
ＥＴと、を備えており、前記第１のＭＩＳＦＥＴ及び前記第２のＭＩＳＦＥＴの
構造は、前記メモリセルのＭＩＳＦＥＴの構造と同じで
ある、ことを特徴とする請求項２に記載の半導体メモリ
装置。
【請求項５】前記第１のＭＩＳＦＥＴを所定周期毎に第
１データ状態に設定し、前記第２のＭＩＳＦＥＴを所定
周期毎に第２データ状態に設定する、設定回路をさらに
備える、ことを特徴とする請求項４に記載の半導体メモ
リ装置。
【請求項６】前記メモリセルは、フローティングのチャ
ネルボディを有するＭＩＳＦＥＴであり、前記メモリセルは、ドレインがビット線に、ゲートがワ
ード線にそれぞれ接続されて、チャネルボディを第１の
電位に設定した第１データ状態と第２電位に設定した第
２のデータ状態とを有する、ことを特徴とする請求項１記載の半導体メモリ装置。
【請求項７】前記第１データ状態は、前記メモリセルを
５極管動作させ、ドレイン接合近傍でインパクトイオン
化を起こして生成した多数キャリアをチャネルボディに
保持することにより設定され、前記第２データ状態は、前記メモリセルのチャネルボデ
ィとドレインとの接合に順バイアス電流を流してチャネ
ルボディの多数キャリアを放出することにより設定され
る、ことを特徴とする請求項６記載の半導体メモリ装置。
【請求項８】前記基準電流発生回路は、複数のＭＩＳＦ
ＥＴを備えており、前記基準電流発生回路のＭＩＳＦＥ
Ｔの構造は、前記メモリセルのＭＩＳＦＥＴの構造と同
じである、ことを特徴とする請求項７に記載の半導体メ
モリ装置。
【請求項９】前記基準電流発生回路は、前記第１データ状態に設定されるＮ個（Ｎは自然数）の
第１のＭＩＳＦＥＴと、前記第２データ状態に設定されるＮ個の第２のＭＩＳＦ
ＥＴと、を備えていることを特徴とする請求項８に記載の半導体
メモリ装置。
【請求項１０】前記第１のＭＩＳＦＥＴのゲートは第１
のダミーワード線に接続され、ドレインはダミービット
線に接続されており、前記第２のＭＩＳＦＥＴのゲートは第２のダミーワード
線に接続され、ドレインは前記ダミービット線に接続さ
れている、ことを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】前記参照電位発生回路は、前記ダミービット線の電流源負荷となる第１のｐチャネ
ルＭＩＳＦＥＴと、この第１のｐチャネルＭＩＳＦＥＴと共にカレントミラ
ー回路を構成してドレインが前記参照ノードに接続され
た、第２のｐチャネルＭＩＳＦＥＴと、ゲートとドレインが前記参照ノードに共通接続され、ソ
ースが第１の基準電位に接続された第１のｎチャネルＭ
ＩＳＦＥＴと、を備えて構成されていることを特徴とする請求項１０に
記載の半導体メモリ装置。
【請求項１２】前記第２のｐチャネルＭＩＳＦＥＴは、
前記第１のｐチャネルＭＩＳＦＥＴのＰ倍（Ｐは正の任
意数）の電流を流すように寸法が設定されている、こと
を特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】前記第１のセンス回路は、前記ビット線の電流源負荷となる第３のｐチャネルＭＩ
ＳＦＥＴと、この第３のｐチャネルＭＩＳＦＥＴと共にカレントミラ
ー回路を構成してドレインが前記センスノードに接続さ
れた、第４のｐチャネルＭＩＳＦＥＴと、ドレインが前記センスノードに接続され、ソースが第１
の基準電位に接続され、ゲートが前記参照ノードに接続
された、第２のｎチャネルＭＩＳＦＥＴと、を備えていることを特徴とする請求項１２に記載の半導
体メモリ装置。
【請求項１４】前記第４のｐチャネルＭＩＳＦＥＴは、
第３のｐチャネルＭＩＳＦＥＴのＱ倍の電流を流すよう
に寸法が設定されており、前記第２のｎチャネルＭＩＳＦＥＴは、前記第１のｎチ
ャネルＭＩＳＦＥＴと同じ寸法に設定されている、ことを特徴とする請求項１３に記載の半導体メモリ装
置。
【請求項１５】前記参照電位発生回路は、データセンス
前に、ダミービット線を第２の基準電位に設定する第１
のプリチャージ用ＭＩＳＦＥＴをさらに備え、前記第１のセンス回路は、データセンス前に、ビット線
を第２の基準電位に設定する第２のプリチャージ用ＭＩ
ＳＦＥＴをさらに備える、ことを特徴とする請求項１４に記載の半導体メモリ装
置。
【請求項１６】前記第１のセンス回路と前記ビット線の
間に設けられた、ビット線の電位上昇を抑制する、第１
のクランプ回路と、前記参照電位発生回路と前記ダミービット線の間に設け
られた、ダミービット線の電位上昇を抑制する、第２の
クランプ回路と、をさらに備えることを特徴とする請求項１４に記載の半
導体メモリ装置。
【請求項１７】前記第１のクランプ回路は、ビット線の
電位により負帰還制御される第３のｎチャネルＭＩＳＦ
ＥＴを備えており、前記第２のクランプ回路は、ダミービット線の電位によ
り負帰還制御される第４のｎチャネルＭＩＳＦＥＴを備
えている、ことを特徴とする請求項１６に記載の半導体メモリ装
置。
【請求項１８】前記第１のクランプ回路は、ゲートに固
定バイアス電位が与えられた第５のｎチャネルＭＩＳＦ
ＥＴを備えており、前記第２のクランプ回路は、ゲートに固定バイアス電位
が与えられた第６のｎチャネルＭＩＳＦＥＴを備えてい
る、ことを特徴とする請求項１６に記載の半導体メモリ装
置。
【請求項１９】前記第２のセンス回路の出力に、前記第
２のセンス回路が検出したデータを保持するデータ保持
回路をさらに備える、ことを特徴とする請求項１４に記
載の半導体メモリ装置。
【請求項２０】前記第１のＭＩＳＦＥＴを所定周期毎に
第１データ状態に設定し、前記第２のＭＩＳＦＥＴを所
定周期毎に第２データ状態に設定する、設定回路をさら
に備える、ことを特徴とする請求項１４に記載の半導体
メモリ装置。
【請求項２１】前記基準電流発生回路及び前記参照電位
発生回路は、複数の前記第１のセンス回路及び前記第２
のセンス回路で共有される、ことを特徴とする請求項１
に記載の半導体メモリ装置。
【請求項２２】前記第１のセンス回路は、ビット線選択
回路により複数のビット線のなかから選択されたビット
線に接続される、ことを特徴とする請求項１記載の半導
体メモリ装置。