CN103038881A - 集成存储器阵列及形成存储器阵列的方法 - Google Patents

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Abstract

一些实施例包含形成存储器阵列的方法。可图案化半导体材料板的堆叠以将所述板细分成若干片。可沿着所述片的侧壁边缘形成导电层。接着，可将所述片图案化成导线阵列，其中所述阵列具有若干垂直列及水平行。个别导线可具有接合到所述导电层的第一端、可具有与所述第一端成相对关系的第二端，且可具有位于所述第一与第二端之间的中间区。可沿着所述中间区形成栅极材料。可在所述导线的所述第二端处形成存储器单元结构。可经由所述存储器单元结构将多个垂直延伸电互连件连接到所述导线，其中个别垂直延伸电互连件沿着所述阵列的个别列。一些实施例包含并入到集成电路中的存储器阵列。

Description

集成存储器阵列及形成存储器阵列的方法
技术领域
本发明涉及集成存储器阵列及形成存储器阵列的方法。
背景技术
集成电路是已跨越半导体材料制造的小型电子电路。存储器存储是可由集成电路实现的功能类型中的一者。存储器存储通常利用大的等同组件阵列。
集成存储器的制作的持续目标是增加存储器组件的集成水平，且因此增加可跨越给定量的半导体底材面积(real estate)提供的存储器的量。此可使得能够跨越小芯片提供大量存储器，此在众多应用(例如，消费型电子器件)中可为有价值的。
减小现有存储器阵列的规模正变得日益困难，且因此将期望开发用于存储器阵列的新布置。将进一步期望此些新布置将适合于借助现有技术制作。
发明内容
附图说明
图1及2分别是集成存储器阵列的实例性实施例的图解三维视图及图解横截面侧视图。
图3是在形成存储器阵列的实例性实施例方法的一处理阶段所展示的构造的图解横截面侧视图。
图4是在继图3的处理阶段之后的处理阶段所展示的图3的构造的图解横截面侧视图。
图5是在图4的处理阶段所展示的图4的构造的一部分(具体来说，图4中标示为“5”的部分)的图解三维视图。
图6到15是在形成存储器阵列的实例性实施例方法的连续处理阶段所展示的图5的部分的图解三维视图，其中图6的处理阶段跟在图5的处理阶段之后。
图16是在图15的图解说明中被挡住的图15的结构中的数种结构的图解三维视图。
图17到19是在形成存储器阵列的实例性实施例方法的连续处理阶段所展示的图5的部分的图解三维视图，其中图17的处理阶段跟在图15的处理阶段之后。
图20是沿着图19的线20-20的图解横截面侧视图。
图21是在继图19的处理阶段之后的处理阶段所展示的图5的部分的图解三维视图。
图22是沿着图21的线22-22的图解横截面侧视图。
图23是在继图21的处理阶段之后的处理阶段所展示的图5的部分的图解三维视图。
图24是沿着图23的线24-24的图解横截面侧视图。
图25是在继图23的处理阶段之后的处理阶段所展示的图5的部分的图解三维视图。
图26是沿着图25的线26-26的图解横截面侧视图。
图27是在继图25的处理阶段之后的处理阶段所展示的图5的部分的图解三维视图。
图28是沿着图27的线28-28的图解横截面侧视图。
图29是在图27的处理阶段形成的集成存储器阵列的各种导电结构的图解三维视图。
图30是根据用于编程存储器单元阵列内的存储器单元的实例性实施例方法在继图28的处理阶段之后的处理阶段所展示的图28的构造的图解横截面侧视图。
图31是计算机实施例的图解视图。
图32是展示图31计算机实施例的母板的特定特征的框图。
图33是电子系统实施例的高级框图。
图34是存储器装置实施例的简化框图。
具体实施方式
一些实施例涉及适于并入到集成电路中的新垂直存储器设计，且涉及形成垂直存储器的方法。所述垂直存储器可使得能够实现比可借助常规平面存储器实现的集成水平更高的集成水平，且可适于借助现有技术制作以使得其可以相对低成本制作。在一些实施例中，垂直存储器利用与半导体材料导线门控连接的场效应晶体管(FET)切换装置，且利用形成于所述导线的端处的数据存储结构。所述导线及数据存储结构由存储器单位单元共同构成，且可垂直堆叠此些存储器单位单元以跨越半导体底材面积的给定区形成高密度的存储器单位单元。在一些实施例中，个别存储器单位单元可具有对应于小于或等于25纳米的特征大小。
参考图1到30描述集成存储器阵列的实例性实施例及形成集成存储器阵列的实例性方法。
图1及2展示包括实例性存储器阵列的构造10的一部分。所述构造以三维视图展示于图1中。用于图1的坐标系统的三个主轴展示于所述图的左上角中。所述坐标系统具有对应于“X”轴的第一水平轴3、对应于“Y”轴的第二水平轴5及对应于“Z”轴的垂直轴7。三个主轴3、5及7彼此正交。
构造10包含多个垂直间隔开的水平延伸层12、14、16及18。此些层包括导电线20及22，其中所述导电线沿着轴5的水平方向延伸。在一些实施例中，此些线可称为“主要”沿着轴5的方向延伸以指示沿着此轴的线的线性可存在较小变化。
导电线20及22可包括任何适合的组合物或若干组合物的组合。在一些实施例中，线20可包括一种或一种以上金属及/或一种或一种以上含金属化合物、基本上由一种或一种以上金属及/或一种或一种以上含金属化合物组成或者由一种或一种以上金属及/或一种或一种以上含金属化合物组成。举例来说，线20可包括金属硅化物(例如，硅化钨、硅化钽、硅化钛、硅化钴、硅化镍等等)、基本上由金属硅化物(例如，硅化钨、硅化钽、硅化钛、硅化钴、硅化镍等等)组成或者由金属硅化物(例如，硅化钨、硅化钽、硅化钛、硅化钴、硅化镍等等)组成。在此些实施例中，线22可包括经导电掺杂的半导体材料，例如，经导电掺杂的硅。
虽然展示导电层12、14、16及18包括两个邻近的不同导电材料线20及22，但在其它实施例中，所述层可包括仅单个导电材料线，且在又一些实施例中，所述层可包括两个以上导电材料线。
构造10还包含接合到层12、14、16及18且沿着轴3的方向水平延伸的多个导线24到39。在一些实施例中，所述导线可称为“主要”沿着轴3的方向延伸以指示沿着此轴的线的线性可存在较小变化。
导线24到39包括半导体材料，例如，硅与锗中的一者或两者。所述导线具有接合到所述层的第一端40(仅针对导线24标示)，且具有与所述第一端成相对关系的第二端42(仅针对导线24标示)。
导线24到39被布置成二维阵列，其中此阵列的维度中的一者是沿着水平轴5，且所述阵列的维度中的另一者是沿着垂直轴7。所述二维阵列可视为包括沿着水平轴5的行，且视为包括沿着垂直轴7的列。
层12、14、16及18互连沿着所述阵列的行的导线(例如，层18互连沿着所述阵列的一行的导线24到27)。
图2展示沿着正交于图1的轴3的平面(具体来说，沿着平行于图1的轴5的平面)的横截面，且展示导线24到39沿着此横截面是正方形形状。在其它实施例中，所述导线可沿着图2的横截面具有其它形状，包含(例如)圆形、卵形、椭圆形、矩形等等。
栅极电介质46(在图1中仅标示其中的一些，但在图2中标示全部)是沿着导线24到39的外边缘。在所展示的实施例中，所述导线具有正方形横截面形状，且所述栅极电介质是沿着此正方形形状的相对侧壁形成。因此，所述栅极电介质仅部分地环绕个别导线。在其它实施例中，所述栅极电介质可完全环绕个别导线。
栅极电介质46可包括任何适合的组合物或若干组合物的组合，且在一些实施例中可包括二氧化硅、基本上由二氧化硅组成或由二氧化硅组成。所述栅极电介质可为同质的，如图所展示，或可包括多种不同材料。
围绕导线24到39提供导电栅极材料48。在所展示的实施例中，栅极材料48形成主要沿垂直方向(即，主要沿着轴7)延伸的栅极结构50。展示栅极材料48接触导线24到39中的每一者的两个相对侧上的栅极电介质46。在其它实施例中，栅极电介质46可完全环绕个别导线，且栅极材料48也可完全环绕个别导线。
虽然展示所述栅极结构包括单种同质材料48，但在其它实施例中，所述栅极结构可包括两种或两种以上不同材料。栅极结构50的各种材料可包括任何适合的组合物或若干组合物的组合。在一些实施例中，此些材料可包括各种金属(例如，钛、钨、钴、镍等等)、含金属组合物(例如，金属氮化物、金属硅化物等等)及经导电掺杂的半导体材料(例如，经导电掺杂的硅、经导电掺杂的锗等等)中的一者或一者以上。
导线24到39可视为具有位于第一端40与第二端42之间的中间区44(图2，且仅针对导线24标示)。在图1中未标示所述中间区，这是因为此些区被栅极结构50挡住。
存储器单元结构52(图1)形成于导线24到39的端处。所述存储器单元结构可替代地称为数据存储结构，且可为适于将数据存储于存储器单元中的任何结构。虽然展示所述栅极结构为同质的，但在一些实施例中，所述栅极结构可包括多种不同材料。
在一些实施例中，存储器单元结构52可对应于单次可编程结构、电阻RAM(即，在切换之后即刻改变电阻的存储器；包含相变存储器、氧化物RAM等等)、多次可编程装置等等。在一些实施例中，所述存储器单元结构可为反熔丝结构；例如，将吉格士D.特里维第(Jigish D.Trivedi)列为发明人且将美光科技公司(Micron Technology，Inc.)列为受让人的第7,210,224号美国专利中所描述类型的结构。在一些实施例中，所述存储器单元结构可对应于MRAM结构；例如，将约珥A.德鲁斯(Joel A.Drewes)列为发明人且将美光科技公司列为受让人的第7,214,547号美国专利中所描述类型的结构。在一些实施例中，所述存储器单元结构可为相变存储器结构；例如，分别将克里斯蒂A.坎贝尔(Kristy A.Campbell)及刘军(Jun Liu)列为发明人且将美光科技公司列为受让人的第7,332,735号及第7,511,984号美国专利中所描述类型的结构。
如果存储器单元结构52对应于反熔丝结构，那么其可含有位于一对电极之间的薄电介质材料层。在操作中，可使足够电压通过以击穿电介质且借此致使所述电极彼此电接触。可通过所述结构是已熔断反熔丝还是未熔断的反熔丝来指定存储器单元结构的编程状态。展示存储器单元结构52为同质的，且在一些实施例中，其可对应于反熔丝结构的薄电介质。在其它实施例中，所述存储器单元结构可不为同质的，而是可包括其之间具有薄电介质材料层的一对导电电极。
如果存储器单元结构52对应于MRAM结构，那么所述存储器单元结构可包括一对磁性材料及位于所述磁性材料之间的非磁性材料。在操作中，可相对于所述磁性材料中的一者中的磁矩的定向比较所述磁性材料中的另一者中的磁矩的定向以确定所述存储器单元结构的编程状态。
如果存储器单元结构52对应于相变存储器结构，那么所述存储器单元结构可包括相变材料，例如，各种硫属化合物。
将多个单元串配置为垂直延伸电互连件(具体来说，垂直延伸杆)54、56、58及60(图1)，其沿着导线的列延伸(例如，杆54沿着包括导线24、28、32及36的一列延伸)且经由存储器单元结构52电连接到所述导线。杆54、56、58及60可包括任何适合的导电材料或若干材料的组合，且可(例如)包括各种金属(例如，钛、钨、钴、镍等等)、含金属组合物(例如，金属氮化物、金属硅化物等等)及经导电掺杂的半导体材料(例如，经导电掺杂的硅、经导电掺杂的锗等等)中的一者或一者以上。杆54、56、58及60以幻影图展示于图1中使得其它结构经由所述杆可见。
展示层12、14、16及18分别电连接到电路61到64；展示栅极结构50电连接到电路65；且展示垂直杆54、56、58及60分别电连接到电路66到69。电路的大部分是用方框图解说明，且应理解，所述电路可为任何适合的电路。所述电路可接近构造10的各种结构提供于任何适合的位置中。举例来说，所述电路中的至少一些部分可位于所述构造下方，所述电路中的至少一些部分可横向邻近所述构造，及/或所述电路中的至少一些部分可位于所述构造上方。所述电路对应于用于从构造10的存储器阵列读取及/或写入的逻辑及布线。
针对电路69展示实例性电路。此实例性电路包含具有栅极72以及源极/漏极区74及76的晶体管70。所述栅极电连接到行线78，所述源极/漏极区中的一者电连接到杆60，且所述源极/漏极区中的另一者连接到位线80。
导线24到39可经掺杂使得此些导线结合栅极结构50形成多个晶体管装置。具体来说，所述导线的中间区44可经掺杂以对应于所述晶体管装置的沟道区，且所述导线的端40及42可经掺杂以对应于所述晶体管装置的源极/漏极区。在操作中，通过栅极结构50的电流可用于经由所述导线的中间部分中的沟道区将所述导线的端处的源极/漏极区彼此门控耦合。可利用各种电路61到69在使电流通过栅极结构50时唯一地寻址个别存储器单元结构52。举例来说，电路61在导线24的端处电连接到存储器单元结构52，且电路66经由垂直杆54电连接到相同存储器单元结构。因此，可共同利用电路61及66来编程此存储器单元结构及/或读取此存储器单元结构的经编程状态。如果所述存储器单元结构为反熔丝装置，那么所述编程可包括在电路61与电路66之间提供足够电压差以熔断反熔丝；且后续读取可包括断定流过存储器结构的电流是对应于已熔断反熔丝装置还是对应于未熔断反熔丝装置。
虽然展示构造10具有位于垂直间隔开的层12、14、16及18之间、位于邻近导线之间及位于邻近垂直杆54、56、58及60之间的间隙；但可在此些间隙中提供任何适合的电介质材料以将各种电组件彼此电隔离。
构造10可形成为由半导体衬底支撑的集成电路，且可利用任何适合的制作工艺形成。参考图3到30描述实例性工艺。
参考图3，半导体构造100分别包括第一材料102与第二材料104的交替层。所述材料由衬底101支撑。
衬底101可包括(例如)轻掺杂有本底p型掺杂剂的单晶硅、基本上由(例如)轻掺杂有本底p型掺杂剂的单晶硅组成或者由轻掺杂有本底p型掺杂剂的单晶硅组成，且可称为半导体衬底。术语“半导体衬底”意指包括半导电材料的任何构造，包含(但不限于)块体半导电材料，例如半导电晶片(单独地或在其上包括其它材料的组合件中)，及半导电材料层(单独地或在包括其它材料的组合件中)。术语“衬底”意指任何支撑结构，包含(但不限于)半导体衬底。
将第二材料104最终图案化成类似于图1的导线24到39的导线。因此，第二材料104包括半导体材料，且在一些实施例中可包括硅与锗中的一者或两者、基本上由硅与锗中的一者或两者组成或者由硅与锗中的一者或两者组成。
在一些实施例中，第一材料102可相对于第二材料104选择性地移除。在此些实施例中，材料102及104两者均可对应于半导体材料，但可在组成及/或掺杂上彼此不同。举例来说，材料102及104中的一者可包括硅而非锗；而另一者包括锗而非硅。作为另一实例，材料102及104中的一者可由硅组成，而另一者包括硅与锗的组合、基本上由硅与锗的组合组成或者由硅与锗的组合组成。作为另一实例，材料102与104两者可对应于经掺杂的硅，但所述材料中的一者可经p型掺杂且另一者可经n型掺杂。
在所展示的实施例中，势垒材料106提供于材料102与104之间。在其中材料102与104之间的差别为掺杂剂类型及/或浓度的实施例中，所述势垒材料可用于防止掺杂剂在层102与104之间散布。在其它实施例中，可省略所述势垒材料。材料106可包括任何适合的组合物，且在一些实施例中，可为电绝缘材料。举例来说，材料106可包括二氧化硅、基本上由二氧化硅组成或者由二氧化硅组成。
在一些实施例中，第一材料102为电绝缘材料。举例来说，所述第一材料可包括二氧化硅、基本上由二氧化硅组成或者由二氧化硅组成。在此些实施例中可省略势垒材料106，使得材料102与104直接抵靠在彼此上堆叠。在其中材料102为电绝缘材料的实施例中，材料102可视为以电绝缘薄片的形式提供于材料104的垂直堆叠板之间。
交替的材料102与104可借助任何适合的处理形成于衬底101上方。举例来说，所述交替的材料可通过外延生长从衬底101的表面上方形成；及/或可利用化学气相沉积(CVD)及/或原子层沉积(ALD)沉积于衬底101的表面上方。在其中提供势垒材料106的实施例中，此势垒材料可利用任何适合的处理形成；包含(例如)CVD及ALD中的一者或两者。
在所展示的实施例中，材料102及104形成于延伸到衬底101中的沟槽内。在其它实施例中，材料102及104可跨越衬底101的非沟槽化上表面形成，而非在沟槽内形成。
虽然展示衬底101为同质的，但在一些实施例中，可存在在形成交替的材料102与104之前跨越衬底101或在衬底101内形成的电路。举例来说，图1的电路61到69中的一些电路可在形成交替的材料102与104之前提供于衬底101上方或衬底101内。
参考图4，相对于材料104选择性地移除材料102及106(图3)以留下材料104的垂直间隔开的板108的堆叠。所述板通过间隙103而彼此间隔开。
可通过形成延伸穿过材料102、104及106的开口(未展示)且接着在此些开口内提供蚀刻剂来移除材料102及106；其中所述蚀刻剂相对于材料104而对材料102及106具选择性。虽然展示已移除材料106，但在其它实施例中，可仅移除材料102；且因此材料104及106在图4的处理阶段可保留。
材料102相对于材料104的选择性移除可包括任何适合的处理。在一些实施例中，材料102包括锗且材料104由硅组成；且材料102的移除利用氢氟酸、硝酸、乙酸、过氧化氢、氢氧化铵、臭氧及HCl中的一者或一者以上。在一些实施例中，材料102包括经p型掺杂的硅，且材料104包括经n型掺杂的硅，且材料102的选择性移除利用四甲基氢氧化铵。
所展示的实施例具有四个垂直间隔开的板108。垂直间隔开的板的数目可经选择以沿着图1中所展示类型的存储器阵列的一列实现所要数目个导线，且因此可为大于4的数目。
在沟槽内形成交替材料的优点是所述沟槽的侧壁可辅助支撑垂直间隔开的板108。在所展示的实施例中，垂直间隔开的板108仅由所述沟槽的其中已形成所述板的侧壁支撑。在其它实施例中，可在所述板之间提供间隔件(未展示)以支撑所述板。
图5与衬底101隔离地展示对应于垂直间隔开的板108的图4的一部分的三维视图。图5的三维视图利用上文参考图1所论述的相同坐标系统，且因此坐标轴3、5及7展示于图5的左上角中。将与衬底101隔离地展示剩余的图6到30以便简化所述图式，但应理解，图6到30中所展示的各种结构将由半导体衬底101支撑。
在其中材料102(图3)包括电绝缘材料的实施例中，可省略图4的处理，使得所述绝缘材料在后续处理步骤保留于垂直板之间。因此，在一些实施例中，图5的结构将在如在所述图中展示为间隙103的区内包括绝缘材料102的薄片。
参考图6，在垂直堆叠的板108上方形成经图案化掩模110。掩模110包括通过间隙114彼此间隔开的多个特征112。特征112可由任何适合的材料形成；包含(例如)硬掩模材料(例如，金属氮化物、氮化硅等等)。如果特征112包括硬掩模材料，那么可通过以下操作将此材料形成为所展示的图案：最初跨越顶板108的上表面形成所述材料的均匀层；接着在所述硬掩模材料上方形成经光刻图案化的光致抗蚀剂，将图案从所述光致抗蚀剂转移到所述硬掩模材料中，且随后移除所述光致抗蚀剂以留下所展示的构造。在其它实施例中，所述光致抗蚀剂可在图6的处理阶段保留于所述硬掩模材料上方。
参考图7，借助适合的蚀刻(例如，反应性离子蚀刻)使间隙114延伸穿过板108(图6)。此将所述板细分成多个平面片116。在细分所述板之前，可在所述板之间及所述板下方各种位置处提供间隔件、栅格或其它支撑结构(未展示)以支撑各种平面片。
在其中不移除图3的材料102的实施例中(即，在上文参考图3到5所论述的实施例中，其中材料102的绝缘材料薄片保留于展示为间隙103的位置中)，将使图7的蚀刻进行穿过包括交替的材料102与104的堆叠。此蚀刻可视为将板108(图6)细分成若干平面片116，且视为将绝缘材料102(图3)细分成位于平面薄片之间的绝缘间隔件(所述绝缘间隔件将位于图7中的间隙103的位置中)。
参考图8，移除掩模110(图7)，且用新掩模118替换。掩模118包括通过间隙122彼此间隔开的多个特征120。间隙122比已由先前掩模110(图6)界定的间隙114(图6)宽。掩模118可由任何适合的材料或若干材料的组合形成；包含(例如)硬掩模材料与光致抗蚀剂中的一者或两者。
在提供掩模118后，经由间隙122植入掺杂剂以沿着平面片116的半导体材料104的侧壁形成植入区124。在一些实施例中，所述掺杂剂可为n型。在此些实施例中，植入区124可包括“n”掺杂剂含量或“n+”掺杂剂含量，且在任何情况下将为经导电掺杂的区。
在形成植入区124之后，可移除掩模118以留下图9中所展示的构造。
参考图10，在平面片106之间形成绝缘材料126。绝缘材料126可包括任何适合的组合物，且在一些实施例中可包括二氧化硅、基本上由二氧化硅组成或由二氧化硅组成。绝缘材料126可借助任何适合的处理形成，包含(例如)CVD与ALD中的一者或两者。在其中材料102(图3)为绝缘材料(例如，二氧化硅)且省略图4的处理使得材料102在图8的处理阶段保留于平面片116之间(而非间隙103)的实施例中，所述平面片之间的绝缘材料可为材料102而非材料126。
绝缘材料126在平面片116之间形成间隔件128，且还在最上平面片116上方形成间隔件128。沿着最低平面片116的底部也可存在绝缘材料，但此并未展示于图10中。所展示的构造包括交替材料104与126的堆叠；或替代地视为包括交替平面片116与间隔件128的堆叠。
在形成绝缘材料126之后，间隙114保留于平面片116之间。如果所述绝缘材料的形成填充或部分填充此些间隙，那么可进行额外掩蔽及蚀刻以重新建立所述间隙且形成图10的构造。
在形成绝缘材料126之后，使构造100经受硅化条件以沿着经掺杂区124的外边缘形成硅化物130。硅化物130沿着半导体材料104的侧壁边缘形成导电层131，其中此些层类似于图1中描述为层12、14、16及18的那些层。层131为线性的，且主要沿着图中所展示的三维坐标系统的水平轴5延伸。
硅化物130可包括任何适合的组合物，且可(例如)包括硅化钴、硅化镍、硅化钛等等中的一者或一者以上、基本上由硅化钴、硅化镍、硅化钛等等中的一者或一者以上组成或者由硅化钴、硅化镍、硅化钛等等中的一者或一者以上组成。
硅化反应为可用于沿着平面片116的侧壁边缘形成导电流道的许多方法中的一种。另一实例性方法是使此些侧壁边缘横向凹入以在下伏间隔件128上方形成间隙，且接着用一种或一种以上导电材料(例如，各种金属、含金属组合物及经导电掺杂的半导体材料中的一者或一者以上)填充此些间隙。
参考图11，在材料104/126的堆叠上方形成经图案化掩模132(以虚线展示)，且使用所述掩模图案化间隙114内的填料以使得所述间隙被填充有绝缘材料134。绝缘材料134可具有任何适合的组合物，且在一些实施例中，可包括二氧化硅、基本上由二氧化硅组成或者由二氧化硅组成。可在间隙114内及掩模132上方沉积所述绝缘材料，且接着可使用化学机械抛光(CMP)或其它适合的处理从所述掩模上方移除所述绝缘材料。在后续处理中，可移除所述掩模以留下图12的构造。此构造具有在材料104/126的堆叠的最上表面上面延伸的材料134的轨135。
参考图13，在经堆叠材料104/126上方形成掩蔽材料136且将其图案化成掩模。所述经图案化掩模具有沿着轨135延伸的段138，且具有正交于段138延伸的段140。在一些实施例中，段138及140可相对于彼此依序形成。
掩蔽材料136可为硬掩模材料(例如，金属氮化物、氮化硅等等)。可通过以下操作将材料136形成为所展示的图案：最初跨越经堆叠材料104/126形成均匀硬掩模材料层；接着在所述硬掩模材料上方形成经光刻图案化的光致抗蚀剂，将图案从所述光致抗蚀剂转移到所述硬掩模材料中且随后移除所述光致抗蚀剂以留下所展示的构造。在其它实施例中，所述光致抗蚀剂可在图13的处理阶段保留在所述硬掩模上方。
参考图14，经图案化材料136在向经堆叠材料104/126中的蚀刻期间用作掩模。此蚀刻可为任何适合的蚀刻，例如，反应性离子蚀刻。
蚀刻穿过平面片116(图13)的材料104形成半导体材料104的线142，其中此些线正交于层131延伸；且具体来说沿着图中所展示的三维坐标系统的轴3延伸。最终图案化线142以形成类似于图1中描述为导线24到39的那些导线的导线。
参考图15，移除掩蔽材料136(图14)，且用绝缘材料144覆盖剩余结构。此绝缘材料可(例如)包括二氧化硅、基本上由二氧化硅组成或者由二氧化硅组成。在一些实施例中，在形成绝缘材料144之前可不移除掩蔽材料136中的至少一些材料。举例来说，在一些实施例中，所述掩蔽材料的沿着轨134(图14)的段138(图14)在图15的处理阶段可保留。
图16与图15的绝缘组件隔离地展示各种导电及半导电组件在图15的处理阶段的布置以辅助读者看见在图15的图示中被挡住的各种结构的布局。
参考图17，在绝缘材料144上方形成掩蔽材料146(以幻影图展示)。将所述掩蔽材料图案化成多个特征148，所述特征通过间隙150而彼此间隔开。掩蔽材料146可包括任何适合的组合物；包含(例如)硬掩模组合物。
参考图18，借助一个或一个以上适合的蚀刻使间隙150延伸穿过绝缘材料144，且接着移除掩蔽材料146(图17)。
参考图19及20，在间隙150(图18)内及经堆叠材料104/126上方形成栅极电介质46(图20)及栅极材料48。接着，可使所述栅极材料经受平面化(例如，CMP)以形成延伸跨越材料48、134及144的所展示经平面化表面151。栅极电介质46及栅极材料48可等同于上文参考图1及2所论述的栅极电介质及栅极材料。虽然展示所述栅极电介质为同质的，但在其它实施例(未展示)中，所述栅极电介质可包括两种或两种以上不同材料。此外，虽然仅展示一种栅极材料，但在其它实施例(未展示)中，可利用多种栅极材料。
图20展示由交替的材料104与126形成的线(此些线相对于图20的横截面图延伸进出页面)形成垂直延伸堆叠(其中一对此些堆叠展示于图20中，且标示为堆叠145及147)。每一堆叠具有一对相对侧壁(堆叠145的相对侧壁标示为141及143)。栅极电介质46沿着且直接抵靠在此些侧壁的绝缘材料126及半导体材料104上延伸；且栅极材料48沿着所述侧壁延伸，并通过所述栅极电介质而与所述侧壁间隔开。
参考图21及22，在经平面化表面151上方形成经图案化掩蔽材料152。所述经图案化掩蔽材料具有从中延伸的开口154到159。所述经图案化掩蔽材料可包括硬掩模组合物，且可利用类似于上文参考图6针对图案化掩模110的材料所论述的处理的处理来图案化。在蚀刻穿过材料104、126及144期间利用所述经图案化掩蔽材料。此些蚀刻使开口154到159延伸穿过材料104、126及144，如图22中所展示。
一旦所述开口154到159穿透半导体材料104的各种线，就将所述线分拆成若干段；其中每一段对应于一导线160。导线160类似于上文参考图1及2所论述的导线24到39。导线160中的每一者具有接合到包括硅化物130的层的第一端及与所述第一端成相对关系的第二端。所述导线的第二端沿着开口154到159。导线160的第一端中的一些第一端在图22的剖面图中标示为161，且导线160的第二端中的一些第二端在图22中标示为163。导线160还具有位于所述第一与第二端之间的中间区，其中此些中间区延伸穿过栅极电介质46及栅极材料48；类似于上文参考图1及2所提供的描述。所述中间区中的一些中间区在图22中标示为165。
类似于上文参考图1及2所论述的导线24到39，导线160可具有掺杂为晶体管装置的沟道区的中间区165(例如，借助阈值电压掺杂剂提供)，且可具有重掺杂为源极/漏极区的端161及163。在一些实施例中，所述中间区的掺杂可在图3的堆叠中的半导体材料的最初形成期间发生，且端161的掺杂可借助图8的处理阶段的重掺杂发生。在此些实施例中，端163的掺杂可通过将掺杂剂植入到开口154到159中以掺杂导线160的邻近此些开口的部分在图22的处理阶段发生。或者，导线160的端163的掺杂可在其它处理阶段发生，例如，通过掺杂剂从邻近于端163依序形成的结构的向外扩散。
参考图23及24，在开口154到159内且沿着导线160的第二端163形成存储器单元材料170。所述存储器单元材料可为适于形成存储器单元结构的任何组合物。举例来说，如果所述存储器单元结构将为反熔丝，那么存储器单元材料170可为将形成于对应于导线160的端163的第一电极与将提供于所述电介质的与所述第一电极相对的侧上的第二电极之间的电介质。
虽然展示一种存储器单元材料，但在一些应用中，所述开口内可形成有多种存储器单元材料。举例来说，所述存储器单元材料可对应于含有夹在一对导电材料之间的薄电介质材料层的堆叠，使得整个堆叠作为反熔丝结构抵靠在导线160的端163上提供。
在一些实施例中，存储器单元材料170可包括相变材料，且可适于形成PCRAM型存储器结构。
在一些实施例中，可将存储器单元材料提供为包括夹在一对磁性层之间的非磁性层，且所述存储器单元材料可适于形成MRAM型存储器结构。
存储器单元材料170在开口154到159内形成均匀衬里。此可借助任何适合的方法实现，包含(例如)ALD、CVD及物理气相沉积(PVD)中的一者或一者以上。
虽然展示存储器单元材料170沿着开口154到159的侧壁形成均匀衬里，但在其它实施例中，所述存储器单元材料可仅沿着导线160的经暴露端163选择性地形成。所述存储器单元材料的此选择性放置可利用任何适合的方法，包含(例如)选择性ALD、无电镀及/或电解电镀。
参考图25及26，用导电材料180填充开口154到159(图23及24)。导电材料180可包括任何适合的组合物，且在一些实施例中，可包括各种金属(例如，钛、钨、钴、镍等等)、含金属组合物(例如，金属氮化物、金属硅化物等等)及经导电掺杂的半导体材料(例如，经导电掺杂的硅、经导电掺杂的锗等等)中的一者或一者以上。虽然展示单种同质材料180填充所述开口，但在其它实施例(未展示)中，可用多种材料填充所述开口。用于填充所述开口的一种或一种以上材料可由任何适合的方法形成，包含(例如)CVD、ALD及PVD中的一者或一者以上。
参考图27及28，将材料152、170及180(图25及26)回蚀到约表面151的水平。此回蚀可借助CMP实现。存储器单元材料170形成沿着导线160的端垂直延伸的多个管；且导电材料180在此些管内形成导电芯。材料170形成类似于上文参考图1及2所论述的存储器单元结构52的存储器单元结构，且由导电材料180形成的芯为类似于上文参考图1及2所论述的杆54、56、58及60的垂直互连件。
图29与图27及28的绝缘组件中的一些绝缘组件隔离地展示各种主要组件在图27及28的处理阶段的布置以辅助读者看见在图27的图示中被挡住的各种结构的布局。图29中所图解说明的特征中的一些特征以幻影图展示使得可看见其后面的其它特征。并不利用所述幻影图来指示各种特征的重要性或其缺少，或指示某些特征为任选的。仅标示图29的各种重复结构中的一些重复结构以便简化所述图式。
图29的实施例类似于图1的实施例。图29的导线160类似于导线24到39(图1)，且如同导线24到39，形成含有若干行与列的二维阵列。材料130的导电线形成类似于图1的层12、14、16及18的层，且如同层12、14、16及18，图29的层互连导线的行。图29的导电材料180形成类似于图1的杆54、56、58及60的垂直延伸电互连件或单元串(具体来说，圆柱形棒)，且如同此些杆，图29的垂直延伸电互连件沿着导线阵列的列。图29的存储器单元材料170形成类似于图1的结构52的存储器单元结构。然而，在图1的实施例中，存储器单元结构52由仅位于导线的端处的材料形成，而在图29的实施例中，存储器单元材料170延伸材料180的垂直互连件的全长。图29的实施例的制造可更具成本效益，且可适于其中将不存在贯穿存储器单元材料170的串扰的应用。在其它应用中，例如当邻近存储器单元之间可能存在串扰时，如果存储器单元材料在所述邻近存储器单元之间为连续的，那么图1的实施例可更恰当。
图29展示在一些实施例中，对应于垂直延伸电互连件(即，由材料180形成的棒)的单元串可由位于所述单元串的相对侧上的存储器单元共享。此可使得能够实现高集成水平。
在图29中未展示类似于图1的电路61到70的电路，但此电路将存在。此电路的各种组件可相对于图29的构造位于任何所要位置中；且因此可位于图29的构造下面、上面或横向邻近图29的构造。
如先前所论述，可提供一种或一种以上存储器单元材料以形成适于存储数据的各种类型的存储器单元结构。在一些应用中，存储器单元材料170可对应于用于在导线160与由材料180形成的棒之间形成反熔丝的薄电介质材料层。可通过熔断反熔丝(以击穿所述电介质且形成导电触点)或不熔断反熔丝来存储数据。图30展示其中存储器单元材料170由用于反熔丝的薄电介质材料组成的应用中图28的构造100。所述构造是在已进行编程以形成已熔断反熔丝的一些区200同时留下其中反熔丝未熔断的其它区202之后展示的。所述已熔断反熔丝可对应于一种类型的数据位，而所述未熔断反熔丝对应于不同类型的数据位；且因此已熔断及未熔断反熔丝的布置可存储信息。稍后可通过使用穿过构造100的各种栅极、层及垂直列的不同电流组合以唯一地寻址所述构造的各种存储器单元来存取此信息。
上文所论述的实施例可用于电子系统(例如，计算机、汽车、飞机、钟表、蜂窝式电话等等)中。
图31图解说明计算机系统400的实施例。计算机系统400包含监视器401或其它通信输出装置、键盘402或其它通信输入装置及母板404。母板404可携载微处理器406或其它数据处理单元及至少一个存储器装置408。存储器装置408可包括存储器单元阵列，且此阵列可与寻址电路耦合以用于存取所述阵列中的个别存储器单元。此外，所述存储器单元阵列可耦合到读取电路以从所述存储器单元读取数据。可利用所述寻址电路及读取电路在存储器装置408与处理器406之间传达信息。此图解说明于图32中所展示的母板404的框图中。在此框图中，所述寻址电路被图解说明为410且所述读取电路被图解说明为412。
处理器装置406可对应于处理器模块，且与所述模块一起利用的相关联存储器可包括参考图1到30所描述的类型的各种结构。
存储器装置408可对应于存储器模块，且可包括参考图1到30所描述的类型的各种结构。
图33图解说明电子系统700的高级组织的简化框图。系统700可对应于(例如)计算机系统、工艺控制系统或采用处理器及相关联存储器的任何其它系统。电子系统700具有若干功能性元件，包含处理器702、控制单元704、存储器装置单元706及输入/输出(I/O)装置708(应理解，在各种实施例中，所述系统可具有多个处理器、控制单元、存储器装置单元及/或I/O装置)。一般来说，电子系统700将具有指定待由处理器702对数据执行的操作以及处理器702、存储器装置单元706及I/O装置708之间的其它交互的本机指令集合。控制单元704通过连续地循环通过致使从存储器装置706提取指令并执行所述指令的操作集合来协调处理器702、存储器装置706及I/O装置708的所有操作。存储器装置706可包含参考图1到30所描述的类型的各种结构。
图34是电子系统800的简化框图。系统800包含具有存储器单元阵列804、地址解码器806、行存取电路808、列存取电路810、用于控制操作的读取/写入控制电路812及输入/输出电路814的存储器装置802。存储器装置802进一步包含电力电路816及传感器820，例如用于确定存储器单元是处于低阈值导通状态还是处于高阈值非导通状态的电流传感器。所图解说明的电力电路816包含电源电路880、用于提供参考电压的电路882、用于给第一互连线(例如，字线)提供脉冲的电路884、用于给第二互连线(例如，另一字线)提供脉冲的电路886及用于给第三互连线(例如，位线)提供脉冲的电路888。系统800还包含处理器822或用于存储器存取的存储器控制器。
存储器装置802经由布线或金属化线从处理器822接收控制信号。存储器装置802用于存储经由I/O线存取的数据。处理器822或存储器装置802中的至少一者可包含参考图1到30所描述的类型的各种结构。
所述各种电子系统可制作于单封装处理单元中，或甚至制作于单个半导体芯片上，以便减小处理器与存储器装置之间的通信时间。
所述电子系统可用于存储器模块、装置驱动器、电力模块、通信调制解调器、处理器模块及专用模块中，且可包含多层、多芯片模块。
所述电子系统可为宽广范围的系统中的任一者，例如，钟表、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等等。

Claims (29)

1.一种形成存储器阵列的方法，其包括：
形成包括垂直间隔开的半导体材料板的堆叠；
蚀刻穿过所述板以将所述板细分成若干平面片；
沿着所述平面片的侧壁边缘且与所述平面片的侧壁边缘电连接地形成水平延伸导电层；
将所述平面片图案化成导线阵列；所述阵列包括若干垂直列及水平行；所述导电层互连所述阵列的个别行的导线；个别导线具有接合到所述导电层的第一端、具有与所述第一端成相对关系的第二端，且具有位于所述第一与第二端之间的中间区；
沿着所述导线的所述中间区形成至少一种栅极材料；
在所述导线的所述第二端处形成存储器单元结构；及
形成经由所述存储器单元结构连接到所述导线的多个垂直延伸电互连件；个别垂直延伸电互连件沿着所述阵列的个别列。
2.根据权利要求1所述的方法，其中在所述板之间提供绝缘材料薄片；且其中在所述将所述板细分成所述平面片期间以及在所述将所述平面片图案化成所述导线阵列期间，图案化所述薄片的所述绝缘材料。
3.根据权利要求1所述的方法，其中所述形成所述堆叠包括：
形成第一与第二半导体材料的交替层，其中所述第一半导体材料可相对于所述第二半导体材料选择性地移除；及
相对于所述第二半导体材料选择性地移除所述第一半导体材料。
4.根据权利要求3所述的方法，其中所述第一及第二半导体材料中的一者由硅组成，且其中所述第一及第二半导体材料中的另一者由硅/锗组成。
5.根据权利要求3所述的方法，其中所述第一及第二半导体材料中的所述一者经n型掺杂，且其中所述第一及第二半导体材料中的所述另一者经p型掺杂。
6.根据权利要求5所述的方法，其中在第一与第二半导体材料的所述交替层之间提供电绝缘材料层。
7.根据权利要求6所述的方法，其中所述绝缘材料层由二氧化硅组成。
8.根据权利要求1所述的方法，其中所述形成所述导电层包括：
掺杂所述平面片的所述侧壁边缘的所述半导体材料；及
由所述经掺杂半导体材料形成金属硅化物流道。
9.根据权利要求1所述的方法，其中所述形成所述导电层包括：
使所述平面片的所述侧壁边缘的所述半导体材料凹入；及
在所述凹部内形成导电线。
10.一种形成存储器阵列的方法，其包括：
形成包括垂直堆叠的半导体材料板的构造；所述板通过间隙而彼此垂直间隔开；
图案化所述板以将所述板细分成具有侧壁边缘的多个平面片；所述平面片为垂直堆叠的；
在所述间隙中提供绝缘材料间隔件；
沿着所述平面片的所述侧壁边缘形成导电层；所述导电层彼此垂直间隔开；
蚀刻穿过所述平面片的所述半导体材料且穿过所述间隔件的所述绝缘材料以形成正交于所述导电层延伸的线；所述线中的一些线为半导体材料线，且所述线中的其它线为绝缘材料线；
沿着所述半导体材料线形成栅极电介质；
形成通过所述栅极电介质而与所述半导体材料线间隔开的栅极材料；
形成通过所述半导体材料线的开口以将每一半导体材料线分拆成一对段；每一段通过所述栅极材料、具有接合到导电层的第一端，且具有与所述第一端成相对关系的第二端；所述段被布置为包括若干垂直列及水平行的阵列；所述导电层沿着所述段阵列的所述行延伸；
在所述段的所述第二端处形成存储器单元结构；及
形成经由所述存储器单元结构连接到所述段的多个垂直延伸电互连件；个别垂直延伸电互连件沿着所述阵列的个别列。
11.根据权利要求10所述的方法，其中所述存储器单元结构包含相变材料。
12.根据权利要求10所述的方法，其中所述存储器单元结构包含磁性材料。
13.根据权利要求10所述的方法，其中所述存储器单元结构为反熔丝结构；且所述方法进一步包括通过熔断所述反熔丝中的一些反熔丝来编程所述存储器单元结构中的一些存储器单元结构。
14.根据权利要求10所述的方法，其中在于所述间隙中提供所述绝缘材料之前细分所述半导体材料板。
15.根据权利要求10所述的方法，其中在细分所述半导体材料板之前在所述间隙中提供所述绝缘材料。
16.根据权利要求10所述的方法，其中所述半导体材料为第二半导体材料，且其中所述形成所述垂直堆叠的板包括：
形成第一半导体材料与所述第二半导体材料的交替层，其中所述第一半导体材料可相对于所述第二半导体材料选择性地移除；及
相对于所述第二半导体材料选择性地移除所述第一半导体材料。
17.根据权利要求16所述的方法，其中所述第一及第二材料中的一者包括经p型掺杂的半导体材料，且其中所述第一及第二半导体材料中的另一者包括经n型掺杂的半导体材料。
18.根据权利要求16所述的方法，其中所述第一及第二材料中的一者包括硅且不包括锗；且其中所述第一及第二半导体材料中的另一者包括锗且不包括硅。
19.根据权利要求16所述的方法，其中所述第一及第二材料中的一者包括硅且不包括锗；且其中所述第一及第二半导体材料中的另一者包括硅及锗两者。
20.根据权利要求10所述的方法，其中：
穿过所述绝缘材料线以及穿过所述半导体材料线形成所述开口，且所述形成所述开口将所述绝缘材料线分拆成若干绝缘材料段；
所述半导体材料段及绝缘材料段共同形成垂直延伸堆叠，其中此些垂直延伸堆叠具有一对相对侧壁；
所述栅极电介质沿着所述垂直延伸堆叠的所述相对侧壁直接抵靠在所述半导体材料段上；且
所述栅极材料经形成而沿着所述垂直延伸堆叠的所述相对侧壁直接抵靠在所述栅极电介质上。
21.一种集成存储器阵列，其包括：
多个水平延伸导电线，其由半导体衬底支撑，所述线彼此垂直间隔开且主要沿着第一水平轴延伸；
多个水平延伸半导体材料导线，其接合到所述线且从所述线向外延伸，所述导线主要沿着正交于所述第一轴的第二水平轴延伸；所述导线具有邻近所述导电线的第一端，且具有与所述第一端成相对关系的第二端；所述导线被布置成二维阵列；所述二维阵列的维度中的一者为沿着所述第一水平轴的行，且所述二维阵列的维度中的另一者为沿着正交于所述第一及第二水平轴的垂直轴的列；所述水平延伸导电线互连沿着所述阵列的所述行的导线；
栅极电介质，其沿着所述导线的外边缘；
栅极材料，其接触沿着每一个别导线的至少两个侧的所述栅极电介质材料，所述栅极材料由主要沿着所述垂直维度延伸的栅极结构构成；
存储器单元结构，其位于所述导线的所述第二端处；及
多个垂直延伸电互连件，其经由所述存储器单元结构连接到所述导线，所述垂直延伸电互连件彼此水平间隔开；个别垂直延伸电互连件沿着所述阵列的个别列延伸。
22.根据权利要求21所述的集成存储器阵列，其中所述存储器单元结构包括相变材料。
23.根据权利要求21所述的集成存储器阵列，其中所述存储器单元结构包括磁性材料。
24.根据权利要求21所述的集成存储器阵列，其中所述存储器单元结构为反熔丝结构。
25.根据权利要求21所述的集成存储器阵列，其中所述栅极材料接触沿着所述个别导线的仅两个侧的所述栅极电介质。
26.根据权利要求21所述的集成存储器阵列，其中所述导线沿着正交于所述第二水平轴的横截面为正方形。
27.根据权利要求21所述的集成存储器阵列，其中所述水平延伸导电线包括金属。
28.根据权利要求21所述的集成存储器阵列，其中所述水平延伸导电线包括金属硅化物。
29.根据权利要求21所述的集成存储器阵列，其中所述导线的所述半导体材料包括邻近所述栅极材料的沟道植入物，且包括位于所述第一及第二端处的源极/漏极植入物。
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