KR20120083469A - 집적 메모리 어레이 및 메모리 어레이의 형성방법 - Google Patents

집적 메모리 어레이 및 메모리 어레이의 형성방법 Download PDF

Info

Publication number
KR20120083469A
KR20120083469A KR1020127012625A KR20127012625A KR20120083469A KR 20120083469 A KR20120083469 A KR 20120083469A KR 1020127012625 A KR1020127012625 A KR 1020127012625A KR 20127012625 A KR20127012625 A KR 20127012625A KR 20120083469 A KR20120083469 A KR 20120083469A
Authority
KR
South Korea
Prior art keywords
forming
semiconductor material
array
along
semiconductor
Prior art date
Application number
KR1020127012625A
Other languages
English (en)
Other versions
KR101336413B1 (ko
Inventor
산 디. 탕
자노스 퍽스코
Original Assignee
마이크론 테크놀로지, 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크 filed Critical 마이크론 테크놀로지, 인크
Publication of KR20120083469A publication Critical patent/KR20120083469A/ko
Application granted granted Critical
Publication of KR101336413B1 publication Critical patent/KR101336413B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

일부 실시예는 메모리 어레이를 형성하는 방법을 포함한다. 반도체 재료 판의 적층체는 판을 피스들로 세분하도록 패턴화될 수 있다. 전기 전도성 계층(tier)가 피스의 측벽 에지를 따라서 형성될 수 있다. 이어서, 피스는 와어어의 어레이로 패턴화될 수 있는데, 어레이는 수직 열 및 수평 행을 갖는다. 개개의 와이어는 전기 전도성 계층에 결합된 제1 단부를 가질 수 있고, 제1 단부에 대향하는 관계에 있는 제2 단부를 가질 수 있고, 제1 단부와 제2 단부 사이에 중간 구역을 가질 수 있다. 게이트 재료는 중간 구역을 따라서 형성될 수 있다. 메모리 셀 구조체는 와이어의 제2 단부에 형성될 수 있다. 복수의 수직으로 연장된 전기적 상호접속부가 메모리 셀 구조체를 통하여 와이어에 접속될 수 있는데, 개개의 수직으로 연장된 전기적 상호접속부는 어레이의 개개의 열을 따르고 있다. 일부 실시예는 집적 회로 내로 통합된 메모리 어레이를 포함한다.

Description

집적 메모리 어레이 및 메모리 어레이의 형성방법{INTEGRATED MEMORY ARRAYS, AND METHODS OF FORMING MEMORY ARRAYS}
본 발명은 집적 메모리 어레이 및 메모리 어레이의 형성방법에 관한 것이다.
집적 회로는 반도체 재료를 가로질러 제조된 소형 전자 회로이다. 메모리 저장 장치는 집적 회로에 의해 달성될 수 있는 유형의 기능들 중 하나이다. 메모리 저장 장치는 동일한 구성요소의 큰 어레이를 통상 이용한다.
집적 메모리의 제조 시 계속되는 목표는 메모리 구성요소의 집적 레벨을 증가시키는 것이고, 그에 따라서, 주어진 양의 반도체 실제 영역을 가로질러 제공될 수 있는 메모리의 양을 증가시키는 것이다. 이는 큰 양의 메모리가, 예컨대 가전 제품과 같은 많은 수의 응용에서 유용할 수 있는 소형 칩을 가로질러 제공될 수 있도록 할 수 있다.
기존 메모리 어레이의 스케일을 감소시키는 것은 점차 어려워지고, 그에 따라서, 메모리 어레이에 대한 새로운 배열을 개발하는 것이 요구될 것이다. 그러한 새로운 배열이 기존의 기술에 의해 용이하게 제조되도록 하는 것이 추가로 요구될 것이다.
도 1 및 도 2는 각각 집적 메모리 어레이의 예시적인 실시예의 개략적인 3차원도 및 개략적인 측단면도;
도 3은 메모리 어레이를 형성하는 방법의 예시적인 실시예의 처리 스테이지에서 도시된 구성의 개략적인 측단면도;
도 4는 도 3에 이어지는 처리 스테이지에서 표시되는 도 3의 구성의 개략적인 측단면도;
도 5는 도 4의 처리 스테이지에서 표시되는, 도 4의 구성의 일 부분(구체적으로 도 4에서 "5"로 표시된 부분)의 개략적인 3차원도;
도 6 내지 도 15는 메모리 어레이를 형성하는 방법의 예시적인 실시예의 연속하는 처리 스테이지에서 표시되는 도 5의 일 부분의 개략적인 3차원도로서, 여기서 도 6의 처리 스테이지는 도 5의 처리 스테이지에 이어짐;
도 16은 도 15의 도면에서 시야로부터 숨겨진 도 15의 몇몇 구조체의 개략적인 3차원도;
도 17 내지 도 19는 메모리 어레이를 형성하는 방법의 예시적인 실시예의 연속하는 처리 스테이지에서 표시되는 도 5의 일 부분의 개략적인 3차원도로서, 여기서 도 17의 처리 스테이지는 도 15의 처리 스테이지에 이어짐;
도 20은 도 19의 선 20-20을 따른 개략적인 측단면도;
도 21은 도 19의 처리 스테이지에 연속하는 처리 스테이지에서 표시되는 도 5의 일 부분의 개략적인 3차원도;
도 22는 도 21의 선 22-22를 따른 개략적인 측단면도;
도 23은 도 21의 처리 스테이지에 연속하는 처리 스테이지에서 표시되는 도 5의 일 부분의 개략적인 3차원도;
도 24는 도 23의 선 24-24를 따른 개략적인 측단면도;
도 25는 도 23의 처리 스테이지에 연속하는 처리 스테이지에서 도시된 도 5의 일 부분의 개략적인 3차원도;
도 26은 도 25의 선 26-26을 따른 개략적인 측단면도;
도 27은 도 25의 처리 스테이지에 연속하는 처리 스테이지에서 표시되는 도 5의 일 부분의 개략적인 3차원도;
도 28은 도 27의 선 28-28을 따른 개략적인 측단면도;
도 29는 도 27의 처리 스테이지에서 형성된 집적 메모리 어레이의 다양한 전도성 구조체의 개략적인 3차원도;
도 30은 메모리 셀 어레이 내의 메모리 셀을 프로그래밍하는 방법의 예시적인 실시예에 따라서 도 28의 처리 스테이지에 연속하는 처리 스테이지에서 표시되는 도 28의 구성의 개략적인 측단면도;
도 31은 컴퓨터 실시예의 개략도;
도 32는 도 31의 컴퓨터 실시예의 마더보드의 특정한 특징부를 도시하는 블록도;
도 33은 전자 시스템 실시예의 상위 레벨 블록도;
도 34는 메모리 소자의 실시예의 단순화된 블록도.
일부 실시예는 집적 회로로 통합하기에 적합한 신규의 수직 메모리 설계 및 수직 메모리의 형성 방법에 관한 것이다. 수직 메모리는 종래의 평면 메모리로 달성될 수 있는 것보다 더 높은 레벨의 집적도가 달성될 수 있도록 할 수 있고, 비교적 낮은 비용으로 제조될 수 있도록 기존의 기술을 이용한 제조에 적합할 수 있다. 일부 실시예에서, 수직 메모리는 반도체 재료 와이어와 게이트 접속된 전계 효과 트랜지스터(field effect transistor; FET) 스위칭 소자를 이용하고, 와이어의 단부에 형성된 데이터 저장 구조체를 이용한다. 와이어 및 데이터 저장 구조체는 메모리 유닛 셀에 의해 함께 구성되고, 그러한 메모리 유닛 셀은 반도체 실제 영역의 주어진 구역을 가로지른 높은 밀도의 메모리 유닛 셀을 생성하도록 수직으로 적층될 수 있다. 일부 실시예에서, 개개의 메모리 유닛 셀은 25 나노미터 이하에 해당하는 특징부 크기를 가질 수 있다.
집적 메모리 어레이의 예시적인 실시예 및 집적 메모리 어레이를 형성하는 예시적인 방법이 도 1 내지 도 30을 참조하여 설명된다.
도 1 및 도 2는 예시적인 메모리 어레이를 포함하는 구조체(10)의 일부를 도시한다. 본 구조체는 도 1에서 3차원도로 도시되어 있다. 도 1의 좌표 시스템에 이용되는 3개의 주축은 도면의 좌측 상단에 도시되어 있다. 좌표 시스템은 "X" 축에 해당하는 제1 수평 축(3), "Y" 축에 해당하는 제2 수평 축(5), 및 "Z" 축에 해당하는 수직 축(7)을 갖는다. 3개의 주축(3, 5, 7)은 서로 직교한다.
구조체(10)는 복수의 수직으로 이격되고 수평으로 연장된 계층(tier)(12, 14, 16, 18)을 포함한다. 그러한 계층은 축(5)의 수평 방향을 따라서 연장된 전기 전도성 라인(20, 22)을 포함한다. 일부 실시예에서, 그러한 라인은 "주로" 축(5)의 방향을 따라서 연장되는 것이라 할 수 있는데, 이는 그러한 축을 따른 라인의 선형성의 작은 변동이 있을 수 있다는 것을 나타낸다.
전기 전도성 라인(20, 22)은 임의의 적합한 조성물 또는 조성물들의 조합을 포함할 수 있다. 일부 실시예에서, 라인(20)은 하나 이상의 금속 및/또는 하나 이상의 금속 함유 화합물을 포함하거나, 그로 본질적으로 이루어지거나, 또는 그로 이루어질 수 있다. 예컨대, 라인(20)은 금속 규화물(예컨대, 규화텅스텐, 규화탄탈룸, 규화티타늄, 규화코발트, 규화니켈 등)을 포함하거나, 그로 본질적으로 이루어지거나, 또는 그로 이루어질 수 있다. 그러한 실시예에서, 라인(22)은, 예컨대 전도성으로 도핑된 규소와 같은 전도성으로 도핑된 반도체 재료를 포함할 수 있다.
비록 전기 전도성 계층(12, 14, 16, 18)이 상이한 전도성 재료의 2개의 인접한 라인(20, 22)을 포함하는 것으로 도시되어 있지만, 다른 실시예에서 계층은 전도성 재료의 단일 라인만을 포함할 수 있고, 또 다른 실시예에서 계층은 전도성 재료의 2개 초과의 라인을 포함할 수 있다.
구조체(10)는 또한, 계층(12, 14, 16, 18)에 결합되고 축(3)의 방향을 따라서 수평으로 연장된 복수의 와이어(24) 내지 (39)를 또한 포함한다. 일부 실시예에서, 와이어는 축(3)의 방향을 "주로" 따라서 연장되는 것이라 할 수 있는데, 이는 그러한 축을 따른 와이어의 선형성의 작은 변동이 있을 수 있다는 것을 나타낸다.
와이어(24) 내지 (39)는, 예컨대 규소 및 게르마늄 중 하나 또는 이들 둘 모두와 같은 반도체 재료를 포함한다. 와이어는 계층에 결합된 제1 단부(40)(단지 와이어(24)에 대해 표시됨)와, 제1 단부에 대향하는 관계에 있는 제2 단부(42)(단지 와이어(24)에 대해 표시됨)를 갖는다.
와이어(24) 내지 (39)는 2차원 어레이로 배열되는데, 그러한 어레이의 차원들 중 하나는 수평 축(5)을 따르고, 어레이의 차원들 중 다른 하나는 수직 축(7)을 따른다. 2차원 어레이는 수평 축(5)을 따르는 행을 포함하고 수직 축(7)을 따르는 열을 포함하는 것으로 고려될 수 있다.
계층(12, 14, 16, 18)은 어레이의 행을 따라서 와이어들을 상호접속시킨다(예컨대, 계층(18)은 어레이의 행을 따라서 와이어(24) 내지 (27)를 상호접속시킨다).
도 2는 도 1의 축(3)에 직교하는 평면을 따른 (구체적으로, 도 1의 축(5)에 평행한 평면을 따른) 단면을 도시하고, 와이어(24) 내지 (39)는 그러한 단면을 따라서 정사각형 형상인 것을 도시한다. 다른 실시예에서, 와이어는, 예컨대, 원형, 계란형, 타원형, 직사각형 등을 포함하여 도 2의 단면을 따른 다른 형상을 가질 수 있다.
게이트 유전체(46)(그의 단지 일부가 도 1에 표시되어 있으나, 그의 전체는 도 2에 표시되어 있음)는 와이어(24) 내지 (39)의 외부 에지를 따르고 있다. 도시된 실시예에서, 와이어는 정사각형 단면 형상을 갖고, 및 게이트 유전체는 그러한 정사각형 형상의 대향하는 측벽을 따라서 형성된다. 따라서, 게이트 유전체는 개개의 와이어를 단지 부분적으로 둘러싼다. 다른 실시예에서, 게이트 유전체는 개개의 와이어를 전체적으로 둘러싼다.
게이트 유전체(46)는 임의의 적합한 조성물 또는 조성물들의 조합을 포함할 수 있고, 일부 실시예에서는 이산화규소를 포함하거나, 그로 본질적으로 이루어지거나, 또는 그로 이루어질 수 있다. 게이트 유전체는, 도시된 바와 같이, 동질일 수 있거나, 또는 다수의 상이한 재료를 포함할 수 있다.
전기 전도성 게이트 재료(48)는 와이어(24) 내지 (39) 둘레에 제공된다. 도시된 실시예에서, 게이트 재료(48)는 주로 수직 방향으로 (즉, 주로 축(7)을 따라서) 연장되는 게이트 구조체(50)를 형성한다. 게이트 재료(48)는 와이어(24) 내지 (39)의 각각의 2개의 대향하는 측면 상에서 게이트 유전체(46)와 접촉하는 것으로 도시되어 있다. 다른 실시예에서, 게이트 유전체(46)는 개개의 와이어를 전체적으로 둘러쌀 수 있고, 게이트 재료(48)도 또한 개개의 와이어를 전체적으로 둘러쌀 수 있다.
비록 게이트 구조체가 단일의 동질 재료(48)를 포함하는 것으로 도시되어 있으나, 다른 실시예에서, 게이트 구조체는 둘 이상의 상이한 재료를 포함할 수 있다. 게이트 구조체(50)의 다양한 재료는 임의의 적합한 조성물 또는 조성물들의 조합을 포함할 수 있다. 일부 실시예에서, 그러한 재료는 다양한 금속(예컨대, 티타늄, 텅스텐, 코발트, 니켈 등), 금속 함유 조성물(예컨대, 금속 질화물, 금속 규화물 등), 및 전도성으로 도핑된 반도체 재료(예컨대, 전도성으로 도핑된 규소, 전도성으로 도핑된 게르마늄 등) 중 하나 이상을 포함할 수 있다.
와이어(24) 내지 (39)는 제1 단부(40)와 제2 단부(42) 사이에 중간 구역(44)(도 2, 그리고 와이어(24)에 대해서만 표시되어 있음)을 갖는 것으로 고려될 수 있다. 중간 구역은 도 1에 표시되어 있지 않은데, 이는 게이트 구조체(50)에 의해 숨겨진 그러한 구역 때문이다.
메모리 셀 구조체(52)(도 1)는 와이어(24) 내지 (39)의 단부에 형성된다. 메모리 셀 구조체는 대안적으로 데이터 저장 구조체라 할 수 있고, 메모리 셀 내에 데이터를 저장하기에 적합한 임의의 구조체일 수 있다. 비록 게이트 구조체가 동질인 것으로 도시되지만, 일부 실시예에서 게이트 구조체는 다수의 상이한 재료를 포함할 수 있다.
일부 실시예에서, 메모리 셀 구조체(52)는 1회 프로그램 가능 구조체, 저항 RAM(즉, 상 변화 메모리, 산화물 RAM 등을 포함하여 스위칭 시 저항이 변하는 메모리), 다수 회 프로그램 가능 소자 등에 해당할 수 있다. 일부 실시예에서, 메모리 셀 구조체는, 예컨대, 미국 특허 제7,210,224호(발명자: Jigish D. Trivedi, 양수인: Micron Technology, Inc.)에 기술된 유형의 구조체와 같은 안티퓨즈 구조체(antifuse structure)일 수 있다. 일부 실시예에서, 메모리 셀 구조체는, 예컨대, 미국 특허 제7,214,547호(발명자: Joel A. Drewes, 양수인: Micron Technology, Inc.)에서 설명된 유형의 구조체와 같은 MRAM 구조체에 해당할 수 있다. 일부 실시예에서, 메모리 셀 구조체는, 예컨대 발명자가 각각 크리스티 에이. 캄벨()이고 출원인이 마이크론 테크놀로지, 인크.인 미국 특허 제7,332,735호 및 제7,11,984호(각각 발명자: Kristy A. Campbell 및 Jun Liu, 양수인: Micron Technology, Inc.)에 기술된 유형의 구조체와 같은 상 변화 메모리 구조체일 수 있다.
만일 메모리 셀 구조체(52)가 안티퓨즈 구조체에 해당한다면, 이는 한 쌍의 전극 사이에 유전체 재료의 얇은 층을 포함할 수 있다. 작동 중에, 충분한 전압이 지나가게 되어 유전체를 절연 파괴(break down)시킬 수 있어서, 그에 따라서 전극들이 서로 전기적으로 접촉되도록 한다. 메모리 셀 구조체의 프로그래밍 상태는 구조체가 용단된 안티퓨즈인가 또는 용단되지 않은 안티퓨즈인가에 의해 지정될 수 있다. 메모리 셀 구조체(52)는 동질한 것으로 도시되고, 일부 실시예에서는 안티퓨즈 구조체의 얇은 유전체에 해당할 수 있다. 다른 실시예에서, 메모리 셀 구조체는 동질이 아닐 수 있으나, 유전체 재료의 얇은 층이 사이에 있는 한 쌍의 전기 전도성 전극을 대신 포함할 수 있다.
만일 메모리 셀 구조체(52)가 MRAM 구조체에 해당한다면, 메모리 셀 구조체는 한 쌍의 자성 재료와, 자성 재료들 사이의 비자성 재료를 포함할 수 있다. 작동 시에, 자성 재료들 중 하나에서의 자성 모멘트의 배향은 자성 재료들 중 다른 하나에서의 자성 모멘트의 배향에 대해 비교될 수 있어서 메모리 셀 구조체의 프로그래밍 상태를 판단할 수 있다.
만일 메모리 셀 구조체(52)가 상 변화 메모리 구조체에 해당한다면, 메모리 셀 구조체는, 예컨대 다양한 칼코게나이드와 같은 상 변화 재료를 포함할 수 있다.
복수의 셀 스트링(cell string)이, 와이어의 열을 따라서 연장되고(예컨대, 바(bar)(54)가 와이어(24, 28, 32, 36)를 포함하는 열을 따라서 연장됨) 메모리 셀 구조체(52)를 통하여 와이어에 전기적으로 접속된 수직으로 연장된 전기적 상호접속부(구체적으로, 수직으로 연장된 바)(54, 56, 58, 60)(도 1)로서 구성될 수 있다. 바(54, 56, 58, 60)는 임의의 적합한 전기 전도성 재료 또는 재료들의 조합을 포함할 수 있고, 예컨대 다양한 금속(예컨대, 티타늄, 텅스텐, 코발트, 니켈 등), 금속 함유 조성물(예컨대, 금속 질화물, 금속 규화물 등), 및 전도성으로 도핑된 반도체 재료(예컨대, 전도성으로 도핑된 규소, 전도성으로 도핑된 게르마늄 등) 중 하나 이상을 포함할 수 있다. 바(54, 56, 58, 60)는 다른 구조체가 바를 통하여 보일 수 있도록 도 1에서 가상도로 도시되어 있다.
계층(12, 14, 16, 18)은 회로(61) 내지 (64)에 각각 전기적으로 접속된 것으로 도시되어 있고, 게이트 구조체(50)는 회로(65)에 전기적으로 접속된 것으로 도시되어 있고, 수직 바(54, 56, 58, 60)는 회로(66) 내지 (69)에 각각 전기적으로 접속된 것으로 도시되어 있다. 회로의 대부분은 박스로 도시되고, 회로는 임의의 적합한 회로일 수 있다는 것을 이해하여야 한다. 회로는 다양한 구성의 구조체(10)에 인접한 임의의 적합한 위치에 구비될 수 있다. 예컨대, 회로의 적어도 일부는 상기 구조체 아래에 있을 수 있고, 회로의 적어도 일부는 상기 구조체에 측방향으로 인접하게 있을 수 있고, 그리고/또는 회로의 적어도 일부는 상기 구조체 위에 있을 수 있다. 회로는 구조체(10)의 메모리 어레이로부터 판독 및/또는 기록하는 데 이용되는 로직 또는 와이어링에 해당한다.
회로(69)에 대해서 예시적인 회로가 도시되어 있다. 이러한 예시적인 회로는 게이트(72) 및 소스/드레인 구역(74, 76)을 갖는 트랜지스터(70)를 포함한다. 게이트는 행 라인(78)에 전기적으로 접속되고, 소스/드레인 구역 중 하나는 바(60)에 전기적으로 접속되고, 그리고 소스/드레인 구역 중 다른 하나는 비트라인(bitline)(80)에 접속된다.
와이어(24) 내지 (39)는 그러한 와이어가 게이트 구조체(50)와 조합하여 복수의 트랜지스터 소자를 형성하도록 도핑될 수 있다. 구체적으로, 와이어의 중간 구역(44)은 트랜지스터 소자의 채널 구역에 해당하도록 도핑될 수 있고, 및 와이어의 단부(40, 42)는 트랜지스터 소자의 소스/드레인 구역에 해당하도록 도핑될 수 있다. 작동 시에, 게이트 구조체(50)를 통과한 전류는 와이어의 단부에서의 소스/드레인 구역을 와이어의 중간 부분에서 채널 구역을 통하여 서로에 대해 게이트 결합시키는 데 이용될 수 있다. 다양한 회로(61) 내지 (69)는 전류가 게이트 구조체(50)를 통과할 때 개개의 메모리 셀 구조체(52)에 어드레스를 유일하게 지정하도록 이용될 수 있다. 예컨대, 회로(61)는 와이어(24)의 단부에서 메모리 셀 구조체(52)에 전기적으로 접속되고, 회로(66)는 수직 바(54)를 통하여 동일한 메모리 셀 구조체에 전기적으로 접속된다. 따라서, 회로(61, 66)는 함께 그러한 메모리 셀 구조체를 프로그래밍하고 그리고/또는 그러한 메모리 셀 구조체의 프로그래밍된 상태를 판독하는 데 이용될 수 있다. 만일 메모리 셀 구조체가 안티퓨즈 소자이면, 프로그래밍은 회로(61)와 회로(66) 사이의 충분한 전압 차이를 제공하여 안티퓨즈를 용단하는 것을 포함할 수 있고; 이어지는 판독은 메모리 구조체를 통한 전류 흐름이 용단된 안티퓨즈 소자에 해당하는지 또는 용단되지 않은 안티퓨즈 소자에 해당하는지를 확인하는 것을 포함할 수 있다.
비록 구조체(10)가 수직으로 이격된 계층(12, 14, 16, 18)들 사이, 인접한 와이어들 사이, 그리고 인접한 수직 바(54, 56, 58, 60)들 사이에 간극(gap)을 갖는 것으로 도시되어 있지만, 그러한 간극에는 다양한 전기적 구성요소들을 서로로부터 전기적으로 분리시키기 위하여 임의의 적합한 유전체 재료가 제공될 수 있다.
구조체(10)는 반도체 기판에 의해 지지되는 집적 회로가 되도록 형성될 수 있고, 임의의 적합한 제조 공정을 이용하여 형성될 수 있다. 예시적인 공정이 도 3 내지 도 30을 참조하여 설명된다.
도 3을 참조하면, 반도체 구조체(100)는 제1 재료(102) 및 제2 재료(104)의 교번 층(alternating layer)들을 포함한다. 재료는 기판(101)에 의해 지지된다.
기판(101)은, 예컨대 백그라운드 p형 도펀트로 저농도로 도핑된 단결정 규소를 포함하거나, 그로 본질적으로 이루어지거나, 또는 그로 이루어질 수 있고, 반도체 기판이라고 할 수 있다. 용어 "반도체 기판"은 벌크 반전도성 재료, 예컨대 반전도성 웨이퍼(단독으로 또는 위에 다른 재료를 포함하는 조립체로), 및 반전도성 재료 층(단독으로 또는 다른 재료를 포함하는 조립체로)을 포함하지만 이에 한정되지 않는 반전도성 재료를 포함하는 임의의 구성을 의미한다. 용어 "기판"은, 반도체 기판을 포함하지만 이에 한정되지 않는 임의의 지지 구조체를 의미한다.
제2 재료(104)는 궁극적으로 도 1의 와이어(24) 내지 (39)와 유사한 와이어로 패턴화된다. 따라서, 제2 재료(104)는 반도체 재료를 포함하고, 일부 실시예에서는 규소 및 게르마늄 중 하나 또는 둘 모두를 포함하거나, 그로 본질적으로 이루어지거나, 또는 그로 이루어질 수 있다.
일부 실시예에서, 제1 재료(102)는 제2 재료(104)에 대해서 선택적으로 제거 가능하다. 그러한 실시예에서, 재료(102, 104)는 둘 모두 반도체 재료에 해당하지만, 조성물 및/또는 도핑에서 서로 상이할 수 있다. 예컨대, 재료(102, 104) 중 하나는 규소를 포함할 수 있고 게르마늄을 포함하지 않을 수 있는 한편, 다른 하나는 게르마늄을 포함할 수 있고 규소를 포함하지 않을 수 있다. 다른 일례로서, 재료(102, 104) 중 하나는 규소로 이루어지는 한편, 다른 하나는 규소와 게르마늄의 조합을 포함하거나, 그로 본질적으로 이루어지거나, 또는 그로 이루어질 수 있다. 또 다른 일례로서, 재료(102, 104) 둘 모두는 도핑된 규소에 해당할 수 있으나, 재료들 중 하나는 p형으로 도핑될 수 있고 다른 하나는 n형으로 도핑될 수 있다.
도시된 실시예에서는, 재료(102, 104)들 사이에 장벽 재료(106)가 구비된다. 장벽 재료는 재료(102, 104)들 사이의 차이가 도펀트의 유형 및/또는 농도인 실시예에서 층(102, 104)들 사이에서 도펀트가 분산되는 것을 방지하기 위하여 사용될 수 있다. 다른 실시예에서, 장벽 재료는 생략될 수 있다. 재료(106)는 임의의 적합한 조성물을 포함할 수 있고, 일부 실시예에서는 전기 절연성 재료일 수 있다. 예컨대, 재료(106)는 이산화규소를 포함하거나, 그로 본질적으로 이루어지거나, 또는 그로 이루어질 수 있다.
일부 실시예에서, 제1 재료(102)는 전기 절연성 재료이다. 예컨대, 제1 재료는 이산화규소를 포함하거나, 그로 본질적으로 이루어지거나, 또는 그로 이루어질 수 있다. 장벽 재료(106)는 그러한 실시예에서 생략될 수 있어서, 재료(102, 104)는 서로에 대해 직접 적층된다. 재료(102)가 전기 절연성 재료인 실시예에서, 재료(102)는 재료(104)의 수직으로-적층된 판들 사이에 제공된 전기 절연성 시트의 형태인 것으로 고려될 수 있다.
이들 교번 재료(102, 104)는 임의의 적합한 처리에 의해 기판(101) 상에 형성될 수 있다. 예컨대, 교번 재료는 기판(101)의 표면 위에서부터 에피택셜 성장에 의해 형성될 수 있고/있거나, 화학 기상 증착(chemical vapor deposition, CVD) 및/또는 원자 층 침착(atomic layer deposition, ALD)을 이용하여 기판(101)의 표면 위에 침착될 수 있다. 장벽 재료(106)가 구비되는 실시예에서, 그러한 장벽 재료는, 예컨대 CVD 및 ALD 중 하나 또는 둘 모두를 포함하는 임의의 적합한 처리를 이용하여 형성될 수 있다.
도시된 실시예에서, 재료(102, 104)는 기판(101) 내로 연장된 트렌치 내에 형성될 수 있다. 다른 실시예에서, 재료(102, 104)는 트렌치 내에서보다는 오히려 기판(101)의 트렌치가 형성되지 않은 상부 표면을 가로질러 형성될 수 있다.
비록 기판(101)이 동질인 것으로 도시되어 있지만, 일부 실시예에서 교번 재료(102, 104)를 형성하기 이전에 기판(101)을 가로질러 또는 그 내에 형성된 회로가 있을 수 있다. 예컨대, 도 1의 회로(61) 내지 (69)의 일부는 교번 재료(102, 104)를 형성하기 이전에 기판(101) 위에 또는 그 내에 구비될 수 있다.
도 4를 참조하면, 재료(102, 106)(도 3)는 재료(104)에 대해 선택적으로 제거되어 재료(104)의 수직으로 이격된 판(108)들의 적층체를 남긴다. 판들은 간극(103)에 의해 서로로부터 이격된다.
재료(102, 106)는, 재료(102, 104, 106)를 통하여 연장된 개구부(도시되지 않음)를 형성하고 이어서 그러한 개구부 내에 식각제를 제공함으로써 제거될 수 있는데, 상기 식각제는 재료(102, 106)에 있어서 재료(104)에 대해 선택적이다. 비록 재료(106)가 제거된 것으로 도시되어 있지만, 다른 실시예에서는 단지 재료(102)만이 제거될 수 있고, 그에 따라서 재료(104, 106)는 도 4의 처리 스테이지에서 남아 있을 수 있다.
재료(104)에 대한 재료(102)의 선택적 제거는 임의의 적합한 처리를 포함할 수 있다. 일부 실시예에서, 재료(102)는 게르마늄을 포함하고 재료(104)는 규소로 이루어지고; 그리고 재료(102)의 제거는 불화수소산, 질산, 아세트산, 과산화수소, 수산화암모늄, 오존 및 HCl 중 하나 이상을 이용한다. 일부 실시예에서, 재료(102)는 p형으로 도핑된 규소를 포함하고, 재료(104)는 n형으로 도핑된 규소를 포함하고, 그리고 재료(102)의 선택적 제거는 수산화테트라메틸암모늄을 이용한다.
도시된 실시예는 4개의 수직으로 이격된 판(108)를 갖는다. 수직으로 이격된 판의 개수는 도 1에 도시된 유형의 메모리 어레이의 열을 따라서 원하는 개수의 와이어를 얻도록 선택될 수 있고, 그에 따라서 4개보다 큰 수일 수 있다.
트렌치 내에 교번 재료를 형성하는 것의 장점은 트렌치의 측벽이 수직으로 이격된 판(108)들을 지지하는 것을 도울 수 있다는 것이다. 도시된 실시예에서, 수직으로 이격된 판(108)은 판이 형성되어 있는 트렌치의 측벽에 의해서만 지지된다. 다른 실시예에서, 판들을 지지하기 위하여 스페이서(도시되지 않음)가 판들 사이에 구비될 수 있다.
도 5는 기판(101)으로부터 분리된 상태에 있는 수직으로 이격된 판(108)에 해당하는 도 4의 부분의 3차원도를 도시한다. 도 5의 3차원도는 도 1을 참조하여 위에서 논의된 동일한 좌표 시스템을 이용하고, 그에 따라서 좌표 축(3, 5, 7)은 도 5의 좌측 상단 코너에 도시되어 있다. 나머지 도 6 내지 도 30은 도면을 단순화하기 위하여 기판(101)으로부터 분리된 상태로 도시될 것이지만, 도 6 내지 도 30에 도시된 다양한 구조체가 반도체 기판(101)에 의해 지지되는 것은 이해되어야 한다.
재료(102)(도 3)가 전기 절연성 재료를 포함하는 실시예에서, 도 4의 처리는 생략될 수 있어서, 절연성 재료는 후속하는 처리 단계에서 수직 판들 사이에 남아있다. 따라서, 일부 실시예에서, 도 5의 구조체는 도면에서 간극(103)으로서 도시된 구역 내에 절연성 재료(102)의 시트를 포함할 수 있다.
도 6을 참조하면, 패턴화된 마스크(110)가 수직으로 적층된 판(108) 위에 형성된다. 마스크(110)는 간극(114)에 의해 서로로부터 이격된 복수의 특징부(112)를 포함한다. 특징부(112)는, 예컨대 하드 마스크 재료(예컨대, 금속 질화물, 질화규소 등)를 포함하는 임의의 적합한 재료로부터 형성될 수 있다. 만일 특징부(112)가 하드 마스크 재료를 포함하면, 그러한 재료는, 초기에 상단 판(108)의 상부 표면을 가로질러 재료의 균일한 층을 형성하고, 이어서 하드 마스크 재료 위에 포토리소그래픽으로 패턴화된 포토레지스트를 형성하고, 포토레지스트로부터 하드 마스크 재료 내로 패턴을 전사하고, 그 다음 포토레지스트를 제거하여 도시된 구성을 남김으로써, 도시된 패턴으로 형성될 수 있다. 다른 실시예에서, 포토레지스트는 도 6의 처리 스테이지에서 하드 마스크 재료 위에 남아 있을 수 있다.
도 7을 참조하면, 간극(114)은, 예컨대 반응성 이온 식각과 같은 적합한 식각에 의해 판(108)(도 6)을 통하여 연장된다. 그러한 것은 판을 복수의 평면 피스(planar piece)(116)로 세분한다. 스페이서, 격자, 또는 다른 지지 구조체(도시되지 않음)가, 판의 세분화 이전에, 다양한 위치에서 판들 사이에 그리고 그 아래에 구비될 수 있어서 다양한 평면 피스를 지지할 수 있다.
도 3의 재료(102)가 제거되지 않은 실시예에서 (즉, 재료(102)의 절연성 재료 시트가 간극(103)으로서 도시된 위치에 남아있는 도 3 내지 도 5를 참조하여 위에서 논의된 실시예에서), 도 7의 식각은 교번 재료(102, 104)를 포함하는 적층체를 통하여 수행될 것이다. 그러한 식각은 판(108)(도 6)를 평면 피스(116)들로 세분화하고 절연성 재료(102)를 평면 시트들 사이의 절연성 스페이서(절연성 스페이서는 도 7의 간극(103)의 위치에 있을 것임)로 세분화하는 것으로 고려될 수 있다.
도 8을 참조하면, 마스크(110)(도 7)는 제거되고, 새로운 마스크(118)로 대체된다. 마스크(118)는 간극(122)에 의해 서로로부터 이격된 복수의 특징부(120)를 포함한다. 간극(122)은 이전의 마스크(110)(도 6)에 의해 한정되었던 간극(114)(도 6)보다 더 넓다. 마스크(118)는, 예컨대 하드 마스크 재료 및 포토레지스트 중 하나 또는 둘 모두를 포함하는 임의의 적합한 재료 또는 재료들의 조합으로 형성될 수 있다.
마스크(118)가 구비된 후에, 도펀트가 간극(122)을 통하여 주입되어 평면 피스(116)의 반도체 재료(104)의 측벽을 따라서 주입 구역(124)을 형성한다. 일부 실시예에서, 도펀트는 n형일 수 있다. 그러한 실시예에서, 주입 구역(124)은 "n" 도펀트 레벨 또는 "n+" 도펀트 레벨을 포함할 수 있고, 어느 경우도 전도성으로 도핑된 구역일 것이다.
주입 구역(124)이 형성된 후, 마스크(118)는 제거될 수 있어서 도 9에 도시된 구성을 남길 수 있다.
도 10을 참조하면, 절연성 재료(126)가 평면 피스(106)들 사이에 형성된다. 절연성 재료(126)는 임의의 적합한 조성물을 포함할 수 있고, 일부 실시예에서는 이산화규소를 포함하거나, 그로 본질적으로 이루어지거나, 또는 그로 이루어질 수 있다. 절연성 재료(126)는, 예컨대 CVD 및 ALD 중 하나 또는 둘 모두를 포함하는 임의의 적합한 처리를 이용하여 형성될 수 있다. 재료(102)(도 3)가 (이산화규소와 같은) 절연성 재료이고 도 4의 처리가 생략되어 (간극(103) 대신에) 재료(102)가 도 8의 처리 스테이지에서 평면 피스(116)들 사이에 남아 있도록 하는 실시예에서, 평면 피스들 사이의 절연성 재료는 재료(126) 대신 재료(102)일 수 있다.
절연성 재료(126)는 평면 피스(116)들 사이에 스페이서(128)를 형성하고, 또한 최상부 평면 피스(116) 위에 스페이서(128)를 형성한다. 최하부 평면 피스(116)의 바닥을 따라서 절연성 재료가 또한 있을 수 있으나, 그러한 것은 도 10에 도시되어 있지 않다. 도시된 구성은 교번 재료(104, 126)의 적층체를 포함하거나, 또는 대안적으로 고려된다면, 교번하는 평면 피스(116) 및 스페이서(128)의 적층체를 포함한다.
간극(114)은 절연성 재료(126)의 형성 후에 평면 피스(116)들 사이에 남아 있다. 만일 절연성 재료의 형성이 그러한 간극을 충전하면 또는 부분적으로 충전하면, 추가의 마스킹 및 식각이 간극을 다시 수립하고 도 10의 구성을 형성하도록 수행될 수 있다.
절연성 재료(126)가 형성된 후, 구조체(100)는 도핑된 구역(124)의 외부 에지를 따라서 규화물(130)을 형성하도록 규화(silicidation) 조건을 겪는다. 규화물(130)은 반도체 재료(104)의 측벽 에지를 따라서 전기 전도성 계층(131)을 형성하는데, 그러한 계층은 계층(12, 14, 16, 18)으로서 도 1에서 설명된 것들과 유사하다. 계층(131)은 선형이고, 주로 도면에 도시된 3차원 좌표의 수평 축(5)을 따라서 연장된다.
규화물(130)은 임의의 적합한 조성물을 포함할 수 있고, 예컨대 규화코발트, 규화니켈, 규화티타늄 등 중 하나 이상을 포함하거나, 그로 본질적으로 이루어지거나, 또는 그로 이루어질 수 있다.
규화 반응은 평면 피스(116)의 측벽 에지를 따라서 전도성 러너(runner)를 형성하는 데 사용될 수 있는 많은 방법 중 하나이다. 다른 하나의 예시적인 방법은 그러한 측벽 에지에 측방향으로 오목부(recess)를 형성하여 하부 스페이서(128) 위에 간극을 형성하고, 이어서 그러한 간극을 하나 이상의 전기 전도성 재료(예컨대, 다양한 금속, 금속 함유 조성물, 및 전도성으로 도핑된 반도체 재료 중 하나 이상)로 충전하는 것이다.
도 11을 참조하면, 패턴화된 마스크(132)(점선으로 도시됨)가 재료(104/126)의 적층체 위에 형성되고, 간극(114) 내의 충전물을 패턴화하는 데 사용되어 간극이 절연성 재료(134)로 충전된다. 절연성 재료(134)는 임의의 적합한 조성물을 가질 수 있고, 일부 실시예에서는 이산화규소를 포함하거나, 그로 본질적으로 이루어지거나, 또는 그로 이루어질 수 있다. 절연성 재료는 간극(114) 내에 그리고 마스크(132) 위에 침착될 수 있고, 이어서, 화학 기계적 연마(chemical-mechanical polishing; CMP) 또는 다른 적합한 처리가 마스크 위로부터 절연성 재료를 제거하는 데 사용될 수 있다. 이어지는 처리에서, 마스크는 제거될 수 있어서 도 12의 구성을 남길 수 있다. 그러한 구성은 재료(104/126)의 적층체의 최상부 표면 위에서 연장된 재료(134)의 레일(135)을 갖는다.
도 13을 참조하면, 마스킹 재료(136)는 적층된 재료(104/126) 위에 형성되어 마스크로 패턴화된다. 패턴화된 마스크는 레일(135)을 따라서 연장된 세그먼트(138)를 갖고, 세그먼트(138)에 직교하여 연장된 세그먼트(140)를 갖는다. 세그먼트(138, 140)는 일부 실시예에서 서로에 대해 연속적으로 형성될 수 있다.
마스킹 재료(136)는 하드 마스크 재료(예컨대, 금속 질화물, 질화규소 등)일 수 있다. 재료(136)는, 초기에 적층된 재료(104/126)를 가로질러 하드 마스크 재료의 균일한 층을 형성하고, 이어서 하드 마스크 재료 위에 포토리소그래픽으로 패턴화된 포토레지스트를 형성하고, 포토레지스트로부터 하드 마스크 재료 내로 패턴을 전사하고, 그 다음 포토레지스트를 제거하여 도시된 구성을 남김으로써 도시된 패턴으로 형성될 수 있다. 다른 실시예에서, 포토레지스트는 도 13의 처리 스테이지에서 하드 마스크 위에 남아 있을 수 있다.
도 14를 참조하면, 패턴화된 재료(136)는 적층된 재료(104/126) 내로의 식각 중에 마스크로서 사용된다. 그러한 식각은, 예컨대 반응성 이온 식각과 같은 임의의 적합한 식각일 수 있다.
평면 피스(116)(도 13)의 재료(104)를 통한 식각은 반도체 재료(104)의 라인(142)을 형성하는데, 그러한 라인은 계층(131)에 직교하여 연장되고, 구체적으로 도면에 도시된 3차원 좌표 시스템의 축(3)을 따라서 연장된다. 라인(142)은 궁극적으로 와이어(24) 내지 (39)로서 도 1에서 설명된 것들과 유사한 와이어를 형성하도록 패턴화될 것이다.
도 15를 참조하면, 마스킹 재료(136)(도 14)가 제거되고, 남은 구조체는 절연성 재료(144)로 덮인다. 그러한 절연성 재료는, 예컨대 이산화규소를 포함하거나, 그로 본질적으로 이루어지거나, 또는 그로 이루어질 수 있다. 일부 실시예에서, 마스킹 재료(136)의 적어도 일부는 절연성 재료(144)의 형성 전에 제거되지 않을 수 있다. 예컨대, 레일(134)(도 14)을 따라서 있는 마스킹 재료의 세그먼트(138)(도 14)는 일부 실시예에서 도 15의 처리 스테이지에 남아있을 수 있다.
도 16은, 독자가 도 15의 도면에서 시야로부터 숨겨진 다양한 구조의 레이아웃을 시각화하는 것을 돕기 위하여, 도 15의 처리 스테이지에서의 다양한 전도성 및 반전도성 구성요소의 배열을 도 15의 절연성 구성요소로부터 분리된 상태로 도시한다.
도 17을 참조하면, 마스킹 재료(146)(가상도로 도시됨)가 절연성 재료(144) 위에 형성된다. 마스킹 재료는 간극(150)에 의해 서로로부터 이격된 복수의 특징부(148)로 패턴화된다. 마스킹 재료(146)는, 예컨대 하드 마스크 조성물을 포함하는 임의의 적합한 조성물을 포함할 수 있다.
도 18을 참조하면, 간극(150)은 하나 이상의 적합한 식각에 의해 절연성 재료(144)를 통하여 연장되고, 이어서 마스킹 재료(146)(도 17)가 제거된다.
도 19 및 도 20을 참조하면, 게이트 유전체(46)(도 20) 및 게이트 재료(48)는 간극(150)(도 18) 내에 그리고 적층된 재료(104/126) 위에 형성된다. 이어서, 게이트 재료는 평탄화 공정, 예컨대 CMP를 거칠 수 있어서, 재료(48, 134, 144)를 가로질러 연장된 도시된 평탄화된 표면(151)을 형성할 수 있다. 게이트 유전체(46) 및 게이트 재료(48)는 도 1 및 도 2를 참조하여 위에서 설명된 게이트 유전체 및 게이트 재료와 동일할 수 있다. 비록 게이트 유전체가 동질인 것으로 도시되어 있지만, 다른 실시예(도시되지 않음)에서, 게이트 유전체는 둘 이상의 상이한 재료를 포함할 수 있다. 또한, 비록 단지 하나의 게이트 재료만이 도시되어 있지만, 다른 실시예(도시되지 않음)에서, 다수의 게이트 재료가 이용될 수 있다.
도 20은 교번 재료(104, 126)로부터 형성된 라인(이러한 라인은 도 20의 단면도에 대해 표지의 안과 밖으로 연장됨)이 수직으로 연장된 적층체(한 쌍의 그러한 적층체가 도 20에 도시되어 있고, 적층체(145, 147)로 표시되어 있음)를 생성하는 것을 도시한다. 각각의 적층체는 한 쌍의 대향하는 측벽(적층체(145)의 대향하는 측벽은 (141) 및 (143)으로 표시되어 있음)을 갖는다. 게이트 유전체(46)는 그러한 측벽의 절연성 재료(126) 및 반도체 재료(104)를 따라서 그리고 그들에 직접 대항하여 연장되고; 게이트 재료(48)는 측벽을 따라서 연장되고, 게이트 유전체에 의해 측벽으로부터 이격된다.
도 21 및 도 22를 참조하면, 패턴화된 마스킹 재료(152)는 평탄화된 표면(151) 위에 형성된다. 패턴화된 마스킹 재료는 그를 관통하여 연장된 개구부(154) 내지 (159)를 갖는다. 패턴화된 마스킹 재료는 하드 마스크 조성물을 포함할 수 있고, 마스크(110)의 재료를 패턴화하기 위하여 도 6을 참조하여 위에서 논의된 것과 유사한 처리를 이용하여 패턴화될 수 있다. 패턴화된 마스킹 재료는 재료(104, 126 144)를 통한 식각 동안 이용된다. 그러한 식각은 도 22에 도시된 바와 같이 재료(104, 126 144)를 통하여 개구부(154) 내지 (159)를 연장시킨다.
일단 개구부(154) 내지 (159)가 반도체 재료(104)의 다양한 라인을 관통하면, 라인은 세그먼트들로 분할되는데, 각각의 세그먼트는 와이어(160)에 해당한다. 와이어(160)는 도 1 및 도 2를 참조하여 위에서 논의된 와이어(24) 내지 (39)와 유사하다. 와이어(160)의 각각은 규화물(130)을 포함하는 계층에 결합된 제1 단부, 및 제1 단부에 대향하는 관계에 있는 제2 단부를 갖는다. 와이어의 제2 단부는 개구부(154) 내지 (159)를 따르고 있다. 와이어(160)의 제1 단부의 일부는 도 22의 단면도에서 161로 표시되어 있고, 와이어(160)의 제2 단부의 일부는 도 22의 단면도에서 (163)으로 표시되어 있다. 와이어(160)는 또한 제1 단부와 제2 단부 사이에 중간 구역을 갖고, 이러한 중간 구역은 게이트 유전체(46) 및 게이트 재료(48)를 통하여 연장되는데, 이는 도 1 및 도 2를 참조하여 위에서 제공된 설명과 유사하다. 중간 구역의 일부는 도 22에서 (165)로 표시되어 있다.
도 1 및 도 2를 참조하여 위에서 논의된 와이어(24) 내지 (39)와 유사하게, 와이어(160)는 (예컨대, 임계 전압 도펀트가 구비된) 트랜지스터 소자의 채널 구역이 되도록 도핑된 중간 구역(165)을 가질 수 있으며, 소스/드레인 구역이 되도록 고농도로 도핑된 단부(161), (163)를 가질 수 있다. 일부 실시예에서, 중간 구역의 도핑은 도 3의 적층체 내의 반도체 재료의 초기 형성 중에 일어날 수 있으며, 단부(161)의 도핑은 도 8의 처리 스테이지에서의 고농도 도핑과 함께 일어날 수 있다. 그러한 실시예에서, 단부(163)의 도핑은 도펀트를 개구부(154) 내지 (159) 내로 주입하여 그러한 개구부에 인접한 와이어(160)의 부분을 도핑함으로써 도 22의 처리 스테이지에서 일어날 수 있다. 대안적으로, 와이어(160)의 단부(163)의 도핑은, 예컨대 단부(163)에 인접하게 이후에 형성되는 구조로부터의 도펀트의 확산에 의해서와 같이 다른 처리 스테이지에서 일어날 수 있다.
도 23 및 도 24를 참조하면, 메모리 셀 재료(170)는 개구부(154) 내지 (159) 내에 그리고 와이어(160)의 제2 단부(163)를 따라서 형성된다. 메모리 셀 재료는 메모리 셀 구조체를 형성하기에 적합한 임의의 조성물일 수 있다. 예컨대, 만일 메모리 셀 구조체가 안티퓨즈인 것이면, 메모리 셀 재료(170)는 와이어(160)의 단부(163)에 해당하는 제1 전극과 제1 전극으로부터의 유전체의 대향하는 측 상에 제공될 제2 전극 사이에 형성되는 것인 유전체일 수 있다.
비록 하나의 메모리 셀 재료가 도시되어 있으나, 일부 응용에서, 개구부 내에 형성된 다수의 메모리 셀 재료가 있을 수 있다. 예컨대, 메모리 셀 재료는 한 쌍의 전도성 재료들 사이에 개재된 유전체 재료의 얇은 층을 포함하는 적층체에 해당할 수 있어서, 전체 적층체는 와이어(160)의 단부(163)에 대항하는 안티퓨즈 구조체로서 제공된다.
일부 실시예에서, 메모리 셀 재료(170)는 상 변화 재료를 포함할 수 있고, PCRAM형 메모리 구조를 형성하기에 적합할 수 있다.
일부 실시예에서, 메모리 셀 재료는 한 쌍의 자성 층들 사이에 개재된 비자성 층을 포함하도록 제공될 수 있고, MRAM형 메모리 구조를 형성하기에 적합할 수 있다.
메모리 셀 재료(170)는 개구부(154) 내지 (159) 내에 균일한 라이닝을 형성한다. 그러한 것은, 예컨대 ALD, CVD 및 물리 기상 증착(physical vapor deposition, PVD) 중 하나 이상을 포함하는 임의의 적합한 방법론으로 달성될 수 있다.
비록 메모리 셀 재료(170)가 개구부(154) 내지 (159)의 측벽을 따라서 균일한 라이닝을 형성하는 것으로 도시되지만, 다른 실시예에서 메모리 셀 재료는 단지 와이어(160)의 노출된 단부(163)를 따라서만 선택적으로 형성될 수 있다. 메모리 셀 재료의 그러한 선택적 배치는, 예컨대 선택적 ALD, 무전해 도금 및/또는 전해 도금을 포함하는 임의의 적합한 방법론을 이용할 수 있다.
도 25 및 도 26을 참조하면, 개구부(154) 내지 (159)(도 23 및 도 24)는 전기 전도성 재료(180)로 충전된다. 전기 전도성 재료(180)는 임의의 적합한 조성물을 포함할 수 있고, 일부 실시예에서는 다양한 금속(예컨대, 티타늄, 텅스텐, 코발트, 니켈 등), 금속 함유 조성물(예컨대, 금속 질화물, 금속 규화물 등), 및 전도성으로 도핑된 반도체 재료(예컨대, 전도성으로 도핑된 규소, 전도성으로 도핑된 게르마늄 등) 중 하나 이상을 포함할 수 있다. 비록 단일의 동질 재료(180)가 개구부를 충전하는 것으로 도시되어 있지만, 다른 실시예(도시되지 않음)에서, 개구부는 다수의 재료로 충전될 수 있다. 개구부를 충전하는 데 이용되는 하나 이상의 재료는, 예컨대 CVD, ALD 및 PVD 중 하나 이상을 포함하는 임의의 적합한 방법에 의해 형성될 수 있다.
도 27 및 도 28을 참조하면, 재료(152, 170, 180)(도 25 및 도 26)는 대략 표면(151)의 레벨로 에치백(etchback)된다. 그러한 에치백은 CMP에 의해 달성될 수 있다. 메모리 셀 재료(170)는 와이어(160)의 단부를 따라서 수직으로 연장된 복수의 튜브를 형성하고, 전도성 재료(180)는 그러한 튜브 내에 전기 전도성 코어를 형성한다. 재료(170)는 도 1 및 도 2를 참조하여 위에서 논의된 메모리 셀 구조체(52)와 유사한 메모리 셀 구조체를 형성하고, 전도성 재료(180)로부터 형성된 코어는 도 1 및 도 2를 참조하여 위에서 논의된 바(54, 56, 58, 60)와 유사한 수직의 상호접속부이다.
도 29는, 독자가 도 27의 도면에서 시야로부터 숨겨진 다양한 구조의 레이아웃을 시각화하는 것을 돕기 위하여, 도 27 및 도 28의 처리 스테이지에서의 다양한 주요 구성요소의 배열을 도 27 및 도 28의 절연성 구성요소의 일부로부터 분리된 상태로 도시한다. 도 29에 도시된 특징부의 일부는 다른 특징부가 그들 뒤에서 보일 수 있도록 가상도로 도시되어 있다. 가상도는 다양한 특징부의 중요성, 또는 그의 결여를 나타내기 위하여, 또는 일정 특징부가 선택사항이라는 것을 나타내기 위하여 이용되는 것은 아니다. 도면의 단순화를 위하여, 도 29의 다양한 반복되는 구조체의 단지 일부만이 표시되어 있다.
도 29의 실시예는 도 1의 실시예와 유사하다. 도 29의 와이어(160)는 와이어(24) 내지 (39)(도 1)와 유사하고, 와이어(24) 내지 (39)와 같이, 행 및 열을 포함하는 2차원 어레이를 형성한다. 재료(130)의 전도성 라인은 도 1의 계층(12, 14, 16, 18)과 유사한 계층을 형성하고, 계층(12, 14, 16, 18)과 같이, 도 29의 계층은 와이어의 행들을 상호접속시킨다. 도 29의 전도성 재료(180)는 도 1의 바(54, 56, 58, 60)와 유사한 수직으로 연장된 전기적 상호접속부, 또는 셀 스트링(구체적으로, 원통형 막대)을 형성하고, 그러한 바들과 같이, 도 29의 수직으로 연장된 전기적 상호접속부는 와이어의 어레이의 열을 따르고 있다. 도 29의 메모리 셀 재료(170)는 도 1의 구조체(52)와 유사한 메모리 셀 구조체를 형성한다. 그러나, 도 1의 실시예에서는 메모리 셀 구조체(52)가 단지 와이어의 단부에만 있는 재료로 형성되는 반면, 도 29의 실시예에서 메모리 셀 재료(170)는 재료(180)의 수직 상호접속부의 전체 길이로 연장된다. 도 29의 실시예는 제조에 있어서 더욱 비용 효율적이고, 메모리 셀 재료(170)를 통한 크로스 토크가 없는 응용에서 적합할 것이다. 다른 응용에서, 예컨대 메모리 셀 재료가 인접한 메모리 셀들 사이에서 연속하는 경우 인접한 메모리 셀들 사이에 크로스 토크가 있을 수 있을 때, 도 1의 실시예가 더욱 적절할 수 있다.
도 29는, 일부 실시예에서, 수직으로 연장된 전기적 상호접속부에 해당하는 셀 스트링(즉, 재료(180)로 형성된 막대)이 셀 스트링의 대향하는 측면 상의 메모리 셀에 의해 공유될 수 있다는 것을 도시한다. 그러한 것은 높은 레벨의 집적이 달성될 수 있도록 할 수 있다.
도 1의 회로(61 내지 70)와 유사한 회로가 도 29에 도시되어 있지는 않지만 그러한 회로는 존재할 것이다. 그러한 회로의 다양한 구성요소가 도 29의 구성에 대해 임의의 원하는 위치에 있을 수 있고, 그에 따라서, 도 29의 구성 아래에, 위에, 또는 측방향에 인접하게 있을 수 있다.
앞서 논의된 바와 같이, 하나 이상의 메모리 셀 재료는 데이터를 저장하기에 적합한 다양한 유형의 메모리 셀 구조체를 형성하기 위하여 제공될 수 있다. 일부 응용에서, 메모리 셀 재료(170)는 재료(180)로 형성된 막대와 와이어(160) 사이에 안티퓨즈를 형성하기 위하여 이용되는 유전체 재료의 얇은 층에 해당할 수 있다. 데이터는 (유전체를 절연 파괴시키고 전도성 접점을 형성하도록) 안티퓨즈를 용단하거나 또는 안티퓨즈를 용단하지 않음으로써 저장될 수 있다. 도 30은 메모리 셀 재료(170)가 안티퓨즈에 이용되는 얇은 유전체 재료로 이루어진 응용에서의 도 28의 구조체(100)를 도시한다. 그 구성은, 안티퓨즈가 용단되지 않은 다른 구역(202)을 남기면서, 용단된 안티퓨즈의 일부 구역(200)을 형성하도록 프로그래밍이 수행된 이후로 도시되어 있다. 용단된 안티퓨즈는 데이터 비트의 일 유형에 해당할 수 있는 한편, 용단되지 않은 안티퓨즈는 데이터 비트의 상이한 유형에 해당하여, 그에 따라서 용단된 안티퓨즈 및 용단되지 않은 안티퓨즈의 배열은 정보를 저장할 수 있다. 그러한 정보는 구조체(100)의 다양한 게이트, 계층 및 수직 열을 통한 전류의 상이한 조합을 이용하여 나중에 액세스될 수 있어서 그 구성의 다양한 메모리 셀에 어드레스를 유일하게 지정할 수 있다.
위에서 논의된 실시예는, 예컨대 컴퓨터, 자동차, 항공기, 시계, 휴대용 전화기 등과 같은 전자 시스템에 이용될 수 있다.
도 31은 컴퓨터 시스템(400)의 실시예를 도시한다. 컴퓨터 시스템(400)은 모니터(401) 또는 다른 통신 출력 장치, 키보드(402) 또는 다른 통신 입력 장치, 및 마더보드(404)를 포함한다. 마더보드(404)는 마이크로프로세서(406) 또는 다른 데이터 처리 유닛, 및 적어도 하나의 메모리 소자(408)를 가질 수 있다. 메모리 소자(408)는 메모리 셀의 어레이를 포함할 수 있고, 및 그러한 어레이는 어레이 내의 개개의 메모리 셀에 액세스하기 위한 어드레싱 회로와 결합될 수 있다. 더욱이, 메모리 셀 어레이는 메모리 셀로부터 데이터를 판독하기 위한 판독 회로에 결합될 수 있다. 어드레싱 및 판독 회로는 메모리 소자(408)와 프로세서(406) 사이에 정보를 전달하기 위하여 이용될 수 있다. 그러한 것은 도 32에 도시된 마더보드(404)의 블록도에서 설명된다. 그러한 블록도에서, 어드레싱 회로는 410으로 도시되고 판독 회로는 412로 도시된다.
프로세서 소자(406)는 프로세서 모듈에 해당할 수 있으며, 이 모듈과 함께 이용되는 관련된 메모리는 도 1 내지 도 30을 참조하여 설명된 유형의 다양한 구조를 포함할 수 있다.
메모리 소자(408)는 메모리 모듈에 해당할 수 있으며, 도 1 내지 도 30을 참조하여 설명된 유형의 다양한 구조를 포함할 수 있다.
도 33은 전자 시스템(700)의 상위 레벨 구성의 단순화된 블록도를 도시한다. 시스템(700)은, 예컨대 컴퓨터 시스템, 처리 제어 시스템, 또는 프로세서 및 관련된 메모리를 이용하는 임의의 다른 시스템에 해당할 수 있다. 전자 시스템(700)은 프로세서(702), 제어 유닛(704), 메모리 소자 유닛(706) 및 입력/출력(I/O) 소자(708)를 포함하는 기능성 요소를 갖는다(시스템은 다양한 실시예에서 복수의 프로세서, 제어 유닛, 메모리 소자 유닛 및/또는 I/O 소자를 가질 수 있는 것으로 이해되어야 한다). 일반적으로, 전자 시스템(700)은 프로세서(702)에 의해 데이터에 대해 수행될 작동을 명시하는 명령, 및 프로세서(702)와 메모리 소자 유닛(706)과 I/O 소자(708) 사이의 다른 대화의 네이티브 세트(native set)를 가질 것이다. 제어 유닛(704)은 명령이 메모리 소자(706)로부터 인출되어 실행되도록 하는 한 세트의 작동을 통한 계속적인 순환에 의해 프로세서(702), 메모리 소자(706) 및 I/O 소자(708)의 모든 작동을 조정한다. 메모리 소자(706)는 도 1 내지 도 30을 참조하여 설명된 유형의 다양한 구조를 갖는다.
도 34는 전자 시스템(800)의 단순화된 블록도이다. 시스템(800)은 메모리 셀(804)의 어레이, 어드레스 디코더(806), 행 액세스 회로(808), 열 액세스 회로(810), 작동을 제어하기 위한 판독/기록 제어 회로(812), 및 입력/출력 회로(814)를 갖는 메모리 소자(802)를 포함한다. 메모리 소자(802)는 전원 회로(816) 및 센서(820), 예컨대 메모리 셀이 저임계 전도 상태에 있는지 또는 고임계 비전도 상태에 있는지 판단하기 위한 전류 센서를 추가로 포함한다. 도시된 전원 회로(816)는 전원 공급 회로(880), 기준 전압을 제공하기 위한 회로(882), 제1 상호접속 라인(예컨대, 워드라인)에 펄스를 제공하기 위한 회로(884), 제2 상호접속 라인(예컨대, 다른 워드라인)에 펄스를 제공하기 위한 회로(886), 및 제3 상호접속 라인(예컨대, 비트라인)에 펄스를 제공하기 위한 회로(888)를 포함한다. 시스템(800)은 또한 메모리 액세스를 위한 메모리 제어기 또는 프로세서(822)를 포함한다.
메모리 소자(802)는 와이어링 또는 금속화 라인에 걸쳐 프로세서(822)로부터 제어 신호를 수신한다. 메모리 소자(802)는 I/O 라인을 통하여 액세스되는 데이터를 저장하는 데 사용된다. 프로세서(822) 또는 메모리 소자(802)의 적어도 하나는 도 1 내지 도 30을 참조하여 설명된 유형의 다양한 구조를 포함할 수 있다.
다양한 전자 시스템은 프로세서 및 메모리 소자(들) 사이의 통신을 감소시키기 위하여 단일 패키지 처리 유닛으로, 또는 심지어 단일 반도체 칩 상에 제조될 수 있다.
전자 시스템은 메모리 모듈, 소자 드라이버, 전원 모듈, 통신 모뎀, 프로세서 모듈, 및 특정 용도 지향 모듈에 사용될 수 있고, 다층, 다중 칩 모듈을 포함할 수 있다.
전자 시스템은, 시계, 텔레비전, 휴대용 전화기, 개인용 컴퓨터, 자동차, 산업 제어 시스템, 항공기 등과 같은 넓은 범위의 시스템 중 임의의 것일 수 있다.

Claims (29)

  1. 수직으로 이격된 반도체 재료 판들을 포함하는 적층체를 형성하는 단계;
    상기 판들을 평면 피스들(planar pieces)로 세분하도록 상기 판들을 통하여 식각하는 단계;
    상기 평면 피스들의 측벽 에지들을 따라서 그리고 해당 측벽 에지들과 전기적으로 연결되도록 수평으로 연장된 전기 전도성 계층(tier)들을 형성하는 단계;
    상기 평면 피스들을 와이어들의 어레이로 패턴화하는 단계로서, 상기 어레이는 수직 열 및 수평 행을 포함하고, 상기 전기 전도성 계층들은 상기 어레이의 개개의 행의 와이어들을 상호접속시키고, 개개의 와이어는 상기 전기 전도성 계층에 결합된 제1 단부, 상기 제1 단부에 대향하는 관계에 있는 제2 단부, 및 상기 제1 단부와 제2 단부 사이의 중간 구역을 가지는 것인, 패턴화하는 단계;
    상기 와이어들의 중간 구역을 따라서 적어도 하나의 게이트 재료를 형성하는 단계;
    상기 와이어들의 제2 단부들에 메모리 셀 구조체들을 형성하는 단계; 및
    상기 메모리 셀 구조체들을 통하여 상기 와이어들에 연결된 복수의 수직으로 연장된 전기적 상호접속부를 형성하는 단계를 포함하되,
    개개의 수직으로 연장된 전기적 상호접속부는 상기 어레이의 개개의 열을 따라서 있는 것인, 메모리 어레이의 형성방법.
  2. 제1항에 있어서, 상기 판들 사이에 절연성 재료 시트들이 구비되고; 상기 시트들의 절연성 재료는 상기 판들을 평면 피스들로 세분화하는 동안 그리고 상기 평면 피스들을 와이어의 어레이로 패턴화하는 동안 패턴화되는 것인, 메모리 어레이의 형성방법.
  3. 제1항에 있어서, 상기 적층체를 형성하는 단계는
    제1 및 제2 반도체 재료의 교번 층(alternating layer)들을 형성하는 단계; 및
    상기 제2 반도체 재료에 대해 상기 제1 반도체 재료를 선택적으로 제거하는 단계를 포함하되,
    상기 제1 반도체 재료는 상기 제2 반도체 재료에 대해 선택적으로 제거 가능한 것인, 메모리 어레이의 형성방법.
  4. 제3항에 있어서, 상기 제1 및 제2 반도체 재료 중 한쪽은 규소로 이루어지고, 상기 제1 및 제2 반도체 재료 중 다른 쪽은 규소/게르마늄으로 이루어진 것인, 메모리 어레이의 형성방법.
  5. 제3항에 있어서, 상기 제1 및 제2 반도체 재료 중 한쪽은 n형으로 도핑되고, 상기 제1 및 제2 반도체 재료 중 다른 쪽은 p형으로 도핑되는 것인, 메모리 어레이의 형성방법.
  6. 제5항에 있어서, 상기 제1 및 제2 반도체 재료의 교번 층들 사이에 전기 절연성 재료의 층들이 구비된 것인, 메모리 어레이의 형성방법.
  7. 제6항에 있어서, 상기 절연성 재료의 층들은 이산화규소로 이루어진 것인, 메모리 어레이의 형성방법.
  8. 제1항에 있어서, 상기 전기 전도성 계층을 형성하는 단계는
    상기 평면 피스의 상기 측벽 에지들의 반도체 재료를 도핑하는 단계; 및
    도핑된 상기 반도체 재료로부터 금속 규화물 러너(runner)를 형성하는 단계를 포함하는 것인, 메모리 어레이의 형성방법.
  9. 제1항에 있어서, 상기 전기 전도성 계층을 형성하는 단계는
    상기 평면 피스의 상기 측벽 에지들의 상기 반도체 재료에 오목부(recess)를 형성하는 단계; 및
    상기 오목부 내에 전기 전도성 라인을 형성하는 단계를 포함하는 것인, 메모리 어레이의 형성방법.
  10. 간극에 의해 서로로부터 수직으로 이격된, 수직으로 적층된 반도체 재료 판들을 포함하는 구조체를 형성하는 단계;
    상기 판들을 측벽 에지를 갖고 수직으로 적층된 복수의 평면 피스로 세분화하도록 상기 판을 패턴화하는 단계;
    상기 간극 내에 절연성 재료 스페이서를 제공하는 단계;
    서로로부터 수직으로 이격된 전기 전도성 계층들을 상기 평면 피스들의 측벽 에지들을 따라서 형성하는 단계;
    상기 평면 피스들의 반도체 재료를 통하여 그리고 상기 스페이서의 절연성 재료를 통하여 식각하여 상기 전기 전도성 계층들에 직교하여 연장되는 라인들을 형성하는 단계로서, 상기 라인들의 일부는 반도체 재료 라인이고, 다른 라인은 절연성 재료 라인인 것인, 라인들의 형성 단계;
    상기 반도체 재료 라인들을 따라서 게이트 유전체를 형성하는 단계;
    상기 게이트 유전체에 의해 상기 반도체 재료 라인으로부터 이격된 게이트 재료를 형성하는 단계;
    각각의 반도체 재료 라인을 한 쌍의 세그먼트로 파단시키기 위하여 해당 반도체 재료 라인을 관통하여 개구부를 형성하는 단계로서, 각각의 세그먼트는 상기 게이트 재료를 관통하고, 전기 전도성 계층에 결합된 제1단부와, 해당 제1 단부에 대향하는 관계에 있는 제2 단부를 구비하며, 상기 세그먼트는 수직 열과 수평 행을 포함하는 어레이로서 배열되고, 상기 전기 전도성 계층은 상기 세그먼트의 어레이의 행을 따라서 연장되는 것인, 상기 개구부를 형성하는 단계;
    상기 세그먼트의 제2 단부에서 메모리 셀 구조체를 형성하는 단계; 및
    상기 메모리 셀 구조체를 통하여 상기 세그먼트에 접속된 복수의 수직으로 연장된 전기적 상호접속부를 형성하는 단계를 포함하되,
    개개의 수직으로 연장된 전기적 상호접속부는 상기 어레이의 개개의 열을 따라서 있는 것인, 메모리 어레이의 형성방법.
  11. 제10항에 있어서, 상기 메모리 셀 구조체는 상 변화 재료를 포함하는 것인, 메모리 어레이의 형성방법.
  12. 제10항에 있어서, 상기 메모리 셀 구조체는 자성 재료를 포함하는 것인, 메모리 어레이의 형성방법.
  13. 제10항에 있어서, 상기 메모리 셀 구조체는 안티퓨즈 구조체(antifuse structure)이고, 해당 안티퓨즈의 일부를 용단(blowing)함으로써 메모리 셀 구조체의 일부를 프로그래밍하는 단계를 추가로 포함하는, 메모리 어레이의 형성방법.
  14. 제10항에 있어서, 상기 반도체 재료 판은 상기 절연성 재료가 상기 간극 내에 구비되기 전에 세분화되는 것인, 메모리 어레이의 형성방법.
  15. 제10항에 있어서, 상기 절연성 재료는 상기 반도체 재료 판이 세분화되기 전에 상기 간극 내에 구비되는 것인, 메모리 어레이의 형성방법.
  16. 제10항에 있어서, 상기 반도체 재료는 제2 반도체 재료이고,
    상기 수직으로 적층된 판을 형성하는 단계는
    제1 반도체 재료 및 제2 반도체 재료의 교번 층을 형성하는 단계로서, 상기 제1 반도체 재료는 상기 제2 반도체 재료에 대해 선택적으로 제거 가능한 것인, 교번 층의 형성 단계; 및
    상기 제2 반도체 재료에 대해 상기 제1 반도체 재료를 선택적으로 제거하는 단계를 포함하는 것인, 메모리 어레이의 형성방법.
  17. 제16항에 있어서, 상기 제1 및 제2 반노체 재료 중 한쪽은 p형으로 도핑된 반도체 재료를 포함하고, 상기 제1 및 제2 반도체 재료 중 다른 쪽은 n형으로 도핑된 반도체 재료를 포함하는 것인, 메모리 어레이의 형성방법.
  18. 제16항에 있어서, 상기 제1 및 제2 반도체 재료 중 한쪽은 규소를 포함하고 게르마늄을 포함하지 않고; 상기 제1 및 제2 반도체 재료 중 다른 쪽은 게르마늄을 포함하지만 규소는 포함하지 않는 것인, 메모리 어레이의 형성방법.
  19. 제16항에 있어서, 상기 제1 및 제2 반도체 재료 중 한쪽은 규소를 포함하고 게르마늄을 포함하지 않고; 상기 제1 및 제2 반도체 재료 중 다른 한쪽은 규소와 게르마늄의 양쪽 모두를 포함하는 것인, 메모리 어레이의 형성방법.
  20. 제10항에 있어서, 상기 개구부는 상기 절연성 재료 라인을 통하여 그리고 상기 반도체 재료 라인을 통하여 형성되고, 상기 개구부를 형성하는 단계는 상기 절연성 재료 라인들을 절연성 재료 세그먼트들로 파단하며;
    상기 반도체 재료 세그먼트들과 절연성 재료 세그먼트들은 함께 한 쌍의 대향하는 측벽을 갖는 수직으로 연장된 적층체를 형성하고;
    상기 게이트 유전체는 상기 수직으로 연장된 적층체의 대향하는 측벽을 따라서 상기 반도체 재료 세그먼트에 직접 대항하고 있으며;
    상기 게이트 재료는 상기 수직으로 연장된 적층체의 대향하는 측벽을 따라서 상기 게이트 유전체에 직접 대항하여 형성되는 것인, 메모리 어레이의 형성방법.
  21. 반도체 기판에 의해 지지되는 복수의 수평으로 연장된 전기 전도성 라인;
    상기 라인들에 결합되어 해당 라인들로부터 바깥쪽으로 연장된 복수의 수평으로 연장된 반도체 재료 와이어;
    상기 와이어의 외부 에지를 따르는 게이트 유전체;
    개개의 와이어 각각의 적어도 2개의 측면을 따라서 상기 게이트 유전체 재료와 접촉하고, 주로 수직 차원을 따라서 연장된 게이트 구조체에 의해 구성되는 게이트 재료;
    상기 와이어의 제2 단부에 있는 메모리 셀 구조체; 및
    상기 메모리 셀 구조체를 통하여 와이어에 접속되고 서로 수평으로 이격된 복수의 수직으로 연장된 전기적 상호접속부를 포함하되,
    상기 라인들은 서로 수직으로 이격되어 주로 제1 수평 축을 따라서 연장되고, 상기 와이어는 주로 상기 제1 축에 직교하는 제2 수평 축을 따라서 연장되며, 상기 와이어는 상기 전기 전도성 라인에 인접한 제1 단부와, 해당 제1 단부에 대향하는 관계에 있는 제2 단부를 구비하고, 상기 와이어는 2차원 어레이로 배열되고, 해당 2차원 어레이의 차원들 중 하나는 상기 제1 수평 축을 따르는 행이고, 상기 2차원 어레이의 차원들 중 다른 하나는 제1 및 제 2 수평 축에 직교하는 수직 축을 따르는 열이며, 상기 수평으로 연장된 전기 전도성 라인은 상기 어레이의 행을 따라서 와이어를 상호접속시키고, 개개의 수직으로 연장된 전기적 상호접속부는 상기 어레이의 개개의 열을 따라서 연장되는 것인 집적 메모리 어레이.
  22. 제21항에 있어서, 상기 메모리 셀 구조체는 상 변화 재료를 포함하는 것인 집적 메모리 어레이.
  23. 제21항에 있어서, 상기 메모리 셀 구조체는 자성 재료를 포함하는 것인 집적 메모리 어레이.
  24. 제21항에 있어서, 상기 메모리 셀 구조체는 안티퓨즈 구조체인 것인 집적 메모리 어레이.
  25. 제21항에 있어서, 상기 게이트 재료는 개개의 와이어의 단지 2개의 측면을 따라서 상기 게이트 유전체와 접촉하는 것인 집적 메모리 어레이.
  26. 제21항에 있어서, 상기 와이어는 상기 제2 수평 축에 직교하는 단면을 따라서 정사각형인 집적 메모리 어레이.
  27. 제21항에 있어서, 상기 수평으로 연장된 전기 전도성 라인은 금속을 포함하는 집적 메모리 어레이.
  28. 제21항에 있어서, 상기 수평으로 연장된 전기 전도성 라인은 금속 규화물을 포함하는 것인 집적 메모리 어레이.
  29. 제21항에 있어서, 상기 와이어의 반도체 재료는 상기 게이트 재료에 인접한 채널 주입물(channel implant)을 포함하고, 상기 제1 및 제2 단부에서 소스/드레인 주입물을 포함하는 것인 집적 메모리 어레이.
KR1020127012625A 2009-11-23 2010-10-15 집적 메모리 어레이 및 메모리 어레이의 형성방법 KR101336413B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/624,312 US8158967B2 (en) 2009-11-23 2009-11-23 Integrated memory arrays
US12/624,312 2009-11-23
PCT/US2010/052918 WO2011062714A2 (en) 2009-11-23 2010-10-15 Integrated memory arrays, and methods of forming memory arrays

Publications (2)

Publication Number Publication Date
KR20120083469A true KR20120083469A (ko) 2012-07-25
KR101336413B1 KR101336413B1 (ko) 2013-12-04

Family

ID=44060258

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020127012625A KR101336413B1 (ko) 2009-11-23 2010-10-15 집적 메모리 어레이 및 메모리 어레이의 형성방법

Country Status (5)

Country Link
US (4) US8158967B2 (ko)
KR (1) KR101336413B1 (ko)
CN (1) CN103038881B (ko)
TW (1) TWI408778B (ko)
WO (1) WO2011062714A2 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9905431B2 (en) 2014-01-31 2018-02-27 Hitachi High-Technologies Corporation Dry etching method
KR20200039813A (ko) * 2017-09-06 2020-04-16 마이크론 테크놀로지, 인크 절연 재료와 메모리 셀들의 수직으로 교대되는 층들을 포함하는 메모리 어레이 및 메모리 어레이를 형성하는 방법

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8158967B2 (en) 2009-11-23 2012-04-17 Micron Technology, Inc. Integrated memory arrays
US9176671B1 (en) 2011-04-06 2015-11-03 P4tents1, LLC Fetching data between thread execution in a flash/DRAM/embedded DRAM-equipped system
US9170744B1 (en) 2011-04-06 2015-10-27 P4tents1, LLC Computer program product for controlling a flash/DRAM/embedded DRAM-equipped system
US8930647B1 (en) 2011-04-06 2015-01-06 P4tents1, LLC Multiple class memory systems
US9432298B1 (en) 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
US9164679B2 (en) 2011-04-06 2015-10-20 Patents1, Llc System, method and computer program product for multi-thread operation involving first memory of a first memory class and second memory of a second memory class
US9158546B1 (en) 2011-04-06 2015-10-13 P4tents1, LLC Computer program product for fetching from a first physical memory between an execution of a plurality of threads associated with a second physical memory
US9331272B2 (en) * 2011-06-10 2016-05-03 Seoul National University R&Db Foundation 3-dimensional (3D) non-volatile memory device and method of fabricating the same
KR101331859B1 (ko) 2011-06-10 2013-11-21 서울대학교산학협력단 3차원 비휘발성 메모리 장치 및 이의 제조 방법
US9417754B2 (en) 2011-08-05 2016-08-16 P4tents1, LLC User interface system, method, and computer program product
US8767431B2 (en) * 2012-01-26 2014-07-01 HGST Netherlands B.V. High current capable access device for three-dimensional solid-state memory
US8711597B2 (en) * 2012-01-26 2014-04-29 HGST Netherlands B.V. 3D solid-state arrangement for solid state memory
US10256098B2 (en) * 2015-10-29 2019-04-09 Micron Technology, Inc. Integrated assemblies containing germanium
US9704923B1 (en) * 2015-12-23 2017-07-11 Intel Corporation Dual-layer dielectric in memory device
US10157933B2 (en) * 2016-04-19 2018-12-18 Micron Technology, Inc. Integrated structures including material containing silicon, nitrogen, and at least one of carbon, oxygen, boron and phosphorus
KR102332436B1 (ko) * 2017-01-30 2021-12-01 마이크론 테크놀로지, 인크 다수의 메모리 어레이 데크를 포함하는 집적 메모리 조립체
CN110520977A (zh) * 2017-02-14 2019-11-29 成都皮兆永存科技有限公司 多层一次性可编程永久存储器单元及其制备方法
JP2018157114A (ja) * 2017-03-17 2018-10-04 東芝メモリ株式会社 記憶装置
US10134739B1 (en) 2017-07-27 2018-11-20 Globalfoundries Inc. Memory array with buried bitlines below vertical field effect transistors of memory cells and a method of forming the memory array
US10424596B2 (en) * 2017-12-22 2019-09-24 Micron Technology, Inc. Conductive structures and assemblies having vertically-stacked memory cells over conductive structures
US10833059B2 (en) * 2018-12-07 2020-11-10 Micron Technology, Inc. Integrated assemblies comprising vertically-stacked decks of memory arrays
US11315936B2 (en) * 2019-08-29 2022-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and manufacturing method thereof
CN111357110A (zh) * 2020-02-17 2020-06-30 长江存储科技有限责任公司 用于在三维存储器件中形成沟道结构的方法
US11849573B2 (en) * 2020-09-10 2023-12-19 Micron Technology, Inc. Bottom electrode contact for a vertical three-dimensional memory

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6066869A (en) * 1997-10-06 2000-05-23 Micron Technology, Inc. Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor
US5977579A (en) * 1998-12-03 1999-11-02 Micron Technology, Inc. Trench dram cell with vertical device and buried word lines
EP1312120A1 (en) * 2000-08-14 2003-05-21 Matrix Semiconductor, Inc. Dense arrays and charge storage devices, and methods for making same
US6670642B2 (en) * 2002-01-22 2003-12-30 Renesas Technology Corporation. Semiconductor memory device using vertical-channel transistors
US6627932B1 (en) * 2002-04-11 2003-09-30 Micron Technology, Inc. Magnetoresistive memory device
US7042749B2 (en) 2002-05-16 2006-05-09 Micron Technology, Inc. Stacked 1T-nmemory cell structure
US6683365B1 (en) * 2002-08-01 2004-01-27 Micron Technology, Inc. Edge intensive antifuse device structure
EP1609186B1 (en) 2003-04-03 2010-09-08 Hewlett-Packard Development Company, L.P. Cubic memory array and method of manufacturing
US20050006719A1 (en) * 2003-06-24 2005-01-13 Erh-Kun Lai [three-dimensional memory structure and manufacturing method thereof]
JP2005044847A (ja) * 2003-07-23 2005-02-17 Tdk Corp 磁気抵抗効果素子、磁気記憶セルおよび磁気メモリデバイスならびにそれらの製造方法
US7122425B2 (en) * 2004-08-24 2006-10-17 Micron Technology, Inc. Methods of forming semiconductor constructions
KR100585157B1 (ko) * 2004-09-07 2006-05-30 삼성전자주식회사 다수의 와이어 브릿지 채널을 구비한 모스 트랜지스터 및그 제조방법
US20060173928A1 (en) * 2004-12-23 2006-08-03 Ecpg.Net Inc. Method for controlling data review and synchronization
KR100707200B1 (ko) * 2005-07-22 2007-04-13 삼성전자주식회사 핀-타입 채널 영역을 갖는 비휘발성 메모리 소자 및 그제조 방법
US7352607B2 (en) * 2005-07-26 2008-04-01 International Business Machines Corporation Non-volatile switching and memory devices using vertical nanotubes
US7332735B2 (en) * 2005-08-02 2008-02-19 Micron Technology, Inc. Phase change memory cell and method of formation
WO2007022359A2 (en) 2005-08-16 2007-02-22 The Regents Of The University Of California Vertical integrated silicon nanowire field effect transistors and methods of fabrication
KR100699865B1 (ko) * 2005-09-28 2007-03-28 삼성전자주식회사 화학기계적 연마를 이용한 자기 정렬 콘택 패드 형성 방법
JP4822841B2 (ja) * 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
US7488661B2 (en) * 2006-03-07 2009-02-10 International Business Machines Corporation Device and method for improving interface adhesion in thin film structures
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US7875871B2 (en) * 2006-03-31 2011-01-25 Sandisk 3D Llc Heterojunction device comprising a semiconductor and a resistivity-switching oxide or nitride
US7511984B2 (en) * 2006-08-30 2009-03-31 Micron Technology, Inc. Phase change memory
US10134985B2 (en) * 2006-10-20 2018-11-20 The Regents Of The University Of Michigan Non-volatile solid state resistive switching devices
JP4772656B2 (ja) 2006-12-21 2011-09-14 株式会社東芝 不揮発性半導体メモリ
JP5091526B2 (ja) 2007-04-06 2012-12-05 株式会社東芝 半導体記憶装置及びその製造方法
US8148711B2 (en) * 2007-05-18 2012-04-03 Panasonic Corporation Nonvolatile memory element, manufacturing method thereof, and nonvolatile semiconductor apparatus using nonvolatile memory element
US7772580B2 (en) * 2007-08-10 2010-08-10 Qimonda Ag Integrated circuit having a cell with a resistivity changing layer
US20090050867A1 (en) * 2007-08-20 2009-02-26 David Wells Feature formed beneath an existing material during fabrication of a semiconductor device and electronic systems comprising the semiconductor device
US20090146194A1 (en) * 2007-12-05 2009-06-11 Ecole Polytechnique Federale De Lausanne (Epfl) Semiconductor device and method of manufacturing a semiconductor device
JP2010165803A (ja) * 2009-01-14 2010-07-29 Toshiba Corp 半導体記憶装置の製造方法及び半導体記憶装置
US7983065B2 (en) * 2009-04-08 2011-07-19 Sandisk 3D Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines
US8158967B2 (en) 2009-11-23 2012-04-17 Micron Technology, Inc. Integrated memory arrays

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9905431B2 (en) 2014-01-31 2018-02-27 Hitachi High-Technologies Corporation Dry etching method
KR20200039813A (ko) * 2017-09-06 2020-04-16 마이크론 테크놀로지, 인크 절연 재료와 메모리 셀들의 수직으로 교대되는 층들을 포함하는 메모리 어레이 및 메모리 어레이를 형성하는 방법
US11411002B2 (en) 2017-09-06 2022-08-09 Micron Technology, Inc. Memory arrays comprising vertically-alternating tiers of insulative material and memory cells and methods of forming a memory array
US11778838B2 (en) 2017-09-06 2023-10-03 Micron Technology, Inc. Memory arrays comprising vertically-alternating tiers of insulative material and memory cells and methods of forming a memory array

Also Published As

Publication number Publication date
US8158967B2 (en) 2012-04-17
US20120329215A1 (en) 2012-12-27
TWI408778B (zh) 2013-09-11
TW201125079A (en) 2011-07-16
WO2011062714A2 (en) 2011-05-26
US8669144B2 (en) 2014-03-11
CN103038881B (zh) 2016-05-18
CN103038881A (zh) 2013-04-10
WO2011062714A3 (en) 2011-07-28
KR101336413B1 (ko) 2013-12-04
US20120178221A1 (en) 2012-07-12
US20130295726A1 (en) 2013-11-07
US8288213B2 (en) 2012-10-16
US8513064B2 (en) 2013-08-20
US20110121255A1 (en) 2011-05-26

Similar Documents

Publication Publication Date Title
KR101336413B1 (ko) 집적 메모리 어레이 및 메모리 어레이의 형성방법
US9036402B2 (en) Arrays of vertically stacked tiers of non-volatile cross point memory cells
US8542513B2 (en) Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells
US8829646B2 (en) Integrated circuit 3D memory array and manufacturing method
US9362225B2 (en) Data storage device and methods of manufacturing the same
KR101420494B1 (ko) Ｒｏｍ 셀을 위한 장치
US20110241077A1 (en) Integrated circuit 3d memory array and manufacturing method
US20130094273A1 (en) 3d memory and decoding technologies
US20220173109A1 (en) Array Of Memory Cells, Methods Used In Forming An Array Of Memory Cells, Methods Used In Forming An Array Of Vertical Transistors, Methods Used In Forming An Array Of Vertical Transistors, And Methods Used In Forming An Array Of Capacitors
US8981330B2 (en) Thermally-confined spacer PCM cells
US10607998B1 (en) Integrated circuitry, DRAM circuitry, method of forming a plurality of conductive vias, and method of forming DRAM circuitry
US20220246622A1 (en) Integrated Circuitry, Memory Circuitry, Method Used In Forming Integrated Circuitry, And Method Used In Forming Memory Circuitry
US20240172411A1 (en) Transistor array and method for manufacturing same, semiconductor device and method for manufacturing same
US11411008B2 (en) Integrated circuity, dram circuitry, methods used in forming integrated circuitry, and methods used in forming DRAM circuitry
CN113972275A (zh) 包括具有至少部分凹入沟道区域内的栅极电极的垂直晶体管的设备以及相关方法和系统
US10685951B1 (en) Wordline strapping for non-volatile memory elements
US10629602B2 (en) Static random access memory cells with arranged vertical-transport field-effect transistors
KR20220152925A (ko) 이중 게이트 라인 구성의 액세스 트랜지스터 및 이의 형성 방법
KR20070063810A (ko) 상변환 기억 소자 및 그의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20161028

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20171027

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20191113

Year of fee payment: 7