CN110010611A - 导电结构、在导电结构上具有垂直堆叠的存储器单元的组合件及导电结构形成方法 - Google Patents

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T·乔治
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Abstract

本申请案涉及导电结构、在导电结构上具有垂直堆叠的存储器单元的组合件及形成导电结构的方法。一些实施例包含一种集成电路的导电结构。所述导电结构包含上部主部分，其中所述上部主部分具有被配置为容器的第一导电组成部分。所述容器具有底部及从所述底部向上延伸的一对侧壁。所述容器的内部区位于所述底部上方且位于所述侧壁之间。所述上部主部分包含被配置为块体的第二导电组成部分，所述块体填充所述容器的所述内部区。所述第二导电组成部分与所述第一导电组成部分具有不同的组成。一或多个导电突起部结合到所述上部主部分且从所述上部主部分向下延伸。一些实施例包含包括位于导电结构上方的存储器单元的组合件。一些实施例包含形成导电结构的方法。

Description

导电结构、在导电结构上具有垂直堆叠的存储器单元的组合 件及导电结构形成方法
技术领域
导电结构、在导电结构上具有垂直堆叠的存储器单元的组合件及导电结构形成方法。
背景技术
存储器为电子系统提供数据存储。快闪存储器是存储器的一种类型，且在现代计算机及装置中具有诸多用途。举例来说，现代个人计算机可具有存储于快闪存储器芯片上的BIOS。举另一实例，计算机及其它装置越来越普遍在固态硬盘中利用快闪存储器来代替常规硬盘驱动器。作为又一实例，快闪存储器广泛用于无线电子装置中，这是因为其使得制造商能够在新的通信协议被标准化时支援所述新的通信协议，且能够使得装置远程升级以实现增强的特征。
NAND可以是快闪存储器的基本架构，且可经配置以包括垂直堆叠的存储器单元。
在具体地描述NAND之前，大体描述集成布置内的存储器阵列的关系可以是有帮助的。图1展示现有技术装置1000的框图，现有技术装置1000包含具有多个存储器单元1003的存储器阵列1002，多个存储器单元1003是沿着存取线1004(例如，传导信号WL0至WLm的字线)及第一数据线1006(例如，传导信号BL0至BLn的位线)布置成行及列。存取线1004及第一数据线1006可用于将信息传送至存储器单元1003及传送来自存储器单元1003的信息。行解码器1007及列解码器1008对地址线1009上的地址信号A0到AX进行解码以确定将存取存储器单元1003中的哪些存储器单元。读出放大器电路1015用于确定从存储器单元1003读取的信息的值。I/O电路1017在存储器阵列1002与输入/输出(I/O)线1005之间传送信息的值。I/O线1005上的信号DQ0至DQN可表示从存储器单元1003读取或写入到存储器单元1003中的信息的值。其它装置可通过I/O线1005、地址线1009或控制线1020与装置1000进行通信。存储器控制单元1018利用控制线1020上的信号来控制对存储器单元1003执行的存储器操作。装置1000可分别经由第一供应线1030及第二供应线1032接收供应电压信号Vcc及Vss。装置1000包含选择电路1040及输入/输出(I/O)电路1017。选择电路1040可经由I/O电路1017对信号CSEL1到CSELn做出响应以选择第一数据线1006及第二数据线1013上的信号，所述信号可表示将从存储器单元1003读取或将被编程到存储器单元1003中的信息的值。列解码器1008可基于地址线1009上的A0到AX地址信号而选择性地激活CSEL1到CSELn信号。选择电路1040可在读取操作及编程操作期间选择第一数据线1006及第二数据线1013上的信号以提供存储器阵列1002与I/O电路1017之间的通信。
图1的存储器阵列1002可以是NAND存储器阵列，且图2展示三维NAND存储器装置200的框图，三维NAND存储器装置200可用作图1的存储器阵列1002。装置200包括多串电荷存储装置。在第一方向(Z-Z’)上，每一串电荷存储装置可包括(举例来说)彼此堆叠的32个电荷存储装置，其中每一电荷存储装置对应于(举例来说)32个层(例如，Tier0到Tier31)中的一者。相应串的电荷存储装置可共用共同的沟道区，例如形成于相应的半导体材料(例如，多晶硅)柱中的沟道区，一串电荷存储装置形成于所述半导体材料柱周围。在第二方向(X-X’)上，举例来说，所述多个串的十六个第一群组中的每一第一群组可包括(举例来说)8个串，所述8个串共用多个(例如，32个)存取线(亦即，“全域控制栅极(CG)线”，也被称为字线WL)。存取线中的每一者可耦合一层内的电荷存储装置。当每一电荷存储装置包括能够存储两个信息位的单元时，由同一存取线(且因此对应于同一层)耦合的电荷存储装置可被以逻辑方式分群成(举例来说两个页，例如P0/P32、P1/P33、P2/P34等等。在第三方向(Y-Y’)上，举例来说，所述多个串的8个第二群组中的每一第二群组可包括由8个数据线中的一个对应数据线耦合的十六个串。存储器块的大小可包括1,024页且总共约16MB(例如，16个WL×32个层×2个位＝1,024页/块，块大小＝1,024页×16KB/页＝16MB)。串的数目、层的数目、存取线的数目、数据线的数目、第一群组的数目、第二群组的数目及/或页的数目可比比图2所展示的大或小。
图3展示图2的3D NAND存储器装置200的存储器块300在X-X’方向上的横截面图，存储器块300包含关于图2所描述的若干串的十六个第一群组中的一者中的15串电荷存储装置。存储器块300的所述多个串可被分群成多个子集310、320、330(例如，片块列)，例如片块列I、片块列j及片块列K，其中每一子集(例如，片块列)包括存储器块300的“部分块”。全域漏极侧选择栅极(SGD)线340可耦合到所述多个串的SGD。举例来说，全域SGD线340可经由多个(例如，3个)子SGD驱动器332、334、336中的对应子SGD驱动器耦合到多个(例如，3个)子SGD线342、344、346，其中每一子SGD线对应于相应子集(例如，片块列)。子SGD驱动器332、334、336中的每一者可独立于其它部分块的SGD而同时地耦合或切断对应部分块(例如，片块列)的串的SGD。全域源极侧选择栅极(SGS)线360可耦合至所述多个串的SGS。举例来说，全域SGS线360可经由多个子SGS驱动器322、324、326中的对应子SGS驱动器耦合到多个子SGS线362、364、366，其中每一子SGS线对应于相应子集(例如，片块列)。子SGS驱动器322、324、326中的每一者可独立于其它部分块的串而同时地耦合或切断对应部分块(例如，片块列)的串的SGS。全域存取线(例如，全域CG线)350可耦合与所述多个串中的每一者的相应层对应的电荷存储装置。每一全域CG线(例如，全域CG线350)可经由多个子串驱动器312、314及316中的对应子串驱动器耦合到多个子存取线(例如，子CG线)352、354、356。子串驱动器中的每一者可独立于其它部分块及/或其它层的电荷存储装置而同时地耦合或切断与相应部分块及/或层对应的电荷存储装置。与相应子集(例如，部分块)及相应层对应的电荷存储装置可包括电荷存储装置的“部分层”(例如，单个“片块”)。与相应子集(例如，部分块)对应的串可耦合到子源极372、374及376(例如，“片块源极”)中的对应子源极，其中每一子源极耦合到相应电源极。
另一选择为，参考图4的示意性图解说明描述NAND存储器装置200。
存储器阵列200包含字线2021到202N以及位线2281到228M。
存储器阵列200也包含NAND串2061到206M。每一NAND串包含电荷存储晶体管2081到208N。电荷存储晶体管可使用浮动栅极材料(例如，多晶硅)来存储电荷，或可使用电荷捕获材料(例如，举例来说，氮化硅、金属纳米点等)来存储电荷。
电荷存储晶体管208位于字线202与串206的交叉点处。电荷存储晶体管208表示用于存储数据的非易失性存储器单元。每一NAND串206的电荷存储晶体管208源极到漏极串联连接在源极选择装置(例如，源极侧选择栅极SGS)210与漏极选择装置(例如，漏极侧选择栅极SGD)212之间。每一源极选择装置210位于串206与源极选择线214的交叉点处，而每一漏极选择装置212位于串206与漏极选择线215的交叉点处。选择装置210及选择装置212可以是任何适合的存取装置，且利用图1中的方框大体地图解说明。
每一源极选择装置210的源极连接到共同源极线216。每一源极选择装置210的漏极连接到对应NAND串206的第一电荷存储晶体管208的源极。举例来说，源极选择装置2101的漏极连接到对应NAND串2061的电荷存储晶体管2081的源极。源极选择装置210连接到源极选择线214。
每一漏极选择装置212的漏极在漏极触点处连接到位线(亦即，数字线)228。举例来说，漏极选择装置2121的漏极连接到位线2281。每一漏极选择装置212的源极连接到对应NAND串206的最后电荷存储晶体管208的漏极。举例来说，漏极选择装置2121的源极连接到对应NAND串2061的电荷存储晶体管208N的漏极。
电荷存储晶体管208包含源极230、漏极232、电荷存储区234及控制栅极236。电荷存储晶体管208将其控制栅极236耦合到字线202。一列电荷存储晶体管208是耦合到给定位线228的NAND串206内的那些晶体管。一行电荷存储晶体管208是共同耦合到给定字线202的那些晶体管。
集成组合件可利用含经掺杂硅的导电配线结构。举例来说，三维NAND可利用这些导电配线结构作为源极线。期望开发出改进的配线结构及改进的方法来制作此类配线结构。
发明内容
在一个方面中，本发明提供一种集成电路的导电结构，所述导电结构包括：上部主部分；所述上部主部分包括被配置为容器的第一导电组成部分，所述容器具有底部且具有从所述底部向上延伸的一对侧壁；所述容器的内部区位于所述底部上方且位于所述侧壁之间；所述上部主部分包括被配置为块体的第二导电组成部分，所述块体填充所述容器的所述内部区；所述第二导电组成部分与所述第一导电组成部分包括不同的组成；所述第二导电组成部分沿着界面结合至所述第一导电组成部分，所述界面沿着所述容器的所述侧壁的内表面且跨越所述容器的所述底部的上表面延伸；以及一或多个导电突起部，其结合到所述上部主部分且从所述上部主部分向下延伸。
在另一方面中，本发明提供一种组合件，所述组合件包括：沟道材料柱，其垂直地延伸；存储器单元，其沿着所述沟道材料柱；导电结构，其位于所述沟道材料柱下方；所述导电结构包括上部主部分以及一或多个导电突起部，所述一或多个导电突起部结合到所述上部主部分且从所述上部主部分向下延伸；所述上部主部分包括第一导电组成部分及第二导电组成部分；所述第一导电组成部分被配置为具有底部且具有从所述底部向上延伸的一对侧壁的容器；所述容器的内部区位于所述底部上方且位于所述侧壁之间；所述第二导电组成部分被配置为填充所述容器的所述内部区的块体；所述第二导电组成部分与所述第一导电组成部分包括不同的组成；所述第二导电组成部分包括经导电掺杂的半导体材料；且所述沟道材料柱直接抵靠所述第二导电组成部分的所述经导电掺杂的半导体材料。
在另一方面中，本发明提供一种形成导电结构的方法，所述方法包括：形成延伸到绝缘块体中的沟槽，及形成从所述沟槽向下延伸且延伸到所述绝缘块体中的一或多个通孔；使一或多种含金属导电材料形成在所述一或多个通孔内且形成在所述沟槽内；所述一或多种含金属导电材料填充所述一或多个通孔以在所述一或多个通孔中的每一者内形成导电突起部；所述一或多种含金属导电材料对所述沟槽加衬以在所述沟槽内形成导电容器；所述导电容器具有底部且具有从所述底部向上延伸的一对侧壁；所述容器的内部区位于所述底部上方且位于所述侧壁之间；及在所述容器的所述内部区内形成导电块体，所述导电块体包括经导电掺杂的半导体材料。
附图说明
图1展示具有存储器阵列的现有技术存储器装置的框图，所述存储器阵列具有若干存储器单元。
图2展示呈3D NAND存储器装置形式的图1的现有技术存储器阵列的示意图。
图3展示图2的现有技术3D NAND存储器装置在X-X’方向上的横截面图。
图4是现有技术NAND存储器阵列的示意图。
图5是实例性组合件的区的图解横截面图，实例性组合件包括位于实例性导电结构上方的存储器单元的实例性布置。
图6是图5的实例性导电结构的图解俯视图。图6A及6B是分别沿着图6的线A-A及B-B的图解横截面图。
图6B-1、6B-2、6B-3及6B-4是沿着图6的线B-B的图解横截面图，其展示在一些实例性实施例中的材料的实例性配置及布置。
图7是另一实例性导电结构的图解横截面俯视图。
图7A-1及7A-2是沿着图7的线A-A的展示在一对实例性实施例中的实例性配置的图解横截面图。
图8是另一实例性导电结构的图解横截面俯视图。图8A及8B是分别沿着图8的线A-A及B-B的图解横截面图。
图9到14是用于制作存储器单元的实例性布置处实例性方法的实例性工艺阶段处的实例性构造的区的图解横截面图。
具体实施方式
一些实施例包含导电结构，所述导电结构具有在导电容器内的经掺杂半导体块体。导电容器可包括金属。在一些实施例中，导电容器包含一或多个突起部，所述一或多个突起部可用于电耦合导电容器与其它电路。在一些实施例中，导电结构可被配置为NAND存储器阵列内的源极线。参考图5到14描述实例性实施例。
参考图5，图解说明组合件10的区。组合件10包含多个垂直堆叠的存储器单元12。这些存储器单元可以是NAND存储器单元，且可以是NAND存储器阵列的一部分。
存储器单元包含沟道材料14、隧穿材料15、电荷存储材料16及电荷阻挡材料18。
沟道材料14被配置为垂直延伸的沟道材料柱20。在所图解说明的实施例中，柱20是“中空的”，这是因为空隙22延伸于柱20中。这些空隙填充有绝缘材料24。在其它实施例中，柱20可以是固态的，而非呈所图解说明的中空配置。
认为，存储器单元12可沿着沟道材料柱20布置。
沟道材料14可包括任何适合的组成；且在一些实施例中可包括硅、锗、III/V半导体材料(例如，磷化镓)、半导体氧化物等中的一或多者。
隧穿材料15有时被称为栅极电介质。隧穿材料15可包括任何适合的组成；且在一些实施例中可包括(举例来说)二氧化硅、氧化铝、氧化铪、氧化锆等中的一或多者。
电荷存储材料16可包括任何适合的组成；且在一些实施例中可包括电荷捕获材料，例如氮化硅、氮氧化硅、导电纳米点等。在替代实施例(未展示中，电荷存储材料26可被配置为浮动栅极材料(例如，多晶硅)。
电荷阻挡材料18可包括任何适合的组成；且在一些实施例中可包括二氧化硅、氧化铝、氧化铪，氧化锆等中的一或多者。
绝缘材料24可包括任何适合的组成；且在一些实施例中可包括二氧化硅。
沟道材料柱20穿过交替的绝缘层级28与导电层级30的堆叠26而延伸。
举例来说，导电层级30可包括各种金属(举例来说，钨、钛等)、含金属组成(举例来说，金属氮化物、金属碳化物、金属硅化物等)及经导电掺杂的半导体材料(举例来说，经导电掺杂的硅、经导电掺杂锗等)中的一或多者。举例来说，导电层级30可包括SONOS(半导体-氧化物-氮化物-氧化物-半导体)的n型经掺杂多晶硅(亦即，n型经掺杂多晶硅)或MONOS(金属-氧化物-氮化物-氧化物-半导体)的金属；其中实例性MONOS是TANOS(钽-氧化铝-氮化物-氧化物-半导体)。在一些实施例中，导电层级30可包括围绕金属芯的氮化钛，其中所述金属芯包括钨或钽。
导电层级30可对应于字线，且可包括存储器单元12的控制栅极32。在一些实施例中，垂直堆叠的存储器单元12被配置为NAND串，其中个别串中的存储器单元12的数目由导电层级30的数目确定。NAND串可包括任何适合的存储器单元层级数目。举例来说，NAND串可具有8个存储器单元层级、16个存储器单元层级、32个存储器单元层级、64个存储器单元层级、512个存储器单元层级、1024个存储器单元层级等。
绝缘层级28可包括任何适合的组成或组成组合；且可(举例来说)包括二氧化硅。
层级28及30可具有任何适合的厚度；且可具有彼此相同的厚度，或具有相对于彼此不同的厚度。
沟道材料柱20穿过绝缘材料34延伸且接触导电结构36。
绝缘材料34可包括任何适合的组成，且在一些实施例中可包括二氧化硅、基本上由二氧化硅组成、或由二氧化硅组成。
在堆叠26与绝缘材料34之间设置有间隙以指示组合件10内可设置有未展示的额外材料及/或部件。举例来说，源极侧选择栅极可设置在堆叠26与绝缘材料34之间的所图解说明间隙内。
导电结构36可对应于源极线，所述源极线类似于上文参考图4所论述的源极线216。
导电结构36包含上部主部分38及从上部主部分向下延伸的导电突起部40。
上部主部分38包含第一导电组成部分42及位于第一导电组成部分上方的第二导电组成部分44。
第一导电组成部分42包括导电材料46，且第二导电组成部分44包括导电材料48，导电材料48的组成不同于导电材料46。在一些实施例中，导电材料46可包括金属(例如，氮化钛、氮化钽、钨等中的一或多者)，而导电材料48包括经导电掺杂的半导体材料。在一些实施例中，第二导电组成部分44的导电材料48可包括经导电掺杂的硅、实质上由经导电掺杂的硅组成、或由经导电掺杂的硅组成。举例来说，导电材料48可包括n型多晶硅。
沟道材料14直接接触第二导电组成部分44的经导电掺杂的半导体材料48。在一些实施例中，可期望出现此情形，使得来自经导电掺杂的半导体材料48的掺杂剂可扩散到沟道材料14中以提供选择栅极(未展示)的沟道区内的所期望掺杂剂水平。
在图5所图解说明的实施例中，沟道材料柱20延伸到第二导电组成部分44的导电材料48的上表面。在其它实施例中，沟道材料柱28穿透导电材料48。
导电结构36被展示为与电路50电耦合。此电路可以是适合于源极线36的操作的任何适合电路。
堆叠26及导电结构36被展示为支撑于基底52上方。基底52可包括半导体材料；且举例来说，可包括单晶硅、实质上由单晶硅组成、或由单晶硅组成。基底52可称作半导体衬底。术语“半导体衬底”意指包括半导体材料的任何构造，所述半导体材料包含(但不限于)块体半导体材料，例如半导体晶片(单独的或处于包括其它材料的组合件中)、以及半导电材料层(单独的或处于包括其它材料的组合件中)。术语“衬底”是指任何支撑结构，包含(但不限于)上文描述的半导体衬底。在一些应用中，基底52可对应于含有与集成电路制造相关的一或多种材料的半导体衬底。这些材料可包含(例如)耐火金属材料、屏障材料、扩散材料、绝缘体材料等中的一或多者。
在结构36与基底52之间设置有间隙以指示在结构36与基底52之间可设置有其它部件及材料。举例来说，电路50可设置于所图解说明的结构36与基底52之间的间隙内。
结构36可具有任何适合的配置。参考图6到8描述实例性配置。
参考图6、6A及6B，在俯视图(图6)及一对横截面侧视图(图6A及6B)中展示导电结构36。图6A的横截面图是沿着图6的线A-A，且图6B的横截面图是沿着图6的线B-B。
以图6中的虚线(亦即，虚位)视图展示突起部40以指示这些突起部位于材料48下方。
图6B展示上部主部分38的第一导电组成部分42被配置为容器53。容器53具有底部54及从底部向上延伸的一对侧壁56及58。容器53的内部区60位于底部54上且位于侧壁56与58之间。容器53的内部区60由表面61界定，表面61沿着底部54的上表面且沿着侧壁56及58的内表面延伸。
主部分38的第二导电组成部分44被配置为块55，块体55填充容器53的内部区60。
块体55沿着界面63结合到容器53，界面63沿着容器53的内表面61延伸。
在所图解说明的实施例中，经平面化表面65跨越第一导电组成部分42及第二导电组成部分44的上表面延伸。
导电组成部分42及44可包括任何适合的材料。上文参考图5描述了示例性材料。在一些实施例中，组成部分42及44可以是同质的(如图5、6、6A及6B中所展示)。在其它实施例中，组成部分42及44中的至少一者可包括两个或多于两个离散组成。参考图6B-1、6B-2及6B-3描述包括一种以上离散组成的下部导电组成部分42的实例性配置。
参考图6B-1，组成部分42被展示为包括3种离散组成70、72及74。这些组成可以是含金属的组成；且在一些实施例中，可被称为第一含金属材料70、第二含金属材料72及第三含金属材料74。在一些实施例中，材料70、72及74中的两者可包括彼此相同的金属，且所述材料中的另一者可包括不同的金属。举例来说，在一些实施例中，第一材料70及第三材料74可包括彼此相同的金属(其可被称为第一金属)，且第二材料72可包括不同金属(其可被称为第二金属)。举例来说，在一些实施例中，第一材料70及第三材料74可均包括氮化钛、实质上由氮化钛组成、或由氮化钛组成，且第二材料72可包括钨、实质上由钨组成、或由钨组成。举另一实例，在一些实施例中，第一材料70及第三材料74可均包括氮化钽、实质上由氮化钽组成或由氮化钽组成，且第二材料72可包括钨、实质上由钨组成或由钨组成。
在图6B-1的实施例中，所有3种材料70、72及74延伸到突起部40中。在其它实施例中，突起部40可仅包括3种材料70、72、74中的两种，或仅包括此3种材料中的一种。图6B-2展示其中突起部40仅包括材料70及72的实施例。图6B-3展示其中突起部40仅包括材料70的实施例。
图6B-1、6B-2及6B-3展示其中导电组成部分42包括3种单独材料70、72及74的实施例。在其它实施例中，导电组成部分42可包括少于3中分离材料(亦即，仅一种材料，或仅两种分离材料)，或者可包括多于3种分离材料。此外，尽管组成部分44被展示为是同质的，在其它实施例(未展示)中，组成部分44可包括两种或多于两种不同的材料。
图5、6、6A、6B、6B-1、6B-2及6B-3的实施例展示突起部40在沿着图中所展示的各种横截面具有弧形拐角77的互连区76处结合到导电结构36的上部主部分38。与更倾向于方形的角相比，弧形拐角77可更有优势，原因在于与方形拐角相比可更容易跨越弧形拐角保形地形成材料，与材料沿着方形拐角的粘附力相比材料沿着弧形拐角的粘附力可更强，且与具有方形拐角的类似结构相比导电结构36沿着弧形拐角可具有更高的强度。然而，尽管可期望利用弧形拐角，但一些实施例可替代地利用方形拐角。举例来说，图6B-4展示导电结构36的配置，在所述配置中在沿着所图解说明的横截面具有基本上尖锐拐角77的互连区76处结合到上部主部分38的突起部40。尖锐拐角可具有任何适合的角度，且在所图解说明的实施例中具有约90°的角度。
尽管图5、6、6A、6B、6B-1、6B-2、6B-3及6B-4的配置展示仅包括单个突起部40的导电结构36，但在其它实施例中相似导电结构可包括一个以上突起部40。导电结构36可用作上文参考图5所论述的源极线，或可用于集成电路(术语“集成电路”意指由半导体衬底支撑的电子电路)内的其它应用中。与导电结构36相关联的突起部40的数目可以是对于利用导电结构36的应用来说适当的任何适合的突起部数目。图7、7A-1、7A-2、8、8A及8B展示包括两个或多于突起部40的导电结构36的实例性配置。
注意，图7A-1的实施例展示突起部40通过具有弧形拐角77的互连区76结合至导电结构36的上部主部分38。这些弧形拐角可提供上文所描述的任何或所有优势。此外，拱形部80形成在是弧形拐角彼此结合之处的邻近突起部40之间。与非拱形的结构相比，拱形部80可提供结构强度更强的优势。图7A-2展示相似实施例，但其中拐角77是尖锐的。与这些实施例相比，可优选图7A-1的实施例，原因至少在于这些实施例无拱形部80。
可以任何适合的处理形成上文所描述的结构。参考图9到14描述实例性处理。
参考图9，构造100包括跨越导电柱脚104延伸的绝缘块体102。块体102及柱脚104可由上文参考图5(图9中未展示)所描述类型的半导体基底52支撑。
绝缘块体102可包括任何适合的组成；且在一些实施例中，可包括二氮化硅、基本上由二氮化硅组成、或由二氮化硅组成。块体102可以是同质的(如所展示)或可包括多种离散组成。
导电柱脚104是导电互连件的实例。此导电柱脚可包括任何适合的组成，例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属的组成(例如，金属硅化物、金属氮化物、金属碳化物等)及/或经导电掺杂的半导体材料(例如，经导电掺杂的硅、经导电掺杂锗等)中的一或多者。柱脚104可以是同质的(如所展示)，或可包括多种离散组成。
参考图10，沟槽106形成为延伸到绝缘块体102中。
参考图11，通孔(亦即，孔)108形成为从沟槽106向下延伸且延伸到绝缘块体102中。在所展示的实施例中，通孔108延伸到导电柱脚104的上表面。尽管仅展示了一个通孔108，但在其它实施例中可形成从沟槽106向下延伸的多个通孔。
可利用任何适合的处理图案化出沟槽106及通孔108。在一些实施例中，可利用第一光罩以界定通孔的位置然后在绝缘块体102中进行适当蚀刻来图案化出通孔108。随后，可利用第二光罩界定沟槽的位置，然后在绝缘块体102中进行适当蚀刻来图案化出沟槽106。所述处理可形成图11的经修圆拐角77(亦即，弧形拐角77)。另一选择为，可利用双镶嵌工艺或其它适当工艺来制作沟槽106及通孔108，此可或可不形成经修圆拐角77(例如，此可替代地形成上文参考图6B到4所描述类型的方形拐角)。
参考图12，导电材料46及48形成于沟槽106及通孔108内。导电材料46及48可与上文参考图5所描述的材料相同。导电材料46及48可以是同质(如所展示)。另一选择为，导电材料46及48中的一或多者可包括多种离散组成。举例来说，在一些实施例中，材料46可包括上文参考图6B-1所描述的3种离散组成70、72及74。
材料46衬于沟槽106中以在沟槽内形成导电容器53。导电容器53包括底部54及从底部向上延伸的侧壁110(图12的侧壁110处于容器53的端部处且可被称为端壁；其它侧壁56及58--图12中未展示，但与图6B的侧壁相似--将沿着容器的侧)。所述容器的内部区60位于底部54上方且位于侧壁110之间。
材料48形成在内部区60内导电块体55。材料48可包括经导电掺杂的半导体材料，如上文参考图5所描述。
参考图13，构造100经受平面化(例如，化学机械抛光)以形成经平面化表面111，经平面化表面111跨越绝缘块体102、材料46及材料48的上表面延伸。平面化可被视为从容器53的整个侧壁110移除材料48(其中材料48别展示为在图12的工艺阶段处跨越侧壁110延伸)。平面化也可从图6B中所展示类型的侧壁(如侧壁56及58)上方移除材料48。
材料46及48共同形成上文参考图5所描述类型的导电结构36。此导电结构包括上部主部分38及导电突起部40。在所图解说明的实施例中，导电突起部40延伸到导电插头104，导电插头104继而可延伸到上文参考图5所描述类型的电路50。
参考图14，绝缘层级28与导电层级30的堆叠26形成于导电结构36上方。此外，上文参考图5所描述类型的沟道材料柱20形成为延伸到导电结构36的经导电掺杂的半导体材料48。隧穿材料15、电荷存储材料16及电荷阻挡材料18沿着沟道材料柱20形成。因此，存储器单元12形成于导电结构36上方，其中存储器单元沿着沟道材料柱20。柱20可表示大数目个基本上相同的沟道材料柱，且存储器单元12可表示存储器阵列(举例来说，NAND存储器阵列)的大数目个基本上相同的存储器单元。术语“基本上相同”意指在制作及测量的合理容限内相同。
上文所论述的组合件及结构可并入到电子系统中。此类电子系统可用于(举例来说)存储器模块、装置驱动器、电力模块、通信调制解调器、处理器模块以及专用模块中，且可包含多层、多芯片模块。所述电子系统可以是各种各样的系统中的任一者，例如相机、无线装置、显示器、芯片组、机顶盒、游戏机、照明装置、运载工具、时钟、电视、手机、个人计算机、汽车、工业控制系统、飞行器等。
除非另有规定，否则本文中所描述的各种材料、物质、组合物等可利用现在已知的或有待开发的任何适合的方法来形成，包含(举例来说)原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)等。
术语“介电”及“绝缘”可用于描述具有绝缘电性质的材料。在本发明中两个术语被视为同义词。在一些例子中所利用的术语“介电”及在其它例子中所利用的术语“绝缘(电绝缘)”可用以在本发明内提供语言变化，从而在以下权利要求书内简化前置基础，并非用于指示任何显著的化学差异或电差异。
各个实施例在图式中的特定定向仅出于说明性目的，且可在一些应用中相对于所展示的定向旋转所述实施例。本文中所提供的说明及所附权利要求书涉及在各种特征之间具有所描述关系的任何结构，而不论所述结构是处于图式的特定定向中还是相对于此定向旋转。
所附图解说明的横截面图仅展示横截面的平面内的特征，且为了简化图式不展示横截面的平面背后的材料，除非另有指示。
当结构在上文被称为“位于另一结构上”或“抵靠另一结构”时，其可直接位于所述另一结构上或也可存在介入结构。相比之下，当结构被称为“直接位于另一结构上”或“直接抵靠另一结构”时，不存在介入结构。
结构(例如，层、材料等)可被称为“垂直地延伸”以指示所述结构大体从下伏基底(例如，衬底)向上延伸。垂直延伸结构可相对于基底的上表面基本上正交的延伸或并非如此。
一些实施例包含一种集成电路的导电结构。所述导电结构包含上部主部分，其中所述上部主部分具有被配置为容器的第一导电组成部分。所述容器具有底部及从所述底部向上延伸的一对侧壁。容器的内部区位于底部上方且位于所述侧壁之间。所述上部主部分包含被配置为块的第二导电组成部分，所述块体填充所述容器的内部区。所述第二导电组成部分与第一导电组成部分具有不同的组成。第二导电组成部分沿着界面结合到第一导电组成部分，所述界面沿着容器的侧壁的内表面且跨越容器的底部的上表面延伸。一或多个导电突起部结合到所述上部主部分且从所述上部主部分向下延伸。
一些实施例包含一种组合件，所述组合件具有：沟道材料柱，其垂直地延伸；具有存储器单元，其沿着所述沟道材料柱；且具有导电结构，其位于所述沟道材料柱下方。所述导电结构包含上部主部分及一或多个导电突起部，所述导电突起部结合到所述上部主部分且从上部主部分向下延伸。所述上部主部分包含第一导电组成部分，所述第一导电组成部分被配置为具有底部且具有从底部向上延伸的一对侧壁的容器。容器的内部区位于底部上方且位于侧壁之间。所述上部主部分也包含第二导电组成部分，所述第二导电组成部分被配置为填充容器的内部区的块体。第二导电组成部分与第一导电组成部分包括不同的组成。所述第二导电组成部分沿着界面结合到所述第一导电组成部分，所述界面沿着容器的侧壁的内表面且跨越容器的底部的上表面延伸。所述第二导电组成部分包括经导电掺杂的半导体材料且直接抵靠沟道材料柱。
一些实施例包含一种形成导电结构的方法。将沟槽形成为延伸到绝缘块体中。将一或多个通孔形成为从沟槽向下延伸且到绝缘块体中。在一或多个通孔内且在沟槽内形成一或多种含金属导电材料。所述一或多种含金属导电材料填充一或多个通孔以在所述一或多个通孔中的每一者内形成导电突起部。所述一或多种含金属导电材料衬于沟槽中以在沟槽内形成导电容器。所述导电容器具有底部且具有从底部向上延伸的一对侧壁。所述容器的内部区位于底部上方且位于侧壁之间。在容器的内部区内形成导电块体。所述导电块体包括经导电掺杂的半导体材料。

Claims (28)

1.一种集成电路的导电结构，其包括：
上部主部分；所述上部主部分包括被配置为容器的第一导电组成部分，所述容器具有底部且具有从所述底部向上延伸的一对侧壁；所述容器的内部区位于所述底部上方且位于所述侧壁之间；所述上部主部分包括被配置为块体的第二导电组成部分，所述块体填充所述容器的所述内部区；所述第二导电组成部分与所述第一导电组成部分包括不同的组成；所述第二导电组成部分沿着界面结合至所述第一导电组成部分，所述界面沿着所述容器的所述侧壁的内表面且跨越所述容器的所述底部的上表面延伸；及
一或多个导电突起部，其结合到所述上部主部分且从所述上部主部分向下延伸。
2.根据权利要求1所述的导电结构，其包括经平面化上表面，所述经平面化上表面跨越所述第一导电组成部分及所述第二导电组成部分的上表面延伸。
3.根据权利要求1所述的导电结构，其中所述一或多个导电突起部中的至少一者在沿着穿过互连区的横截面具有基本上尖锐拐角的所述互连区处结合到所述上部主部分。
4.根据权利要求1所述的导电结构，其中所述一或多个导电突起部中的至少一者在沿着穿过互连区的横截面具有弧形拐角的所述互连区处结合到所述上部主部分。
5.根据权利要求1所述的导电结构，其中所述第一导电组成部分包括金属，且其中所述第二导电组成部分包括经导电掺杂的半导体材料。
6.根据权利要求5所述的导电结构，其中所述第一导电组成部分包括第一材料、位于所述第一材料上方的第二材料及位于所述第二材料上方的第三材料；其中所述第一材料及所述第三材料包括第一金属；其中所述第二材料包括与所述第一金属不同的第二金属；且其中所述第二导电组成部分包括经导电掺杂的硅。
7.根据权利要求6所述的导电结构，其中所述第一材料及所述第三材料包括氮化钛，且其中所述第二材料包括钨。
8.根据权利要求6所述的导电结构，其中所述一或多个导电突起部中的至少一者包括所述第一材料、所述第二材料及所述第三材料。
9.根据权利要求6所述的导电结构，其中所述一或多个导电突起部中的至少一者仅包括所述第一材料。
10.根据权利要求6所述的导电结构，其中所述一或多个导电突起部中的至少一者仅包括所述第一材料及所述第二材料。
11.一种组合件，其包括：
沟道材料柱，其垂直地延伸；
存储器单元，其沿着所述沟道材料柱；
导电结构，其位于所述沟道材料柱下方；
所述导电结构包括上部主部分以及一或多个导电突起部，所述一或多个导电突起部结合到所述上部主部分且从所述上部主部分向下延伸；
所述上部主部分包括第一导电组成部分及第二导电组成部分；
所述第一导电组成部分被配置为具有底部且具有从所述底部向上延伸的一对侧壁的容器；
所述容器的内部区位于所述底部上方且位于所述侧壁之间；
所述第二导电组成部分被配置为填充所述容器的所述内部区的块体；
所述第二导电组成部分与所述第一导电组成部分包括不同的组成；
所述第二导电组成部分包括经导电掺杂的半导体材料；且
所述沟道材料柱直接抵靠所述第二导电组成部分的所述经导电掺杂的半导体材料。
12.根据权利要求11所述的组合件，其中所述存储器单元是NAND存储器阵列的NAND存储器单元。
13.根据权利要求11所述的组合件，其中所述一或多个导电突起部中的至少一者在沿着穿过互连区的横截面具有基本上尖锐拐角的所述互连区处结合到所述上部主部分。
14.根据权利要求11所述的组合件，其中所述一或多个导电突起部中的至少一者在沿着穿过互连区的横截面具有弧形拐角的所述互连区处结合到所述上部主部分。
15.根据权利要求11所述的组合件，其中所述第一导电组成部分包括金属。
16.根据权利要求11所述的组合件，其中所述第一导电组成部分包括第一材料、位于所述第一材料上方的第二材料及位于所述第二材料上方的第三材料；其中所述第一材料及所述第三材料包括第一金属；其中所述第二材料包括与所述第一金属不同的第二金属；且其中所述第二导电组成部分包括经导电掺杂的硅。
17.根据权利要求16所述的组合件，其中所述第一材料及所述第三材料包括氮化钛，且其中所述第二材料包括钨。
18.根据权利要求16所述的组合件，其中所述一或多个导电突起部中的至少一者包括所述第一材料、所述第二材料及所述第三材料。
19.根据权利要求16所述的组合件，其中所述一或多个导电突起部中的至少一者仅包括所述第一材料。
20.根据权利要求16所述的组合件，其中所述一或多个导电突起部中的至少一者仅包括所述第一材料及所述第二材料。
21.一种形成导电结构的方法，其包括：
形成延伸到绝缘块体中的沟槽，及形成从所述沟槽向下延伸且延伸到所述绝缘块体中的一或多个通孔；
使一或多种含金属导电材料形成在所述一或多个通孔内且形成在所述沟槽内；所述一或多种含金属导电材料填充所述一或多个通孔以在所述一或多个通孔中的每一者内形成导电突起部；所述一或多种含金属导电材料对所述沟槽加衬以在所述沟槽内形成导电容器；所述导电容器具有底部且具有从所述底部向上延伸的一对侧壁；所述容器的内部区位于所述底部上方且位于所述侧壁之间；及
在所述容器的所述内部区内形成导电块体，所述导电块体包括经导电掺杂的半导体材料。
22.根据权利要求21所述的方法，其中所述一或多种含金属导电材料包含：第一导电材料，其包括氮化钛；第二导电材料，其位于所述第一导电材料上方且包括钨；及第三导电材料，其位于所述第二导电材料上方且包括氮化钛。
23.根据权利要求21所述的方法，其中所述经导电掺杂的半导体材料包括n型硅。
24.根据权利要求21所述的方法，其中所述导电块体形成为填充所述沟槽且跨越所述侧壁延伸，且所述方法包括将所述容器及所述导电块体平面化以从所述侧壁上方移除所述导电块体并形成跨越所述导电块体及所述侧壁而延伸的经平面化表面。
25.根据权利要求21所述的方法，其进一步包括：在所述导电块体上方且直接抵靠所述导电块体而形成垂直延伸的沟道材料柱，及沿着所述垂直延伸的沟道材料柱形成存储器单元。
26.根据权利要求21所述的方法，其中所述一或多个通孔在基本上尖锐拐角处结合到所述沟槽。
27.根据权利要求21所述的方法，其中所述一或多个通孔在弧形的表面处结合到所述沟槽。
28.根据权利要求27所述的方法，其中利用第一光罩来图案化出所述一或多个通孔，且其中利用第二光罩来图案化出所述沟槽。
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