CN110504270B - 集成式组合件和形成集成式组合件的方法 - Google Patents

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Abstract

本申请案涉及集成式组合件和形成集成式组合件的方法。一些实施例包含一种集成式组合件，其包括具有与第二区域相邻的第一区域的绝缘块体。所述第一区域与所述第二区域相比具有并入其中的较大量的一或多种惰性间隙元素。一些实施例包含一种集成式组合件，其具有竖直延伸的沟道材料柱，并且具有沿着所述沟道材料柱的存储器单元。导电结构在所述沟道材料柱下方。所述导电结构包含与所述沟道材料柱的底部区域直接接触的掺杂半导体材料。绝缘块体沿着所述沟道材料柱的所述底部区域。所述绝缘块体具有在下部区域上方的上部区域。所述下部区域与所述上部区域相比具有并入其中的较大量的一或多种惰性间隙元素。一些实施例包含一种形成集成式组合件的方法。

Description

集成式组合件和形成集成式组合件的方法
技术领域
本发明涉及集成式组合件(例如，三维NAND)和形成集成式组合件的方法。
背景技术
存储器为电子系统提供数据存储。快闪存储器是一种类型存储器，且大量用于现代计算机和装置中。举例来说，现代个人计算机可将BIOS存储在快闪存储器芯片上。作为另一实例，越来越常见的是，计算机和其它装置利用呈固态驱动器的快闪存储器替代传统的硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中普及，这是因为所述快闪存储器使得制造商能够在新的通信协议变得标准化时支持所述新的通信协议，且使得制造商能够提供针对增强特征远程升级装置的能力。
NAND可为闪存存储器的基本架构，且可被配置成包括竖直堆叠的存储器单元。
在具体地描述NAND之前，可能有帮助的是更一般地描述集成式布置内的存储器阵列的关系。图1示出包含以下各项的现有技术装置1000的框图：存储器阵列1002，其具有布置成行和列的多个存储器单元1003；以及存取线1004(例如，用以传导信号WL0到WLm的字线)；和第一数据线1006(例如，用以传导信号BL0到BLn的位线)。存取线1004和第一数据线1006可用于传送来往于存储器单元1003的信息。行解码器1007和列解码器1008解码地址线1009上的地址信号A0到AX以确定将存取存储器单元1003中的哪些存储器单元。感应放大器电路1015操作以确定从存储器单元1003读取的信息的值。I/O电路1017在存储器阵列1002与输入/输出(I/O)线1005之间传送信息的值。I/O线1005上的信号DQ0到DQN可表示从存储器单元1003读取或待写入到存储器单元1003中的信息的值。其它装置可通过I/O线1005、地址线1009或控制线1020与装置1000通信。存储器控制单元1018用以控制待对存储器单元1003执行的存储器操作，并且使用控制线1020上的信号。装置1000可分别在第一供应线1030和第二供应线1032上接收供应电压信号Vcc和Vss。装置1000包含选择电路1040和输入/输出(I/O)电路1017。选择电路1040可经由I/O电路1017对信号CSEL1到CSELn作出响应以选择第一数据线1006和第二数据线1013上的信号，所述信号可表示有待从存储器单元1003读取或有待被编程到存储器单元1003中的信息的值。列解码器1008可基于地址线1009上的A0到AX地址信号选择性地启动CSEL1到CSELn信号。选择电路1040可选择第一数据线1006和第二数据线1013上的信号以在读取和编程操作期间在存储器阵列1002与I/O电路1017之间实现通信。
图1的存储器阵列1002可为NAND存储器阵列，且图2示出可用于图1的存储器阵列1002的三维NAND存储器装置200的框图。装置200包括多串电荷存储装置。在第一方向(Z-Z')上，每串电荷存储装置可包括例如彼此上下堆叠的三十二个电荷存储装置，其中每一电荷存储装置对应于例如三十二排(tier)(例如，Tier0-Tier31)中的一个。相应串的电荷存储装置可共享共同沟道区域，例如在相应半导体材料(例如，多晶硅)柱中形成的共同沟道区域，所述串电荷存储装置围绕所述半导体材料柱形成。在第二方向(X-X')上，每一第一群组例如十六个第一群组的多个串可包也被称作字线WL)的八串。括例如共享多个(例如，三十二个)存取线(即，“全局控制栅极(CG)线”，所述存取线中的每一个可耦合排内的电荷存储装置。当每一电荷存储装置包括能够存储两位信息的单元时，同一存取线耦合(且因此对应于同一排)的电荷存储装置可在逻辑上分组成例如两页，例如P0/P32、P1/P33、P2/P34等。在第三方向(Y-Y')上，每一第二群组例如八个第二群组的多个串可包括八个数据线中的对应数据线耦合的十六串。存储块的大小可包括1024页且整体约为16MB(例如，16WL×32排×2位＝1024页/块，块大小＝1024页×16KB/页＝16MB)。串、排、存取线、数据线、第一群组、第二群组和/或页的数目可大于或小于图2中示出的数目。
图3示出在X-X'方向上的图2的3D NAND存储器装置200的存储器块300的横截面图，所述存储器块300包含关于图2描述的十六个第一群组的串中的一个第一群组中的十五串电荷存储装置。多串存储器块300可分组成多个子集310、320、330(例如，拼片列)，例如拼片列I、拼片列j和拼片列K，其中每一子集(例如，拼片列)包括存储块300的“部分块”。全局漏极侧选择栅极(SGD)线340可耦合到所述多串的SGD。举例来说，全局SGD线340可经由多个(例如，三个)子SGD驱动器332、334、336中的对应子SGD驱动器耦合到多个(例如，三个)子SGD线342、344、346，其中每一子SGD线对应于相应子集(例如，拼片列)。子SGD驱动器332、334、336中的每一个可独立于其它部分块的串的SGD而同时耦合或切断对应部分块(例如，拼片列)的串的SGD。全局源极侧选择栅极(SGS)线360可耦合到多个串的SGS。举例来说，全局SGS线360可经由多个子SGS驱动器322、324、326中的对应子SGS驱动器耦合到多个子SGS线362、364、366，其中每一子SGS线对应于相应子集(例如，拼片列)。子SGS驱动器322、324、326中的每一个可独立于其它部分块的的串的SGS而同时耦合或切断对应部分块(例如，拼片列)的串的SGS。全局存取线(例如，全局CG线)350可耦合对应于多串中的每一串的相应排的电荷存储装置。每一全局CG线(例如，全局CG线350)可经由多个子串驱动器312、314和316中的对应子串驱动器耦合到多个子存取线(例如，子CG线)352、354、356。子串驱动器中的每一个可独立于其它部分块和/或其它排的电荷存储装置而同时耦合或切断对应于相应部分块和/或排的电荷存储装置。对应于相应子集(例如，部分块)和相应排的电荷存储装置可包括“部分排”(例如，单个“拼片”)的电荷存储装置。对应于相应子集(例如，部分块)的串可耦合到子源极372、374和376(例如，“拼片源极”)中的对应子源极，其中每一子源极耦合到相应电源。
替代地参考图4的示意图示描述NAND存储器装置200。
存储器阵列200包含字线2021到202N，以及位线2281到228M。
存储器阵列200还包含NAND串2061到206M。每一NAND串包含电荷存储晶体管2081到208N。电荷存储晶体管可使用浮动栅极材料(例如，多晶硅)存储电荷，或可使用电荷俘获材料(例如氮化硅、金属纳米点等)存储电荷。
电荷存储晶体管208位于字线202与串206的相交点处。电荷存储晶体管208表示用于存储数据的非易失性存储器单元。每一NAND串206的电荷存储晶体管208以源极到漏极方式串联连接于源极选择装置(例如，源极侧选择栅极SGS)210与漏极选择装置(例如，漏极侧选择栅极SGD)212之间。每一源极选择装置210位于串206与源极选择线214的相交点处，而每一漏极选择装置212位于串206与漏极选择线215的相交点处。选择装置210和212可以是任何适合的存取装置，并且用图1中的框大体说明。
每一源极选择装置210的源极连接到共同源极线216。每一源极选择装置210的漏极连接到对应NAND串206的第一电荷存储晶体管208的源极。举例来说，源极选择装置2101的漏极连接到对应NAND串2061的电荷存储晶体管2081的源极。源极选择装置210连接到源极选择线214。
每一漏极选择装置212的漏极连接到漏极触点处的位线(即，数字线)228。举例来说，漏极选择装置2121的漏极连接到位线2281。每一漏极选择装置212的源极连接到对应NAND串206的最后一个电荷存储晶体管208的漏极。举例来说，漏极选择装置2121的源极连接到对应NAND串2061的电荷存储晶体管208N的漏极。
电荷存储晶体管208包含源极230、漏极232、电荷存储区234和控制栅极236。电荷存储晶体管208的控制栅极236耦合到字线202。电荷存储晶体管208的列是在耦合到给定位线228的NAND串206内的那些晶体管。电荷存储晶体管208的行是通常耦合到给定字线202的那些晶体管。
可能难以形成三维NAND竖直柱。需要研发制作三维NAND的改进的方法，并且生产使用此类方法制造的架构。还需要在其它应用中适用的方法，并且还需要产生可检测地指示使用所述方法的架构。
发明内容
在本公开的一个方面中，提供一种集成式组合件。所述集成式组合件包括绝缘块体；所述绝缘块体具有与第二区域相邻的第一区域；所述第一区域与所述第二区域相比具有并入其中的较大量的一或多种惰性间隙元素。
在本发明的另一方面中，提供一种集成式组合件。所述集成式组合件包括：竖直延伸的沟道材料柱；存储器单元，其沿着所述沟道材料柱；导电结构，其在所述沟道材料柱下方并且包括与所述沟道材料柱的底部区域直接接触的导电区域；和绝缘块体，其沿着所述沟道材料柱的所述底部区域；所述绝缘块体具有在下部区域上方的上部区域；所述绝缘块体的所述下部区域与所述绝缘块体的所述上部区域相比具有并入其中的较大量的一或多种惰性间隙元素。
在本发明的又一方面中，提供一种集成式组合件。所述集成式组合件包括：水平延伸的结构，其包括导电材料；一或多个竖直延伸的结构，其在所述水平延伸的结构上方并且包括半导体材料；所述一或多个竖直延伸的结构的所述半导体材料沿着所述一或多个竖直延伸的结构的末端直接接触所述水平延伸的结构的所述导电材料；所述一或多个竖直延伸的结构的所述末端包括所述一或多个竖直延伸的结构的底部区域；和绝缘块体，其沿着所述一或多个竖直延伸的结构的所述底部区域；所述绝缘块体具有在下部区域上方的上部区域；所述绝缘块体的所述下部区域与所述绝缘块体的所述上部区域相比具有并入其中的较大量的一或多种惰性间隙元素。
在本发明的另一方面中，提供一种形成集成式组合件的方法。所述方法包括：形成水平延伸的导电结构；形成直接抵靠所述导电结构的上表面的绝缘块体；所述绝缘块体具有在下部区域上方的上部区域，其中所述上部区域和下部区域两者包括相同的绝缘组成物；所述下部区域与所述上部区域相比具有较高湿式蚀刻速率；在所述块体上方形成使第一层级和第二层级交替的堆叠；形成延伸穿过所述堆叠并进入所述绝缘块体的开口；所述开口延伸穿过绝缘块体的所述第一区域并且暴露所述绝缘块体的所述第二区域；通过各向异性蚀刻形成所述开口；通过湿式蚀刻使所述开口延伸穿过所述绝缘块体的所述第二区域；和在使所述开口延伸穿过所述绝缘块体的所述第二区域之后，在所述开口内形成竖直延伸的沟道材料柱；所述竖直延伸的沟道材料柱包括半导体材料。
附图说明
图1示出具有含存储器单元的存储器阵列的现有技术存储器装置的框图。
图2示出呈3D NAND存储器装置形式的图1的现有技术存储器阵列的示意图。
图3示出图2的现有技术3D NAND存储器装置在X-X'方向上的横截面视图。
图4是现有技术NAND存储器阵列的示意图。
图5-10是用于制作实例存储器阵列的实例方法的实例过程阶段的实例构造的区域的示意性横截面侧视图。
图10A是沿着图10的线A-A的自上向下的横截面图。
图11是实例绝缘块体的示意性横截面侧视图。
图12示出说明用于实例绝缘块体的湿式蚀刻速率与密度之间的关系的图表。
图13示出在实例过程阶段期间包括绝缘块体的实例组合件的示意性横截面侧视图。
图14是实例绝缘块体的示意性横截面侧视图。
具体实施方式
一些实施例包含认识到可通过将惰性间隙元素(inert interstitial element)(例如，氩、氙等)并入到绝缘材料中来降低绝缘材料的密度。还认识到，具有较低密度的绝缘材料可比具有较高密度的成分上相同的绝缘材料更快地蚀刻。在一些实施例中，绝缘块体形成为一个区域具有较低密度，相邻的另一区域具有较高密度。在湿式蚀刻条件下，较低密度区域与较高密度的差异会更快地蚀刻，且与穿过常规绝缘材料形成的类似开口相比，利用此类差异改进穿过块体形成的开口的构形。在一些实施例中，使用绝缘块体改进高集成度的三维NAND的沟道材料柱的制造。下文参考图1-14描述实例实施例。
参看图5，构造(即，组合件、架构等)10包含使第一层级14和第二层级16交替的堆叠12。第一层级14包括第一材料18，且第二层级16包括第二材料20。第一材料18和第二材料20可以是任何适合的材料。在一些实施例中，第一材料18可包括氮化硅，主要由氮化硅组成，或由氮化硅组成；且第二材料20可包括二氧化硅，主要由二氧化硅组成，或由二氧化硅组成。
层级14和16可具有任何适合的厚度；且可彼此具有厚度相同，或相对于彼此具有不同厚度。在一些实施例中，层级14和16可具有在从约10纳米(nm)到约400nm的范围内的竖直厚度。
第一层级14的材料18最终置换成存储器单元栅极的导电材料。因此，层级14可最终对应于NAND配置的存储器单元层级。NAND配置将包含存储器单元串(即，NAND串)，其中通过竖直堆叠的层级14的数目确定串中的存储器单元的数目。NAND串可包括任何合适数目个存储器单元层级。举例来说，NAND串可具有8个存储器单元层级、16个存储器单元层级、32个存储器单元层级、64个存储器单元层级、512个存储器单元层级、1024个存储器单元层级等。竖直堆叠12示出为向外延伸超过堆叠的所说明区域，以指示可存在比图5的图式中特定地说明的那些竖直堆叠层级更多的竖直堆叠层级。
堆叠12在绝缘块体22上方，所述绝缘块体22又在导电结构28上方。间隙设置于堆叠12与绝缘块体22之间以指示可存在设置于组合件10内的未示出的额外材料和/或组件。举例来说，源极侧选择栅极可设置于堆叠12与绝缘块体22之间的所说明间隙内。在一些实施例中，源极侧选择栅极可直接抵靠绝缘块体22。
绝缘块体22示出为包括两个区域24和26，其中虚线25示意性地说明两个区域之间的大致界线。在一些实施例中，区域24和26可以分别被称作第一区域和第二区域。在一些实施例中，区域24和26可以分别被称作下部区域和上部区域。
在一些实施例中，绝缘块体22可以被称作蚀刻终止材料，这是因为此类材料停止用以穿过堆叠12形成的开口的蚀刻的向下进程。
在一些实施例中，绝缘块体22的下部区域24具有低于上部区域26的密度，且因此更易于湿式蚀刻。这样可改进穿过块体22形成的开口的构形，如下文参考图7和8所论述。可用任何适合的方法达成下部区域24的减小的密度。在一些实施例中，将一或多种惰性间隙元素并入到下部区域24中以减小此类下部区域的密度。惰性间隙元素可选自由以下组成的群组：氩、氙、氪、氦、氖和其混合物。上部区域26可包括或可不包括惰性间隙元素；但无论如何包括与下部区域24相比每单位体积较小量的惰性间隙元素。在一些实施例中，上部区域26包括并入其中的在从约0原子百分比(at％)到小于或等于约2at％的范围内的一或多种惰性间隙元素的量；且下部区域24包括并入其中的在从约1at％到小于或等于约10at％的范围内的惰性间隙元素的量。在一些实施例中，并入于上部区域26内的惰性间隙元素的量在从约0at％到约0.5at％的范围内；且在一些实施例中，并入于上部区域26内的惰性间隙元素的量为约0at％。在一些实施例中，并入于下部区域24内的一或多种间隙元素的量为至少约1at％；在一些实施例中，为在从约1at％到小于或等于约5at％的范围内；且在一些实施例中，为在从约1at％到小于或等于约3at％的范围内。
绝缘块体22可包括任何适合的绝缘组成物。在一些实施例中，单个绝缘组成物跨上部区域26和下部区域24延伸；上部区域与下部区域之间的仅有差异为散布在整个下部区域的惰性间隙元素的量(每单位体积)高于散布在整个上部区域惰性间隙元素的量。在其它实施例中，上部区域可包括不同于下部区域的绝缘组成物。在一些实施例中，上部区域和下部区域中的一个或两个可包括两个或更多个不同绝缘组成物。在这类实施例中，上部区域26可包括完全不同于下部区域24的组成物，或可包括至少一个与下部区域24相同的绝缘组成物。
可在绝缘块体22内使用的实例绝缘组成物包含氮化硅、碳化硅和绝缘氧化物中的一或多个。实例绝缘氧化物包含氧化镁、氧化钪、氧化钇、二氧化铪、氧化铝、氧化锆、氧化铈、三氧化钛、氧化钽和镧系元素氧化物。
导电结构28可对应于类似于上文参考图4所论述的源极线216的源极线。导电结构28可包括任何适合的组成物。在示出的实施例中，导电结构28包括在含金属材料32上方并且直接抵靠含金属材料32的导电掺杂半导体材料30(例如，n型硅)。含金属材料可包括例如氮化钛、钨、氮化钽等中的一或多个。
在一些实施例中，导电结构28可被视为表示水平延伸的结构。
导电结构28示出为支撑在基底34上方。基底34可包括半导体材料；并且可例如包括单晶硅，主要由单晶硅组成，或由单晶硅组成。基底34可以被称作半导体衬底。术语“半导体衬底”意味着包括半导体材料的任何构造，包含但不限于整体半导体材料，例如(单独或在包括其它材料的组合件中的)半导体晶片，以及(单独或在包括其它材料的组合件中的)半导体材料层。术语“衬底”是指任何支撑结构，包含但不限于上文所描述的半导体衬底。在一些应用中，基底34可对应于容纳与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可包含例如耐火金属材料、阻隔材料、扩散材料、绝缘体材料等中的一或多种。
空间(即，间隙)设置于导电结构28与基底34之间以指示其它组件和材料可设置于导电结构28与基底34之间。此类其它组件和材料可为绝缘材料、导电互连件、CMOS电路等。
参考图6，形成穿过堆叠12的开口36。所述开口最终用于制作与存储器阵列的竖直堆叠的存储器单元相关联的沟道材料柱，并且在一些实施例中，可以被称作柱开口。开口36可当从上方观察时具有任何适合的构形；且在一些实例实施例中，可为圆形、椭圆形、多边形等。柱开口36可表示形成于图6的处理阶段的多个基本相同的开口(其中术语“基本相同”意指在制造和测量的合理公差内相同)。
在示出的实施例中，开口延伸到对应于绝缘块体22的蚀刻终止材料的上表面。
可通过任何适合的处理形成开口36。举例来说，经图案化掩模(未示出)可形成于堆叠12上方以界定开口36的位置，并且接着可使用一或多个适合的各向异性蚀刻形成穿过堆叠12的开口。
参考图7，使用各向异性蚀刻穿过绝缘块体22的上部区域26。各向异性蚀刻在到达下部区域24后即刻停止。此停止可使用时控蚀刻实现和/或可由经选择为穿过较高密度材料的第二区域26并且到达较低密度材料的第一区域24之后变慢或甚至停止的蚀刻条件引起。在一些实施例中，各向异性蚀刻可形成穿透到绝缘块体22的较低密度区域24中而非在到达较低密度区域24后立即停止的开口36。
图6和7的处理描述在到达材料22的上表面后即刻停止并且接着用额外的各向异性蚀刻继续进行到材料22中的蚀刻条件。然而，应理解，在一些实施例中，可选择适合的各向异性蚀刻条件以使得可使用相同的各向异性蚀刻条件穿透堆叠12并且穿透绝缘块体22的上部区域26而无需在绝缘块体22的上表面处停止。
图7示出具有锥形侧壁边缘而非具有直线侧壁边缘的开口36的底部区域。这可为常见问题，尤其是在高集成度的应用中的关键尺寸增加的情况下。期望减缓沿着开口36的底部的锥形侧壁边缘，且在一些实施例中，与较低密度区域24相关联的快速湿式蚀刻速率可用于改进沿着开口36的底部的侧壁边缘的构形。
图8示出在使用湿式蚀刻将开口36延伸到导电结构28的导电掺杂半导体材料30(例如，导电掺杂硅)之后的构造10。在示出的实施例中，开口在材料30的上表面处停止，但在其它实施例中，开口36可穿透到材料30中。
用于延伸穿过绝缘材料22的较低密度区域24的湿式蚀刻减小沿着开口36的下部部分的锥度(在图7中展示此锥度)。在示出的实施例中，湿式蚀刻已完全移除锥度，并且形成基本为直线且竖直的侧壁。在其它实施例中，湿式蚀刻可形成或可不形成基本直线侧壁。举例来说，湿式蚀刻可在不完全消除锥度的情况下减小锥度，或湿式蚀刻可过补偿锥度并且形成从开口36向外弓曲的侧壁。可通过例如以下操作定制沿着开口36的底部的侧壁形状以用于具体应用：调整湿式蚀刻条件，调整绝缘块体22的下部部分24和上部部分26的相对密度和组成物，调整绝缘块体22的下部部分24和上部部分26的相对厚度等。
参考图9，沟道材料38与隧穿材料40、电荷存储材料42和电荷阻挡材料44一起形成于开口36内。
隧穿材料40有时被称为栅极电介质。隧穿材料40可包括任何适合的组成物；且在一些实施例中，可包括例如二氧化硅、氧化铝、二氧化铪、氧化锆等中的一或多种。
电荷存储材料42可包括任何适合的组成物；且在一些实施例中，可包括电荷俘获材料，例如氮化硅、氮氧化硅、导电纳米点等。在替代性实施例(未示出)中，电荷存储材料42可配置为浮动栅极材料(例如，多晶硅)。
电荷阻挡材料44可包括任何适合的组成物；且在一些实施例中，可包括二氧化硅、氧化铝、二氧化铪、氧化锆、等中的一或多种。
沟道材料38构形为竖直延伸的沟道材料柱46。在所说明的实施例中，柱46因为具有在其中延伸的空隙48而为“中空”的。此类空隙填充有绝缘材料50。在其它实施例中，柱46可为实心而非呈所说明的中空构形。绝缘材料50可包括任何适合的组成物或组成物的组合；且在一些实施例中，可包括二氧化硅，主要由二氧化硅组成，或由二氧化硅组成。
在一些实施例中，沟道材料38可以被称作与第一半导体材料30区分开的第二半导体材料。第二半导体材料38可在成分上与第一半导体材料30相同，或可在成分上不同于第一半导体材料30。举例来说，在一些实施例中，第二半导体材料38与第一半导体材料30两者可包括硅。在其它实施例中，第一半导体材料38与第二半导体材料30中的一个可包括硅，主要由硅组成，或由硅组成；而另一个包括不同的半导体材料。
半导体材料30和38可包括任何适合的半导体材料；且在一些实施例中，可包括以下材料中的一或多种、主要由以下材料中的一或多种组成或由以下材料中的一或多种组成：硅、锗、III/V半导体材料(例如，镓磷化)、半导体氧化物等；其中术语III/V半导体材料是指包括选自周期表的III族和V族的元素的半导体材料(其中III族和V族是旧命名法，且现在被称为第13族和第15族)。半导体材料30和38可适当经掺杂以用于其特定应用(例如，半导体材料30可用n型掺杂剂导电掺杂)。
竖直延伸的沟道材料柱46的沟道材料38直接接触水平延伸的半导体材料30。术语“竖直延伸”和“水平延伸”相对于彼此用于指示结构28主要沿着水平方向延伸，而结构46主要沿着竖直方向延伸。在一些实施例中，结构46可相对于结构28大体正交地延伸，其中术语“大体正交”意指正交于制造和测量的合理公差内。
沟道材料柱46具有绝缘块体22内的底部区域49。此类底部区域包含柱46的末端51。末端51直接接触导电结构28的半导体材料30。
参考图10，图9的牺牲材料18置换成导电材料52，且层级14变成导电层级(或字线层级)。导电材料52可包括例如各种金属(例如，钨、钛等)、含金属组成物(例如，金属氮化物、金属碳化物、金属硅化物等)和导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多种。举例来说，导电层级14可包括半导体-氧化物-氮化物-氧化物-半导体(SONOS)的n型掺杂多晶硅(即，n型掺杂多晶硅)，或金属-氧化物-氮化物-氧化物-半导体(MONOS)的金属；其中实例MONOS是钽-氧化铝-氮化物-氧化物-半导体(TANOS)。在一些实施例中，导电层级14可包括围绕金属芯的氮化钛，其中金属芯包括钨或钽。
在一些实施例中，材料18(图9)可包括类似于导电材料52的导电材料。在这类实施例中，可省略关于图10描述的栅极置换。
沟道材料38、隧穿材料40、电荷存储材料42和电荷阻挡材料44一起并入到多个竖直堆叠的存储器单元54中。此类存储器单元可为NAND存储器单元，并且可以是NAND存储器阵列的部分。图10的导电层级14(即，字线层级)包括用于存储器单元54的控制栅极。在一些实施例中，竖直堆叠的存储器单元54被配置成NAND串，其中通过导电层级14的数目确定个别串中的存储器单元54的数目。
在操作中，电荷存储材料42可被配置成将信息存储于存储器单元54中。存储在个别存储器单元中的信息的值(术语“值”表示一位或多位)可基于存储在电荷存储材料的区域中的电荷量(例如，电子数目)。可至少部分地基于应用于存储器单元54的相关联栅极的电压值，和/或至少部分地基于应用于存储器单元的相关联沟道材料38的电压值，控制(例如，增加或减小)电荷存储材料的区域内的电荷量。
隧穿材料40形成存储器单元54的隧穿区域。此类隧穿区域可被配置成允许存储器单元的电荷存储材料42与沟道材料38之间的所要电荷隧穿(例如，输送)。隧穿区域可被配置成(即，工程化成)达成选择的准则，例如但不限于等效氧化物厚度(EOT)；且可包括单一组成物，或两个或更多种不同的组成物。EOT依据代表性物理厚度量化穿隧区域的电性质(例如，电容)。举例来说，EOT可定义为需要具有与给定电介质(例如，隧穿材料)相同的电容密度的理论二氧化硅层的厚度，这忽略泄漏电流和可靠性考虑因素。
电荷阻挡材料44可包括任何适合的组成物。电荷阻挡材料44可提供阻挡电荷从电荷存储材料40流动到存储器单元的相关联栅极的机构；和/或可用于禁止电子从栅极朝向电荷存储材料40的反向隧穿。
图10A是沿着图10的线A-A的视图，并且示出各种材料38、40、42、44和50的实例配置。
图5-10的绝缘块体22可具有任何适合的配置。图11示出实例绝缘块体。绝缘块体22具有如下的整体总厚度T：可在从约到约/>的范围内；且在一些实施例中，可在从约/>到约/>的范围内。下部区域24具有厚度T1且上部区域26具有厚度T2；其中总厚度T是厚度T1和T2的总和。在一些实施例中，下部区域24的厚度T1可被视为包括总厚度T的百分比。在一些实施例中，此百分比可在厚度T的从约5％到约90％的范围内；且在一些实施例中，可在厚度T的从约15％到约50％的范围内。
如上文所指示，绝缘块体22的区域24与26之间的差异可为此类区域的相对密度。举例来说，通过与在区域26中相比将较高量(每单位体积)的一或多种惰性间隙元素并入到区域24中，区域24可具有低于区域26的密度。此相对密度差异可引起区域24与26之间的湿式蚀刻速率差异。图12图解说明实例绝缘材料的湿式蚀刻速率与密度之间的实例关系。图12中说明的关系示出湿式蚀刻速率随密度减小而增加。
可通过任何适合的处理形成绝缘块体22。图13示意性说明可用于形成绝缘块体的实例处理。图13的左侧示出具有形成于实例结构28(即，实例源极线结构)的导电材料30上方的块体22的部分24的构造60。
可通过在导电材料30上方沉积适合的绝缘材料形成区域24。此类沉积可使用化学气相沉积(CVD)、原子层沉积(ALD)，或任何其它合适的方法。可使用任何适合的处理将一或多种惰性间隙元素并入到绝缘材料中达所要浓度。举例来说，可将惰性间隙元素植入到区域24中。替代地，可在沉积区域24期间通过调整在沉积材料24期间的功率、偏压等将惰性间隙元素原位并入到区域24中。
图13的右侧示出在区域26形成于区域24上方之后的构造60。可使用任何适合的方法沉积区域26。区域26可在不将惰性间隙元素并入到此类区域中的条件下沉积；或可在将一或多个惰性间隙元素并入到所述区域中，但并入的量低于并入到下部区域24中的量(每单位体积)的条件下沉积。上部区域26可包括与下部区域24相同的绝缘组成物，或可包括相对于下部区域24不同的绝缘组成物。
上文论述的绝缘块体22具有较高密度区域下方的较低密度区域。此类绝缘块体可尤其适用于在根据图5-10的方法形成三维NAND中使用。然而，应认识到，还可存在其中适合形成类似绝缘块体，但其中较低密度区域在较高密度区域上方的应用。图14示出具有在较高密度区域26上方的较低密度区域24的绝缘块体22，并且示出半导体基底34支撑的此类绝缘块体。
可通过类似于图13的处理的处理形成图14的绝缘块体22；不同之处在于块体的上部区域与块体的下部区域相比具有较高浓度(每单位体积)的一或多种惰性间隙元素。
上文所论述的组合件和结构可以在集成电路内使用(术语“集成电路”指由半导体衬底支撑的电子电路)；且可并入到电子系统中。这类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和应用专用模块中，且可包含多层、多芯片模块。电子系统可以是以下广泛范围的系统中的任一个：例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明系统、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等等。
除非另外规定，否则本文中所描述的各种材料、物质、组合物可由现在已知或待开发的任何合适的方法形成，包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“电介质”和“绝缘”可用于描述具有绝缘电性质的材料。所述术语在本发明中被视为同义的。在一些情况下的术语“电介质”和在其它情况下的术语“绝缘”(或“电绝缘”)可用于在本发明内提供语言变化以简化所附权利要求书内的前提基础，而非用于指示任何显著化学或电差异。
图式中的各种实施例的特定定向仅出于说明的目的，且在一些应用中，实施例可相对于所示定向旋转。本文中所提供的描述和所附权利要求书涉及在各种特征之间具有所描述关系的任何结构，而无关乎结构是处于图式的特定定向中，还是相对于此类定向旋转。
除非另外规定，否则随附说明的横截面视图仅示出横截面平面内的特征而不示出横截面平面后方的材料，以便简化图式。
当结构被称作“在另一结构上”、“与另一结构相邻”或“抵靠另一结构”时，所述结构可直接在另一结构上或还可能存在插入结构。相反地，当结构被称作“直接在另一结构上”、“直接与另一结构相邻”或“直接抵靠另一结构”时，不存在插入结构。
结构(例如，层、材料等)可以被称作“竖直延伸”以指示所述结构大体从下伏基底(例如，衬底)向上延伸。竖直延伸的结构可或可不相对于基底的上表面大体正交延伸。
一些实施例包含一种集成式组合件，其包括具有与第二区域相邻的第一区域的绝缘块体。第一区域与第二区域相比具有并入其中的更大量的一或多种惰性间隙元素。
一些实施例包含一种集成式组合件，其具有竖直延伸的沟道材料柱，并且具有沿着所述沟道材料柱的存储器单元。导电结构在所述沟道材料柱下方。所述导电结构包含与所述沟道材料柱的底部区域直接接触的掺杂半导体材料。绝缘块体沿着所述沟道材料柱的所述底部区域。所述绝缘块体具有在下部区域上方的上部区域。所述下部区域与所述上部区域相比具有并入其中的较大量的一或多种惰性间隙元素。
一些实施例包含一种集成式组合件，其具有包括导电材料的水平延伸的结构。一或多个竖直延伸的结构在所述水平延伸的结构上方并且包括半导体材料。所述一或多个竖直延伸的结构的所述半导体材料沿着所述一或多个竖直延伸的结构的末端直接接触所述水平延伸的结构的所述导电材料。所述一或多个竖直延伸的结构的所述末端包括所述一或多个竖直延伸的结构的底部区域。绝缘块体沿着所述一或多个竖直延伸的结构的所述底部区域。所述绝缘块体具有在下部区域上方的上部区域。所述下部区域与所述上部区域相比具有并入其中的较大量的一或多种惰性间隙元素。
一些实施例包含一种形成集成式组合件的方法。形成水平延伸的导电结构；且此类导电结构可包括第一半导体材料。形成跨所述导电结构的上表面并且直接抵靠所述导电结构的所述上表面的绝缘块体。所述绝缘块体具有在下部区域上方的上部区域，其中所述上部区域和下部区域两者包括相同的绝缘组成物。所述下部区域与所述上部区域相比具有较高湿式蚀刻速率。在所述块体上方形成使第一层级和第二层级交替的堆叠。形成延伸穿过所述堆叠并进入所述绝缘块体的开口。所述开口延伸穿过绝缘块体的所述第一区域并且暴露所述绝缘块体的所述第二区域。通过各向异性蚀刻形成所述开口。通过湿式蚀刻使所述开口延伸穿过所述绝缘块体的所述第二区域。在使所述开口延伸穿过所述绝缘块体的所述第二区域之后，在所述开口内形成竖直延伸的沟道材料柱。所述竖直延伸的沟道材料柱包括第二半导体材料。

Claims (23)

1.一种集成式组合件，其包括：
竖直延伸的沟道材料柱；
存储器单元，其沿着所述沟道材料柱；
导电结构，其在所述沟道材料柱下方并且包括与所述沟道材料柱的底部区域直接接触的导电区域；和
绝缘块体，其沿着所述沟道材料柱的所述底部区域；所述绝缘块体具有在下部区域上方的上部区域；所述绝缘块体的所述下部区域与所述绝缘块体的所述上部区域相比具有并入其中的较大量的一或多种惰性间隙元素。
2.根据权利要求1所述的集成式组合件，其中所述导电区域包括掺杂半导体材料。
3.根据权利要求1所述的集成式组合件，其中所述上部区域和下部区域两者包括相同的绝缘组成物。
4.根据权利要求1所述的集成式组合件，其中所述上部区域和下部区域包括相对于彼此不同的绝缘组成物。
5.根据权利要求1所述的集成式组合件，其中所述一或多种惰性间隙元素选自由以下组成的群组：氩、氙、氪、氦、氖和其混合物。
6.根据权利要求1所述的集成式组合件，其中并入于所述上部区域内的所述一或多种惰性间隙元素的量在从0原子百分比到小于或等于2原子百分比的范围内；且其中并入于所述下部区域内的所述一或多种惰性间隙元素的量在从1原子百分比到小于或等于10原子百分比的范围内。
7.根据权利要求1所述的集成式组合件，其中所述绝缘块体包含一或多种绝缘氧化物，其中所述一或多种绝缘氧化物包含氧化镁、氧化钪、氧化钇、二氧化铪、氧化铝、氧化锆、氧化铈、三氧化钛、氧化钽和镧系元素的氧化物中的至少一种。
8.一种集成式组合件，其包括：
水平延伸的结构，其包括导电材料；
一或多个竖直延伸的结构，其在所述水平延伸的结构上方并且包括半导体材料；所述一或多个竖直延伸的结构的所述半导体材料沿着所述一或多个竖直延伸的结构的末端直接接触所述水平延伸的结构的所述导电材料；所述一或多个竖直延伸的结构的所述末端包括所述一或多个竖直延伸的结构的底部区域；和
绝缘块体，其沿着所述一或多个竖直延伸的结构的所述底部区域；所述绝缘块体具有在下部区域上方的上部区域；所述绝缘块体的所述下部区域与所述绝缘块体的所述上部区域相比具有并入其中的较大量的一或多种惰性间隙元素。
9.根据权利要求8所述的集成式组合件，其中所述半导体材料是第二半导体材料，且其中所述导电材料包括第一半导体材料。
10.根据权利要求8所述的集成式组合件，其中所述上部区域和下部区域两者包括相同的绝缘组成物。
11.根据权利要求8所述的集成式组合件，其中所述上部区域和下部区域包括相对于彼此不同的绝缘组成物。
12.根据权利要求8所述的集成式组合件，其中所述一或多种惰性间隙元素选自由以下组成的群组：氩、氙、氪、氦、氖和其混合物。
13.根据权利要求8所述的集成式组合件，其中并入于所述上部区域内的所述一或多种惰性间隙元素的量在从0原子百分比到小于或等于2原子百分比的范围内；且其中并入于所述下部区域内的所述一或多种惰性间隙元素的量在从1原子百分比到小于或等于10原子百分比的范围内。
14.根据权利要求8所述的集成式组合件，其中所述绝缘块体包含一或多种绝缘氧化物，其中所述一或多种绝缘氧化物包含氧化镁、氧化钪、氧化钇、二氧化铪、氧化铝、氧化锆、氧化铈、三氧化钛、氧化钽和镧系元素的氧化物中的至少一种。
15.一种形成集成式组合件的方法，其包括：
形成水平延伸的导电结构；
形成直接抵靠所述导电结构的上表面的绝缘块体；所述绝缘块体具有在下部区域上方的上部区域，其中所述上部区域和下部区域两者包括相同的绝缘组成物；所述下部区域与所述上部区域相比具有较高湿式蚀刻速率；
在所述块体上方形成使第一层级和第二层级交替的堆叠；
形成延伸穿过所述堆叠并进入所述绝缘块体的开口；所述开口延伸穿过绝缘块体的所述上部区域并且暴露所述绝缘块体的所述下部区域；通过各向异性蚀刻形成所述开口；
通过湿式蚀刻使所述开口延伸穿过所述绝缘块体的所述下部区域；和
在使所述开口延伸穿过所述绝缘块体的所述下部区域之后，在所述开口内形成竖直延伸的沟道材料柱；所述竖直延伸的沟道材料柱包括半导体材料。
16.根据权利要求15所述的方法，其中所述半导体材料是第二半导体材料，且其中所述导电结构包括第一半导体材料；且其中所述绝缘块体直接抵靠所述第一半导体材料的上表面形成。
17.根据权利要求15所述的方法，其中所述绝缘块体的所述下部区域与所述绝缘块体的所述上部区域相比具有较低密度。
18.根据权利要求15所述的方法，其中所述绝缘块体具有为所述下部区域的厚度与所述上部区域的厚度的总和的总厚度；且其中所述下部区域的所述厚度在所述绝缘块体的所述总厚度的从5％到90％的范围内。
19.根据权利要求15所述的方法，其中所述绝缘块体具有为所述下部区域的厚度与所述上部区域的厚度的总和的总厚度；且其中所述下部区域的所述厚度在所述绝缘块体的所述总厚度的从15％到50％的范围内。
20.根据权利要求15所述的方法，其中所述绝缘块体的所述下部区域与所述绝缘块体的所述上部区域相比具有并入其中的较大量的一或多种惰性间隙元素。
21.根据权利要求20所述的方法，其中所述一或多种惰性间隙元素选自由以下组成的群组：氩、氙、氪、氦、氖和其混合物。
22.根据权利要求21所述的方法，其中并入于所述上部区域内的所述一或多种惰性间隙元素的量在从0原子百分比到小于或等于2原子百分比的范围内；且其中并入于所述下部区域内的所述一或多种惰性间隙元素的量在从1原子百分比到小于或等于10原子百分比的范围内。
23.根据权利要求15所述的方法，其中所述绝缘块体包含一或多种绝缘氧化物，其中
所述一或多种绝缘氧化物包含氧化镁、氧化钪、氧化钇、二氧化铪、氧化铝、氧化锆、氧化铈、三氧化钛、氧化钽和镧系元素的氧化物中的至少一种。
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